JPS62248263A - 半導体装置 - Google Patents
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- JPS62248263A JPS62248263A JP9263986A JP9263986A JPS62248263A JP S62248263 A JPS62248263 A JP S62248263A JP 9263986 A JP9263986 A JP 9263986A JP 9263986 A JP9263986 A JP 9263986A JP S62248263 A JPS62248263 A JP S62248263A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高電流駆動能力及び超高速機能を有す半導体
装置に関する。
装置に関する。
（従来の技術）
従来、高速半導体素子として化合物半導体を用いた電界
効果型トランジスタ（以下ＭＥＳＦＥＴと略す。）及び
ヘテロ接合界面の高速キャリアを用いたトランジスタ（
以下２ＤＥＧＦＥＴと略す。）が注目され盛んに研究開
発が進められてきた。
効果型トランジスタ（以下ＭＥＳＦＥＴと略す。）及び
ヘテロ接合界面の高速キャリアを用いたトランジスタ（
以下２ＤＥＧＦＥＴと略す。）が注目され盛んに研究開
発が進められてきた。
しかしながら、例えばＧａＡｓＭＥＳＦＥＴの場合、通
常、２×１０１７ｃｍ−３程度に不純物ドープされたチ
ャネル層を用いる為、短チヤネル長化に伴うしきい値電
圧ＶＴの大きなシフトが起こりｖＴの制御性が低下する
ばかりでなく、相互コンダクタンスｇｍの伸びも、低い
キャリア密度の為あまり期待できない。
常、２×１０１７ｃｍ−３程度に不純物ドープされたチ
ャネル層を用いる為、短チヤネル長化に伴うしきい値電
圧ＶＴの大きなシフトが起こりｖＴの制御性が低下する
ばかりでなく、相互コンダクタンスｇｍの伸びも、低い
キャリア密度の為あまり期待できない。
一方、例えばアイ・イー・イー・イー・トランザクショ
ン・オン・エレクトロン・デバイス（ＩＥＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ）３１巻、８号（１９８４）１０３２頁の文献で
は、５×１０１８ｃｍ−３にドープしたチャネル層を用
い、ＶＴの制御性を上げ、高いｇｍを実現している。
ン・オン・エレクトロン・デバイス（ＩＥＥＥ Ｔｒａ
ｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉ
ｃｅｓ）３１巻、８号（１９８４）１０３２頁の文献で
は、５×１０１８ｃｍ−３にドープしたチャネル層を用
い、ＶＴの制御性を上げ、高いｇｍを実現している。
しかしながら、ゲート電極直下に高ドープ層が存在する
為、本来ゲートの逆耐圧及びドレイン耐圧の点で問題が
残るばかりでなく、不純物密度５ Ｘ １０１８ｃｍ−
３以上のキャリアを発生させることは不可能であった。
為、本来ゲートの逆耐圧及びドレイン耐圧の点で問題が
残るばかりでなく、不純物密度５ Ｘ １０１８ｃｍ−
３以上のキャリアを発生させることは不可能であった。
従って、高電流駆動能力の点で依然問題が残されていた
。
。
一方、例えば、ＡｌＧａＡｓ／ＧａＡｓを用いた２ＤＥ
ＧＦＥＴは、文献アイ・イー・イー・イー・トランザク
ション・オン・エレクトロン・デバイス（ＩＥＥＥ Ｔ
ｒａｎ−ｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）３１巻、１号、（１９８４）２９ｒＬ
にも述べられているように、最大のｇｍとしては大きな
値が得られるものの、チャネル層の最大キャリア密度と
しては約１’Ｘ１０１２ｃｍ−２程度と低い為、やはり
高電流駆動能力の点で問題であった。
ＧＦＥＴは、文献アイ・イー・イー・イー・トランザク
ション・オン・エレクトロン・デバイス（ＩＥＥＥ Ｔ
ｒａｎ−ｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ）３１巻、１号、（１９８４）２９ｒＬ
にも述べられているように、最大のｇｍとしては大きな
値が得られるものの、チャネル層の最大キャリア密度と
しては約１’Ｘ１０１２ｃｍ−２程度と低い為、やはり
高電流駆動能力の点で問題であった。
（発明が解決しようとする問題点）
本発明の目的は、前記ＭＥＳＦＥＴ及び２ＤＥＧＦＥＴ
の利点を合わせ持ち、しかも従来技術の問題点を解決し
た高耐圧、高電流駆動能力を有す高速な半導体装置を提
供することにある。
の利点を合わせ持ち、しかも従来技術の問題点を解決し
た高耐圧、高電流駆動能力を有す高速な半導体装置を提
供することにある。
（問題点を解決するための手段）
本発明によれば、ｎ型の第１の半導体層上に該第１の半
導体より小さい電子親和力を有する低不純物密度の第２
の半導体層が設けられ、該第２の半導体層上に制御電極
を設け、更に該制御電極を挟んで該第１の半導体層と電
気的に接続した少くとも２つのオーミック性領域を設け
たことを特徴とする半導体装置が得られる。
導体より小さい電子親和力を有する低不純物密度の第２
の半導体層が設けられ、該第２の半導体層上に制御電極
を設け、更に該制御電極を挟んで該第１の半導体層と電
気的に接続した少くとも２つのオーミック性領域を設け
たことを特徴とする半導体装置が得られる。
更に本イδ明によれば、ｐ型の第１の半導体層上に該第
１の半導体より大きな″Ｉ′ニ子親和力とエネルギーギ
ャップの和を有した低不純物密度の第２の半導体層が設
けられ、該第２の半導体層上に制御電極を設け、更に、
該制御電極を挟んで該第１の半導体層を電気的に接続し
た少くとも２つのオーミック性領域を設けたことを特徴
とする半導体装置が得られる。
１の半導体より大きな″Ｉ′ニ子親和力とエネルギーギ
ャップの和を有した低不純物密度の第２の半導体層が設
けられ、該第２の半導体層上に制御電極を設け、更に、
該制御電極を挟んで該第１の半導体層を電気的に接続し
た少くとも２つのオーミック性領域を設けたことを特徴
とする半導体装置が得られる。
（作用）
以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。
らかにする。
第１図（ａ）は本発明の半導体装置の基本的構造の一例
を示す模式的構造断面図である。第１図（ａ）において
、１１は高抵抗基板であり、１２は、例えば高純度の半
導体バッファ層、１３はｎ型の第１の半導体層、１４は
この第１の半導体層１３より小さな電子親和力を有し、
かつ例えば高純度の第２の半導体層、１５及び１６はオ
ーミック領域、１７は制御電極である。但しバッファ層
１２は結晶の高品質化の為に設けられたもので、本発明
に本質的ではない。
を示す模式的構造断面図である。第１図（ａ）において
、１１は高抵抗基板であり、１２は、例えば高純度の半
導体バッファ層、１３はｎ型の第１の半導体層、１４は
この第１の半導体層１３より小さな電子親和力を有し、
かつ例えば高純度の第２の半導体層、１５及び１６はオ
ーミック領域、１７は制御電極である。但しバッファ層
１２は結晶の高品質化の為に設けられたもので、本発明
に本質的ではない。
第１図（ｂ）は、第１図（ａ）に示した本発明にかかる
半導体装置において、熱平衡状態下における制御電極１
７直下でのエネルギーバンド図の一例である。
半導体装置において、熱平衡状態下における制御電極１
７直下でのエネルギーバンド図の一例である。
第１図（ｂ）において、ＥＣは伝導帯下端のエネルギー
準位、ＥＦはフェルミ準位を示している。
準位、ＥＦはフェルミ準位を示している。
また、第２図は、第１図（ａ）に示した本発明にかかる
半導体装置において、制御電極１７にフラットバンド電
圧ＶＦＲより大きな電圧（ＶＧ＞ＶＦＲ）を印加した場
合の制御電極１７直下でのエネルギーバンド図の一例で
ある。第２図において、２１は高密度電子層である。
半導体装置において、制御電極１７にフラットバンド電
圧ＶＦＲより大きな電圧（ＶＧ＞ＶＦＲ）を印加した場
合の制御電極１７直下でのエネルギーバンド図の一例で
ある。第２図において、２１は高密度電子層である。
本発明の基本的特徴は、第１に制御電極１７直下に例え
ば高純度の第２の半導体層１４を設けることにより、従
来技術における制御電極１７直下に直接高ドープ府を用
いる場合に比べ、制御電極１７直下に加わる電界を低く
抑え、高耐化を計り、第２に、第２図に示したようにＶ
Ｇ＞ＶＦＢの状態にして高密度な電子の蓄積８２１を形
成して、本来ドープした第１の半導体層１３の不純物密
度ＮＤより高い密度の電子Ｎｅを発生させ、高い電流を
得るものである。
ば高純度の第２の半導体層１４を設けることにより、従
来技術における制御電極１７直下に直接高ドープ府を用
いる場合に比べ、制御電極１７直下に加わる電界を低く
抑え、高耐化を計り、第２に、第２図に示したようにＶ
Ｇ＞ＶＦＢの状態にして高密度な電子の蓄積８２１を形
成して、本来ドープした第１の半導体層１３の不純物密
度ＮＤより高い密度の電子Ｎｅを発生させ、高い電流を
得るものである。
尚、ｖＧ＞ｖＦＢニオイては、Ｎｅ ＞ ＮＤとなる為
、イオン化不純物によるクーロン散乱を遮蔽する効果を
有しており、電子の移動度の向上、従って相互コンダク
タンス及び電流の増大が見込めるという利点もある。
、イオン化不純物によるクーロン散乱を遮蔽する効果を
有しており、電子の移動度の向上、従って相互コンダク
タンス及び電流の増大が見込めるという利点もある。
本素子の動作原理は、しきい値電圧ＶＴから電子蓄積層
２１が形成されるまでの制御電圧ＶＱに対してはＭＥＳ
ＦＥＴと同様で、制御電極１７下の空乏帰幅をＶＱによ
って変化させることによりＦＥＴ動作させる。また、電
子蓄積層２１が形成されてからの電圧ＶＱに対しては基
本的に制御電極１７上に誘起された電荷に比例する形で
第１の半導体層１３と第２の半導体層１４のへテロ接合
界面に電子を発生させＴ動作させる。この時の発生電子
の密度Ｑｓはガウスの法則にｔ；ｆ＝い次式で与えられ
る。
２１が形成されるまでの制御電圧ＶＱに対してはＭＥＳ
ＦＥＴと同様で、制御電極１７下の空乏帰幅をＶＱによ
って変化させることによりＦＥＴ動作させる。また、電
子蓄積層２１が形成されてからの電圧ＶＱに対しては基
本的に制御電極１７上に誘起された電荷に比例する形で
第１の半導体層１３と第２の半導体層１４のへテロ接合
界面に電子を発生させＴ動作させる。この時の発生電子
の密度Ｑｓはガウスの法則にｔ；ｆ＝い次式で与えられ
る。
Ｑｓ＝εＥ ／ ｑ （１）こ
こでεは第２の半導体層１４の誘電率、ｑは電子の電荷
量、Ｅは表面電界である。但し、簡単な為、第２の半導
体層１４の不純物密度は零とする。今、第２の半導体層
１４をＡＩ□、３Ｇａ□、７Ａｓとして、ｅ ＝ １２
ｅ（、（ｅ□は真空誘電率）とし、膜厚２００人として
Ｑｓを見積る。フラットバンド電圧ＶＦＲより更に正に
１ｖの電圧を印加した場合、Ｅ＝０．５ＭＶ／ｃｍ、Ｑ
ｓ＝３．３×１０１２ｃｍ ”と大きなＱｓを得ること
ができる。この値は、例えば第１の半導体層１３の不純
物密度を３×１０１８ｃｍ＝、膜厚１００人とした時の
最大電子密度３Ｘ１０１２ｃｍ−”とほぼ同等であり、
総電子密度としては約２倍の６ Ｘ １０１２ｃｍ−２
が実現可能なことが理解される。従って素子の流しうる
最大の１′ニ流はこの総電子密度に比例して大きくなる
ことから、本素子が高い電流駆動能力を有することが分
る。
こでεは第２の半導体層１４の誘電率、ｑは電子の電荷
量、Ｅは表面電界である。但し、簡単な為、第２の半導
体層１４の不純物密度は零とする。今、第２の半導体層
１４をＡＩ□、３Ｇａ□、７Ａｓとして、ｅ ＝ １２
ｅ（、（ｅ□は真空誘電率）とし、膜厚２００人として
Ｑｓを見積る。フラットバンド電圧ＶＦＲより更に正に
１ｖの電圧を印加した場合、Ｅ＝０．５ＭＶ／ｃｍ、Ｑ
ｓ＝３．３×１０１２ｃｍ ”と大きなＱｓを得ること
ができる。この値は、例えば第１の半導体層１３の不純
物密度を３×１０１８ｃｍ＝、膜厚１００人とした時の
最大電子密度３Ｘ１０１２ｃｍ−”とほぼ同等であり、
総電子密度としては約２倍の６ Ｘ １０１２ｃｍ−２
が実現可能なことが理解される。従って素子の流しうる
最大の１′ニ流はこの総電子密度に比例して大きくなる
ことから、本素子が高い電流駆動能力を有することが分
る。
以上、本発明に従えば、高耐圧で高電力駆動能力を有し
た高速な素子が実現できることが分る。
た高速な素子が実現できることが分る。
以上の第１の発明ではキャリアが電子となる場合につい
て述べたが、キャリアが正孔の場合についても本発明の
原理は同様に適用できる。
て述べたが、キャリアが正孔の場合についても本発明の
原理は同様に適用できる。
第４図（ａ）は本願第２の発明による正孔チャネルを有
する場合の半導体装置の基本的構造の一例を示す模式的
構造断面図である。第４図（ａ）において、４１は高抵
抗基板、４２は例えば高純度の半導体バッファ層、４３
はｐ型の第１の半導体層、４４はこの第１の半導体層４
３より大きな電子親和力とエネルギーギャップの和を有
し、かつ例えば高純度の第２の半導体層、４５及び４６
はオーミック領域、４７は制御電極である。
する場合の半導体装置の基本的構造の一例を示す模式的
構造断面図である。第４図（ａ）において、４１は高抵
抗基板、４２は例えば高純度の半導体バッファ層、４３
はｐ型の第１の半導体層、４４はこの第１の半導体層４
３より大きな電子親和力とエネルギーギャップの和を有
し、かつ例えば高純度の第２の半導体層、４５及び４６
はオーミック領域、４７は制御電極である。
第４図（ｂ）は、第４図（ａ）に示した半導体装置にお
いて、熱平衡状態下における制御電極４７直下でのエネ
ルギーバンド図の一例である。ここで、ＥＶは価電子帯
上端のエネルギー準位を示している。
いて、熱平衡状態下における制御電極４７直下でのエネ
ルギーバンド図の一例である。ここで、ＥＶは価電子帯
上端のエネルギー準位を示している。
本発明による半導体装置が、第１の発明の説明で示した
キャリアに電子を用いた場合と原則的に同様の原理、作
用及び効果を有していることは言うまでもない。
キャリアに電子を用いた場合と原則的に同様の原理、作
用及び効果を有していることは言うまでもない。
（実施例１）
以下図示した実施例により本発明について具体的に説明
する。
する。
本実施例における半導体装置の模式的構造断面図は第１
図（ａ）と同様である。第１図（ａ）において、１１に
半絶縁性のＧａＡｓ基板を、１２に不純物密度が１刈０
１５０ｍ−３程度以下で、膜厚５０００人のＧａＡＪを
、１３にドナー不純物密度が３×１０１８ａｍ−”程度
で膜厚１００人程度のｎ型のＧａＡｓ Ｎを、１４に不
純物密度がＩ Ｘ １０１１０ｌ５程度以下で、膜厚２
００人のＡ１０．３０ａ□、７Ａｓを、１５及び１６に
Ａｕ／Ｇｅ／Ｎｉによるオーミック電極を、１７にＡＩ
をそれぞれ用いる。
図（ａ）と同様である。第１図（ａ）において、１１に
半絶縁性のＧａＡｓ基板を、１２に不純物密度が１刈０
１５０ｍ−３程度以下で、膜厚５０００人のＧａＡＪを
、１３にドナー不純物密度が３×１０１８ａｍ−”程度
で膜厚１００人程度のｎ型のＧａＡｓ Ｎを、１４に不
純物密度がＩ Ｘ １０１１０ｌ５程度以下で、膜厚２
００人のＡ１０．３０ａ□、７Ａｓを、１５及び１６に
Ａｕ／Ｇｅ／Ｎｉによるオーミック電極を、１７にＡＩ
をそれぞれ用いる。
本実施例では、制御電極１７に＋１．４ｖ程度まで電圧
印加が可能で最大の真性相互コンダクタンスとして約５
００ｍ５／ｍｍを得た。また、最大の電流値も従来の１
．５から２倍程度を得た。
印加が可能で最大の真性相互コンダクタンスとして約５
００ｍ５／ｍｍを得た。また、最大の電流値も従来の１
．５から２倍程度を得た。
更にゲート逆耐圧１０ｖ以上、ドレイン耐圧も２０ｖ程
度と良好であった。従って、本発明によって、高耐圧、
高電力駆動能力有した高速な半導体装置を実現できるこ
とが分る。尚、層１４は、絶縁物例えばＡｌ２Ｏ３でも
よいが、界面準位の低減を十分計る必要がある。
度と良好であった。従って、本発明によって、高耐圧、
高電力駆動能力有した高速な半導体装置を実現できるこ
とが分る。尚、層１４は、絶縁物例えばＡｌ２Ｏ３でも
よいが、界面準位の低減を十分計る必要がある。
（実施例２）
次に本願の第１の発明による第２の実施例について具体
的に説明する。本実施例における半導体装置の模式的構
造断面図を第３図に示す。第３図において、１１に半絶
縁性のＧａＡｓ基板を、１２にアクセプタ不純物密度が
ｌＸｌ０１６ｃｍ−３程度で膜厚５０００人のｐ型のＧ
ａＡｓ層を、１３にドナー不純物密度が３×１０１８ｃ
ｍ＝程度で膜厚２００λ程度のｎ型のＧａＡｓ層を、１
４に不純物密度がｌＸ１０１６ｃｍ−３程度以下で膜厚
１００人のＡＩｏ、３Ｇａｏ、７Ａｓ層を、３１にドナ
ー不純物密度が２×１０１７ｃｍ＝程度で膜厚１００人
程度のｎ型のＧａＡｓ層を、３２にアクセプタ不純物密
度が３×１０１９ｃｍ−３程度で膜Ｊ’？−２００人程
度のＧａＡｓ層を、１５及び１６にＡｕ／Ｇｅ／Ｎｉに
よるオーミック電極を、１７にＷを用いる。また３３は
例えば５×１０１８ｃｍ＝程度のドナー不純物密度を有
したｎ型の領域でイオン注入あるいは気相エピタキシャ
ル法などによる選択エピタキシャル層であり、寄生抵抗
の低減が主な狙いである。
的に説明する。本実施例における半導体装置の模式的構
造断面図を第３図に示す。第３図において、１１に半絶
縁性のＧａＡｓ基板を、１２にアクセプタ不純物密度が
ｌＸｌ０１６ｃｍ−３程度で膜厚５０００人のｐ型のＧ
ａＡｓ層を、１３にドナー不純物密度が３×１０１８ｃ
ｍ＝程度で膜厚２００λ程度のｎ型のＧａＡｓ層を、１
４に不純物密度がｌＸ１０１６ｃｍ−３程度以下で膜厚
１００人のＡＩｏ、３Ｇａｏ、７Ａｓ層を、３１にドナ
ー不純物密度が２×１０１７ｃｍ＝程度で膜厚１００人
程度のｎ型のＧａＡｓ層を、３２にアクセプタ不純物密
度が３×１０１９ｃｍ−３程度で膜Ｊ’？−２００人程
度のＧａＡｓ層を、１５及び１６にＡｕ／Ｇｅ／Ｎｉに
よるオーミック電極を、１７にＷを用いる。また３３は
例えば５×１０１８ｃｍ＝程度のドナー不純物密度を有
したｎ型の領域でイオン注入あるいは気相エピタキシャ
ル法などによる選択エピタキシャル層であり、寄生抵抗
の低減が主な狙いである。
本実施例における基本原理は、実施例１と同様であるが
、バッファ層１２を若干ｐ型にすることにより、類チャ
ンネル長化に伴うｖＴシフトを小さくしている。また、
半導体層３２は、ｐ−ｎ接合によって高いビルトイン電
圧を作り出し、例えばＩＣ化を考えた場合の高論理振Ｉ
ｌｌを生み出すノーマリオフ型ＦＥＴなどの実現に有利
である。また半導体層３１はオーミック性を良好に保つ
ために設けたもので本発明の本質ではない。
、バッファ層１２を若干ｐ型にすることにより、類チャ
ンネル長化に伴うｖＴシフトを小さくしている。また、
半導体層３２は、ｐ−ｎ接合によって高いビルトイン電
圧を作り出し、例えばＩＣ化を考えた場合の高論理振Ｉ
ｌｌを生み出すノーマリオフ型ＦＥＴなどの実現に有利
である。また半導体層３１はオーミック性を良好に保つ
ために設けたもので本発明の本質ではない。
本実施例においても、実施例１と同様な利点を有した特
性を実現できた。
性を実現できた。
尚、本発明においては、例えば実施例２において、第１
の半導体層１３に第２の半導体層１４との電子親和力の
差が大きなＩｎＧａＡｓ層などを用いて電子密度及び移
動度の向上、従って素子特性の向上を計ることが可能で
ある。
の半導体層１３に第２の半導体層１４との電子親和力の
差が大きなＩｎＧａＡｓ層などを用いて電子密度及び移
動度の向上、従って素子特性の向上を計ることが可能で
ある。
（実施例３）
次に正孔とキャリアとして用いる第２の発明の一つの実
施例について説明する。本実施例における半導体装置の
模式的構造断面図は第４図（ａ）と同様である。本実施
例において、４１に高抵抗ＧａＡｓ基板を、４２は不純
物密度がＩ Ｘ １０１１０ｌ５程度以下で膜厚的１ｐ
ｍのＧｅ、４３にアクセプタ不純物密度が３×１０１８
ｃｍ−３程度で膜１１００人程度０ｐ型のＧｅを、４４
に不純物密度が１×１０１５ｃｍ−３程度以下でｊ漠厚
２００人程度のＧａＡｓを、４５及び４６にＡｕ／Ｚｎ
によるオーミック電極を、４７にＡｌによる電極を用い
る。
施例について説明する。本実施例における半導体装置の
模式的構造断面図は第４図（ａ）と同様である。本実施
例において、４１に高抵抗ＧａＡｓ基板を、４２は不純
物密度がＩ Ｘ １０１１０ｌ５程度以下で膜厚的１ｐ
ｍのＧｅ、４３にアクセプタ不純物密度が３×１０１８
ｃｍ−３程度で膜１１００人程度０ｐ型のＧｅを、４４
に不純物密度が１×１０１５ｃｍ−３程度以下でｊ漠厚
２００人程度のＧａＡｓを、４５及び４６にＡｕ／Ｚｎ
によるオーミック電極を、４７にＡｌによる電極を用い
る。
本実施例においては、ＶＦＲより負側の制御電圧（ＶＧ
＜ ＶＦＲ）を印加することにより高密度の正孔層が形
成される。本実施例においても、高耐圧、高電流駆動能
力の特性を得た。
＜ ＶＦＲ）を印加することにより高密度の正孔層が形
成される。本実施例においても、高耐圧、高電流駆動能
力の特性を得た。
尚、本発明においても、電子チャネルを用いる第１の発
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。
（発明の効果）
以上本発明によれば、表面電界を小さくできる為、高耐
圧化が計れ、また、キャリアの蓄積府を形成できるため
、高密度でしかも高移動度、従って高電流駆動能力を有
した、高速で高周波特性にも優れた半導体装置が実現で
き、本発明の効果は極めて大きい。
圧化が計れ、また、キャリアの蓄積府を形成できるため
、高密度でしかも高移動度、従って高電流駆動能力を有
した、高速で高周波特性にも優れた半導体装置が実現で
き、本発明の効果は極めて大きい。
第１図（ａ）及び第４図（ａ）は、本発明の半導体装置
の基本的構造の一例を示す模式的断面図、第１図（ｂ）
、第２図及び第４図（ｂ）はエネルギーバンド図、第３
図は第１の発明の実施例２における模式的構造断面図で
ある。 １１及び４１・・・高抵抗基板 １２及び４２・・・バッファ層 １３・・・ｎ型の第１の半導体層 ４３・・・ｐ型の第１の半導体層 １４及び４４・・・第２の半導体層 ２１・・・高密度電子層 １５．１６．４５及び４６・・・オーミック性領域１７
及び４７・・・制御電極 ＥＣ・・・伝導帯下端のエネルギー準位Ｅｖ・・・価電
子帯上端のエネルギー準位第１図 （ａ） （ｂ） 第２図 第３図 第４図 （ａ） （ｂ）
の基本的構造の一例を示す模式的断面図、第１図（ｂ）
、第２図及び第４図（ｂ）はエネルギーバンド図、第３
図は第１の発明の実施例２における模式的構造断面図で
ある。 １１及び４１・・・高抵抗基板 １２及び４２・・・バッファ層 １３・・・ｎ型の第１の半導体層 ４３・・・ｐ型の第１の半導体層 １４及び４４・・・第２の半導体層 ２１・・・高密度電子層 １５．１６．４５及び４６・・・オーミック性領域１７
及び４７・・・制御電極 ＥＣ・・・伝導帯下端のエネルギー準位Ｅｖ・・・価電
子帯上端のエネルギー準位第１図 （ａ） （ｂ） 第２図 第３図 第４図 （ａ） （ｂ）
Claims (2)
- （１）ｎ型の第１の半導体層上に該第１の半導体より小
さい電子親和力を有する低不純物密度の第２の半導体層
が設けられ、該第２の半導体層上に制御電極を設け、更
に該制御電極を挟んで該第１の半導体層と電気的に接続
した少くとも２つのオーミック性領域を設けたことを特
徴とする半導体装置。 - （２）ｐ型の第１の半導体層上に該第１の半導体より大
きな電子親和力とエネルギーギャップの和を有した低不
純物密度の第２の半導体層が設けられ、該第２の半導体
層上に制御電極を設け、更に、該制御電極を挟んで該第
１の半導体層と電気的に接続した少くとも２つのオーミ
ック性領域を設けたことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263986A JPS62248263A (ja) | 1986-04-21 | 1986-04-21 | 半導体装置 |
| EP87103432A EP0237029A3 (en) | 1986-03-10 | 1987-03-10 | A heterojunction field effect device operable at a high output current with a high withstand voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263986A JPS62248263A (ja) | 1986-04-21 | 1986-04-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62248263A true JPS62248263A (ja) | 1987-10-29 |
Family
ID=14060017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263986A Pending JPS62248263A (ja) | 1986-03-10 | 1986-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62248263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
-
1986
- 1986-04-21 JP JP9263986A patent/JPS62248263A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IEEE ELECTRON DEVICE LETTERS=1984 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043776A (en) * | 1988-06-28 | 1991-08-27 | Nec Corporation | Semiconductor device having compound semiconductor FET of E/D structure with high margin |
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