JPS62248263A - 半導体装置 - Google Patents

半導体装置

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JPS62248263A
JPS62248263A JP9263986A JP9263986A JPS62248263A JP S62248263 A JPS62248263 A JP S62248263A JP 9263986 A JP9263986 A JP 9263986A JP 9263986 A JP9263986 A JP 9263986A JP S62248263 A JPS62248263 A JP S62248263A
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JP
Japan
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semiconductor layer
control electrode
layer
density
under
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JP9263986A
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English (en)
Inventor
Hikari Toida
樋田 光
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors

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  • Condensed Matter Physics & Semiconductors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、高電流駆動能力及び超高速機能を有す半導体
装置に関する。
(従来の技術) 従来、高速半導体素子として化合物半導体を用いた電界
効果型トランジスタ(以下MESFETと略す。)及び
ヘテロ接合界面の高速キャリアを用いたトランジスタ(
以下2DEGFETと略す。)が注目され盛んに研究開
発が進められてきた。
しかしながら、例えばGaAsMESFETの場合、通
常、2×1017cm−3程度に不純物ドープされたチ
ャネル層を用いる為、短チヤネル長化に伴うしきい値電
圧VTの大きなシフトが起こりvTの制御性が低下する
ばかりでなく、相互コンダクタンスgmの伸びも、低い
キャリア密度の為あまり期待できない。
一方、例えばアイ・イー・イー・イー・トランザクショ
ン・オン・エレクトロン・デバイス(IEEE Tra
nsactionson Electron Devi
ces)31巻、8号(1984)1032頁の文献で
は、5×1018cm−3にドープしたチャネル層を用
い、VTの制御性を上げ、高いgmを実現している。
しかしながら、ゲート電極直下に高ドープ層が存在する
為、本来ゲートの逆耐圧及びドレイン耐圧の点で問題が
残るばかりでなく、不純物密度5 X 1018cm−
3以上のキャリアを発生させることは不可能であった。
従って、高電流駆動能力の点で依然問題が残されていた
一方、例えば、AlGaAs/GaAsを用いた2DE
GFETは、文献アイ・イー・イー・イー・トランザク
ション・オン・エレクトロン・デバイス(IEEE T
ran−sactions on Electron 
Devices)31巻、1号、(1984)29rL
にも述べられているように、最大のgmとしては大きな
値が得られるものの、チャネル層の最大キャリア密度と
しては約1’X1012cm−2程度と低い為、やはり
高電流駆動能力の点で問題であった。
(発明が解決しようとする問題点) 本発明の目的は、前記MESFET及び2DEGFET
の利点を合わせ持ち、しかも従来技術の問題点を解決し
た高耐圧、高電流駆動能力を有す高速な半導体装置を提
供することにある。
(問題点を解決するための手段) 本発明によれば、n型の第1の半導体層上に該第1の半
導体より小さい電子親和力を有する低不純物密度の第2
の半導体層が設けられ、該第2の半導体層上に制御電極
を設け、更に該制御電極を挟んで該第1の半導体層と電
気的に接続した少くとも2つのオーミック性領域を設け
たことを特徴とする半導体装置が得られる。
更に本イδ明によれば、p型の第1の半導体層上に該第
1の半導体より大きな″I′ニ子親和力とエネルギーギ
ャップの和を有した低不純物密度の第2の半導体層が設
けられ、該第2の半導体層上に制御電極を設け、更に、
該制御電極を挟んで該第1の半導体層を電気的に接続し
た少くとも2つのオーミック性領域を設けたことを特徴
とする半導体装置が得られる。
(作用) 以下、図面を参照し本発明の原理と特有の作用効果を明
らかにする。
第1図(a)は本発明の半導体装置の基本的構造の一例
を示す模式的構造断面図である。第1図(a)において
、11は高抵抗基板であり、12は、例えば高純度の半
導体バッファ層、13はn型の第1の半導体層、14は
この第1の半導体層13より小さな電子親和力を有し、
かつ例えば高純度の第2の半導体層、15及び16はオ
ーミック領域、17は制御電極である。但しバッファ層
12は結晶の高品質化の為に設けられたもので、本発明
に本質的ではない。
第1図(b)は、第1図(a)に示した本発明にかかる
半導体装置において、熱平衡状態下における制御電極1
7直下でのエネルギーバンド図の一例である。
第1図(b)において、ECは伝導帯下端のエネルギー
準位、EFはフェルミ準位を示している。
また、第2図は、第1図(a)に示した本発明にかかる
半導体装置において、制御電極17にフラットバンド電
圧VFRより大きな電圧(VG>VFR)を印加した場
合の制御電極17直下でのエネルギーバンド図の一例で
ある。第2図において、21は高密度電子層である。
本発明の基本的特徴は、第1に制御電極17直下に例え
ば高純度の第2の半導体層14を設けることにより、従
来技術における制御電極17直下に直接高ドープ府を用
いる場合に比べ、制御電極17直下に加わる電界を低く
抑え、高耐化を計り、第2に、第2図に示したようにV
G>VFBの状態にして高密度な電子の蓄積821を形
成して、本来ドープした第1の半導体層13の不純物密
度NDより高い密度の電子Neを発生させ、高い電流を
得るものである。
尚、vG>vFBニオイては、Ne > NDとなる為
、イオン化不純物によるクーロン散乱を遮蔽する効果を
有しており、電子の移動度の向上、従って相互コンダク
タンス及び電流の増大が見込めるという利点もある。
本素子の動作原理は、しきい値電圧VTから電子蓄積層
21が形成されるまでの制御電圧VQに対してはMES
FETと同様で、制御電極17下の空乏帰幅をVQによ
って変化させることによりFET動作させる。また、電
子蓄積層21が形成されてからの電圧VQに対しては基
本的に制御電極17上に誘起された電荷に比例する形で
第1の半導体層13と第2の半導体層14のへテロ接合
界面に電子を発生させT動作させる。この時の発生電子
の密度Qsはガウスの法則にt;f=い次式で与えられ
る。
Qs=εE / q            (1)こ
こでεは第2の半導体層14の誘電率、qは電子の電荷
量、Eは表面電界である。但し、簡単な為、第2の半導
体層14の不純物密度は零とする。今、第2の半導体層
14をAI□、3Ga□、7Asとして、e = 12
e(、(e□は真空誘電率)とし、膜厚200人として
Qsを見積る。フラットバンド電圧VFRより更に正に
1vの電圧を印加した場合、E=0.5MV/cm、Q
s=3.3×1012cm ”と大きなQsを得ること
ができる。この値は、例えば第1の半導体層13の不純
物密度を3×1018cm=、膜厚100人とした時の
最大電子密度3X1012cm−”とほぼ同等であり、
総電子密度としては約2倍の6 X 1012cm−2
が実現可能なことが理解される。従って素子の流しうる
最大の1′ニ流はこの総電子密度に比例して大きくなる
ことから、本素子が高い電流駆動能力を有することが分
る。
以上、本発明に従えば、高耐圧で高電力駆動能力を有し
た高速な素子が実現できることが分る。
以上の第1の発明ではキャリアが電子となる場合につい
て述べたが、キャリアが正孔の場合についても本発明の
原理は同様に適用できる。
第4図(a)は本願第2の発明による正孔チャネルを有
する場合の半導体装置の基本的構造の一例を示す模式的
構造断面図である。第4図(a)において、41は高抵
抗基板、42は例えば高純度の半導体バッファ層、43
はp型の第1の半導体層、44はこの第1の半導体層4
3より大きな電子親和力とエネルギーギャップの和を有
し、かつ例えば高純度の第2の半導体層、45及び46
はオーミック領域、47は制御電極である。
第4図(b)は、第4図(a)に示した半導体装置にお
いて、熱平衡状態下における制御電極47直下でのエネ
ルギーバンド図の一例である。ここで、EVは価電子帯
上端のエネルギー準位を示している。
本発明による半導体装置が、第1の発明の説明で示した
キャリアに電子を用いた場合と原則的に同様の原理、作
用及び効果を有していることは言うまでもない。
(実施例1) 以下図示した実施例により本発明について具体的に説明
する。
本実施例における半導体装置の模式的構造断面図は第1
図(a)と同様である。第1図(a)において、11に
半絶縁性のGaAs基板を、12に不純物密度が1刈0
150m−3程度以下で、膜厚5000人のGaAJを
、13にドナー不純物密度が3×1018am−”程度
で膜厚100人程度のn型のGaAs Nを、14に不
純物密度がI X 10110l5程度以下で、膜厚2
00人のA10.30a□、7Asを、15及び16に
Au/Ge/Niによるオーミック電極を、17にAI
をそれぞれ用いる。
本実施例では、制御電極17に+1.4v程度まで電圧
印加が可能で最大の真性相互コンダクタンスとして約5
00m5/mmを得た。また、最大の電流値も従来の1
.5から2倍程度を得た。
更にゲート逆耐圧10v以上、ドレイン耐圧も20v程
度と良好であった。従って、本発明によって、高耐圧、
高電力駆動能力有した高速な半導体装置を実現できるこ
とが分る。尚、層14は、絶縁物例えばAl2O3でも
よいが、界面準位の低減を十分計る必要がある。
(実施例2) 次に本願の第1の発明による第2の実施例について具体
的に説明する。本実施例における半導体装置の模式的構
造断面図を第3図に示す。第3図において、11に半絶
縁性のGaAs基板を、12にアクセプタ不純物密度が
lXl016cm−3程度で膜厚5000人のp型のG
aAs層を、13にドナー不純物密度が3×1018c
m=程度で膜厚200λ程度のn型のGaAs層を、1
4に不純物密度がlX1016cm−3程度以下で膜厚
100人のAIo、3Gao、7As層を、31にドナ
ー不純物密度が2×1017cm=程度で膜厚100人
程度のn型のGaAs層を、32にアクセプタ不純物密
度が3×1019cm−3程度で膜J’?−200人程
度のGaAs層を、15及び16にAu/Ge/Niに
よるオーミック電極を、17にWを用いる。また33は
例えば5×1018cm=程度のドナー不純物密度を有
したn型の領域でイオン注入あるいは気相エピタキシャ
ル法などによる選択エピタキシャル層であり、寄生抵抗
の低減が主な狙いである。
本実施例における基本原理は、実施例1と同様であるが
、バッファ層12を若干p型にすることにより、類チャ
ンネル長化に伴うvTシフトを小さくしている。また、
半導体層32は、p−n接合によって高いビルトイン電
圧を作り出し、例えばIC化を考えた場合の高論理振I
llを生み出すノーマリオフ型FETなどの実現に有利
である。また半導体層31はオーミック性を良好に保つ
ために設けたもので本発明の本質ではない。
本実施例においても、実施例1と同様な利点を有した特
性を実現できた。
尚、本発明においては、例えば実施例2において、第1
の半導体層13に第2の半導体層14との電子親和力の
差が大きなInGaAs層などを用いて電子密度及び移
動度の向上、従って素子特性の向上を計ることが可能で
ある。
(実施例3) 次に正孔とキャリアとして用いる第2の発明の一つの実
施例について説明する。本実施例における半導体装置の
模式的構造断面図は第4図(a)と同様である。本実施
例において、41に高抵抗GaAs基板を、42は不純
物密度がI X 10110l5程度以下で膜厚的1p
mのGe、43にアクセプタ不純物密度が3×1018
cm−3程度で膜1100人程度0p型のGeを、44
に不純物密度が1×1015cm−3程度以下でj漠厚
200人程度のGaAsを、45及び46にAu/Zn
によるオーミック電極を、47にAlによる電極を用い
る。
本実施例においては、VFRより負側の制御電圧(VG
< VFR)を印加することにより高密度の正孔層が形
成される。本実施例においても、高耐圧、高電流駆動能
力の特性を得た。
尚、本発明においても、電子チャネルを用いる第1の発
明の実施例で述べた内容は原則的にそのまま適用できる
ことは言うまでもない。
(発明の効果) 以上本発明によれば、表面電界を小さくできる為、高耐
圧化が計れ、また、キャリアの蓄積府を形成できるため
、高密度でしかも高移動度、従って高電流駆動能力を有
した、高速で高周波特性にも優れた半導体装置が実現で
き、本発明の効果は極めて大きい。
【図面の簡単な説明】
第1図(a)及び第4図(a)は、本発明の半導体装置
の基本的構造の一例を示す模式的断面図、第1図(b)
、第2図及び第4図(b)はエネルギーバンド図、第3
図は第1の発明の実施例2における模式的構造断面図で
ある。 11及び41・・・高抵抗基板 12及び42・・・バッファ層 13・・・n型の第1の半導体層 43・・・p型の第1の半導体層 14及び44・・・第2の半導体層 21・・・高密度電子層 15.16.45及び46・・・オーミック性領域17
及び47・・・制御電極 EC・・・伝導帯下端のエネルギー準位Ev・・・価電
子帯上端のエネルギー準位第1図 (a) (b) 第2図 第3図 第4図 (a) (b)

Claims (2)

    【特許請求の範囲】
  1. (1)n型の第1の半導体層上に該第1の半導体より小
    さい電子親和力を有する低不純物密度の第2の半導体層
    が設けられ、該第2の半導体層上に制御電極を設け、更
    に該制御電極を挟んで該第1の半導体層と電気的に接続
    した少くとも2つのオーミック性領域を設けたことを特
    徴とする半導体装置。
  2. (2)p型の第1の半導体層上に該第1の半導体より大
    きな電子親和力とエネルギーギャップの和を有した低不
    純物密度の第2の半導体層が設けられ、該第2の半導体
    層上に制御電極を設け、更に、該制御電極を挟んで該第
    1の半導体層と電気的に接続した少くとも2つのオーミ
    ック性領域を設けたことを特徴とする半導体装置。
JP9263986A 1986-03-10 1986-04-21 半導体装置 Pending JPS62248263A (ja)

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JP9263986A JPS62248263A (ja) 1986-04-21 1986-04-21 半導体装置
EP87103432A EP0237029A3 (en) 1986-03-10 1987-03-10 A heterojunction field effect device operable at a high output current with a high withstand voltage

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043776A (en) * 1988-06-28 1991-08-27 Nec Corporation Semiconductor device having compound semiconductor FET of E/D structure with high margin

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE ELECTRON DEVICE LETTERS=1984 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043776A (en) * 1988-06-28 1991-08-27 Nec Corporation Semiconductor device having compound semiconductor FET of E/D structure with high margin

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