JPS5922367A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速性に優れた電界効果部の半導体装置に関す
る。
る。
ｎ −ＧａＡｌ ＡＳ／Ｘ純度ＧａＡＳヘテロ構造、い
わゆるモジュレーションドープ構造（Ｍｏｄｕｌａｔｉ
ｏｎ −Ｄｏｐｅｄ ８ｔｒｕｃｔｕｒｅ ）は、低温
において電子の移動度が極めて大きくなることから大き
な注目を集めている。これを用いて電界効果型半導体装
置を形成した一例は、第１図に示すようなものである。
わゆるモジュレーションドープ構造（Ｍｏｄｕｌａｔｉ
ｏｎ −Ｄｏｐｅｄ ８ｔｒｕｃｔｕｒｅ ）は、低温
において電子の移動度が極めて大きくなることから大き
な注目を集めている。これを用いて電界効果型半導体装
置を形成した一例は、第１図に示すようなものである。
ここで１１は半絶縁性ＧａＡｓ基板、１２は高純度Ｇａ
Ａｓ層、１３はｎ型ＧａＡｌＡｓ層で、１４はショット
キ型のゲート電極、１５ 、１６はそれぞれソースおよ
びドレインオーム性電極である。高速論理回路に適した
ノーマリオフ型のＦＥＴの場合には、第１図中ＡＡＺ線
に沿った熱平衡状態におけるエネルギーバンド状態図は
第２図の様であり、ｎ−ＧａＡｌＡｓ層１３はショット
キ障壁の拡散電位差によってすべて空乏化し、チャンネ
ルとなるべきＧａＡｌＡｓ層１３との界面のＧａＡｓ層
１２側には過剰電子は存在せず電流が流れない状態とな
っている。なお、ＥＦ 、 Ｅｃ 、 Ｅｖはそれぞれ
、フェルミレベル、伝導帯下端および価電子帯上端のエ
ネルギーレベルである。ここでゲート１４に正電圧を印
加すれば、空乏化したＧａ−ＡｌＡｓｌＡｓ全１３た容
量結合によって、ＧａＡｌＡｓ層１３との界面のＧａＡ
ｓ層１２側に電子が誘起され電流が流れるわけである。
Ａｓ層、１３はｎ型ＧａＡｌＡｓ層で、１４はショット
キ型のゲート電極、１５ 、１６はそれぞれソースおよ
びドレインオーム性電極である。高速論理回路に適した
ノーマリオフ型のＦＥＴの場合には、第１図中ＡＡＺ線
に沿った熱平衡状態におけるエネルギーバンド状態図は
第２図の様であり、ｎ−ＧａＡｌＡｓ層１３はショット
キ障壁の拡散電位差によってすべて空乏化し、チャンネ
ルとなるべきＧａＡｌＡｓ層１３との界面のＧａＡｓ層
１２側には過剰電子は存在せず電流が流れない状態とな
っている。なお、ＥＦ 、 Ｅｃ 、 Ｅｖはそれぞれ
、フェルミレベル、伝導帯下端および価電子帯上端のエ
ネルギーレベルである。ここでゲート１４に正電圧を印
加すれば、空乏化したＧａ−ＡｌＡｓｌＡｓ全１３た容
量結合によって、ＧａＡｌＡｓ層１３との界面のＧａＡ
ｓ層１２側に電子が誘起され電流が流れるわけである。
一方ゲート１４とソース１５およびドレイン１６との間
では、第３図に示した第１図中Ｂ−Ｂ／に沿うエネルギ
ーバンド状態図のように、ＧａＡｌ Ａｓ層１３の表面
電位は充分小さく、表面電位による空乏層はＧａＡｌＡ
ｓ層全体の厚さより薄く、ＧａＡｓ層１２側の空乏化し
たＧａＡｌＡｓ層内のイオン化したドナー不純物による
電荷量に見あう量の電子層１７がＧａＡｓ側に形成され
、低抵抗となっていなければならない。このためＣ＋ａ
ＡＩＡｓ層１３の表面電位のコントロールが必要である
が、トｖ化合物半導体の表面コントロールは容易でなく
、表面準位密度が多く、表面のバンドベンディングが大
きいと低抵抗とならない恐れが大きい。特に表面電位が
ゲート部と同程度になると電子層１７がほとんど形成さ
れなくなるのでゲート外の抵抗は極めて大きくなる。こ
のような表面電位による影響を除くため、ゲート部外の
ＧａＡｌＡｓ層を厚くしたり（第４図）、ゲート部外の
ＧａＡｌＡｓ層の表面側にさらにｎ＋ＧａＡｓ層１８が
設けられたリセス型（第５図）が試みられている。しか
しながらかかる構造では平坦型の特徴が失われてしまう
欠点があった。
では、第３図に示した第１図中Ｂ−Ｂ／に沿うエネルギ
ーバンド状態図のように、ＧａＡｌ Ａｓ層１３の表面
電位は充分小さく、表面電位による空乏層はＧａＡｌＡ
ｓ層全体の厚さより薄く、ＧａＡｓ層１２側の空乏化し
たＧａＡｌＡｓ層内のイオン化したドナー不純物による
電荷量に見あう量の電子層１７がＧａＡｓ側に形成され
、低抵抗となっていなければならない。このためＣ＋ａ
ＡＩＡｓ層１３の表面電位のコントロールが必要である
が、トｖ化合物半導体の表面コントロールは容易でなく
、表面準位密度が多く、表面のバンドベンディングが大
きいと低抵抗とならない恐れが大きい。特に表面電位が
ゲート部と同程度になると電子層１７がほとんど形成さ
れなくなるのでゲート外の抵抗は極めて大きくなる。こ
のような表面電位による影響を除くため、ゲート部外の
ＧａＡｌＡｓ層を厚くしたり（第４図）、ゲート部外の
ＧａＡｌＡｓ層の表面側にさらにｎ＋ＧａＡｓ層１８が
設けられたリセス型（第５図）が試みられている。しか
しながらかかる構造では平坦型の特徴が失われてしまう
欠点があった。
また第２図かられかるように従来例では、ゲート部にお
いてはＧａＡｌＡｓとの界面のＧａＡｓ中の電子から見
たゲート電極方向の障壁高さは、通常のショットキゲー
トと同程度の比較的小さいものであるので、ゲートに大
きな正電圧を印加できない欠点があった。
いてはＧａＡｌＡｓとの界面のＧａＡｓ中の電子から見
たゲート電極方向の障壁高さは、通常のショットキゲー
トと同程度の比較的小さいものであるので、ゲートに大
きな正電圧を印加できない欠点があった。
本発明の目的は、空乏化した半導体層を介して電荷を誘
起して動作する電界効果型半導体装置において、以上の
ようなゲート部外の抵抗の大きいこと、およびゲートに
印加しつる電圧の範囲の小さいことの欠点を改善せしめ
た半導体装置を提供することにある。
起して動作する電界効果型半導体装置において、以上の
ようなゲート部外の抵抗の大きいこと、およびゲートに
印加しつる電圧の範囲の小さいことの欠点を改善せしめ
た半導体装置を提供することにある。
本発明の半導体装置は、基本的には第６図に示すように
、高抵抗基板２１上に、第１の半導体の高純度あるいは
ｐ型低不純物密度の層２２、該第１の半導体より電子親
和力の小さい第２の半導体のｎ型層ｎが積載され、蒐−
ト電極２５はさらにｐ＋層２４を介して前記ｎ型層２３
上に設けられ、ゲート電極の両側にソース電極２６とド
レイン電極２７が配置されたものである。ここでゲート
電極部において、拡散電位差によりて、すべて空乏化し
ているものである。なおゲート部外では以下に述べる様
に電子親和力の差によって第２の半導体層器が空乏化し
、その電荷量に見あう量の電子蓄積層２８が第１の半導
体層側に形成されている。
、高抵抗基板２１上に、第１の半導体の高純度あるいは
ｐ型低不純物密度の層２２、該第１の半導体より電子親
和力の小さい第２の半導体のｎ型層ｎが積載され、蒐−
ト電極２５はさらにｐ＋層２４を介して前記ｎ型層２３
上に設けられ、ゲート電極の両側にソース電極２６とド
レイン電極２７が配置されたものである。ここでゲート
電極部において、拡散電位差によりて、すべて空乏化し
ているものである。なおゲート部外では以下に述べる様
に電子親和力の差によって第２の半導体層器が空乏化し
、その電荷量に見あう量の電子蓄積層２８が第１の半導
体層側に形成されている。
以下、具体、例によって本発明の特徴と効果について詳
述する。
述する。
本発明の半導体装置の例として、基板２１に半絶縁Ｇａ
Ａｓ基板、第１の半導体層２２として数μｍの厚さの有
効アクセプタ密度が１×１０′４ｃｒｒＬ−３程度のｐ
−ＧａＡｓ層、第２の半導体層ｎとして有効ドナー密度
、５刈０１７ｃｒＩＬ六厚さ約６００人のｎ Ｔｊ；’
４ Ｇａ ｏ、ｙＡｌｏ、ａＡｓ層、ｐ＋層２４ と
して有効アクセプタ密度１×１０１ｇｃＩｃ３、厚さ約
１００λｃ７）ｐ型Ｇａ ｏ、ｙ Ａｌ ｏ３Ａｓを用
いてノーマリオフ型電界効果型装置を構成する。第７図
（ａ） 、 （ｂ）は、この場合の熱平衡状態における
エネルギバンド状態図であり、（ａ）は第６図中ｃ−ｃ
’線（ゲート部）に沿ったものであり、（１））は同じ
く第６図中Ｄ−Ｄ’線（ゲート−ソース間）に沿ったも
のである。また第８図はゲーＨこ正電圧を印加してｎチ
ャンネル２９を形成した場合の第６図中ｃ −ｃ’線に
沿ったエネルギーバンド状態図を示す。ここでＥＦ’は
擬フエルミレベルである。すなわち、熱平衡状態では、
ゲート下のｎ型ＧａＡｌＡｓ層％は、ｐ＋層２４とのｐ
−ｎ接合の拡散電位差のみによって完全に空乏化し、ｎ
−ＧａＡｌＡｓ／Ｌ１ａＡｓ界面のＧａＡｓ ２２側
には電子が蓄積されずｎチャンネルが形成されていない
。ここでゲート２５に圧電圧を印加すると、該空乏化し
たｎ型ＧａＡｌＡｓ ｆ＠’１３を介した容量結合によ
り電子かへテロ界面に誘起、ｎチャンネル２９が形成さ
れて電流が流れるわけである。この本発明の装置と第１
図ないし第３図の従来例とを比較すると、ショットキ障
壁のビルトイン電位差（Ｂｕｉｌｔ−ｉｎ Ｐｏｔｅｎ
ｔｉａｌ ）よりｐ−ｎ接合の拡散電位差（Ｄｉｆｆｕ
ｓｉｏｎ Ｐｏｔｅｎｔｉａｌ ）のほうが大きいので
、ｎ −ＧａＡｌＡｓ層詔のドーピングレベル、Ｊ：
リＩ）” −ＧａｌＡｓ層２４のドーピングレベルを大
きくして専らｎ層側に空乏層が伸びる条件にしてやれば
、本発明の犠界効果型装置のほうが従来例よりｎ ｍＧ
ａＡｌＡｓ層の厚さおよびドナー密度を大きくすること
ができる。したがって、ゲート領域外において、従来例
におけるｎ −ＧａＡｌＡｓの表面空乏層によるＧａＡ
ｓ １輪側の電子蓄積量の減少、ソース抵抗の増大は解
消され、本発明の装置では多くの電子が蓄積され、小さ
なソース抵抗がもたらされる。またｐ＋層Ｕは、若干な
がらｐ＋側にも伸びる空乏層の厚さより厚いことが望ま
しいが、上記例のように高濃度ドープの場合にはこの厚
さは極めて薄く、プレーナ型構造と同等の構造が実現で
きるのは明らかであろう。
Ａｓ基板、第１の半導体層２２として数μｍの厚さの有
効アクセプタ密度が１×１０′４ｃｒｒＬ−３程度のｐ
−ＧａＡｓ層、第２の半導体層ｎとして有効ドナー密度
、５刈０１７ｃｒＩＬ六厚さ約６００人のｎ Ｔｊ；’
４ Ｇａ ｏ、ｙＡｌｏ、ａＡｓ層、ｐ＋層２４ と
して有効アクセプタ密度１×１０１ｇｃＩｃ３、厚さ約
１００λｃ７）ｐ型Ｇａ ｏ、ｙ Ａｌ ｏ３Ａｓを用
いてノーマリオフ型電界効果型装置を構成する。第７図
（ａ） 、 （ｂ）は、この場合の熱平衡状態における
エネルギバンド状態図であり、（ａ）は第６図中ｃ−ｃ
’線（ゲート部）に沿ったものであり、（１））は同じ
く第６図中Ｄ−Ｄ’線（ゲート−ソース間）に沿ったも
のである。また第８図はゲーＨこ正電圧を印加してｎチ
ャンネル２９を形成した場合の第６図中ｃ −ｃ’線に
沿ったエネルギーバンド状態図を示す。ここでＥＦ’は
擬フエルミレベルである。すなわち、熱平衡状態では、
ゲート下のｎ型ＧａＡｌＡｓ層％は、ｐ＋層２４とのｐ
−ｎ接合の拡散電位差のみによって完全に空乏化し、ｎ
−ＧａＡｌＡｓ／Ｌ１ａＡｓ界面のＧａＡｓ ２２側
には電子が蓄積されずｎチャンネルが形成されていない
。ここでゲート２５に圧電圧を印加すると、該空乏化し
たｎ型ＧａＡｌＡｓ ｆ＠’１３を介した容量結合によ
り電子かへテロ界面に誘起、ｎチャンネル２９が形成さ
れて電流が流れるわけである。この本発明の装置と第１
図ないし第３図の従来例とを比較すると、ショットキ障
壁のビルトイン電位差（Ｂｕｉｌｔ−ｉｎ Ｐｏｔｅｎ
ｔｉａｌ ）よりｐ−ｎ接合の拡散電位差（Ｄｉｆｆｕ
ｓｉｏｎ Ｐｏｔｅｎｔｉａｌ ）のほうが大きいので
、ｎ −ＧａＡｌＡｓ層詔のドーピングレベル、Ｊ：
リＩ）” −ＧａｌＡｓ層２４のドーピングレベルを大
きくして専らｎ層側に空乏層が伸びる条件にしてやれば
、本発明の犠界効果型装置のほうが従来例よりｎ ｍＧ
ａＡｌＡｓ層の厚さおよびドナー密度を大きくすること
ができる。したがって、ゲート領域外において、従来例
におけるｎ −ＧａＡｌＡｓの表面空乏層によるＧａＡ
ｓ １輪側の電子蓄積量の減少、ソース抵抗の増大は解
消され、本発明の装置では多くの電子が蓄積され、小さ
なソース抵抗がもたらされる。またｐ＋層Ｕは、若干な
がらｐ＋側にも伸びる空乏層の厚さより厚いことが望ま
しいが、上記例のように高濃度ドープの場合にはこの厚
さは極めて薄く、プレーナ型構造と同等の構造が実現で
きるのは明らかであろう。
ここで具体的数値をもって第１図ないし第３図の従来例
と上記本発明の実施例との比較をする。
と上記本発明の実施例との比較をする。
従来例として、上記本発明の例と同様に、第１図中１２
の層として有効アクセプタ密度１×１０Ｉ４ｃｒＩＬ−
３程度のｐ−−ＧａＡｓ層、層１３として有効ドナー密
度５×１０１７ＣｒｒＬ−３のｎ型Ｇａｏ、７Ａｌ Ｏ
，３Ａｓを用いる。またショットキ型ゲートのバリア高
さを０．８ｅ■、ゲート外のｎ−ＧａＡｌＡｓ層１３
および本発明の層２３の表面電位を−０，４ｖとする。
の層として有効アクセプタ密度１×１０Ｉ４ｃｒＩＬ−
３程度のｐ−−ＧａＡｓ層、層１３として有効ドナー密
度５×１０１７ＣｒｒＬ−３のｎ型Ｇａｏ、７Ａｌ Ｏ
，３Ａｓを用いる。またショットキ型ゲートのバリア高
さを０．８ｅ■、ゲート外のｎ−ＧａＡｌＡｓ層１３
および本発明の層２３の表面電位を−０，４ｖとする。
また半導体各層の界面は理想的に急峻に形成されている
ものとする。さて従来例において、ノーマリオフ型装置
におけるｎ −ＧａＡｌＡｓ層１３の厚さは約３５０Ａ
であり、表面電位が−０，４Ｖであるゲート外のｎ −
ＧａＡ １ん７１ん界面に蓄積される電子の面密度は約
７ ＸＩＯ”ｃｍ−２である。−力木発明において、同
様なしきい値電圧のノーマリオフ型装置では、ｎ−Ｇａ
ＡｌＡｓ層おの厚さは約６００にと厚くでき、したがっ
てゲート外のへテロ界面に蓄積される電子の面密度は約
１．４ Ｘ ＩＱ” ＣｗＬ−”と、従来例の約２倍と
はるかに大きくなり、したがってソース抵抗を大きく低
減できる。またこの本発明例において、ｎ型ＧａＡｌＡ
ｓ層２３の有効ドナー密度を１×１０１８ＣｒｆＬ−３
に上げても該層の厚さは約４００穴といまだ厚く、この
ときゲート外のへテロ界面に蓄積される電子の面密度は
約２×１０Ｉ２ＣＩｒＬ−２とさらに抵抗が小さくなる
。この抵抗の低減化の割合は、ｎ −ＧａＡ ＩＡｓ層
の表面電位が一側に大きくなる程大きくなることは明ら
かであろう。なぜならば従来例においてｎ −ＧａＡｌ
Ａｓ層の表面電位がゲート下と同じになれば、ソース
抵抗が無限大となるのに対し、本発明ではいまだ約ＩＸ
ＩＱ”ｃｍ−３と充分多量の電子が蓄積されているから
である。また本発明においてはチャンネルの電子に対す
るゲート電極側の障壁の高さは約１，８ｅＶであり、従
来例のショットキ型ゲートの場合の２倍程度と、はるか
に高いことも明らかであろう。
ものとする。さて従来例において、ノーマリオフ型装置
におけるｎ −ＧａＡｌＡｓ層１３の厚さは約３５０Ａ
であり、表面電位が−０，４Ｖであるゲート外のｎ −
ＧａＡ １ん７１ん界面に蓄積される電子の面密度は約
７ ＸＩＯ”ｃｍ−２である。−力木発明において、同
様なしきい値電圧のノーマリオフ型装置では、ｎ−Ｇａ
ＡｌＡｓ層おの厚さは約６００にと厚くでき、したがっ
てゲート外のへテロ界面に蓄積される電子の面密度は約
１．４ Ｘ ＩＱ” ＣｗＬ−”と、従来例の約２倍と
はるかに大きくなり、したがってソース抵抗を大きく低
減できる。またこの本発明例において、ｎ型ＧａＡｌＡ
ｓ層２３の有効ドナー密度を１×１０１８ＣｒｆＬ−３
に上げても該層の厚さは約４００穴といまだ厚く、この
ときゲート外のへテロ界面に蓄積される電子の面密度は
約２×１０Ｉ２ＣＩｒＬ−２とさらに抵抗が小さくなる
。この抵抗の低減化の割合は、ｎ −ＧａＡ ＩＡｓ層
の表面電位が一側に大きくなる程大きくなることは明ら
かであろう。なぜならば従来例においてｎ −ＧａＡｌ
Ａｓ層の表面電位がゲート下と同じになれば、ソース
抵抗が無限大となるのに対し、本発明ではいまだ約ＩＸ
ＩＱ”ｃｍ−３と充分多量の電子が蓄積されているから
である。また本発明においてはチャンネルの電子に対す
るゲート電極側の障壁の高さは約１，８ｅＶであり、従
来例のショットキ型ゲートの場合の２倍程度と、はるか
に高いことも明らかであろう。
本発明の他の実施例は、上記第１の実施例におけるｐ＋
層冴としてのｐ＋−ＧａＡｌＡｓ Ｏ，Ｂ Ａｓ層に代
えて、ｐ” ＧａＡｓ層を用いたものである。該ｐ＋−
ＧａＡｓ層のアクセプタ密度、厚さとして第１の実施例
と同じ値を用いると、第７図（ａ）の熱平衡状態のエネ
ルギーバンド状態図に相対するものは、本例では第９図
となり、ゲートの障壁の高さが若干域するが、ゲート外
ｃ７） ｎ −ＧａＡＩＡｓ／ＧａＡｓ ヘテロ界面に
蓄積される電子の面密度等基本動作は第１の例と同等で
ある。
層冴としてのｐ＋−ＧａＡｌＡｓ Ｏ，Ｂ Ａｓ層に代
えて、ｐ” ＧａＡｓ層を用いたものである。該ｐ＋−
ＧａＡｓ層のアクセプタ密度、厚さとして第１の実施例
と同じ値を用いると、第７図（ａ）の熱平衡状態のエネ
ルギーバンド状態図に相対するものは、本例では第９図
となり、ゲートの障壁の高さが若干域するが、ゲート外
ｃ７） ｎ −ＧａＡＩＡｓ／ＧａＡｓ ヘテロ界面に
蓄積される電子の面密度等基本動作は第１の例と同等で
ある。
さて、上記本発明の半導体装置の基本的製造工程は第１
０図を参照して次のようである。半絶縁性ＧａＡｓ基板
２１上に高純度ＧａＡｓ層２２、ｎ −ＧａＡｌＡｓ層
２３％ ｐ＋ＧａＡｌＡｓあるいはｐ＋−ＧａＡｓ層２
４を連続的に、例えば分子線エピタキシャル法によって
成長する（第１０図（ａ））。ゲート電極四を例えばん
膜を被着、エツチングあるいはりフトオフによって形成
する（第１０図（ｂ））。ソース電極２６およびドレイ
ン電極２７を、例えばＮｉ／Ａｕ Ｇｅを被着、合金化
によって形成する（第１０図（Ｃ））。次いでゲート−
ソース間およびゲート−ドレイン間のｐ４一層２４をエ
ツチング除去する（第１０図（ｄ））工程で成る。ただ
しソース、ドレイン電極形成の工程は必ずしも上記工程
順に限ることなく全半導体層成長後ならいつでも良い。
０図を参照して次のようである。半絶縁性ＧａＡｓ基板
２１上に高純度ＧａＡｓ層２２、ｎ −ＧａＡｌＡｓ層
２３％ ｐ＋ＧａＡｌＡｓあるいはｐ＋−ＧａＡｓ層２
４を連続的に、例えば分子線エピタキシャル法によって
成長する（第１０図（ａ））。ゲート電極四を例えばん
膜を被着、エツチングあるいはりフトオフによって形成
する（第１０図（ｂ））。ソース電極２６およびドレイ
ン電極２７を、例えばＮｉ／Ａｕ Ｇｅを被着、合金化
によって形成する（第１０図（Ｃ））。次いでゲート−
ソース間およびゲート−ドレイン間のｐ４一層２４をエ
ツチング除去する（第１０図（ｄ））工程で成る。ただ
しソース、ドレイン電極形成の工程は必ずしも上記工程
順に限ることなく全半導体層成長後ならいつでも良い。
また前記ｐ＋層２４のエツチングに際しては、ゲート電
極をエツチングのマスクとして使うことができ、特別な
マスク工程の不要な自己整合によって行なわれる。また
このエツチングをゲート、ソースおよびドレイン電極の
うち、２端子あるいは３端子の電流電圧特性を測定しな
がら行うことができる。すなわちソース抵抗が最小とな
るエツチング量を容易に決定できることである。
極をエツチングのマスクとして使うことができ、特別な
マスク工程の不要な自己整合によって行なわれる。また
このエツチングをゲート、ソースおよびドレイン電極の
うち、２端子あるいは３端子の電流電圧特性を測定しな
がら行うことができる。すなわちソース抵抗が最小とな
るエツチング量を容易に決定できることである。
さらにｐ＋十層４とｎ −ＧａＡｌＡｓ層２３ （７）
−Ｔ−ッｆ ７グ選択比の大きいエツチング液でｐ＋
十層４を専らエツチングし、さらにサイドエツチングを
行えば、第１０図（ｅ）のように実効ゲート長の短い装
置を容易に製造できることである。このとき例えばｐ土
層２４に１）＋−ＧａＡｓを用いた場合、アルカリ性の
ＫＩ、 、 ＫｌおよびＫＯＨ水溶液から成るＧａＡｌ
Ａｓに対するＧａＡｓのエツチング速度比の大きいエツ
チング液を用いれば良い。さらに本発明の半導体装置は
、熱処理によるｐ＋十層４のアクセプタ不純物のｎ−Ｇ
ａＡｌＡｓ層２３への拡散によってしきい値電圧を制御
できる。
−Ｔ−ッｆ ７グ選択比の大きいエツチング液でｐ＋
十層４を専らエツチングし、さらにサイドエツチングを
行えば、第１０図（ｅ）のように実効ゲート長の短い装
置を容易に製造できることである。このとき例えばｐ土
層２４に１）＋−ＧａＡｓを用いた場合、アルカリ性の
ＫＩ、 、 ＫｌおよびＫＯＨ水溶液から成るＧａＡｌ
Ａｓに対するＧａＡｓのエツチング速度比の大きいエツ
チング液を用いれば良い。さらに本発明の半導体装置は
、熱処理によるｐ＋十層４のアクセプタ不純物のｎ−Ｇ
ａＡｌＡｓ層２３への拡散によってしきい値電圧を制御
できる。
すなわち、ｐ土層のアクセプタ不純物としてＢｅ 。
Ｚｎ等を用いると、これ等のアクセプタ不純物の拡散は
ｎ−ＧａＡｌＡｓ層のドナー不純物ノ（例えば８＋が代
表的であＯ〆纂よりもはるかに低温で、例えは６００℃
程度で拡散できるので、ｎ −ＧａＡｌＡｓ７ｆｌ ２
：３と高純度ＧａＡｓ層２２のへテロ接合に影響を与え
ることなく、ｐ＋十層４とｎ −ＧａＡｌＡｓ Ｍ２３
のｐ−ｎ接合位置をｎ −ＧａＡｌＡｓ層側に移動させ
ることができ、しきい値電圧を＋側にシフトすることが
できるのである。なお本工程は、上記第１０図（ａ）か
ら（ｅ）に示した工程中何時でも可能であり、例えば第
１０図（ｄ）に示した工程後に行った場合には、本工程
後の構造は第１０図（ｆ）となる。またこのときには特
性を測定しながら拡散を行えるので、しきい値電圧の制
御上有利である。
ｎ−ＧａＡｌＡｓ層のドナー不純物ノ（例えば８＋が代
表的であＯ〆纂よりもはるかに低温で、例えは６００℃
程度で拡散できるので、ｎ −ＧａＡｌＡｓ７ｆｌ ２
：３と高純度ＧａＡｓ層２２のへテロ接合に影響を与え
ることなく、ｐ＋十層４とｎ −ＧａＡｌＡｓ Ｍ２３
のｐ−ｎ接合位置をｎ −ＧａＡｌＡｓ層側に移動させ
ることができ、しきい値電圧を＋側にシフトすることが
できるのである。なお本工程は、上記第１０図（ａ）か
ら（ｅ）に示した工程中何時でも可能であり、例えば第
１０図（ｄ）に示した工程後に行った場合には、本工程
後の構造は第１０図（ｆ）となる。またこのときには特
性を測定しながら拡散を行えるので、しきい値電圧の制
御上有利である。
以上本発明の半導体装置およびその製造方法の基本につ
いて述べたが、本発明の変形構造は他にも種々考えられ
る。第１１図はその一例であり、この例ではチャンネル
の電子を効率良く供給しかつ収集するために、ソースお
よびドレイン領域にｎ＋領域３０および３１が形成され
たものである。また第１２図も本発明の他の例であり、
この例では、第２の半導体層２３（前記実施例ではｎ
−ＧａＡｌ Ａｓ層）の外側に、別の半導体のり＋層、
例えばｎ”−ＧａＡｓ層を３２を設けたものである。こ
の層は、ＧａＡｌＡｓが酸化するのを防ぐこと、および
ソース抵抗をさらに低減することを目的とするが、明確
な層をなさず例えばｎ −ＧａＡ Ｉ Ａｓ層が表面に
向かってＣｆａＡＩＡｓから漸９ ＧａＡｓへと変化し
ている状ｒＷでも良い。
いて述べたが、本発明の変形構造は他にも種々考えられ
る。第１１図はその一例であり、この例ではチャンネル
の電子を効率良く供給しかつ収集するために、ソースお
よびドレイン領域にｎ＋領域３０および３１が形成され
たものである。また第１２図も本発明の他の例であり、
この例では、第２の半導体層２３（前記実施例ではｎ
−ＧａＡｌ Ａｓ層）の外側に、別の半導体のり＋層、
例えばｎ”−ＧａＡｓ層を３２を設けたものである。こ
の層は、ＧａＡｌＡｓが酸化するのを防ぐこと、および
ソース抵抗をさらに低減することを目的とするが、明確
な層をなさず例えばｎ −ＧａＡ Ｉ Ａｓ層が表面に
向かってＣｆａＡＩＡｓから漸９ ＧａＡｓへと変化し
ている状ｒＷでも良い。
また第２の半導体層２３の第１の半導体層２０こ接した
部分をアンドープにして移動度をさらに高めることも当
然考えられる。
部分をアンドープにして移動度をさらに高めることも当
然考えられる。
なお、以上においては、電子をキャリアとする、すなわ
ちｎ−チャンネルの半導体装置について説明した。キャ
リアが正孔、すなわちｐ−ナヤンネルの半導体装置につ
いても同様に考えられる。この場合、本発明の半導体装
置は、高抵抗基板上に高純度あるいはｎ型低不純物密度
の第１の半導体層２２′該第１の半導体層より電子親和
力とバンドギャップの和の大きい第２の半導体のｐ型層
ｎ′が積載され、ゲート電極２５′はさらにｎ土層２４
′を介して前記ｐ型層詔′上に設けられ、ゲート電極の
両側にソース電極とドレイン電極が配置されたものであ
る。
ちｎ−チャンネルの半導体装置について説明した。キャ
リアが正孔、すなわちｐ−ナヤンネルの半導体装置につ
いても同様に考えられる。この場合、本発明の半導体装
置は、高抵抗基板上に高純度あるいはｎ型低不純物密度
の第１の半導体層２２′該第１の半導体層より電子親和
力とバンドギャップの和の大きい第２の半導体のｐ型層
ｎ′が積載され、ゲート電極２５′はさらにｎ土層２４
′を介して前記ｐ型層詔′上に設けられ、ゲート電極の
両側にソース電極とドレイン電極が配置されたものであ
る。
なお、第７図（ａ）に対応する熱平衡状態におけるゲー
ト部のエネルキーバンド状態図は第１３図であり、ゲー
ト部では前記ｐ型層Ｕ′は全て空乏化し、この空乏化し
た半導体層の容量結合によってトランジスタ動作が行わ
れる。ここで、第１の半導体としてＧｅ、第２の半導体
としてＧａＡｓを用いることができる。
ト部のエネルキーバンド状態図は第１３図であり、ゲー
ト部では前記ｐ型層Ｕ′は全て空乏化し、この空乏化し
た半導体層の容量結合によってトランジスタ動作が行わ
れる。ここで、第１の半導体としてＧｅ、第２の半導体
としてＧａＡｓを用いることができる。
第１図は空乏化したｎ型半導体層を介して電荷を誘起し
て動作する電界効果型半導体装置の従来例で、第２図お
よび第３図は第１図中Ａ−Ａ’およびＢ−Ｂ／線に沿う
熱平衡状態におけるエネルキーバンドダイヤグラムであ
る。第４図および第５図は従来例においてソース抵抗を
低減するために用いられた構造を示すものである。ここ
で、１１：高抵抗基板、１２：高純度（ＪａＡｓ層、１
３ ： ｎ−ＧａＡＩＡｓ層、１４：ショットキ型のゲ
ート電極、１５：ソース電極、１６： ドレイン電極、
１７：ゲート外の電子蓄積層、１８：計−ＧａＡｓ層、
ＥＦ：フェルミレヘル、ＥＣ：伝導帯下端、１’ｒＶ：
価電子帯上端である。第６図は本発明の半導体装置の構
造を示す断面図で、第７図（ａ）および（ｂ）は第６図
中Ｃ−Ｃ／線、Ｄ−Ｄ’線に沿う熱平衡状態におけるエ
ネルギーバンド状態図である。第８図はゲートに正電圧
を印加した時の第６図中Ｃ−Ｃ’ ｉに沿うエネルギー
バンド状態図である。第９図は本発明の他の実施例を示
す熱平衡状態でのゲート部のエネルギーバンド状態図で
ある。第１０図は本発明の半導体装置の製造工程を示す
図である。第１１図および第１２図は本発明の半導体装
置の他の例である。ここで１，２１ ：高抵抗基板、２
２：高純度あるいはｐ−の第１の半導体層、２３二ｎ型
の第２の半導体層、２４：ｐ＋層、２５：ゲート電極、
２６：ソース電極、２７：ドレイン電極、２８＝ゲート
外の電子蓄積層、２９ ： ｎ−チャンネル。 ３０および３１：ｎ＋領領域３２ ： ｎ＋）＠、ＥＦ
′：擬フェルミレベルである。第１３図はｐ−チャンネ
ルの本発明の半導体装置の熱平衡状態でのゲート部のエ
ネルギーバンド状態図であり、２２′：高純度の第１の
半導体層、２３’；ｐ型９第２の半導体層、２４’：’
ｎ＋層、２５′二ゲート電極である。 才 ７ 圓 ｆ ｚ 層 矛３図 ７６ ロ オ ８ 口 才 １１ 図 Ｔ ／２０ オ９園 ｚ〃 矛１３図 才 １０ 口 （（２） Ｃｄ）（ｂ）
（ｅ）（Ｃ）
（ｔ） 手続補正書（自発） 昭和 年５８・１？・１７１−１ 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第１３２
６０９ ％２、発明の名称 中導一体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
ｊゴ」３３番１ｇ・ （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対除 明細書の発明の詳細な説明の欄および図面６ 補正の内
容 （１）明細書記１３頁１２行目の後に次の文を挿入する
。 「以上では、ノーマリオフ型装置について説明したが、
本発明の半導体装置は原理的にノーマリオン型装置にも
有効である。この場合は、Ｐ’４２４下のｎ層の厚さを
ノーマリオフ型の場合より厚くし、熱平衡状態において
ゲート下のＧａＡｓ層２２側に電子が蓄積されるように
すれは良い。」（２）本願添付図面の第１図と第５図を
別紙図面のように補正する。 ７１ 図 ７５図 ２７９
て動作する電界効果型半導体装置の従来例で、第２図お
よび第３図は第１図中Ａ−Ａ’およびＢ−Ｂ／線に沿う
熱平衡状態におけるエネルキーバンドダイヤグラムであ
る。第４図および第５図は従来例においてソース抵抗を
低減するために用いられた構造を示すものである。ここ
で、１１：高抵抗基板、１２：高純度（ＪａＡｓ層、１
３ ： ｎ−ＧａＡＩＡｓ層、１４：ショットキ型のゲ
ート電極、１５：ソース電極、１６： ドレイン電極、
１７：ゲート外の電子蓄積層、１８：計−ＧａＡｓ層、
ＥＦ：フェルミレヘル、ＥＣ：伝導帯下端、１’ｒＶ：
価電子帯上端である。第６図は本発明の半導体装置の構
造を示す断面図で、第７図（ａ）および（ｂ）は第６図
中Ｃ−Ｃ／線、Ｄ−Ｄ’線に沿う熱平衡状態におけるエ
ネルギーバンド状態図である。第８図はゲートに正電圧
を印加した時の第６図中Ｃ−Ｃ’ ｉに沿うエネルギー
バンド状態図である。第９図は本発明の他の実施例を示
す熱平衡状態でのゲート部のエネルギーバンド状態図で
ある。第１０図は本発明の半導体装置の製造工程を示す
図である。第１１図および第１２図は本発明の半導体装
置の他の例である。ここで１，２１ ：高抵抗基板、２
２：高純度あるいはｐ−の第１の半導体層、２３二ｎ型
の第２の半導体層、２４：ｐ＋層、２５：ゲート電極、
２６：ソース電極、２７：ドレイン電極、２８＝ゲート
外の電子蓄積層、２９ ： ｎ−チャンネル。 ３０および３１：ｎ＋領領域３２ ： ｎ＋）＠、ＥＦ
′：擬フェルミレベルである。第１３図はｐ−チャンネ
ルの本発明の半導体装置の熱平衡状態でのゲート部のエ
ネルギーバンド状態図であり、２２′：高純度の第１の
半導体層、２３’；ｐ型９第２の半導体層、２４’：’
ｎ＋層、２５′二ゲート電極である。 才 ７ 圓 ｆ ｚ 層 矛３図 ７６ ロ オ ８ 口 才 １１ 図 Ｔ ／２０ オ９園 ｚ〃 矛１３図 才 １０ 口 （（２） Ｃｄ）（ｂ）
（ｅ）（Ｃ）
（ｔ） 手続補正書（自発） 昭和 年５８・１？・１７１−１ 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第１３２
６０９ ％２、発明の名称 中導一体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
ｊゴ」３３番１ｇ・ （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対除 明細書の発明の詳細な説明の欄および図面６ 補正の内
容 （１）明細書記１３頁１２行目の後に次の文を挿入する
。 「以上では、ノーマリオフ型装置について説明したが、
本発明の半導体装置は原理的にノーマリオン型装置にも
有効である。この場合は、Ｐ’４２４下のｎ層の厚さを
ノーマリオフ型の場合より厚くし、熱平衡状態において
ゲート下のＧａＡｓ層２２側に電子が蓄積されるように
すれは良い。」（２）本願添付図面の第１図と第５図を
別紙図面のように補正する。 ７１ 図 ７５図 ２７９
Claims (1)
- 【特許請求の範囲】 １、高抵抗基板上の、高純度あるいはｐ型低不純物密度
の第１の半導体層上に該第１の半導体より電子親和力の
小さい第２の半導体のｎ型層が積層されてなり、ゲート
電極が前記ｎ型層上に設けられたｐ”ＪＷｔを介して設
けられていると共に、該ゲート電極の両側にソース電極
とドレイン電極が配置され、ゲート部を構成する前記ｎ
型層が全て空乏化していることを特徴とする半導体装置
。 ２、高抵抗基板上の、高純度あるいはｎ型低不純物密度
の第１の半導体層上に該第１の半導体より電子親和力と
バンドギャップの和の大きい第２の半導体のｐ型層が積
層されてなり、ゲート電極が前記ｐ型層上に設けられた
ｎ＋層を介して設けられていると共に、該ゲート電極の
両側にソース電極とドレイン電極が配置され、ゲート部
を構成する前記ｐ型層が全て空乏化していることを特徴
とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132609A JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
| EP19830107446 EP0100529B1 (en) | 1982-07-29 | 1983-07-28 | High speed field-effect transistor employing heterojunction |
| DE8383107446T DE3367702D1 (en) | 1982-07-29 | 1983-07-28 | High speed field-effect transistor employing heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132609A JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922367A true JPS5922367A (ja) | 1984-02-04 |
| JPH0624208B2 JPH0624208B2 (ja) | 1994-03-30 |
Family
ID=15085328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132609A Expired - Lifetime JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0100529B1 (ja) |
| JP (1) | JPH0624208B2 (ja) |
| DE (1) | DE3367702D1 (ja) |
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|---|---|---|---|---|
| JPS59178776A (ja) * | 1983-03-29 | 1984-10-11 | Fujitsu Ltd | 半導体装置 |
| JPS6010785A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 電界効果トランジスタおよびその製造方法 |
| JPS60176275A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 集積型半導体装置 |
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| US4582690A (en) * | 1984-08-06 | 1986-04-15 | University Of Waterloo | Oxidation of polythionates |
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| JPS61245511A (ja) * | 1985-02-05 | 1986-10-31 | レム ソシエテ アノニム | 直流及び交流用変流器 |
| JPS61192128U (ja) * | 1985-05-17 | 1986-11-29 | ||
| JPS62239586A (ja) * | 1986-04-07 | 1987-10-20 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Ｆｅｔデバイスの製造方法 |
| JP2013123074A (ja) * | 2013-02-01 | 2013-06-20 | Toyota Motor Corp | 半導体装置とその製造方法 |
| JP2015135992A (ja) * | 2015-04-30 | 2015-07-27 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US9184271B2 (en) | 2004-07-20 | 2015-11-10 | Toyota Jidosha Kabushiki Kaisha | III-V HEMT devices |
| WO2018181237A1 (ja) * | 2017-03-31 | 2018-10-04 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH084138B2 (ja) * | 1986-05-23 | 1996-01-17 | 日本電気株式会社 | 半導体装置 |
| US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
| DE3639433A1 (de) * | 1986-11-18 | 1988-05-26 | Licentia Gmbh | Halbleiteranordnung |
| CN103904111B (zh) * | 2014-01-20 | 2017-01-04 | 西安电子科技大学 | 基于增强型AlGaN/GaN HEMT器件结构及其制作方法 |
Citations (1)
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|---|---|---|---|---|
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| US4663643A (en) * | 1981-04-23 | 1987-05-05 | Fujitsu Limited | Semiconductor device and process for producing the same |
-
1982
- 1982-07-29 JP JP57132609A patent/JPH0624208B2/ja not_active Expired - Lifetime
-
1983
- 1983-07-28 DE DE8383107446T patent/DE3367702D1/de not_active Expired
- 1983-07-28 EP EP19830107446 patent/EP0100529B1/en not_active Expired
Patent Citations (1)
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