JPS61230381A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61230381A JPS61230381A JP7216385A JP7216385A JPS61230381A JP S61230381 A JPS61230381 A JP S61230381A JP 7216385 A JP7216385 A JP 7216385A JP 7216385 A JP7216385 A JP 7216385A JP S61230381 A JPS61230381 A JP S61230381A
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- Japan
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- layer
- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高い相互コンダクタンスを有し高速動作が可能
な半導体装置に関する。
な半導体装置に関する。
（従来技術とその問題点）
高速動作が期待できる能動半導体装置として、半導体へ
テロ界面の２次元電子を利用したＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆ＠ｃｔ Ｔｒａｎｓｉｓｔｏｒ ） がある（
例えば、ジャパン・ジャーナル・オプ・アプライド・フ
ィジックス（Ｊｐｎ、Ｊ 、Ａｐｐｌ 、Ｐｈｙｓ 、
１９ （１９８０）Ｌ２５５））。これは、電子親
和力の異なる半導体のへテロ界面（例えば、ＡｌｚＧａ
＋−ｚＡｓ／ＧａＡｓ ）において、電子親和力の小さ
な半導体だけに不純物をドーピングし、電子親和力の大
きな半導体側に２次元電子を生じさせ、この２次元電子
の高い移動度の利用を特長としている。しかし動作機構
からみると、このＦＥＴは絶縁膜の替シにワイドギャッ
プの半導体を用いた一種のＭＩ Ｓ ＦＥＴ （Ｍ＠ｔ
ａｌＩｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ＦＥＴ ）とみなせるため、ＳｌのＭＯＳＦＥＴ （
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｅｔｏｒ
ＦＥＴ ）と同様の利点および欠点を有している。
テロ界面の２次元電子を利用したＦＥＴ（Ｆｉｅｌｄ
Ｅｆｆ＠ｃｔ Ｔｒａｎｓｉｓｔｏｒ ） がある（
例えば、ジャパン・ジャーナル・オプ・アプライド・フ
ィジックス（Ｊｐｎ、Ｊ 、Ａｐｐｌ 、Ｐｈｙｓ 、
１９ （１９８０）Ｌ２５５））。これは、電子親
和力の異なる半導体のへテロ界面（例えば、ＡｌｚＧａ
＋−ｚＡｓ／ＧａＡｓ ）において、電子親和力の小さ
な半導体だけに不純物をドーピングし、電子親和力の大
きな半導体側に２次元電子を生じさせ、この２次元電子
の高い移動度の利用を特長としている。しかし動作機構
からみると、このＦＥＴは絶縁膜の替シにワイドギャッ
プの半導体を用いた一種のＭＩ Ｓ ＦＥＴ （Ｍ＠ｔ
ａｌＩｎｓｕｌａｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ
ＦＥＴ ）とみなせるため、ＳｌのＭＯＳＦＥＴ （
Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｅｔｏｒ
ＦＥＴ ）と同様の利点および欠点を有している。
ＭＩＳ型のＦ”ＥＴは、プロセスがバイポーラトランジ
スタと比べて短く、プレーナ構造が作り易いことから高
集積化が容易である。その反面、デバイスの負荷駆動能
力を表す相互コンダクタンスが素子寸法の像側化と共に
低下することから、高菜全体の速度を高めることは負荷
駆動能力の高いバイポーラトランジスタはど容易ではな
い。
スタと比べて短く、プレーナ構造が作り易いことから高
集積化が容易である。その反面、デバイスの負荷駆動能
力を表す相互コンダクタンスが素子寸法の像側化と共に
低下することから、高菜全体の速度を高めることは負荷
駆動能力の高いバイポーラトランジスタはど容易ではな
い。
第３図は従来の２次元電子を利用したＦＥＴの概略断面
図である。第３図において、ｌは半絶縁性半導体の基板
、２は不純物を極力少なくした第１の半導体層、３はｎ
型不純物を含有し第１の半導体層２より電子親和力が小
さい半導体からなる電子供給ノ１．４は第１の半導体、
鳴２と電子供給層３との界面に形成される２次元電子ガ
ス、５は電子供給層３とシ冒ットキ接合を形成するゲー
ト電極、６は電子供給層３と合金化し２次元電子ガス４
と電気的コンタクトがとれているソース電極、７は６と
同様のドレイン電極である。
図である。第３図において、ｌは半絶縁性半導体の基板
、２は不純物を極力少なくした第１の半導体層、３はｎ
型不純物を含有し第１の半導体層２より電子親和力が小
さい半導体からなる電子供給ノ１．４は第１の半導体、
鳴２と電子供給層３との界面に形成される２次元電子ガ
ス、５は電子供給層３とシ冒ットキ接合を形成するゲー
ト電極、６は電子供給層３と合金化し２次元電子ガス４
と電気的コンタクトがとれているソース電極、７は６と
同様のドレイン電極である。
第４図は第３図に示すＦＫＴのゲート電極下のバンド構
造を示す図である。第４図において、第３図と同じ番号
のものは同一機能を果すものである。Ｅｅは伝導帯端、
Ｅｆはフェルミ準位、Ｅｖは充満帯端である。
造を示す図である。第４図において、第３図と同じ番号
のものは同一機能を果すものである。Ｅｅは伝導帯端、
Ｅｆはフェルミ準位、Ｅｖは充満帯端である。
次に、第３図に示す従来の２次元電子を利用したＦＥＴ
の動作について説明する。ここでＦＥＴは第１の半導体
層２がＧａＡｓ、電子供給層３がｎ型のｋｉｏ、ｓ Ｇ
ａｏ、Ｉ Ａｓで形成されているものとし、またソース
を零電位とし、ドレインには正電圧が印加されているも
のとする。
の動作について説明する。ここでＦＥＴは第１の半導体
層２がＧａＡｓ、電子供給層３がｎ型のｋｉｏ、ｓ Ｇ
ａｏ、Ｉ Ａｓで形成されているものとし、またソース
を零電位とし、ドレインには正電圧が印加されているも
のとする。
ゲート電圧（Ｖｃ）がＯｖの場合、ｎ −Ａ ｌｏ、ｓ
Ｇａｏ、ｔＡｓは完全に空乏化し、第４図に示すバン
ド構造になっているものとするとゲート下のＡ１６Ｊ
Ｇａｏ、ｔＡｓ／ＧａＡｓ界面（Ｇ ａ Ａ ｓ側）に
はｎ Ａｌａ、ｓ Ｇａｏ、ｔ ｋｍ中のイオン化した
ドナーによシ誘起された２次元電子ガスが形成されてお
シ、ソース・ドレイン叩には２次元電子ガスを通じてド
レイン電流（ＩＤ）が流れる。ここで、ゲート電極下を
負に大きくしてゆくと、ゲート下の２次元電子ガスが減
少してドレイン電流が減少し、逆にゲート電圧を正に大
きくしてゆくと、ゲート下の２次元電子ガスが増加して
ドレイン電流が増加する。つまり、ドレイン電流はゲー
ト電圧によりｎ −Ａｌｏ、ｓ Ｇａｏ、ｙ Ａｓ層３
のキャパシタンスを通して制御される。したがって、相
互コンダクタンス（Ｆｆｆｉ、ゲート電圧の変化に対す
るドレイン電流の変化分）はＭＯ８ＦＡ同様の形で記述
される。ＩＪ ニア領域では、となる。ここで、２はゲ
ート幅、Ｌはゲート長。
Ｇａｏ、ｔＡｓは完全に空乏化し、第４図に示すバン
ド構造になっているものとするとゲート下のＡ１６Ｊ
Ｇａｏ、ｔＡｓ／ＧａＡｓ界面（Ｇ ａ Ａ ｓ側）に
はｎ Ａｌａ、ｓ Ｇａｏ、ｔ ｋｍ中のイオン化した
ドナーによシ誘起された２次元電子ガスが形成されてお
シ、ソース・ドレイン叩には２次元電子ガスを通じてド
レイン電流（ＩＤ）が流れる。ここで、ゲート電極下を
負に大きくしてゆくと、ゲート下の２次元電子ガスが減
少してドレイン電流が減少し、逆にゲート電圧を正に大
きくしてゆくと、ゲート下の２次元電子ガスが増加して
ドレイン電流が増加する。つまり、ドレイン電流はゲー
ト電圧によりｎ −Ａｌｏ、ｓ Ｇａｏ、ｙ Ａｓ層３
のキャパシタンスを通して制御される。したがって、相
互コンダクタンス（Ｆｆｆｉ、ゲート電圧の変化に対す
るドレイン電流の変化分）はＭＯ８ＦＡ同様の形で記述
される。ＩＪ ニア領域では、となる。ここで、２はゲ
ート幅、Ｌはゲート長。
μｎは２次元電子の移動度、 Ｃ１１２１′ｉｎ Ａｌ
ｏ、１Ｇａｏ、ｔＡｓの単位面積当シのキャパシタンス
、ｖＤハトレイン電圧である。２ｍを高めるためには２
．μ。。
ｏ、１Ｇａｏ、ｔＡｓの単位面積当シのキャパシタンス
、ｖＤハトレイン電圧である。２ｍを高めるためには２
．μ。。
ｃ、、ｖＤ を太きくｔ、Ｌを小さくする必要があるが
、μｍ゛はほぼ一定であシ、また集積化を考えると２゜
Ｌは共に小さくなり、ＶＤ も大きくできないため、Ｃ
ｉ を大きくすることが要求される。Ｃｉ を大き
くすることはｎ−Ａｌａ、５Ｇａｏ、ｔＡｓの厚さを薄
くすることに対応するが、次の理由によシこの厚さを極
端に薄くすることはできない。ｎ −Ａ４１ａ、ｓ Ｇ
ａａテＡｓを薄くするためには、ｎ −ＡＡ’ｏ、ｍ’
Ｇａｏ、ｙ Ａｓの不純物濃度を厚さの２乗に逆比例し
て増加をさせる必要がある。
、μｍ゛はほぼ一定であシ、また集積化を考えると２゜
Ｌは共に小さくなり、ＶＤ も大きくできないため、Ｃ
ｉ を大きくすることが要求される。Ｃｉ を大き
くすることはｎ−Ａｌａ、５Ｇａｏ、ｔＡｓの厚さを薄
くすることに対応するが、次の理由によシこの厚さを極
端に薄くすることはできない。ｎ −Ａ４１ａ、ｓ Ｇ
ａａテＡｓを薄くするためには、ｎ −ＡＡ’ｏ、ｍ’
Ｇａｏ、ｙ Ａｓの不純物濃度を厚さの２乗に逆比例し
て増加をさせる必要がある。
この不純物濃度の増加はゲート耐圧を低下させゲートリ
ーク電流を増大させるため、正常なトランジスタ動作が
行なえないようになる。この系の場合、ｎ＝５Ｘ１０”
ｃＩｒ”で厚さ２００Ｘ程度が限界と考えられ、相互コ
ンダクタンスの最大値としては１μｍ以下のゲート長で
単位ｎ当、り１０００ｙｔｓ程度と予想される。超高速
動作デバイスとしては相互コンダクタンスは数千ｍ８以
上が必要であると考えられるため、この程度の値、では
不充分である。
ーク電流を増大させるため、正常なトランジスタ動作が
行なえないようになる。この系の場合、ｎ＝５Ｘ１０”
ｃＩｒ”で厚さ２００Ｘ程度が限界と考えられ、相互コ
ンダクタンスの最大値としては１μｍ以下のゲート長で
単位ｎ当、り１０００ｙｔｓ程度と予想される。超高速
動作デバイスとしては相互コンダクタンスは数千ｍ８以
上が必要であると考えられるため、この程度の値、では
不充分である。
以上述べたように、従来の２次元電子を利用したＦＩＴ
ではＭＯＳＦＥＴと同様の動作機構によるため相互コン
ダクタンスを増大させるのが困難であシ、超高速動作デ
バイスとしては能力不足である。
ではＭＯＳＦＥＴと同様の動作機構によるため相互コン
ダクタンスを増大させるのが困難であシ、超高速動作デ
バイスとしては能力不足である。
（発明の目的）
本発明の目的は、上記欠点を除去し、パイボ−ラトラン
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
ジスタと同様に非常に大きな相互コンダクタンスを有し
超高速動作が可能な半導体装置を提供することにある。
（発明の構成）
本発明によれば、極低不純物濃度の第１の半導体層と、
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さくかつ電子親和力と禁止帯幅の和が小
さくｎｍ不純物を含有する第２の半導体層と、該第２の
半導体層上の一部に設けられｐ型不純物を高濃度に含有
する第３の半導体層と、該第３の半導体層上に設けられ
該第３の半導体層とオーミック接合を形成するゲート電
極と、該ゲート電極を挾んで第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
を形成する一対の電極とを含むことを特徴とする半導体
装置が得られる。
該第１の半導体層上に設けられて該第１の半導体層より
電子親和力が小さくかつ電子親和力と禁止帯幅の和が小
さくｎｍ不純物を含有する第２の半導体層と、該第２の
半導体層上の一部に設けられｐ型不純物を高濃度に含有
する第３の半導体層と、該第３の半導体層上に設けられ
該第３の半導体層とオーミック接合を形成するゲート電
極と、該ゲート電極を挾んで第１の半導体層と第２の半
導体層との界面に存在するキャリアと電気的コンタクト
を形成する一対の電極とを含むことを特徴とする半導体
装置が得られる。
（発明の原理）
本発明のＦＥＴの動作原理は、第１の半導体層と第２の
半導体層との界面に形成される２次元電子を、第３の半
導体層から第２の半導体と第１の半導体との界面に注入
する正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。
半導体層との界面に形成される２次元電子を、第３の半
導体層から第２の半導体と第１の半導体との界面に注入
する正孔によって制御するものである。注入された正孔
は、第１の半導体と第２の半導体層との界面において次
々に２次元電子を誘起させながらソース電極へと動いて
ゆく。
この時、２次元電子はドレイン電界により高速度でドレ
インに引き込まれ、ドレイン電流となる。
インに引き込まれ、ドレイン電流となる。
注入される正孔の量はゲート電圧の増加で指数関数的に
増大するので、同様にドレイン電流も指数関数的に増加
する。したがって、本発明のＦＥＴによシ、高い相互コ
ンダクタンスが容易に実現される。
増大するので、同様にドレイン電流も指数関数的に増加
する。したがって、本発明のＦＥＴによシ、高い相互コ
ンダクタンスが容易に実現される。
（実施例）
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の断面模式図である。第
１図において、第３．４図と同じ番号のものは第３．４
図と同等物で同一機能を果すものである。８は第１の半
導体層２より電子親和力が小さくかつ第１の半導体層２
より電子親和力と禁止帯幅の和が小さくｎ型不純物を含
有する第２の半導体層Ｊ９はｐ型不純物を高濃度に含有
する第３の半導体層である。第３の半導体層９の材料は
１１ｇ２の半導体層８へ正孔を注入できるものであれば
何でも良いが、注入効率を高める上から第３の半導体層
と接触している面での第２の半導体層８と同一材料また
は第２の半導体層８より電子親和力と禁止帯幅との和が
大きな材料が望ましい。
１図において、第３．４図と同じ番号のものは第３．４
図と同等物で同一機能を果すものである。８は第１の半
導体層２より電子親和力が小さくかつ第１の半導体層２
より電子親和力と禁止帯幅の和が小さくｎ型不純物を含
有する第２の半導体層Ｊ９はｐ型不純物を高濃度に含有
する第３の半導体層である。第３の半導体層９の材料は
１１ｇ２の半導体層８へ正孔を注入できるものであれば
何でも良いが、注入効率を高める上から第３の半導体層
と接触している面での第２の半導体層８と同一材料また
は第２の半導体層８より電子親和力と禁止帯幅との和が
大きな材料が望ましい。
本発明の構造を実現できる例としては、第１の半導体層
２が高純度ＩｎＰ、第２の半導体層８が厚さ５００Ｘ程
度でｎ型不純物濃度がｌＸｌ０ ｒｘ 程度のＩｎ
Ｐと格子整合のとれたｎ−ＡｌＩｎＡｓ （以下のＡ
ＪＩｎＡｓも同様にＩｎＰと整合しているとする。）第
３の半導体層が厚さ１ｏｏＸ程度でｐ型不純物濃度がｌ
Ｘ Ｉ Ｑ” ｃｍ−”以上のｐ” ＡｌＩｎＡｓ
からなるものがある。
２が高純度ＩｎＰ、第２の半導体層８が厚さ５００Ｘ程
度でｎ型不純物濃度がｌＸｌ０ ｒｘ 程度のＩｎ
Ｐと格子整合のとれたｎ−ＡｌＩｎＡｓ （以下のＡ
ＪＩｎＡｓも同様にＩｎＰと整合しているとする。）第
３の半導体層が厚さ１ｏｏＸ程度でｐ型不純物濃度がｌ
Ｘ Ｉ Ｑ” ｃｍ−”以上のｐ” ＡｌＩｎＡｓ
からなるものがある。
以下、本実施例の動作を、各半導体層に前述の材料を用
い、このバンド構造図である第２図を用いて詳細に説明
する。
い、このバンド構造図である第２図を用いて詳細に説明
する。
第２図は第１図に示すＦＥＴのゲート電極下のバンド構
造を示す図である。第２図において、第１．３．４図と
同じ番号のものは第１．３．４図と同等物で同一機能を
果すものである。このバンド図は熱平衡状態を表わし虎
ものであシ、バンド構造を理解し易くするため２次元電
子ガス４が形成されている状態（ディグレッションモー
ド）を示している。超高速動作用のＦＥＴでは、熱平衡
状態では２次元電子ガス４が形成されてない状態（エン
ハンスメントモード）を用いる方が望ましい。
造を示す図である。第２図において、第１．３．４図と
同じ番号のものは第１．３．４図と同等物で同一機能を
果すものである。このバンド図は熱平衡状態を表わし虎
ものであシ、バンド構造を理解し易くするため２次元電
子ガス４が形成されている状態（ディグレッションモー
ド）を示している。超高速動作用のＦＥＴでは、熱平衡
状態では２次元電子ガス４が形成されてない状態（エン
ハンスメントモード）を用いる方が望ましい。
ゲート電極に正電圧を印加するとｐ”−Ａｌｌ Ｉ ｎ
Ａｓ層９とｎ−ＡｇＩｎＡｓ層８の接合は順バイアス状
態になる。この時、ｎ−ＡｌＩｎＡｓ層８は低電子濃度
でありかつこの層はほぼ完全に空乏化しているので、順
バイアスによるｎ−ＡＪＩｎＡｓからｐ＋−Ａｔ Ｉ
ｎＡａＱｉｉ ９への電子の注入はほとんど無視できる
。一方、ｐ＋−ＡＩＩｎＡｓ層９からｎ−ＡｌＩｎＡｓ
Ｊｉｉ ｆＪ ヘの正孔の注入は顕著である。注入さ
れた正孔はｎ−ＡｌｌＩｎＡｓ層８を経てｎ−ＡＡ’Ｉ
ｒ１ＡｓＡｌＩｎＡｓ層８界面に到達するが、ここに正
孔に対する障壁があるためこの界面にたまる。たまった
正孔のほとんどはンーズ・ゲート間の電界によｐｎ−Ｉ
ｎＧａＡｓ ソース電極側に移動する。また一部は電
子との再結合により消滅する。ｎ−Ａｔ Ｉ ｎＡｓ／
Ｉ ｎＰ界面に正孔がたまると、正孔の量に対応して仁
の界面に２次元電子が銹起される。銹起された２次元電
子は高い移動度を有しているのでソース・ドレイン間の
電界によって瞬時にドレイン側に流れてゆき、その結果
再び正孔によシ２次元電子が誘起される。したがって、
ｐ”−ＡＡ’ＩｎＡｓＡｌＩｎＡｓ層９た正孔はソース
電極に吸収されるまでに多数の２次元電子を誘起させる
ことになυ、ドレイン電流とゲート電流（主に正孔電流
）との比（電流増幅率β）は非常に大きなものとなる。
Ａｓ層９とｎ−ＡｇＩｎＡｓ層８の接合は順バイアス状
態になる。この時、ｎ−ＡｌＩｎＡｓ層８は低電子濃度
でありかつこの層はほぼ完全に空乏化しているので、順
バイアスによるｎ−ＡＪＩｎＡｓからｐ＋−Ａｔ Ｉ
ｎＡａＱｉｉ ９への電子の注入はほとんど無視できる
。一方、ｐ＋−ＡＩＩｎＡｓ層９からｎ−ＡｌＩｎＡｓ
Ｊｉｉ ｆＪ ヘの正孔の注入は顕著である。注入さ
れた正孔はｎ−ＡｌｌＩｎＡｓ層８を経てｎ−ＡＡ’Ｉ
ｒ１ＡｓＡｌＩｎＡｓ層８界面に到達するが、ここに正
孔に対する障壁があるためこの界面にたまる。たまった
正孔のほとんどはンーズ・ゲート間の電界によｐｎ−Ｉ
ｎＧａＡｓ ソース電極側に移動する。また一部は電
子との再結合により消滅する。ｎ−Ａｔ Ｉ ｎＡｓ／
Ｉ ｎＰ界面に正孔がたまると、正孔の量に対応して仁
の界面に２次元電子が銹起される。銹起された２次元電
子は高い移動度を有しているのでソース・ドレイン間の
電界によって瞬時にドレイン側に流れてゆき、その結果
再び正孔によシ２次元電子が誘起される。したがって、
ｐ”−ＡＡ’ＩｎＡｓＡｌＩｎＡｓ層９た正孔はソース
電極に吸収されるまでに多数の２次元電子を誘起させる
ことになυ、ドレイン電流とゲート電流（主に正孔電流
）との比（電流増幅率β）は非常に大きなものとなる。
また、ｐ＋−ＡＩＩｎＡａ層９からｎ−ＡｌＩｎＡｓ層
８へ注入される正孔の数は順バイアス電圧（＃１ぼゲー
ト電圧に対応）の指数関数で増加するため、相互コンダ
クタンスもゲート電圧の増加で指数関数的に増加し非常
に大きなものとなる。
８へ注入される正孔の数は順バイアス電圧（＃１ぼゲー
ト電圧に対応）の指数関数で増加するため、相互コンダ
クタンスもゲート電圧の増加で指数関数的に増加し非常
に大きなものとなる。
以上述べたように本発明によるトランジスタは、構造的
には従来の２次元電子ガスＦＥＴと類似であるが、動作
特性の上からはバイポーラトランジスタと類似しており
、従来ＦＥＴの持つ高集積化に適した構造およびバイポ
ーラトランジスタの持つ高い相互コンダクタンスを共に
備えたものである。
には従来の２次元電子ガスＦＥＴと類似であるが、動作
特性の上からはバイポーラトランジスタと類似しており
、従来ＦＥＴの持つ高集積化に適した構造およびバイポ
ーラトランジスタの持つ高い相互コンダクタンスを共に
備えたものである。
本実施例によるトランジスタの作製として、まず結晶成
長方法としてＭ Ｂ Ｅ（Ｍｏ１ｅｃｕｌａｒ Ｂｅａ
ｍＥｐｌｔａｘｙ）を用い、半絶縁性ＩｎＰ基板１上に
厚さ１μｍの高純度ＩｎＰ層２を成長させ、続いて厚さ
３００ＡでＩ Ｘ １０” ｍ−”のＳｔ不純物を含む
ｎ−Ａ＃ＩｎＡｓ層８、厚さ１００Ａで３Ｘ １０”
ｌｆｆ−”のＢｅ不純物を含むｐ −ＡＩＩｎＡｓ層９
を順次成長させた。
長方法としてＭ Ｂ Ｅ（Ｍｏ１ｅｃｕｌａｒ Ｂｅａ
ｍＥｐｌｔａｘｙ）を用い、半絶縁性ＩｎＰ基板１上に
厚さ１μｍの高純度ＩｎＰ層２を成長させ、続いて厚さ
３００ＡでＩ Ｘ １０” ｍ−”のＳｔ不純物を含む
ｎ−Ａ＃ＩｎＡｓ層８、厚さ１００Ａで３Ｘ １０”
ｌｆｆ−”のＢｅ不純物を含むｐ −ＡＩＩｎＡｓ層９
を順次成長させた。
次ＫＡｌを蒸着し、これをパターニングしてゲート電極
５とし不用なｐ＋−ＡｌＩｎＡｓ層をこれをマスクに除
去し、ＡｕＧｅ／Ａｕのソースおよびドレイン電極６，
７を蒸着およびアロイしてトランジスタを完成させた。
５とし不用なｐ＋−ＡｌＩｎＡｓ層をこれをマスクに除
去し、ＡｕＧｅ／Ａｕのソースおよびドレイン電極６，
７を蒸着およびアロイしてトランジスタを完成させた。
その結果、ゲート長０．５μｍ、ゲート・ソース間およ
びゲート・ドレイン間が０．５μｍのものにおいて、Ｐ
ｍ＝６０００ｍＳ／ｍｘ （１ｍゲート幅当り）、β＝
１００の特性が得られた。
びゲート・ドレイン間が０．５μｍのものにおいて、Ｐ
ｍ＝６０００ｍＳ／ｍｘ （１ｍゲート幅当り）、β＝
１００の特性が得られた。
上記の本発明実施例では半導体材料とじてＩ ｎＰ／Ｉ
ｎＡ４’Ａｍしか示さなかったが、他の半導体材料（
例えばＩ ｎＡａ／ＧａＡｓＳｂ ）でも良いことは明
らかである。
ｎＡ４’Ａｍしか示さなかったが、他の半導体材料（
例えばＩ ｎＡａ／ＧａＡｓＳｂ ）でも良いことは明
らかである。
本発明の第２．第３の半導体層は均一組成、均一ドーピ
ングでなくてもよい。短周期の超格子を用いたシ、厚さ
方向の組成の変化やドーピングの変化をつけても良い。
ングでなくてもよい。短周期の超格子を用いたシ、厚さ
方向の組成の変化やドーピングの変化をつけても良い。
短周期の超格子は２つの材料で第１〜第３の半導体層す
べてを実現できる利点がある。組成の変化は表面層の保
護やオーミックコンタクトを取シ易くするなどの点で重
要である（例えば、第２の半導体層をｎ−ＡｌＩｎＡｓ
からｎ−ＧａＩｎＡｓ に徐々に変化させる）。ドー
ピングの変化は正孔の注入効率を高める（第２の半導体
層上部を低不純物濃度とする）上で重要である。
べてを実現できる利点がある。組成の変化は表面層の保
護やオーミックコンタクトを取シ易くするなどの点で重
要である（例えば、第２の半導体層をｎ−ＡｌＩｎＡｓ
からｎ−ＧａＩｎＡｓ に徐々に変化させる）。ドー
ピングの変化は正孔の注入効率を高める（第２の半導体
層上部を低不純物濃度とする）上で重要である。
また、ソースおよびドレイン電極の形成は第２の半導体
層上だけでなくとの層を堀り下げたところで形成したシ
、第３の半導体層を残しその上に付けても良いう （発明の効果） 以上詳細に説明したように１本発明によれば、高集積化
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
層上だけでなくとの層を堀り下げたところで形成したシ
、第３の半導体層を残しその上に付けても良いう （発明の効果） 以上詳細に説明したように１本発明によれば、高集積化
が容易でシステム全体を超高速で動作させることが可能
な半導体装置が得られるので、その効果は大きい。
第１図は本発明の実施例の断面図、第２図は第１図のゲ
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスＦＥＴの断面図、第４図は第３図のゲート電極下の
バンド構造図である。 １・・・基板 ２・・・第１の半導体層３
・・・電子供給層 ４・・・２次元電子ガス５・
・・ゲート電極 ６・・・ソース電極７・・・ド
レイン電極 ８・・・第２の半導体層９・・・第３
の半導体層 鵡゛こ゛・１．″内原 晋・、７、 第１図 第２図 第 ３ 図 ５４ 国
ート電極下のバンド構造図、第３図は従来の２次元電子
ガスＦＥＴの断面図、第４図は第３図のゲート電極下の
バンド構造図である。 １・・・基板 ２・・・第１の半導体層３
・・・電子供給層 ４・・・２次元電子ガス５・
・・ゲート電極 ６・・・ソース電極７・・・ド
レイン電極 ８・・・第２の半導体層９・・・第３
の半導体層 鵡゛こ゛・１．″内原 晋・、７、 第１図 第２図 第 ３ 図 ５４ 国
Claims (1)
- 極低不純物濃度の第１の半導体層と、該第１の半導体層
上に設けられて該第１の半導体層より電子親和力が小さ
くかつ電子親和力と禁止帯幅の和が小さくｎ型不純物を
含有する第２の半導体層と、該第２の半導体層上の一部
に設けられｐ型不純物を高濃度に含有する第３の半導体
層と、該第３の半導体層上に設けられ該第３の半導体層
とオーミック接合を形成するゲート電極と、該ゲート電
極を挾んで第１の半導体層と第２の半導体層との界面に
存在するキャリアと電気的コンタクトを形成する一対の
電極とを含むことを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072163A JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
| DE8686104696T DE3687049T2 (de) | 1985-04-05 | 1986-04-07 | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
| EP86104696A EP0200933B1 (en) | 1985-04-05 | 1986-04-07 | Heterojunction transistor having bipolar characteristics |
| US07/197,485 US4903091A (en) | 1985-04-05 | 1988-05-23 | Heterojunction transistor having bipolar characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072163A JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230381A true JPS61230381A (ja) | 1986-10-14 |
| JPH0714056B2 JPH0714056B2 (ja) | 1995-02-15 |
Family
ID=13481304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072163A Expired - Fee Related JPH0714056B2 (ja) | 1985-04-05 | 1985-04-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714056B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007019309A (ja) * | 2005-07-08 | 2007-01-25 | Matsushita Electric Ind Co Ltd | トランジスタ及びその動作方法 |
| JP2007201093A (ja) * | 2006-01-25 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置 |
| JP2013191868A (ja) * | 2006-11-20 | 2013-09-26 | Panasonic Corp | 半導体装置 |
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| JPS5932174A (ja) * | 1982-08-16 | 1984-02-21 | Toshiba Corp | 電界効果トランジスタの製造方法 |
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-
1985
- 1985-04-05 JP JP60072163A patent/JPH0714056B2/ja not_active Expired - Fee Related
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| US8076698B2 (en) | 2005-07-08 | 2011-12-13 | Panasonic Corporation | Transistor and method for operating the same |
| JP2007201093A (ja) * | 2006-01-25 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 窒化物半導体装置 |
| JP4705481B2 (ja) * | 2006-01-25 | 2011-06-22 | パナソニック株式会社 | 窒化物半導体装置 |
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| JP5552230B2 (ja) * | 2006-11-20 | 2014-07-16 | パナソニック株式会社 | 半導体装置及びその駆動方法 |
| JP2015008331A (ja) * | 2006-11-20 | 2015-01-15 | パナソニック株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714056B2 (ja) | 1995-02-15 |
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