JPH0239543A - 多層半導体装置 - Google Patents
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- JPH0239543A JPH0239543A JP1149776A JP14977689A JPH0239543A JP H0239543 A JPH0239543 A JP H0239543A JP 1149776 A JP1149776 A JP 1149776A JP 14977689 A JP14977689 A JP 14977689A JP H0239543 A JPH0239543 A JP H0239543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は多層半導体デバイスに関するものであり、特に
２つ以上の電流の通路を形成する複数の導電層への共通
接点を有する多層半導体デバイスに関するものである。
２つ以上の電流の通路を形成する複数の導電層への共通
接点を有する多層半導体デバイスに関するものである。
Ｂ、従来技術
トランジスタ等の半導体デバイスは、半導体または絶縁
体の複数の層で構成される。縦型トランジスタでは、エ
ミッタ、ベース及びコレクタを含む少なくとも３層があ
る。電荷のキャリアは、正孔であっても、電子であって
も、またはその両方であっても、エミッタからベースを
通ってコレクタへと移動する。トランジスタを作動させ
るために、各層に金属接点を付着させる。
体の複数の層で構成される。縦型トランジスタでは、エ
ミッタ、ベース及びコレクタを含む少なくとも３層があ
る。電荷のキャリアは、正孔であっても、電子であって
も、またはその両方であっても、エミッタからベースを
通ってコレクタへと移動する。トランジスタを作動させ
るために、各層に金属接点を付着させる。
横型または電界効果トランジスタも、多層デバイスであ
る。ソース、ゲート及びドレインはそれぞれ金属接点を
存する。ゲートは、ゲートの下をソースからドレインへ
流れる電荷の移動を制御する空乏層を形成するショット
キー・バリアを含む場合もある。
る。ソース、ゲート及びドレインはそれぞれ金属接点を
存する。ゲートは、ゲートの下をソースからドレインへ
流れる電荷の移動を制御する空乏層を形成するショット
キー・バリアを含む場合もある。
最近の半導体開発技術の進歩により、多層へテロ接合デ
バイスが製造されるようになった。これらのデバイスは
、縦型トランジスタでも横型トランジスタでも、一般に
ガリウム・ヒ素（ＧａＡｓ）の層とアルミニウム・ガリ
ウム・ヒ素（ＡΩＧａＡｓ）の層を交互に設けて形成す
る。このようなデバイスに適当な電圧をかけると、上記
の材料の接合部に薄い、移動度の高い領域が形成される
。
バイスが製造されるようになった。これらのデバイスは
、縦型トランジスタでも横型トランジスタでも、一般に
ガリウム・ヒ素（ＧａＡｓ）の層とアルミニウム・ガリ
ウム・ヒ素（ＡΩＧａＡｓ）の層を交互に設けて形成す
る。このようなデバイスに適当な電圧をかけると、上記
の材料の接合部に薄い、移動度の高い領域が形成される
。
この領域は、横型トランジスタでは、２次元電子ガス（
２ＤＥＣ）と呼ばれている。２ＤＥＣを構成する電子は
、移動度がきわめて高い。移動度がこのように高いと、
この種のトランジスタのスイッチング速度は、他のトラ
ンジスタのほぼ４倍となる。
２ＤＥＣ）と呼ばれている。２ＤＥＣを構成する電子は
、移動度がきわめて高い。移動度がこのように高いと、
この種のトランジスタのスイッチング速度は、他のトラ
ンジスタのほぼ４倍となる。
電界効果トランジスタ等、横型の高移動度デバイスでは
、共通の上面にソース及びドレイン接点を設けることが
知られている。ショットキー・バリアは、ゲートとして
、ソースとドレインの間の上面に設ける。ゲートは、ゲ
ート電極の下の２ＤＥＧを空乏化することにより、ソー
スとドレインの間の２ＤＥＧ中の電荷の流れを制御する
。たとえば米国特許第４５５８３３７号、第４４７１３
６７号、第４４５５５６４号各明細書を参照のこと。こ
れらのデバイスでは、ソース及びドレイン接点は上部導
電層にのみ延びている。
、共通の上面にソース及びドレイン接点を設けることが
知られている。ショットキー・バリアは、ゲートとして
、ソースとドレインの間の上面に設ける。ゲートは、ゲ
ート電極の下の２ＤＥＧを空乏化することにより、ソー
スとドレインの間の２ＤＥＧ中の電荷の流れを制御する
。たとえば米国特許第４５５８３３７号、第４４７１３
６７号、第４４５５５６４号各明細書を参照のこと。こ
れらのデバイスでは、ソース及びドレイン接点は上部導
電層にのみ延びている。
Ｃ６発明が解決しようとする問題点
一部の応用分野、たとえば発振器等では、異なる導７ｒ
ｉ層間で導電通路を切り換える必要がある。
ｉ層間で導電通路を切り換える必要がある。
従来技術による横型デバイスは、デバイスのいくつかの
導電層に共通な１対の接点を有することが知られている
。ショットキー・バリアは導電層を順次空乏化するため
に設けられている。しかし、電流は空乏化されていない
すべての層を流れ、２つ以上の層の間で電流を切り換え
る手段がない。
導電層に共通な１対の接点を有することが知られている
。ショットキー・バリアは導電層を順次空乏化するため
に設けられている。しかし、電流は空乏化されていない
すべての層を流れ、２つ以上の層の間で電流を切り換え
る手段がない。
縦型の高移動度デバイスは、横型のものより製造が困難
である。この型のデバイスは、きわめて薄い層からなり
、これらはオーム接点形成のため正確に付着または下層
が露出するまで正確にエツチングしなければならない。
である。この型のデバイスは、きわめて薄い層からなり
、これらはオーム接点形成のため正確に付着または下層
が露出するまで正確にエツチングしなければならない。
一部の届では厚みが２００人である。分子線エピタキシ
ャル付着装置はこのように薄い層を付着させることがで
きる。
ャル付着装置はこのように薄い層を付着させることがで
きる。
しかし、このように薄い層を持つデバイスに金属接点を
固定することは困難である。したがって、縦型のデバイ
ス用の、間車な接点の取付は方式が必要である。
固定することは困難である。したがって、縦型のデバイ
ス用の、間車な接点の取付は方式が必要である。
Ｄ６問題点を解決するための手段
本発明は、デバイスの異なる層に選択的に電流を通過さ
せる多囮半導体構造に関するものである。
せる多囮半導体構造に関するものである。
この構造は、基板上に露出した表面にほぼ平行に配置し
た、複数の重ね合わせた半導体材料の層を含む。層のう
ち少なくとも２つは電荷のキャリアを含有し、したがっ
て導電層である。これらの２つ以上の導電層はバリア領
域によって相互に分離されている。第１の接点は、露出
面から複数の層を通って延びて各導電層を電気的に接触
させ、したがって、デバイスの導電層すべてに対する単
一の共通接点である。第２の、すなわち表面接点は、第
１の接点と分離し、露出面から延びて最上層の導電層に
電気的に接触している。導電層はそれぞれ電流の流れる
独立したチャネルを画定し、したがって共通接点と表面
接点との間に少なくとも２つの独立した電流通路を形成
する。キャリア空乏制御手段は共通接点と表面接点間の
露出面上に設けられ、導電層内の電荷キャリアを順次空
乏化させる。このため、キャリア空乏制御手段は、選択
的にこれらのチャネルを通って共通接点と表面接点との
間に電流を流れさせるのに使用する。さらに、キャリア
空乏制御手段は、第１の接点と第２の接点の間に電流が
流れるのをすべて防止することもできる。
た、複数の重ね合わせた半導体材料の層を含む。層のう
ち少なくとも２つは電荷のキャリアを含有し、したがっ
て導電層である。これらの２つ以上の導電層はバリア領
域によって相互に分離されている。第１の接点は、露出
面から複数の層を通って延びて各導電層を電気的に接触
させ、したがって、デバイスの導電層すべてに対する単
一の共通接点である。第２の、すなわち表面接点は、第
１の接点と分離し、露出面から延びて最上層の導電層に
電気的に接触している。導電層はそれぞれ電流の流れる
独立したチャネルを画定し、したがって共通接点と表面
接点との間に少なくとも２つの独立した電流通路を形成
する。キャリア空乏制御手段は共通接点と表面接点間の
露出面上に設けられ、導電層内の電荷キャリアを順次空
乏化させる。このため、キャリア空乏制御手段は、選択
的にこれらのチャネルを通って共通接点と表面接点との
間に電流を流れさせるのに使用する。さらに、キャリア
空乏制御手段は、第１の接点と第２の接点の間に電流が
流れるのをすべて防止することもできる。
キャリア空乏制御手段は、デバイスの表面に付着させた
ショットキー・バリア電極の形態とすることができる。
ショットキー・バリア電極の形態とすることができる。
各チャネル中の電荷キャリアを順次空乏化させるために
、制御手段にバイアス電圧をかける。１つの実施例では
、ショットキー電極にバイアス電圧をかけない場合、電
流は最も上の導電チャネルを通って共通接点と表面接点
の間を流れる。下部導電チャネルを表面接点から分離す
るバリア領域が追加の抵抗を持つため、電流は自然にこ
の最も上の導電チャネルを流れる。下部導電チャネルを
流れる電流は表面接点に達するには各バリア領域を通過
しなければならないが、電流は抵抗の最も小さい通路を
流れるため、電流は必然的に空乏化されていない最も上
の導電層に沿って流れる。この時、ショットキー電極に
十分なバイアス電圧をかけて、電極の下の上部導電層中
の電荷キャリアを充分空乏化すると、上部導電層中を流
れる電流は阻止される。この時電流は必然的に空乏化さ
れていない上から２番目の導電チャネルに沿って流れ、
次にバリアを通って表面接点に流れる。すべての導電層
が空乏化されると、共通接点と表面接点の間の電流の流
れは完全に阻止される。
、制御手段にバイアス電圧をかける。１つの実施例では
、ショットキー電極にバイアス電圧をかけない場合、電
流は最も上の導電チャネルを通って共通接点と表面接点
の間を流れる。下部導電チャネルを表面接点から分離す
るバリア領域が追加の抵抗を持つため、電流は自然にこ
の最も上の導電チャネルを流れる。下部導電チャネルを
流れる電流は表面接点に達するには各バリア領域を通過
しなければならないが、電流は抵抗の最も小さい通路を
流れるため、電流は必然的に空乏化されていない最も上
の導電層に沿って流れる。この時、ショットキー電極に
十分なバイアス電圧をかけて、電極の下の上部導電層中
の電荷キャリアを充分空乏化すると、上部導電層中を流
れる電流は阻止される。この時電流は必然的に空乏化さ
れていない上から２番目の導電チャネルに沿って流れ、
次にバリアを通って表面接点に流れる。すべての導電層
が空乏化されると、共通接点と表面接点の間の電流の流
れは完全に阻止される。
電流通路は、各通路で電流電圧特性（Ｉ ／Ｖ）が異な
るように設ける。１実施例では、上部導電チャネルはＧ
ａＡｓで構成され、下部導電チャネルは、ＧａＡｓ層中
の２次元電子ガス（２ＤＥＧ）で構成される。ＡＱＧａ
Ａｓ層で、この２つのチャネル間にバリア領域を形成す
る。変調ドーピングしたＡＱＧａＡｓ層］を２ＤＥＣの
下に形成し、半絶縁ＧａＡｓ基板上には多層を付着させ
る。共通接点と表面接点の間の第１の電流通路は、上部
ＧａＡｓ層に沿っている。この第１の通路は直線的なＩ
／Ｖ特性を仔する。第２の電流通路は２ＤＥＧＦＩに沿
い、ＡＱＧａＡｓ８９７層を通っている。この第２の通
路は、２ＤＥＧの量子状態から発生した電子トンネリン
グによってバリアを通って上層導電層に流れるために生
ずる負の抵抗のため、非直線的なＩ／Ｖ特性を宵する。
るように設ける。１実施例では、上部導電チャネルはＧ
ａＡｓで構成され、下部導電チャネルは、ＧａＡｓ層中
の２次元電子ガス（２ＤＥＧ）で構成される。ＡＱＧａ
Ａｓ層で、この２つのチャネル間にバリア領域を形成す
る。変調ドーピングしたＡＱＧａＡｓ層］を２ＤＥＣの
下に形成し、半絶縁ＧａＡｓ基板上には多層を付着させ
る。共通接点と表面接点の間の第１の電流通路は、上部
ＧａＡｓ層に沿っている。この第１の通路は直線的なＩ
／Ｖ特性を仔する。第２の電流通路は２ＤＥＧＦＩに沿
い、ＡＱＧａＡｓ８９７層を通っている。この第２の通
路は、２ＤＥＧの量子状態から発生した電子トンネリン
グによってバリアを通って上層導電層に流れるために生
ずる負の抵抗のため、非直線的なＩ／Ｖ特性を宵する。
このようなデバイスは、電流をオン・オフするとともに
、２つの異なるＩ／Ｖ特性の間で切り換えられる発振器
等に有用である。／ヨツトキー電極に適当なバイアス電
圧をかけて各チャネル中の電荷キャリアをすべて空乏化
することにより、電流は完全に遮断される。
、２つの異なるＩ／Ｖ特性の間で切り換えられる発振器
等に有用である。／ヨツトキー電極に適当なバイアス電
圧をかけて各チャネル中の電荷キャリアをすべて空乏化
することにより、電流は完全に遮断される。
このようにして、本発明は、上部層から材料を物理的に
除去して、金属接点を受けるために下部層を露出させる
必要なく、２つ以上の異なる垂直な導電層を通る２つ以
上の異なる導電通路をもたらす。各層への電気的接触は
、層が２０ＯＡのような薄いものであっても制御される
。このような技術を使用するとは、導電チャネルを分離
するバリア層として２０ＯＡ以下の薄い層が使用できる
ため、全体の寸法をさらに減少させることができる。本
発明はさらに、中間層に金属接点を設けることができる
ため、３次元またはスタック・マイクロプロセッサの開
発に利用することができる。
除去して、金属接点を受けるために下部層を露出させる
必要なく、２つ以上の異なる垂直な導電層を通る２つ以
上の異なる導電通路をもたらす。各層への電気的接触は
、層が２０ＯＡのような薄いものであっても制御される
。このような技術を使用するとは、導電チャネルを分離
するバリア層として２０ＯＡ以下の薄い層が使用できる
ため、全体の寸法をさらに減少させることができる。本
発明はさらに、中間層に金属接点を設けることができる
ため、３次元またはスタック・マイクロプロセッサの開
発に利用することができる。
Ｅ、実施例
第１ａ図及び第１ｂ図のデバイス１０は、半絶縁性基板
１２と、その上に設けた変調ドーピングしたＡαＧａＡ
ｓ層１４を含む。層１４上にドーピングしないＧａＡｓ
層１６が、層１６上にドーピングしないＡｌ１ＧａＡｓ
のバリア層１８がそれぞれ形成されている。層１８上に
露出部２２を有するドーピングしたＧａＡｓ層２０が形
成されている。第１の接点２４は、デバイス１０の上部
層２２から、すべての層を通って延びるように付着され
ている。第２の接点２６は上部層２０と電気的に接触す
るように付着されている。第１ａ図及び第１ｂ図に示す
ように、接触抵抗を減少させるため、接点層としてドー
ピングした層２８及び３０を表面２２上に付着させるこ
とができる。
１２と、その上に設けた変調ドーピングしたＡαＧａＡ
ｓ層１４を含む。層１４上にドーピングしないＧａＡｓ
層１６が、層１６上にドーピングしないＡｌ１ＧａＡｓ
のバリア層１８がそれぞれ形成されている。層１８上に
露出部２２を有するドーピングしたＧａＡｓ層２０が形
成されている。第１の接点２４は、デバイス１０の上部
層２２から、すべての層を通って延びるように付着され
ている。第２の接点２６は上部層２０と電気的に接触す
るように付着されている。第１ａ図及び第１ｂ図に示す
ように、接触抵抗を減少させるため、接点層としてドー
ピングした層２８及び３０を表面２２上に付着させるこ
とができる。
本発明の１実施例では、電極２８．３０はｎ＋にドーピ
ングされたＧａＡｓで形成されている。
ングされたＧａＡｓで形成されている。
電極２８．３０の厚みは約２００ＯＡ、 ドーピング
濃度は５×１０１８／Ｃｍ３である。層２０は１×１０
１７／Ｃｍ３程度にｎ−にドーピングされた厚みが約１
０００人のＧａＡｓ上部導電チャネルである。バリア層
１８は、厚みが約２００へのＡ（ＩＧａＡｓである。層
１６は、厚み約２００へのドーピングしないＧａＡｓ層
で、デバイス１０の第２の導電層である。第１ａ図及び
第１ｂ図の実施例では、層１６はドーピングしないＧａ
Ａｓ層として示されている。層１４は２０００への変調
ドーピングしたＡｌｌＧａＡｓ層である。層１４と層１
６の間のへテロ接合部でＧａＡｓとＡＱＧａＡｓの導電
帯が位置合せされているため、移動度の高い２ＤＥＣが
層１６中に形成される。
濃度は５×１０１８／Ｃｍ３である。層２０は１×１０
１７／Ｃｍ３程度にｎ−にドーピングされた厚みが約１
０００人のＧａＡｓ上部導電チャネルである。バリア層
１８は、厚みが約２００へのＡ（ＩＧａＡｓである。層
１６は、厚み約２００へのドーピングしないＧａＡｓ層
で、デバイス１０の第２の導電層である。第１ａ図及び
第１ｂ図の実施例では、層１６はドーピングしないＧａ
Ａｓ層として示されている。層１４は２０００への変調
ドーピングしたＡｌｌＧａＡｓ層である。層１４と層１
６の間のへテロ接合部でＧａＡｓとＡＱＧａＡｓの導電
帯が位置合せされているため、移動度の高い２ＤＥＣが
層１６中に形成される。
ＡＱＧａＡｓのバリア層１８は、厚みが２０ないし２０
０八でよく、導電帯エネルギーが導電チャネルより大き
くなければならない。さらに、５０ないし４００人のＡ
ＱＧａＡｓスペーサ層を層１４に含ませ、層１４の厚み
合計を２００ないし２０００人とすることができる。さ
らに層１４と層１２の間に、厚み１０００八を超える勾
配を付けたＡ Ｑ、ｘＧ ａ 、−ｘＡ ｓ層（Ｘは０
ないし０．４）を設けることができる。
０八でよく、導電帯エネルギーが導電チャネルより大き
くなければならない。さらに、５０ないし４００人のＡ
ＱＧａＡｓスペーサ層を層１４に含ませ、層１４の厚み
合計を２００ないし２０００人とすることができる。さ
らに層１４と層１２の間に、厚み１０００八を超える勾
配を付けたＡ Ｑ、ｘＧ ａ 、−ｘＡ ｓ層（Ｘは０
ないし０．４）を設けることができる。
第１ｃ図は、第１ａ図の線Ｃ−Ｃに関するエネルギー帯
図である。図かられかるように、層１４の導電帯エネル
ギーは層１６及び層１８よりはるかに大きい。デバイス
１０は第１ａ図及び第１ｂ図では実寸に比例して示され
ていないが、エネルギー帯図は実寸に比例して示されて
おり、層１８は２０ないし２０ＯＡ、層１４は約２００
ＯＡである。
図である。図かられかるように、層１４の導電帯エネル
ギーは層１６及び層１８よりはるかに大きい。デバイス
１０は第１ａ図及び第１ｂ図では実寸に比例して示され
ていないが、エネルギー帯図は実寸に比例して示されて
おり、層１８は２０ないし２０ＯＡ、層１４は約２００
ＯＡである。
第２の導電層１６は、高度にドーピングしたＧａＡｓ層
など、他の導電層でもよい。この実施例では、層１４は
、省略しても、またドーピングしないＡＱ、ＧａＡｓ層
を代わりに使用してもよい。
など、他の導電層でもよい。この実施例では、層１４は
、省略しても、またドーピングしないＡＱ、ＧａＡｓ層
を代わりに使用してもよい。
空乏制御手段３２（第１ａ１ ｌｂ図）は、接点２４と
２６の間の上面２２に付着させる。制御手段３２に適当
なバイアス電圧を印加すると、電荷キャリアは層２０か
ら順にデバイス１０の層を通じて空乏化される。第１ｂ
図に示すように、第１のしきい電圧より高い適当なバイ
アス、電圧を印加すると、層２０を通って層１８に延び
る境界３６を有する空乏領域３４が形成される。第１の
しきい電圧より高い第２のしきい電圧を超える第２の適
当なバイアス電圧を印加すると、空乏領域３４は、境界
３８ををする層１４まで拡大する。空乏制御手段は、バ
イアス電圧の印加により、下層の電荷キャリアを空乏化
するショットキー・バリア電極または他の適当な電極を
をするものでよい。
２６の間の上面２２に付着させる。制御手段３２に適当
なバイアス電圧を印加すると、電荷キャリアは層２０か
ら順にデバイス１０の層を通じて空乏化される。第１ｂ
図に示すように、第１のしきい電圧より高い適当なバイ
アス、電圧を印加すると、層２０を通って層１８に延び
る境界３６を有する空乏領域３４が形成される。第１の
しきい電圧より高い第２のしきい電圧を超える第２の適
当なバイアス電圧を印加すると、空乏領域３４は、境界
３８ををする層１４まで拡大する。空乏制御手段は、バ
イアス電圧の印加により、下層の電荷キャリアを空乏化
するショットキー・バリア電極または他の適当な電極を
をするものでよい。
導電層１６及び２０は、接点２４と接点２６の間に独立
した電流通路を形成する、電流が流れる独立したチャネ
ルを画定する。電極３２に印加するバイアス電圧を選択
的に制御することにより、電流の流れを層２０と層１６
の間で切り換えることができる。第１ａ図に示すように
、電流通路４０は層２０を通り、所定のしきい電圧より
低いバイアス電圧を電極３２に印加すると電流の流れる
通路となる。このしきい電圧より高い電圧を印加すると
、第１ｂ図に示すように、層１８まで延びる境界３６を
宵する空乏領域３４が形成する。これによっては、接点
２４と接点２６との間の層２０を流れる電流が阻止され
る。このとき、電流は第１ｂ図の電流通路４２に示すよ
うに、接点２４と接点２６の間を層１６に沿って流れる
ようになる。接点２４と接点２６の間に電流通路４２を
完成させるには、電流は層３０の下の層２０とバリア層
１８を通って流れなければならない。電流通路４２は、
バリア層１８のため他の通路より抵抗が高い。電流通路
の抵抗が高いため、電極３２に印加するバイアス電圧が
所定のしきい電圧より低いと、電流がその通路を流れる
ことが効果的に防止される。さらに、第１のしきい電圧
より高い第２のしきい電圧を超えるバイアス電圧を電極
３２に印加すると、空乏領域３４は、層１４まで延びる
境界領域３８を有し、このため接点２４と接点２６の間
の電流の流れが完全にしゃ断される。このように、デバ
イス１０は電流通路４０または４２のいずれかに沿って
接点２６に選択的に接続できる共通接点２４を宵する。
した電流通路を形成する、電流が流れる独立したチャネ
ルを画定する。電極３２に印加するバイアス電圧を選択
的に制御することにより、電流の流れを層２０と層１６
の間で切り換えることができる。第１ａ図に示すように
、電流通路４０は層２０を通り、所定のしきい電圧より
低いバイアス電圧を電極３２に印加すると電流の流れる
通路となる。このしきい電圧より高い電圧を印加すると
、第１ｂ図に示すように、層１８まで延びる境界３６を
宵する空乏領域３４が形成する。これによっては、接点
２４と接点２６との間の層２０を流れる電流が阻止され
る。このとき、電流は第１ｂ図の電流通路４２に示すよ
うに、接点２４と接点２６の間を層１６に沿って流れる
ようになる。接点２４と接点２６の間に電流通路４２を
完成させるには、電流は層３０の下の層２０とバリア層
１８を通って流れなければならない。電流通路４２は、
バリア層１８のため他の通路より抵抗が高い。電流通路
の抵抗が高いため、電極３２に印加するバイアス電圧が
所定のしきい電圧より低いと、電流がその通路を流れる
ことが効果的に防止される。さらに、第１のしきい電圧
より高い第２のしきい電圧を超えるバイアス電圧を電極
３２に印加すると、空乏領域３４は、層１４まで延びる
境界領域３８を有し、このため接点２４と接点２６の間
の電流の流れが完全にしゃ断される。このように、デバ
イス１０は電流通路４０または４２のいずれかに沿って
接点２６に選択的に接続できる共通接点２４を宵する。
独立した電流通路はそれぞれ独自のＩ／Ｖ特性曲線を有
する。バリア層１８は、通路４２を流れる電流に通路４
０を流れる電流のＩ／Ｖ特性とは異なる所期のＩ／Ｖ特
性を与えるよう設計されている。一般に、通路４０を流
れる電流は、第２図に示すように直線的な関係を存する
。２ＤＥＧに沿い、バリア層を通る通路４２を流れる電
流は、第２図に示すように負の抵抗特性を存する。この
ような二重特性のデバイスは、所与の電圧（Ｖｏ）に対
して電極３２に印加したバイアス電圧の関数として２つ
の離散値（Ｉｌ、Ｉ２）を有するので、増幅器または発
振器として有用である。第２図に示すように、通路４２
のＩ／Ｖ特性は非直線的である。このように、本発明に
よれば、１つは直線的、１つは非直線的な２つの独立し
た電流の通路を有する単一のデバイスと、これら２つの
電流通路を切り換える手段が得られる。
する。バリア層１８は、通路４２を流れる電流に通路４
０を流れる電流のＩ／Ｖ特性とは異なる所期のＩ／Ｖ特
性を与えるよう設計されている。一般に、通路４０を流
れる電流は、第２図に示すように直線的な関係を存する
。２ＤＥＧに沿い、バリア層を通る通路４２を流れる電
流は、第２図に示すように負の抵抗特性を存する。この
ような二重特性のデバイスは、所与の電圧（Ｖｏ）に対
して電極３２に印加したバイアス電圧の関数として２つ
の離散値（Ｉｌ、Ｉ２）を有するので、増幅器または発
振器として有用である。第２図に示すように、通路４２
のＩ／Ｖ特性は非直線的である。このように、本発明に
よれば、１つは直線的、１つは非直線的な２つの独立し
た電流の通路を有する単一のデバイスと、これら２つの
電流通路を切り換える手段が得られる。
別の実施例を第３図に示す。この実施例は３つの導電通
路４０．４２及び４４を有するものである。第３図のデ
バイス５０では、第１ａ図及び第１ｂ図のデバイスと類
似の部品は、同様の番号で示す。デバイス５０は、３つ
の導電チャネル２０．２０’ ２０“°を含み、それ
ぞれドーピングしたＧａＡｓで構成されている。導電通
路４０は直接オーム性チャネルである。導電通路４２は
１つのバリアを通るトンネリングを含み、導電通路４４
は二重バリアのトンネリングを伴う。バリア層１８及び
１８°は、ドーピングしないＡＱＧａＡｓで構成され、
導電層を分離する。別方法として、層２０”は、層１４
を変調ドーピングしたＡＱＧａＡｓとする２ＤＥＣで形
成することもできる。層１４はドーピングしないＡＱＧ
ａＡｓとしてもよく、また層２０″がドーピングしたＧ
ａＡｓ層である場合は、層１４は無くてもよい。
路４０．４２及び４４を有するものである。第３図のデ
バイス５０では、第１ａ図及び第１ｂ図のデバイスと類
似の部品は、同様の番号で示す。デバイス５０は、３つ
の導電チャネル２０．２０’ ２０“°を含み、それ
ぞれドーピングしたＧａＡｓで構成されている。導電通
路４０は直接オーム性チャネルである。導電通路４２は
１つのバリアを通るトンネリングを含み、導電通路４４
は二重バリアのトンネリングを伴う。バリア層１８及び
１８°は、ドーピングしないＡＱＧａＡｓで構成され、
導電層を分離する。別方法として、層２０”は、層１４
を変調ドーピングしたＡＱＧａＡｓとする２ＤＥＣで形
成することもできる。層１４はドーピングしないＡＱＧ
ａＡｓとしてもよく、また層２０″がドーピングしたＧ
ａＡｓ層である場合は、層１４は無くてもよい。
電極３２に印加するバイアス電圧により、導電層が順に
空乏化されて、３つの通路のうちの１つを通って接点２
４と接点２６の間を流れる電流が選択的に制御される。
空乏化されて、３つの通路のうちの１つを通って接点２
４と接点２６の間を流れる電流が選択的に制御される。
本発明の他の実施例を第４図に示す。第４図でも、類似
の部分には同じ番号を用いる。この実施例では、ドーピ
ングしたＧａＡｓの導電チャネル２０及び２０’を分離
するバリア領域は、ドーピングしないＡＱＧａＡｓの層
４４．４６と、層４４．４６を分離するドーピングしな
いＧａＡｓの層４８で構成される多層領域である。多層
バリア領域により、通路４２°中で非線形の特性曲線の
ピークと谷の比が大きくなる。このことはほとんどの発
振器の応用例で望ましい。第４図の実施例では、下部導
電層が２ＤＥＣであり、変調ドーピングしたＡＱＧａＡ
ｓ層をこの２ＤＥＣ層の下に設けてもよい。
の部分には同じ番号を用いる。この実施例では、ドーピ
ングしたＧａＡｓの導電チャネル２０及び２０’を分離
するバリア領域は、ドーピングしないＡＱＧａＡｓの層
４４．４６と、層４４．４６を分離するドーピングしな
いＧａＡｓの層４８で構成される多層領域である。多層
バリア領域により、通路４２°中で非線形の特性曲線の
ピークと谷の比が大きくなる。このことはほとんどの発
振器の応用例で望ましい。第４図の実施例では、下部導
電層が２ＤＥＣであり、変調ドーピングしたＡＱＧａＡ
ｓ層をこの２ＤＥＣ層の下に設けてもよい。
デバイスの他の実施例には、ドーピングしたＧａＡｓの
導電層を分離するドーピングしないＡｆＪ、Ａｓで構成
されるバリア層が含まれる。
導電層を分離するドーピングしないＡｆＪ、Ａｓで構成
されるバリア層が含まれる。
ＡＱＡｓ中に閉じ込められたＸ状態が存在するため、単
一のＡαＡｓバリア構造によって非線形のＩ／Ｖ特性に
必要な負の差動抵抗が得られることが判明した。２ＤＥ
Ｃを有する実施例では、負の抵抗を得るのに必要な量子
状態は２ＤＥＣ層中にある。２ＤＥＣのない実施例では
、負の抵抗を得るための量子状態をバリア層中に形成し
なければならない。負の抵抗は、ＨｇＣｄＴｅ−ＣｄＴ
ｅ −ＨｇＣｄＴｅの単一バリア構造にも、ＩｎＡｓ−
ＧａＡｌｌＳｂ−ＩｎＡｓで構成される構造にも見られ
る。
一のＡαＡｓバリア構造によって非線形のＩ／Ｖ特性に
必要な負の差動抵抗が得られることが判明した。２ＤＥ
Ｃを有する実施例では、負の抵抗を得るのに必要な量子
状態は２ＤＥＣ層中にある。２ＤＥＣのない実施例では
、負の抵抗を得るための量子状態をバリア層中に形成し
なければならない。負の抵抗は、ＨｇＣｄＴｅ−ＣｄＴ
ｅ −ＨｇＣｄＴｅの単一バリア構造にも、ＩｎＡｓ−
ＧａＡｌｌＳｂ−ＩｎＡｓで構成される構造にも見られ
る。
Ｆ０発明の効果
以上のように本発明によれば、金属接点を設けるために
下部層を露出させる必要なく、２つ以上の異なる導電通
路を有する多層半導体装置を提供できる。
下部層を露出させる必要なく、２つ以上の異なる導電通
路を有する多層半導体装置を提供できる。
第１ａ図及び第１ｂ図は、本発明に係る２つの導電チャ
ネルを有するデバイスの１実施例の断面図である。 第１ｃ図は、第１ａ図及び第１ｂ図に示したデバイスの
線Ｃ−Ｃに関するエネルギー帯図である。 第２図は、第１ａ図及び第１ｂ図に示したデバイスの電
圧電流特性のグラフである。 第３図は、本発明に係る３つの導電チャネルを有するデ
バイスの他の実施例の断面図である。 第４図は導電チャネル間に多層バリア領域を有する本発
明の他の実施例の断面図である。 １２・・・・基板、１４・・・・ドーピングしたＡＱＧ
ａＡｓＦＪ、ｌＥ３・・・・ドーピングしないＧａＡｓ
ＥＪ、１８・・・・ドーピングしないＡｌｌＧａＡｓノ
イリア層、２０・・・・ドーピングしたＧａＡｓ層、２
４、 Ｂ ・・・・接点電極。 ＦＩＧ （Ｃ
ネルを有するデバイスの１実施例の断面図である。 第１ｃ図は、第１ａ図及び第１ｂ図に示したデバイスの
線Ｃ−Ｃに関するエネルギー帯図である。 第２図は、第１ａ図及び第１ｂ図に示したデバイスの電
圧電流特性のグラフである。 第３図は、本発明に係る３つの導電チャネルを有するデ
バイスの他の実施例の断面図である。 第４図は導電チャネル間に多層バリア領域を有する本発
明の他の実施例の断面図である。 １２・・・・基板、１４・・・・ドーピングしたＡＱＧ
ａＡｓＦＪ、ｌＥ３・・・・ドーピングしないＧａＡｓ
ＥＪ、１８・・・・ドーピングしないＡｌｌＧａＡｓノ
イリア層、２０・・・・ドーピングしたＧａＡｓ層、２
４、 Ｂ ・・・・接点電極。 ＦＩＧ （Ｃ
Claims (5)
- （１）ａ、露出面に平行な状態で基板上に堆積されてい
る複数の半導体層であって、少なくとも２つの層が電荷
キャリヤを含み且つ前記少なくとも２つの層はバリア層
によって分離されているような、複数の半導体層と、 ｂ、前記露出面から延びて前記複数の半導体層を通って
前記少なくとも２つの層に電気的に接触する第１接点と
、 ｃ、前記第１接点とは分離しており且つ前記露出面から
延びて前記少なくとも２つの層のうちの最上部の層に電
気的に接触する第２接点と、ｄ、前記第１接点と第２接
点との間の前記露出面上に配置され、前記少なくとも２
つの層中の電荷キャリヤを順次選択的に空乏化する電荷
空乏制御手段と、 を有する多層半導体装置。 - （２）前記電荷空乏制御手段はバイアス電圧が印加され
る電極である、請求項（１）に記載の多層半導体装置。 - （３）前記バイアス電圧が印加される電極はショットキ
ー・バリアを含んでいる、請求項（１）に記載の多層半
導体装置。 - （４）前記少なくとも２つの層のうちの最上部の層はド
ープされた化合物半導体層である、請求項（１）に記載
の多層半導体装置。 - （５）前記少なくとも２つの層のうちの最上部の層以外
の層の少なくとも１つは２次元電子ガスである、請求項
（１）に記載の多層半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/216,590 US4882608A (en) | 1987-02-09 | 1988-07-07 | Multilayer semiconductor device having multiple paths of current flow |
| US216590 | 1988-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239543A true JPH0239543A (ja) | 1990-02-08 |
Family
ID=22807677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149776A Pending JPH0239543A (ja) | 1988-07-07 | 1989-06-14 | 多層半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4882608A (ja) |
| EP (1) | EP0349703A3 (ja) |
| JP (1) | JPH0239543A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157467A (en) * | 1990-09-12 | 1992-10-20 | Canon Kabushiki Kaisha | Quantum interference device and method for processing electron waves utilizing real space transfer |
| US5142349A (en) * | 1991-07-01 | 1992-08-25 | Motorola, Inc. | Self-doped high performance complementary heterojunction field effect transistor |
| US5243206A (en) * | 1991-07-02 | 1993-09-07 | Motorola, Inc. | Logic circuit using vertically stacked heterojunction field effect transistors |
| JP2500459B2 (ja) * | 1993-06-24 | 1996-05-29 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| US5883404A (en) * | 1994-08-29 | 1999-03-16 | Motorola, Inc. | Complementary heterojunction semiconductor device |
| US5874079A (en) | 1995-07-21 | 1999-02-23 | New York, University | Method for killing gram positive bacteria with isolated type II phospholipase A2 |
| GB0608515D0 (en) * | 2006-04-28 | 2006-06-07 | Univ Aberdeen | Semiconductor device for generating an oscillating voltage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215077A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体装置 |
| JPS6092134A (ja) * | 1983-10-24 | 1985-05-23 | Ikeda Bussan Co Ltd | サイドミラ−の制御装置 |
| JPS63202075A (ja) * | 1987-02-09 | 1988-08-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体デバイス |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| FR2465318A1 (fr) * | 1979-09-10 | 1981-03-20 | Thomson Csf | Transistor a effet de champ a frequence de coupure elevee |
| CA1145482A (en) * | 1979-12-28 | 1983-04-26 | Takashi Mimura | High electron mobility single heterojunction semiconductor device |
| US4471367A (en) * | 1981-12-04 | 1984-09-11 | At&T Bell Laboratories | MESFET Using a shallow junction gate structure on GaInAs |
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
| JPS5925275A (ja) * | 1982-08-02 | 1984-02-09 | Nippon Telegr & Teleph Corp <Ntt> | 高移動度電界効果トランジスタ |
| JPS5963769A (ja) * | 1982-10-05 | 1984-04-11 | Agency Of Ind Science & Technol | 高速半導体素子 |
| US4558337A (en) * | 1984-05-30 | 1985-12-10 | Texas Instruments Inc. | Multiple high electron mobility transistor structures without inverted heterojunctions |
| JPS61174776A (ja) * | 1985-01-30 | 1986-08-06 | Sony Corp | ヘテロ接合電界効果トランジスタ |
| JPS62245681A (ja) * | 1986-04-17 | 1987-10-26 | Nec Corp | 負性微分抵抗電界効果トランジスタ |
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
-
1988
- 1988-07-07 US US07/216,590 patent/US4882608A/en not_active Expired - Fee Related
-
1989
- 1989-02-25 EP EP19890103350 patent/EP0349703A3/en not_active Withdrawn
- 1989-06-14 JP JP1149776A patent/JPH0239543A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215077A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体装置 |
| JPS6092134A (ja) * | 1983-10-24 | 1985-05-23 | Ikeda Bussan Co Ltd | サイドミラ−の制御装置 |
| JPS63202075A (ja) * | 1987-02-09 | 1988-08-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体デバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0349703A2 (en) | 1990-01-10 |
| EP0349703A3 (en) | 1991-03-13 |
| US4882608A (en) | 1989-11-21 |
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