JP2500459B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明はヘテロ接合電界効果トラ
ンジスタに関し、特に順方向側でのｇm の低下を抑制し
た電界効果トランジスタに関する。
ンジスタに関し、特に順方向側でのｇm の低下を抑制し
た電界効果トランジスタに関する。
【０００２】
【従来の技術】図４の（ａ）および（ｂ）は、それぞれ
この種従来の電界効果トランジスタの断面図である。図
４の（ａ）において、１１は半絶縁性ＧａＡｓ基板、１
２は、チャネル層を構成するノンドープＧａＡｓ層、１
３は、電子供給層となるｎ型ＡｌＧａＡｓ層、１５は、
Ｓｉが高濃度にドープされている、オーミックコンタク
トのためのｎ+ 型ＧａＡｓ層、１６は、ｎ型ＡｌＧａＡ
ｓ層１３との間にショットキー接合を形成しているゲー
ト電極、１７、１８は、それぞれソース電極とドレイン
電極である。図４の（ｂ）に示すものは、ｎ型ＡｌＧａ
Ａｓ層１３上にｎ型ＧａＡｓ層１４を設け、この層の上
にゲート電極１６、ソース電極１７およびドレイン電極
１８を形成したものである。
この種従来の電界効果トランジスタの断面図である。図
４の（ａ）において、１１は半絶縁性ＧａＡｓ基板、１
２は、チャネル層を構成するノンドープＧａＡｓ層、１
３は、電子供給層となるｎ型ＡｌＧａＡｓ層、１５は、
Ｓｉが高濃度にドープされている、オーミックコンタク
トのためのｎ+ 型ＧａＡｓ層、１６は、ｎ型ＡｌＧａＡ
ｓ層１３との間にショットキー接合を形成しているゲー
ト電極、１７、１８は、それぞれソース電極とドレイン
電極である。図４の（ｂ）に示すものは、ｎ型ＡｌＧａ
Ａｓ層１３上にｎ型ＧａＡｓ層１４を設け、この層の上
にゲート電極１６、ソース電極１７およびドレイン電極
１８を形成したものである。
【０００３】このように構成されたへテロ接合電界効果
トランジスタでは、ノンドープＧａＡｓ層１２と、ｎ型
ＡｌＧａＡｓ層１３との界面に、図に示すように、２次
元電子ガス（Two Dimensional Electron Gas：以下、２
−ＤＥＧと記す）１９が生成される。この２−ＤＥＧ
は、不純物散乱による移動度の低下が起きないため、上
記の構成により、高電子移動度で、ピンチオフからのｇ
m の立ち上がりの急峻なのトランジスタを実現すること
ができる。なお、この種トランジスタは、例えば特開昭
６３−２１１７７０号公報等により公知である。
トランジスタでは、ノンドープＧａＡｓ層１２と、ｎ型
ＡｌＧａＡｓ層１３との界面に、図に示すように、２次
元電子ガス（Two Dimensional Electron Gas：以下、２
−ＤＥＧと記す）１９が生成される。この２−ＤＥＧ
は、不純物散乱による移動度の低下が起きないため、上
記の構成により、高電子移動度で、ピンチオフからのｇ
m の立ち上がりの急峻なのトランジスタを実現すること
ができる。なお、この種トランジスタは、例えば特開昭
６３−２１１７７０号公報等により公知である。
【０００４】
【発明が解決しようとする課題】２−ＤＥＧ１９を用い
た電界効果トランジスタの場合、比較的低電圧をゲート
に印加して２−ＤＥＧ１９の電荷制御を行うときには、
ゲート直下の電子供給層（ｎ型ＡｌＧａＡｓ層１３）は
完全に空乏化しており、ここには電流は流れない。すな
わち、このときドレイン電流ＩD は、図５の（ａ）に示
す２−ＤＥＧ電流１９ａのみによって占められ、そのと
きのｇm は２−ＤＥＧ１９のシート・キャリア濃度ｎS
の変化で決まる高い値を示す。そして、ゲートに印加さ
れる正の電圧が高まるにつれ２−ＤＥＧ１９のシート・
キャリアｎS は増加し、図５の（ｂ）に示されるよう
に、ｇm も増大する。
た電界効果トランジスタの場合、比較的低電圧をゲート
に印加して２−ＤＥＧ１９の電荷制御を行うときには、
ゲート直下の電子供給層（ｎ型ＡｌＧａＡｓ層１３）は
完全に空乏化しており、ここには電流は流れない。すな
わち、このときドレイン電流ＩD は、図５の（ａ）に示
す２−ＤＥＧ電流１９ａのみによって占められ、そのと
きのｇm は２−ＤＥＧ１９のシート・キャリア濃度ｎS
の変化で決まる高い値を示す。そして、ゲートに印加さ
れる正の電圧が高まるにつれ２−ＤＥＧ１９のシート・
キャリアｎS は増加し、図５の（ｂ）に示されるよう
に、ｇm も増大する。
【０００５】しかし、さらにゲート電圧を上げると、シ
ート・キャリア濃度ｎS は、最大シート・キャリア濃度
ｎS0に到達し、一方で、電子供給層内の伝導帯のバンド
に平坦部が生じキャリアが現れるようになる。その結
果、電子供給層に図５の（ａ）に示すように電流パス
（パラレル・コンダクション２０）が生じ、ドレイン電
流ＩD は、２−ＤＥＧ電流１９ａとパラレル・コンダク
ション２０による電流との和で与えられるようになる。
したがって、このときｇm は２−ＤＥＧ電流１９ａとパ
ラレル・コンダクション２０の全体で決まるようにな
る。そして、この付近でｇm は最大値をつける。
ート・キャリア濃度ｎS は、最大シート・キャリア濃度
ｎS0に到達し、一方で、電子供給層内の伝導帯のバンド
に平坦部が生じキャリアが現れるようになる。その結
果、電子供給層に図５の（ａ）に示すように電流パス
（パラレル・コンダクション２０）が生じ、ドレイン電
流ＩD は、２−ＤＥＧ電流１９ａとパラレル・コンダク
ション２０による電流との和で与えられるようになる。
したがって、このときｇm は２−ＤＥＧ電流１９ａとパ
ラレル・コンダクション２０の全体で決まるようにな
る。そして、この付近でｇm は最大値をつける。
【０００６】電子供給層２内の伝導帯のバンドに平坦部
が生じた後は２−ＤＥＧ１９のキャリア濃度はｎS0と一
定となり、ｇm は電子供給層の電流変化のみによって決
定されるようになる。しかるに、電子供給層を構成する
ＡｌＧａＡｓ層１３内では電子移動度が２−ＤＥＧ１９
より一桁程度小さいため、図５の（ｂ）に示すように、
ｇm は急激に低下する。
が生じた後は２−ＤＥＧ１９のキャリア濃度はｎS0と一
定となり、ｇm は電子供給層の電流変化のみによって決
定されるようになる。しかるに、電子供給層を構成する
ＡｌＧａＡｓ層１３内では電子移動度が２−ＤＥＧ１９
より一桁程度小さいため、図５の（ｂ）に示すように、
ｇm は急激に低下する。
【０００７】図４の（ａ）、（ｂ）に示す従来例では、
電子供給層（ｎ型ＡｌＧａＡｓ層１３）の膜厚について
は、チャネル層への電子供給能力の観点から考慮される
にすぎなかったので、通常厚く形成され薄く形成される
場合でも平衡状態で空乏化される程度になされるにすぎ
なかった。そのため、上述したように高バイアス電圧時
には、パラレル・コンダクションが現れ、ｇm の低下を
招いていた。もっとも図４の（ｂ）に示すものでは、パ
ラレル・コンダクションの一部は、ＡｌＧａＡｓ層１３
より電子移動度の大きいＧａＡｓ層１４によって担われ
るため、ｇm の低下は４図の（ａ）に示すものの場合よ
り抑制されたものとなる。しかし、ｎ型ＧａＡｓ層１４
は、ショットキー接合形成のためにそのキャリア濃度が
低く抑えられているため、ＡｌＧａＡｓ層１３層内のパ
ラレル・コンダクションの方が優勢となり、基本的特性
においては図４の（ａ）に示されたものと変わらない。
したがって、この発明の目的とするところは、高ゲート
バイアス時におけるｇm の急激な低下を防止して、全動
作領域にわたって高いｇm 値をもつ電界効果トランジス
タを提供しうるようにすることである。
電子供給層（ｎ型ＡｌＧａＡｓ層１３）の膜厚について
は、チャネル層への電子供給能力の観点から考慮される
にすぎなかったので、通常厚く形成され薄く形成される
場合でも平衡状態で空乏化される程度になされるにすぎ
なかった。そのため、上述したように高バイアス電圧時
には、パラレル・コンダクションが現れ、ｇm の低下を
招いていた。もっとも図４の（ｂ）に示すものでは、パ
ラレル・コンダクションの一部は、ＡｌＧａＡｓ層１３
より電子移動度の大きいＧａＡｓ層１４によって担われ
るため、ｇm の低下は４図の（ａ）に示すものの場合よ
り抑制されたものとなる。しかし、ｎ型ＧａＡｓ層１４
は、ショットキー接合形成のためにそのキャリア濃度が
低く抑えられているため、ＡｌＧａＡｓ層１３層内のパ
ラレル・コンダクションの方が優勢となり、基本的特性
においては図４の（ａ）に示されたものと変わらない。
したがって、この発明の目的とするところは、高ゲート
バイアス時におけるｇm の急激な低下を防止して、全動
作領域にわたって高いｇm 値をもつ電界効果トランジス
タを提供しうるようにすることである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板（１）上に形成された
チャネル層となる第１の半導体層（２）と、該第１の半
導体層上に形成された、該第１の半導体層のエネルギー
ギャップより大きいエネルギーギャップを持つ第２の半
導体層（３）と、該第２の半導体層上に形成された、該
第２の半導体層のキャリア移動度より大きいキャリア移
動度を有する第３の半導体層（４）と、該第３の半導体
層上に形成された、該第３の半導体層との間にショット
キー接合を形成するゲート電極（６）と、を備え、前記
第２の半導体層の膜厚が、前記第１の半導体層と前記第
２の半導体層の界面から第２の半導体層内に伸びうべき
空乏層の厚さ（すなわち、第２の半導体層が十分に厚い
としたときにこの半導体層内に伸びる空乏層の厚さ。第
２、第３の半導体層間の空乏層についても同様であ
る。）と、前記ゲート電極に順方向電流が流れる直前の
バイアス電圧が印加された状態で前記第２の半導体層と
前記第３の半導体層の界面から第２の半導体層内に伸び
うべき空乏層の厚さとの和以下であることを特徴とする
へテロ接合電界効果トランジスタが提供される。
め、本発明によれば、半導体基板（１）上に形成された
チャネル層となる第１の半導体層（２）と、該第１の半
導体層上に形成された、該第１の半導体層のエネルギー
ギャップより大きいエネルギーギャップを持つ第２の半
導体層（３）と、該第２の半導体層上に形成された、該
第２の半導体層のキャリア移動度より大きいキャリア移
動度を有する第３の半導体層（４）と、該第３の半導体
層上に形成された、該第３の半導体層との間にショット
キー接合を形成するゲート電極（６）と、を備え、前記
第２の半導体層の膜厚が、前記第１の半導体層と前記第
２の半導体層の界面から第２の半導体層内に伸びうべき
空乏層の厚さ（すなわち、第２の半導体層が十分に厚い
としたときにこの半導体層内に伸びる空乏層の厚さ。第
２、第３の半導体層間の空乏層についても同様であ
る。）と、前記ゲート電極に順方向電流が流れる直前の
バイアス電圧が印加された状態で前記第２の半導体層と
前記第３の半導体層の界面から第２の半導体層内に伸び
うべき空乏層の厚さとの和以下であることを特徴とする
へテロ接合電界効果トランジスタが提供される。
【０００９】
【作用】上記本願発明の構成によれば、電子供給層は、
ゲート電極に動作範囲での最大電圧が印加された状態で
も、なお空乏化された状態にとどまる。したがって、電
子供給層は、いかなるゲートバイアス状態にあるときに
も空乏化状態に保持されこの領域にパラレル・コンダク
ションが現れることはなくなる。そして、シート・キャ
リア濃度ｎS が、最大シート・キャリア濃度ｎS0に到達
した後での高ゲートバイアス印加時においては、電子供
給層に代わって、電子供給層上に設けられた、電流パス
担持層として設けられた半導体層（例えば、ＧａＡｓ
層）内にパラレル・コンダクションが現れるようにな
り、ｇm はこの層のパラレル・コンダクションによって
影響を受けるようになる。而して、この層のキャリア移
動度は、電子供給層のそれより大きいから、パラレル・
コンダクションが電流供給層に現れる場合と比較してｇ
m 値を高く維持することができる。したがって、本発明
によるトランジスタにおいては、高ゲートバイアス印加
時におけるｇm 値の低下は抑制される。
ゲート電極に動作範囲での最大電圧が印加された状態で
も、なお空乏化された状態にとどまる。したがって、電
子供給層は、いかなるゲートバイアス状態にあるときに
も空乏化状態に保持されこの領域にパラレル・コンダク
ションが現れることはなくなる。そして、シート・キャ
リア濃度ｎS が、最大シート・キャリア濃度ｎS0に到達
した後での高ゲートバイアス印加時においては、電子供
給層に代わって、電子供給層上に設けられた、電流パス
担持層として設けられた半導体層（例えば、ＧａＡｓ
層）内にパラレル・コンダクションが現れるようにな
り、ｇm はこの層のパラレル・コンダクションによって
影響を受けるようになる。而して、この層のキャリア移
動度は、電子供給層のそれより大きいから、パラレル・
コンダクションが電流供給層に現れる場合と比較してｇ
m 値を高く維持することができる。したがって、本発明
によるトランジスタにおいては、高ゲートバイアス印加
時におけるｇm 値の低下は抑制される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例のへテロ接合電界効果トランジスタ
を作製するには、半絶縁性ＧａＡｓ基板１上に、チャネ
ル層となるノンドープＧａＡｓ層２を１０００Åの膜厚
に、電子供給層となる、Ｓｉが２×１０18ｃｍ-3の濃度
にドープされた、Ａｌの混晶比が０．２のｎ型ＡｌＧａ
Ａｓ層３を２００Åの膜厚に、電流パス担持層となる、
Ｓｉが５×１０17ｃｍ-3の濃度にドープされたｎ型Ｇａ
Ａｓ層４を２００Åの膜厚に、Ｓｉが３×１０18ｃｍ-3
の濃度にドープされたｎ+ 型ＧａＡｓ層５を、それぞれ
ＭＢＥ（Molecular Beam Epitaxy；分子線成長）法にて
順次成長させてエピタキシャル基板を形成し、図１の
（ａ）に示すように、ゲート電極形成個所のｎ+ 型Ｇａ
Ａｓ層５をエッチング除去してそこにゲート電極６を形
成し、ゲート電極６を挾む両側のｎ+ 型ＧａＡｓ層５上
にソース電極７とドレイン電極８を形成する。
て説明する。図１は、本発明の第１の実施例を示す断面
図である。本実施例のへテロ接合電界効果トランジスタ
を作製するには、半絶縁性ＧａＡｓ基板１上に、チャネ
ル層となるノンドープＧａＡｓ層２を１０００Åの膜厚
に、電子供給層となる、Ｓｉが２×１０18ｃｍ-3の濃度
にドープされた、Ａｌの混晶比が０．２のｎ型ＡｌＧａ
Ａｓ層３を２００Åの膜厚に、電流パス担持層となる、
Ｓｉが５×１０17ｃｍ-3の濃度にドープされたｎ型Ｇａ
Ａｓ層４を２００Åの膜厚に、Ｓｉが３×１０18ｃｍ-3
の濃度にドープされたｎ+ 型ＧａＡｓ層５を、それぞれ
ＭＢＥ（Molecular Beam Epitaxy；分子線成長）法にて
順次成長させてエピタキシャル基板を形成し、図１の
（ａ）に示すように、ゲート電極形成個所のｎ+ 型Ｇａ
Ａｓ層５をエッチング除去してそこにゲート電極６を形
成し、ゲート電極６を挾む両側のｎ+ 型ＧａＡｓ層５上
にソース電極７とドレイン電極８を形成する。
【００１１】図２は、第１の実施例における電子供給層
（ｎ型ＡｌＧａＡｓ層３）の膜厚の決定方法を説明する
ためのバンド図である。本発明の特徴とする点は、いか
なるゲートバイアスの条件下にあっても常に電子供給層
が空乏化されるようにしてここにパラレル・コンダクシ
ョンが形成されないようにしている点である。そのよう
に機能するトランジスタを形成するために、電子供給層
の上下両面から伸びる空乏層の厚さを見積もる。上記の
ようにキャリア濃度、混晶比を設定したとき、チャネル
層（ノンドープＧａＡｓ層２）から電子供給層側へ伸び
る空乏層の厚さｄm1は１００Åと見込まれ、またゲート
電極に最大のゲート電圧が印加された状態でのｎ型Ｇａ
Ａｓ層４と電子供給層との界面から電子供給層側へ伸び
る空乏層の厚さｄm2も１００Åと見込まれるので、電子
供給層の厚さを２００Åと設定する。なお、この層を空
乏化するためには、２００Å以下の任意の膜厚でよいこ
とになるが、この膜厚ｄm と最大シート・キャリア濃度
ｎS0との間には、 ｄm ≒ｎS0／ＮD （但し、ＮD はキャリア濃度）の関係があり、チャネル
層への電子供給能力を高く維持するには、膜厚を一定以
上に大きく設定する必要がある。そこで、実際には、空
乏化条件を満たす範囲内で最大の膜厚に設定されること
になる。
（ｎ型ＡｌＧａＡｓ層３）の膜厚の決定方法を説明する
ためのバンド図である。本発明の特徴とする点は、いか
なるゲートバイアスの条件下にあっても常に電子供給層
が空乏化されるようにしてここにパラレル・コンダクシ
ョンが形成されないようにしている点である。そのよう
に機能するトランジスタを形成するために、電子供給層
の上下両面から伸びる空乏層の厚さを見積もる。上記の
ようにキャリア濃度、混晶比を設定したとき、チャネル
層（ノンドープＧａＡｓ層２）から電子供給層側へ伸び
る空乏層の厚さｄm1は１００Åと見込まれ、またゲート
電極に最大のゲート電圧が印加された状態でのｎ型Ｇａ
Ａｓ層４と電子供給層との界面から電子供給層側へ伸び
る空乏層の厚さｄm2も１００Åと見込まれるので、電子
供給層の厚さを２００Åと設定する。なお、この層を空
乏化するためには、２００Å以下の任意の膜厚でよいこ
とになるが、この膜厚ｄm と最大シート・キャリア濃度
ｎS0との間には、 ｄm ≒ｎS0／ＮD （但し、ＮD はキャリア濃度）の関係があり、チャネル
層への電子供給能力を高く維持するには、膜厚を一定以
上に大きく設定する必要がある。そこで、実際には、空
乏化条件を満たす範囲内で最大の膜厚に設定されること
になる。
【００１２】このように形成された電界効果トランジス
タのＶｇ−ｇm 特性を図１の（ｂ）に示す。本実施例の
トランジスタでは、高ゲートバイアス時に、電子移動度
の小さいｎ型ＡｌＧａＡｓ層３に電流が流れることがな
く、代わりに大きな電子移動度をもつｎ型ＧａＡｓ層４
にパラレル・コンダクションが形成されるため、高ゲー
トバイアス時におけるｇm の低下は抑制されている。因
に、Ｖｄｓ＝２．０ＶでＶｇ＝＋０．６Ｖとしたときの
ｇm は、従来例では２００ｍＳ／ｍｍであったが、本実
施例のものでは３５０ｍＳ／ｍｍであった。
タのＶｇ−ｇm 特性を図１の（ｂ）に示す。本実施例の
トランジスタでは、高ゲートバイアス時に、電子移動度
の小さいｎ型ＡｌＧａＡｓ層３に電流が流れることがな
く、代わりに大きな電子移動度をもつｎ型ＧａＡｓ層４
にパラレル・コンダクションが形成されるため、高ゲー
トバイアス時におけるｇm の低下は抑制されている。因
に、Ｖｄｓ＝２．０ＶでＶｇ＝＋０．６Ｖとしたときの
ｇm は、従来例では２００ｍＳ／ｍｍであったが、本実
施例のものでは３５０ｍＳ／ｍｍであった。
【００１３】図３は、本発明の第２の実施例を示す断面
図である。本実施例では、半絶縁性ＧａＡｓ１基板上
に、ノンドープＧａＡｓ層２を１０００Åの膜厚に、Ｓ
ｉが２×１０18ｃｍ-3の濃度にドープされた、Ａｌの混
晶比が０．２のｎ型ＡｌＧａＡｓ層３を２００Åの膜厚
に、Ｓｉが１×１０18ｃｍ-3の濃度にドープされた、Ｉ
ｎの混晶比が０．２のｎ型ＩｎＧａＡｓ層４ａを膜厚２
００Åに、Ｓｉが１×１０17ｃｍ-3の濃度にドープされ
たｎ- 型ＧａＡｓ層４ｂ、Ｓｉが３×１０18ｃｍ-3の濃
度にドープされたｎ+ 型ＧａＡｓ層５を、それぞれＭＢ
Ｅ法にて順次成長させて、本実施例の電界効果トランジ
スタを作成した。本実施例においても、先の実施例同様
の良好なＶｇ−ｇm 特性が得られた。なお、電子供給層
上に配置される電流パス担持層としては、ＧａＡｓ、Ｉ
ｎＧａＡｓ以外のものでも、電子供給層より電子移動度
の大きい材料であれば、適宜使用しうる。
図である。本実施例では、半絶縁性ＧａＡｓ１基板上
に、ノンドープＧａＡｓ層２を１０００Åの膜厚に、Ｓ
ｉが２×１０18ｃｍ-3の濃度にドープされた、Ａｌの混
晶比が０．２のｎ型ＡｌＧａＡｓ層３を２００Åの膜厚
に、Ｓｉが１×１０18ｃｍ-3の濃度にドープされた、Ｉ
ｎの混晶比が０．２のｎ型ＩｎＧａＡｓ層４ａを膜厚２
００Åに、Ｓｉが１×１０17ｃｍ-3の濃度にドープされ
たｎ- 型ＧａＡｓ層４ｂ、Ｓｉが３×１０18ｃｍ-3の濃
度にドープされたｎ+ 型ＧａＡｓ層５を、それぞれＭＢ
Ｅ法にて順次成長させて、本実施例の電界効果トランジ
スタを作成した。本実施例においても、先の実施例同様
の良好なＶｇ−ｇm 特性が得られた。なお、電子供給層
上に配置される電流パス担持層としては、ＧａＡｓ、Ｉ
ｎＧａＡｓ以外のものでも、電子供給層より電子移動度
の大きい材料であれば、適宜使用しうる。
【００１４】以上、好ましい実施例について説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載された本願発明の要旨内において各
種の変更が可能である。例えば、チャネル層にＧａＡｓ
に代えＩｎＧａＡｓを用いることができる。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載された本願発明の要旨内において各
種の変更が可能である。例えば、チャネル層にＧａＡｓ
に代えＩｎＧａＡｓを用いることができる。
【００１５】
【発明の効果】以上説明したように、本発明のへテロ接
合電界効果トランジスタは、電子供給層を完全に空乏化
するとともにその上に電子供給層よりも電子移動度の大
きい電流パス担持層を設けたものであるので、本発明に
よれば、高ゲートバイアス印加時において、電子移動度
の小さい電子供給層内にパラレル・コンダクションが形
成されるのを防止し、代わりに電子移動度の大きい材料
からなる電流パス担持層内にパラレル・コンダクション
が形成されるようにすることができる。したがって、本
発明によれば、高ゲートバイアス域でのｇm の低下を抑
制することができ、全動作範囲内に渡って高いｇm をも
つトランジスタを得ることができる。
合電界効果トランジスタは、電子供給層を完全に空乏化
するとともにその上に電子供給層よりも電子移動度の大
きい電流パス担持層を設けたものであるので、本発明に
よれば、高ゲートバイアス印加時において、電子移動度
の小さい電子供給層内にパラレル・コンダクションが形
成されるのを防止し、代わりに電子移動度の大きい材料
からなる電流パス担持層内にパラレル・コンダクション
が形成されるようにすることができる。したがって、本
発明によれば、高ゲートバイアス域でのｇm の低下を抑
制することができ、全動作範囲内に渡って高いｇm をも
つトランジスタを得ることができる。
【図１】本発明の第１の実施例の断面図とそのＶｇ−ｇ
m 特性曲線図。
m 特性曲線図。
【図２】本発明の第１の実施例の電子供給層の厚さにつ
いて説明するためのバンド図。
いて説明するためのバンド図。
【図３】本発明の第２の実施例の断面図。
【図４】第１、第２の従来例の断面図。
【図５】従来例の問題点を説明するための断面図とＶｇ
−ｇm 特性曲線図。
−ｇm 特性曲線図。
１、１１ 半絶縁性ＧａＡｓ基板 ２、１２ ノンドープＧａＡｓ層（チャネル層） ３、１３ ｎ型ＡｌＧａＡｓ層（電子供給層） ４、１４ ｎ型ＧａＡｓ層 ４ａ ｎ型ＩｎＧａＡｓ層 ４ｂ ｎ- 型ＧａＡｓ層 ５、１５ ｎ+ 型ＧａＡｓ層 ６、１６ ゲート電極 ７、１７ ソース電極 ８、１８ ドレイン電極 １９ ２次元電子ガス（２−ＤＥＧ） １９ａ ２−ＤＥＧ電流 ２０ パラレル・コンダクション
Claims (2)
- 【請求項１】 半導体基板上に形成された、チャネル層
となる第１の半導体層と、該第１の半導体層上に形成さ
れた、該第１の半導体層のエネルギーギャップより大き
いエネルギーギャップを持つ第２の半導体層と、該第２
の半導体層上に形成された、該第２の半導体層のキャリ
ア移動度より大きいキャリア移動度を有する第３の半導
体層と、該第３の半導体層上に形成された、該第３の半
導体層との間にショットキー接合を形成するゲート電極
と、を備えるヘテロ接合電界効果トランジスタにおい
て、 前記第２の半導体層の膜厚は、前記第１の半導体層と前
記第２の半導体層の界面から第２の半導体層内に伸びう
べき空乏層の厚さと、前記ゲート電極に順方向電流が流
れる直前のバイアス電圧が印加された状態における、前
記第２の半導体層と前記第３の半導体層の界面から第２
の半導体層内に伸びうべき空乏層の厚さとの和以下であ
ることを特徴とするへテロ接合電界効果トランジスタ。 - 【請求項２】 前記第１の半導体層が、ノンドープＧａ
Ａｓ層またはノンドープＩｎＧａＡｓ層であり、前記第
２の半導体層が、ドープトＡｌＧａＡｓ層であり、前記
第３の半導体層が、ドープトＧａＡｓ層またはドープト
ＩｎＧａＡｓ層とドープトＧａＡｓ層との積層体である
ことを特徴とする請求項１記載のへテロ接合電界効果ト
ランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177230A JP2500459B2 (ja) | 1993-06-24 | 1993-06-24 | ヘテロ接合電界効果トランジスタ |
| US08/590,107 US5583353A (en) | 1993-06-24 | 1995-11-06 | Heterojunction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5177230A JP2500459B2 (ja) | 1993-06-24 | 1993-06-24 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142511A JPH07142511A (ja) | 1995-06-02 |
| JP2500459B2 true JP2500459B2 (ja) | 1996-05-29 |
Family
ID=16027432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5177230A Expired - Fee Related JP2500459B2 (ja) | 1993-06-24 | 1993-06-24 | ヘテロ接合電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5583353A (ja) |
| JP (1) | JP2500459B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5775826A (en) * | 1996-05-29 | 1998-07-07 | Siebe North, Inc. | Safety fluid dispensing system |
| JP3123940B2 (ja) * | 1997-03-27 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6087207A (en) * | 1998-09-29 | 2000-07-11 | Raytheon Company | Method of making pseudomorphic high electron mobility transistors |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06101544B2 (ja) * | 1985-07-15 | 1994-12-12 | 日本電信電話株式会社 | 相補型電界効果トランジスタおよびその製造方法 |
| US4882608A (en) * | 1987-02-09 | 1989-11-21 | International Business Machines Corporation | Multilayer semiconductor device having multiple paths of current flow |
| JPS63211770A (ja) * | 1987-02-27 | 1988-09-02 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
| JP2668418B2 (ja) * | 1988-10-22 | 1997-10-27 | 富士通株式会社 | 半導体装置 |
| JPH03229426A (ja) * | 1989-11-29 | 1991-10-11 | Texas Instr Inc <Ti> | 集積回路及びその製造方法 |
-
1993
- 1993-06-24 JP JP5177230A patent/JP2500459B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-06 US US08/590,107 patent/US5583353A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5583353A (en) | 1996-12-10 |
| JPH07142511A (ja) | 1995-06-02 |
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