JP3156252B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP3156252B2 JP3156252B2 JP30647890A JP30647890A JP3156252B2 JP 3156252 B2 JP3156252 B2 JP 3156252B2 JP 30647890 A JP30647890 A JP 30647890A JP 30647890 A JP30647890 A JP 30647890A JP 3156252 B2 JP3156252 B2 JP 3156252B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electron
- gaas
- buffer layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は低雑音半導体素子として実用化が進められて
いる２次元電子ガス電界効果トランジスタ（以降、2DEG
FETと記載する）に関する。
いる２次元電子ガス電界効果トランジスタ（以降、2DEG
FETと記載する）に関する。
（従来の技術） 2DEGFETはヘテロ接合界面に蓄積した２次元電子ガス
を利用した電界効果型トランジスタであり、優れた高速
性と低雑音性とを有しており、超低雑音高周波用増幅素
子として実用化されている。また、2DEGFETを用いて集
積回路等の研究開発が盛んに行なわれている。
を利用した電界効果型トランジスタであり、優れた高速
性と低雑音性とを有しており、超低雑音高周波用増幅素
子として実用化されている。また、2DEGFETを用いて集
積回路等の研究開発が盛んに行なわれている。
2DEGFETはアンドープの高純度GaAs層（電子走行層）
上に、ドナー不純物がドープされたAlGaAs層（電子供給
層）がエピタキシャル成長された構造とされているのが
代表的である。このような構成では、AlGaAS層中のドナ
ーから供給された自由電子は、該AlGaAsの電子親和力よ
りも大きい電子親和力を有するアンドープのGaAs層に移
動する。そのため、AlGaAs層とGaAs層とによって形成さ
れるヘテロ接合面のGaAs層側に２次元電子の蓄積層が形
成される。この２次元電子蓄積層はアンドープ層内に形
成されているので、その中を走行する電子はドナー不純
物により散乱を受けることがなく、高い移動度を有して
いる。
上に、ドナー不純物がドープされたAlGaAs層（電子供給
層）がエピタキシャル成長された構造とされているのが
代表的である。このような構成では、AlGaAS層中のドナ
ーから供給された自由電子は、該AlGaAsの電子親和力よ
りも大きい電子親和力を有するアンドープのGaAs層に移
動する。そのため、AlGaAs層とGaAs層とによって形成さ
れるヘテロ接合面のGaAs層側に２次元電子の蓄積層が形
成される。この２次元電子蓄積層はアンドープ層内に形
成されているので、その中を走行する電子はドナー不純
物により散乱を受けることがなく、高い移動度を有して
いる。
2DEGFETは、上述の２次元電子蓄積層をFETのチャネル
として用いるものである。通常は、AlGaAs電子供給層の
上にショットキー接合されたゲート電極に印加される電
圧により、ゲート電極下方の２次元電子の蓄積状態を変
調し、ソース電極とドレイン電極との間に流れる電流が
制御される。ここで、ソース・ドレイン間に電界がかか
ると、走行する２次元電子が深さ方向に広がり、バッフ
ァ層へ電子の流出が起こってしまう。そこで、該電子走
行層の下に該電子走行層を形成しているGaAsよりも電子
親和力が小さいAlGaAsより成るヘテロバッファ層を挿入
することによりバッファ層への電子の流出を防いでい
る。
として用いるものである。通常は、AlGaAs電子供給層の
上にショットキー接合されたゲート電極に印加される電
圧により、ゲート電極下方の２次元電子の蓄積状態を変
調し、ソース電極とドレイン電極との間に流れる電流が
制御される。ここで、ソース・ドレイン間に電界がかか
ると、走行する２次元電子が深さ方向に広がり、バッフ
ァ層へ電子の流出が起こってしまう。そこで、該電子走
行層の下に該電子走行層を形成しているGaAsよりも電子
親和力が小さいAlGaAsより成るヘテロバッファ層を挿入
することによりバッファ層への電子の流出を防いでい
る。
第３図はAlGaAs/GaAsヘテロ接合を用いた従来の2DEGF
ETの模式的構造図である。図において、半絶縁性のGaAs
基板31上に、アンドープGaAsバッファ層32、アンドープ
AlGaAsヘテロバッファ層33、アンドープGaAs電子走行層
34、トナー不純物ドープAlGaAs電子供給層35、ドナー不
純物ドープGaAsコンタクト抵抗低減用キャップ層36が、
エピタキシャル成長法により、順次積層されている。そ
して、該電子供給層35の中央部表面上にゲート電極37が
形成され、該キャップ層36上にソース及びドレイン電極
38,39がそれぞれ設けられている。
ETの模式的構造図である。図において、半絶縁性のGaAs
基板31上に、アンドープGaAsバッファ層32、アンドープ
AlGaAsヘテロバッファ層33、アンドープGaAs電子走行層
34、トナー不純物ドープAlGaAs電子供給層35、ドナー不
純物ドープGaAsコンタクト抵抗低減用キャップ層36が、
エピタキシャル成長法により、順次積層されている。そ
して、該電子供給層35の中央部表面上にゲート電極37が
形成され、該キャップ層36上にソース及びドレイン電極
38,39がそれぞれ設けられている。
（発明が解決しようとする課題） 第４図は、第３図に示す2DEGFET構造図におけるエネ
ルギーバンド図である。図中領域41はドナー不純物ドー
プAlGaAS電子供給層35に、領域42はアンドープGaAs電子
走行層34に、領域43はアンドープAlGaAsヘテロバッファ
層33に、領域44はアンドープGaAsバッファ層32に各々対
応している。ここで、領域42と領域43との界面すなわち
アンドープGaAs電子走行層34とアンドープAlGaAsヘテロ
バッファ層33とのヘテロ接合界面において電子親和力及
び電子親和力とエネルギーギャップの和においてエネル
ギー差が存在する。このようなヘテロバッファ層による
エネルギー障壁のために、２次元電子がバッファ層に流
入することを防いでいるが、同時に、電子親和力とエネ
ルギーギャップの和が電子走行層よりもヘテロバッファ
層の方が大きくなり正孔に対するエネルギー障壁がで
き、正孔もチャネル層に蓄積される。これは、高ドレイ
ン電圧領域において問題となるkinkといわれる電流異常
の原因の１つとなっている（エィチ・アイ・フジシロ
等、ジャパニーズ・ジャーナル・オブ・アプライド・フ
ィジックス、第27巻、第19号、エル1742頁、1988年参
照;H.I.Fujishiro et al.,Jpn.J.Appl.Phys.,vol.27,N
o.9,1988,p.L1742）。
ルギーバンド図である。図中領域41はドナー不純物ドー
プAlGaAS電子供給層35に、領域42はアンドープGaAs電子
走行層34に、領域43はアンドープAlGaAsヘテロバッファ
層33に、領域44はアンドープGaAsバッファ層32に各々対
応している。ここで、領域42と領域43との界面すなわち
アンドープGaAs電子走行層34とアンドープAlGaAsヘテロ
バッファ層33とのヘテロ接合界面において電子親和力及
び電子親和力とエネルギーギャップの和においてエネル
ギー差が存在する。このようなヘテロバッファ層による
エネルギー障壁のために、２次元電子がバッファ層に流
入することを防いでいるが、同時に、電子親和力とエネ
ルギーギャップの和が電子走行層よりもヘテロバッファ
層の方が大きくなり正孔に対するエネルギー障壁がで
き、正孔もチャネル層に蓄積される。これは、高ドレイ
ン電圧領域において問題となるkinkといわれる電流異常
の原因の１つとなっている（エィチ・アイ・フジシロ
等、ジャパニーズ・ジャーナル・オブ・アプライド・フ
ィジックス、第27巻、第19号、エル1742頁、1988年参
照;H.I.Fujishiro et al.,Jpn.J.Appl.Phys.,vol.27,N
o.9,1988,p.L1742）。
本発明は、上記問題点を解決した2DEGFETを提供する
ことを目的とする。
ことを目的とする。
（課題を解決するための手段） 本発明における２次元電子ガス電界効果トランジスタ
は、上記目的を達成するために、GaAs半導体基板と、該
半導体基板上に形成されたヘテロバッファ層と、該ヘテ
ロバッファ層に隣接する真性半導体からなる電子走行層
と、該電子走行層を構成する真性半導体が有する電子親
和力より小さい電子親和力を有し不純物がドープされた
半導体から成る該電子走行層上に積層された電子供給層
とを備えており、且つ該ヘテロバッファ層は、隣接する
該電子走行層の有する電子親和力より小さい電子親和力
をもつが、該電子走行層が有する電子親和力とエネルギ
ーギャップの和と該ヘテロバッファ層が有する電子親和
力とエネルギーギャップの和とのエネルギー差が電子の
持つ熱エネルギーと比べて小さい半導体または超格子か
ら構成されることを特徴とする。
は、上記目的を達成するために、GaAs半導体基板と、該
半導体基板上に形成されたヘテロバッファ層と、該ヘテ
ロバッファ層に隣接する真性半導体からなる電子走行層
と、該電子走行層を構成する真性半導体が有する電子親
和力より小さい電子親和力を有し不純物がドープされた
半導体から成る該電子走行層上に積層された電子供給層
とを備えており、且つ該ヘテロバッファ層は、隣接する
該電子走行層の有する電子親和力より小さい電子親和力
をもつが、該電子走行層が有する電子親和力とエネルギ
ーギャップの和と該ヘテロバッファ層が有する電子親和
力とエネルギーギャップの和とのエネルギー差が電子の
持つ熱エネルギーと比べて小さい半導体または超格子か
ら構成されることを特徴とする。
（作用） 本発明の作用をGaAs系の電界効果トランジスタを用い
て説明する。FETの電子走行層に隣接するヘテロバッフ
ァ層としてAlxGa1-xAsySb1-Yを用い、その組成比を適当
な値に選ぶことにより、隣接する電子走行層の電子親和
力に比べ小さい電子親和力を持ち２次元電子がバッファ
層に広がることを防ぎ、一方、電子親和力とエネルギー
ギャップの和においては電子走行層とヘテロバッファ層
とのエネルギー差を電子の持つ熱エネルギーに比べて小
さくすることができるため正孔が電子走行層に蓄積する
ことを防ぐことができる。このヘテロバッファ層として
用いるAlGaAsSbはGaAsと格子不整合であるが、これは臨
界膜厚以下で格子定数の異なるものを歪の形でヘテロ接
合させること、または、混晶を使わずに（AlAs）と（Ga
Sb）との歪超格子構造をとることによって実現される。
て説明する。FETの電子走行層に隣接するヘテロバッフ
ァ層としてAlxGa1-xAsySb1-Yを用い、その組成比を適当
な値に選ぶことにより、隣接する電子走行層の電子親和
力に比べ小さい電子親和力を持ち２次元電子がバッファ
層に広がることを防ぎ、一方、電子親和力とエネルギー
ギャップの和においては電子走行層とヘテロバッファ層
とのエネルギー差を電子の持つ熱エネルギーに比べて小
さくすることができるため正孔が電子走行層に蓄積する
ことを防ぐことができる。このヘテロバッファ層として
用いるAlGaAsSbはGaAsと格子不整合であるが、これは臨
界膜厚以下で格子定数の異なるものを歪の形でヘテロ接
合させること、または、混晶を使わずに（AlAs）と（Ga
Sb）との歪超格子構造をとることによって実現される。
（実施例） 以下本発明の実施例を図面を用いて説明する。ここで
は１例としてAlGaAs/GaAs系の2DEGFETについての実施例
を説明するが、この材料に限るものではなく、電子走行
層を形成する材料のエネルギーギャップを知ることによ
り、電子走行層とヘテロバッファ層において、電子親和
力にのみエネルギー差を持ち、電子親和力とエネルギー
ギャップの和とのエネルギー差は電子の持つ熱エネルギ
ー差と比べて小さくなるように、ヘテロバッファ層とす
るバルク半導体または超格子を選択することができるも
のである。
は１例としてAlGaAs/GaAs系の2DEGFETについての実施例
を説明するが、この材料に限るものではなく、電子走行
層を形成する材料のエネルギーギャップを知ることによ
り、電子走行層とヘテロバッファ層において、電子親和
力にのみエネルギー差を持ち、電子親和力とエネルギー
ギャップの和とのエネルギー差は電子の持つ熱エネルギ
ー差と比べて小さくなるように、ヘテロバッファ層とす
るバルク半導体または超格子を選択することができるも
のである。
第１図に本発明の実施例の素子断面図を表わし、第２
図にそのエネルギーバンド図を表わしている。
図にそのエネルギーバンド図を表わしている。
第１図に示すように、半絶縁性GaAs基板11上に厚さ10
000ÅのアンドープGaAsバッファ層12、厚さ1000Åのア
ンドープAl0.8Ga0.2As0.8Sb0.2ヘテロバッファ層13、厚
さ2000ÅのアンドープGaAs電子走行層14、厚さ200Åのn
+−Al0.3Ga0.7As電子供給層15、厚さ500Åのn+−GaAsコ
ンタクト層16を順次エピタキシャル成長する。
000ÅのアンドープGaAsバッファ層12、厚さ1000Åのア
ンドープAl0.8Ga0.2As0.8Sb0.2ヘテロバッファ層13、厚
さ2000ÅのアンドープGaAs電子走行層14、厚さ200Åのn
+−Al0.3Ga0.7As電子供給層15、厚さ500Åのn+−GaAsコ
ンタクト層16を順次エピタキシャル成長する。
ここで、n+−GaAs層16はオーミック・コンタクトを良
好になすための層である。
好になすための層である。
次に、成長基板表面にオーミック・コンタクト用金属
からなるソース及びドレイン電極17,18がリフトオフ法
等により形成され、加熱などを施す合金法により、２次
元電子ガスが形成されるアンドープGaAs層14に接触され
ている。
からなるソース及びドレイン電極17,18がリフトオフ法
等により形成され、加熱などを施す合金法により、２次
元電子ガスが形成されるアンドープGaAs層14に接触され
ている。
次に、ソース及びドレイン電極17及び18の間のn+−Ga
As層16が部分的にエッチング除去され、その部分にショ
ットキ接合用金属からなるゲート電極19が形成されてい
る。
As層16が部分的にエッチング除去され、その部分にショ
ットキ接合用金属からなるゲート電極19が形成されてい
る。
ヘテロバッファ層13は、例えば電子走行層をGaAsとし
たときアンドープのAl0.8Ga0.2As0.8Sb0.2の混晶を用い
ることにより、第２図のようなエネルギーバンド図が得
られる。ここで、図中領域21はn+−Al0.3Ga0.7As電子供
給層15に、領域22はアンドープGaAs電子走行層14に、領
域23はアンドープAl0.8Ga0.2As0.8Sb0.2ヘテロバッファ
層13に、領域24はアンドープGaAsバッファ層12に対応し
ている。第２図からわかるように、ヘテロバッファ層に
上記のような組成比を選ぶことによって、領域22と領域
23との界面すなわちGaAs層14とAl0.8Ga0.2As0.8Sb0.2層
13とのヘテロ接合界面での電子親和力の差は約0.4eVあ
るにもかかわらず、電子親和力とエネルギーギャップの
和にはエネルギー差がなくなり、正孔が電子走行層に蓄
積することを防ぐことができる。尚AlGaAsSbの組成はこ
れに限らず、電子走行等の組成に応じて、正孔が電子走
行層に蓄積しないように選べばよい。又、各層の厚さの
寸法に関しても、これに限るものではなく、デバイス仕
様により適宜変更されるものである。
たときアンドープのAl0.8Ga0.2As0.8Sb0.2の混晶を用い
ることにより、第２図のようなエネルギーバンド図が得
られる。ここで、図中領域21はn+−Al0.3Ga0.7As電子供
給層15に、領域22はアンドープGaAs電子走行層14に、領
域23はアンドープAl0.8Ga0.2As0.8Sb0.2ヘテロバッファ
層13に、領域24はアンドープGaAsバッファ層12に対応し
ている。第２図からわかるように、ヘテロバッファ層に
上記のような組成比を選ぶことによって、領域22と領域
23との界面すなわちGaAs層14とAl0.8Ga0.2As0.8Sb0.2層
13とのヘテロ接合界面での電子親和力の差は約0.4eVあ
るにもかかわらず、電子親和力とエネルギーギャップの
和にはエネルギー差がなくなり、正孔が電子走行層に蓄
積することを防ぐことができる。尚AlGaAsSbの組成はこ
れに限らず、電子走行等の組成に応じて、正孔が電子走
行層に蓄積しないように選べばよい。又、各層の厚さの
寸法に関しても、これに限るものではなく、デバイス仕
様により適宜変更されるものである。
第２の実施例としてヘテロバッファ層13をAlAs4原子
層、GaAs1原子層のくり返し構造即ち（AlAs）４（GaS
b）１の超格子構造とした。それ以外は第１の実施例と
同じように2DEGFETを作製した。超格子構造で作製して
も、電子走行層とヘテロバッファ層とのヘテロ接合界面
での電子親和力および電子親和力とエネルギーギャップ
の和におけるエネルギー差は第１の実施例で示したもの
と実効的に変わらず、同じ効果が得られる。超格子にす
ることにより、バルク半導体に比べ、歪による影響をよ
り一層小さくできる利点がある。また超格子層の原子層
数は一例であってこれに限らない。
層、GaAs1原子層のくり返し構造即ち（AlAs）４（GaS
b）１の超格子構造とした。それ以外は第１の実施例と
同じように2DEGFETを作製した。超格子構造で作製して
も、電子走行層とヘテロバッファ層とのヘテロ接合界面
での電子親和力および電子親和力とエネルギーギャップ
の和におけるエネルギー差は第１の実施例で示したもの
と実効的に変わらず、同じ効果が得られる。超格子にす
ることにより、バルク半導体に比べ、歪による影響をよ
り一層小さくできる利点がある。また超格子層の原子層
数は一例であってこれに限らない。
（発明の効果） 以上説明したように、本発明によれば、従来の2DEGFE
Tの高ドメイン電圧領域において問題になっていた電流
異常現象（kink）を回避することができる。また、製造
方法も従来のヘテロバッファ層の材料に、歪をもった半
導体の薄膜または、歪超格子構造を用いる以外は従来通
りであるため比較的容易であり、且つ電子走行層のエネ
ルギーギャップによりヘテロバッファ層を自由に選択す
ることができ、広い分野にわたる応用が可能である。
Tの高ドメイン電圧領域において問題になっていた電流
異常現象（kink）を回避することができる。また、製造
方法も従来のヘテロバッファ層の材料に、歪をもった半
導体の薄膜または、歪超格子構造を用いる以外は従来通
りであるため比較的容易であり、且つ電子走行層のエネ
ルギーギャップによりヘテロバッファ層を自由に選択す
ることができ、広い分野にわたる応用が可能である。
第１図は本発明の2DEGFETの実施例を示す素子構造の断
面図、第２図は本発明の2DEGFETの実施例のエネルギー
バンド図、第３図は従来の2DEGFETの素子構造の断面
図、第４図は従来の2DEGFETのエネルギーバンド図であ
る。 図において、11……GaAs基板、12……アンドープGaAs、
13……アンドープAl0.8Ga0.2As0.8Sb0.2、14……アンド
ープGaAs、15……ドナー不純物ドープAl0.3Ga0.7As、16
……ドナー不純物ドープGaAs、17……ソース電極、18…
…ドレイン電極、19……ゲート電極、21……ドナー不純
物ドープAl0.3Ga0.7As層、22……アンドープGaAs層、23
……アンドープAl0.8Ga0.2As0.8Sb0.2層、24……アンド
ープGaAs層、31……GaAs基板、32……アンドープGaAs、
33……アンドープAl0.3Ga0.7As、34……アンドープGaA
s、35……ドナー不純物ドープAl0.3Ga0.7As、36……ド
ナー不純物ドープGaAs、37……ゲート電極、38……ソー
ス電極、39……ドレイン電極、41……ドナー不純物ドー
プAl0.3Ga0.7As層、42……アンドープGaAs層、43……ア
ンドープAl0.3Ga0.7As層、44……アンドープGaAs層であ
る。
面図、第２図は本発明の2DEGFETの実施例のエネルギー
バンド図、第３図は従来の2DEGFETの素子構造の断面
図、第４図は従来の2DEGFETのエネルギーバンド図であ
る。 図において、11……GaAs基板、12……アンドープGaAs、
13……アンドープAl0.8Ga0.2As0.8Sb0.2、14……アンド
ープGaAs、15……ドナー不純物ドープAl0.3Ga0.7As、16
……ドナー不純物ドープGaAs、17……ソース電極、18…
…ドレイン電極、19……ゲート電極、21……ドナー不純
物ドープAl0.3Ga0.7As層、22……アンドープGaAs層、23
……アンドープAl0.8Ga0.2As0.8Sb0.2層、24……アンド
ープGaAs層、31……GaAs基板、32……アンドープGaAs、
33……アンドープAl0.3Ga0.7As、34……アンドープGaA
s、35……ドナー不純物ドープAl0.3Ga0.7As、36……ド
ナー不純物ドープGaAs、37……ゲート電極、38……ソー
ス電極、39……ドレイン電極、41……ドナー不純物ドー
プAl0.3Ga0.7As層、42……アンドープGaAs層、43……ア
ンドープAl0.3Ga0.7As層、44……アンドープGaAs層であ
る。
Claims (1)
- 【請求項１】GaAs半導体基板と、該半導体基板上に形成
されたヘテロバッファ層と、該ヘテロバッファ層に隣接
する真性半導体からなる電子走行層と、該電子走行層を
構成する真性半導体が有する電子親和力より小さい電子
親和力を有し不純物がドープされた半導体から成る該電
子走行層上に積層された電子供給層とを、備えた２次元
電子ガス電界効果トランジスタにおいて、該ヘテロバッ
ファ層は、隣接する該電子走行層の有する電子親和力よ
り小さい電子親和力を持つが、該電子走行層が有する電
子親和力とエネルギーギャップの和と該ヘテロバッファ
層が有する電子親和力とエネルギーギャップの和とのエ
ネルギー差が電子の持つ熱エネルギーと比べて小さい半
導体であり、前記ヘテロバッファ層が、超格子構造で構
成されることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647890A JP3156252B2 (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30647890A JP3156252B2 (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177841A JPH04177841A (ja) | 1992-06-25 |
| JP3156252B2 true JP3156252B2 (ja) | 2001-04-16 |
Family
ID=17957501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30647890A Expired - Fee Related JP3156252B2 (ja) | 1990-11-13 | 1990-11-13 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156252B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2715868B2 (ja) * | 1993-12-16 | 1998-02-18 | 日本電気株式会社 | 電界効果トランジスタ |
-
1990
- 1990-11-13 JP JP30647890A patent/JP3156252B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177841A (ja) | 1992-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0051271B1 (en) | Heterojunction semiconductor device | |
| US5604356A (en) | Superlattice ohmic contact on a compound semiconductor layer | |
| EP0482726B1 (en) | Heterojunction field-effect transistor | |
| JP2914049B2 (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| US5907164A (en) | InAlAs/InGaAs heterojunction field effect type semiconductor device | |
| JPH05211178A (ja) | 調節されたエネルギ帯を有する薄膜形電界効果トランジスタ | |
| US8441037B2 (en) | Semiconductor device having a thin film stacked structure | |
| US6469315B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5840596A (en) | Method of manufacturing complementary modulation-doped field effect transistors | |
| JP2661556B2 (ja) | 電界効果型半導体装置 | |
| JP3156252B2 (ja) | 電界効果トランジスタ | |
| JP3707766B2 (ja) | 電界効果型半導体装置 | |
| JP3094500B2 (ja) | 電界効果トランジスタ | |
| JPH09237889A (ja) | 半導体結晶積層体及びそれを用いた半導体装置 | |
| JP2715868B2 (ja) | 電界効果トランジスタ | |
| JP3054216B2 (ja) | 半導体装置 | |
| JPH0620142B2 (ja) | 半導体装置 | |
| JP2567730B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP2730511B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| EP0569259A2 (en) | Multiquantum barrier field effect transistor | |
| JPH035059B2 (ja) | ||
| JP2728765B2 (ja) | 化合物半導体電界効果トランジスタ | |
| JPH06151469A (ja) | 化合物半導体装置 | |
| JPH0714056B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |