JP2567730B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合電界効果トランジスタに関し、
特にそのエピタキシャル層構造に関するものである。
特にそのエピタキシャル層構造に関するものである。
衛星放送受信システムの普及が目覚ましい近年にあっ
て、そのシステムの重要部分をなすGaAs系FET（field−
effect−transistor）の性能向上についていろいろな研
究がなされている。ゲート短縮による高性能化は勿論の
こと、最近では２次元電子ガス（2DEG:two−dimensiona
l−electron−gas）が形成されるヘテロ接合電界効果ト
ランジスタのHEMT（high−electron−mobility−transi
stor）等を用いて性能向上が図られている。
て、そのシステムの重要部分をなすGaAs系FET（field−
effect−transistor）の性能向上についていろいろな研
究がなされている。ゲート短縮による高性能化は勿論の
こと、最近では２次元電子ガス（2DEG:two−dimensiona
l−electron−gas）が形成されるヘテロ接合電界効果ト
ランジスタのHEMT（high−electron−mobility−transi
stor）等を用いて性能向上が図られている。
このようなヘテロ接合電界効果トランジスタとして
は、例えばAlGaAs/GaAs系ヘテロ接合電界効果トランジ
スタ,GaAs/InGaAsヘテロ接合等を採用したスードモルフ
ィック（pseudo−morphic）電界効果トランジスタ等が
知られている。
は、例えばAlGaAs/GaAs系ヘテロ接合電界効果トランジ
スタ,GaAs/InGaAsヘテロ接合等を採用したスードモルフ
ィック（pseudo−morphic）電界効果トランジスタ等が
知られている。
第７図は、AlGaAs/GaAs系ヘテロ接合電界効果トラン
ジスタ素子の断面図であり、図中10は半絶縁性のGaAs基
板である。基板10上には、アンドープチャネル層となる
GaAs層７、スペーサ層となるアンドープAlGaAs層６、電
子供給層となるSiドープｎ−AlGaAs層５、キャップ層と
なるSiドープｎ−GaAs層４がこの順に積層形成されてい
る。このｎ−GaAs層（キャップ層）４上には、ソース1,
ドレイン３のオーミック電極と、ゲート２のショットキ
電極が形成されている。ｎ−GaAs（キャップ層）４は、
ソース1,ドレイン３のオーミック電極におけるコンタク
ト抵抗を下げるために設けられており、AlGaAs層（スペ
ーサ層）６は、ヘテロ界面における電子をｎ−AlGaAs層
（電子供給層）５の不純物から離すために設けられてい
る。なお、第８図は第７図に示したトランジスタ素子の
エネルギバンドを示す。
ジスタ素子の断面図であり、図中10は半絶縁性のGaAs基
板である。基板10上には、アンドープチャネル層となる
GaAs層７、スペーサ層となるアンドープAlGaAs層６、電
子供給層となるSiドープｎ−AlGaAs層５、キャップ層と
なるSiドープｎ−GaAs層４がこの順に積層形成されてい
る。このｎ−GaAs層（キャップ層）４上には、ソース1,
ドレイン３のオーミック電極と、ゲート２のショットキ
電極が形成されている。ｎ−GaAs（キャップ層）４は、
ソース1,ドレイン３のオーミック電極におけるコンタク
ト抵抗を下げるために設けられており、AlGaAs層（スペ
ーサ層）６は、ヘテロ界面における電子をｎ−AlGaAs層
（電子供給層）５の不純物から離すために設けられてい
る。なお、第８図は第７図に示したトランジスタ素子の
エネルギバンドを示す。
次に動作について説明する。ｎ−AlGaAs層（電子供給
層）５に比べてGaAs層（チャネル層）７の方が電子親和
力が大きいので、ｎ−AlGaAs層５中の電子はGaAs層７側
へ引き寄せられ、ヘテロ界面のGaAs層７側にたまる。こ
の電子は、ヘテロ界面に沿った方向にのみ自由度を持っ
ているので、２次元電子ガスと呼ばれる。２次元電子ガ
スは、イオン化不純物による散乱が小さいので、高い移
動度を持ち、ソース1,ドレイン３間に電圧を印加する
と、この２次元電子ガスをキャリアとして電流が流れ
る。そして、ゲート２にバイアスを加えることによって
この電流の流れを制御して、素子動作を行う。
層）５に比べてGaAs層（チャネル層）７の方が電子親和
力が大きいので、ｎ−AlGaAs層５中の電子はGaAs層７側
へ引き寄せられ、ヘテロ界面のGaAs層７側にたまる。こ
の電子は、ヘテロ界面に沿った方向にのみ自由度を持っ
ているので、２次元電子ガスと呼ばれる。２次元電子ガ
スは、イオン化不純物による散乱が小さいので、高い移
動度を持ち、ソース1,ドレイン３間に電圧を印加する
と、この２次元電子ガスをキャリアとして電流が流れ
る。そして、ゲート２にバイアスを加えることによって
この電流の流れを制御して、素子動作を行う。
ところで、チャネル層の中央部近傍における部分の禁
止帯幅を狭くしたウェハ構造を採用することにより、ト
ランジスタ素子の高性能化を図ることが知られている。
第９図は、GaAs/InGaAsヘテロ接合スードモルフィック
電界効果トランジスタにこのウェハ構造を適用した従来
のトランジスタ素子の断面図である。図において、第７
図と同番号を付した部分は同一部分を示している。基板
10上に、バッファ層となるアンドープGaAs層12、チャネ
ル層となるInxGa1-xAs層14、チャネル層内に設けられた
禁止帯幅が狭いInyGa1-yAs層（ｙ＞ｘ）15、チャネル層
となるInxGa1-xAs層13、AlGaAs層（スペーサ層）６、ｎ
−AlGaAs層（電子供給層）５、ｎ−GaAs層（キャップ
層）４がこの順に積層形成されている。このようなウェ
ハ構造とすることにより、２次元電子ガスの濃度を高
め、しかも電子の移動度を大きくできて、素子の高性能
化を図ることができる。
止帯幅を狭くしたウェハ構造を採用することにより、ト
ランジスタ素子の高性能化を図ることが知られている。
第９図は、GaAs/InGaAsヘテロ接合スードモルフィック
電界効果トランジスタにこのウェハ構造を適用した従来
のトランジスタ素子の断面図である。図において、第７
図と同番号を付した部分は同一部分を示している。基板
10上に、バッファ層となるアンドープGaAs層12、チャネ
ル層となるInxGa1-xAs層14、チャネル層内に設けられた
禁止帯幅が狭いInyGa1-yAs層（ｙ＞ｘ）15、チャネル層
となるInxGa1-xAs層13、AlGaAs層（スペーサ層）６、ｎ
−AlGaAs層（電子供給層）５、ｎ−GaAs層（キャップ
層）４がこの順に積層形成されている。このようなウェ
ハ構造とすることにより、２次元電子ガスの濃度を高
め、しかも電子の移動度を大きくできて、素子の高性能
化を図ることができる。
チャネル層の中央部近傍における部分の禁止帯幅を狭
くして素子の高性能化を図るためには、その部分の禁止
帯幅を大幅に狭くする必要がある。しかしながら、例え
ば第９図に示すようなウェハ構造であれば、チャネル層
はInGaAs層であるが、禁止帯幅を大幅に狭くした部分
（InyGa1-yAs層15）は、チャネル層の他の部分（InxGa
1-xAs層13,14）とは格子定数が大幅に異なり、AlGaAs,G
aAsとの格子不整合が更に大きくなって、転位等が発生
して、逆に２次元電子ガスの濃度を減少，電子移動度の
低下を招くこととなり、素子の高性能化を達成できない
という問題がある。このような問題は、スードモルフィ
ックヘテロ接合電界効果トランジスタに関して一般的な
ものである。また、AlGaAs/GaAs,InAlAs/InGaAs等のヘ
テロ接合を採用した電界効果トランジスタにおいて、ヘ
テロ界面近傍のチャネル層側に禁止帯幅が狭い部分を設
ける場合にあっても、この問題は発生する。
くして素子の高性能化を図るためには、その部分の禁止
帯幅を大幅に狭くする必要がある。しかしながら、例え
ば第９図に示すようなウェハ構造であれば、チャネル層
はInGaAs層であるが、禁止帯幅を大幅に狭くした部分
（InyGa1-yAs層15）は、チャネル層の他の部分（InxGa
1-xAs層13,14）とは格子定数が大幅に異なり、AlGaAs,G
aAsとの格子不整合が更に大きくなって、転位等が発生
して、逆に２次元電子ガスの濃度を減少，電子移動度の
低下を招くこととなり、素子の高性能化を達成できない
という問題がある。このような問題は、スードモルフィ
ックヘテロ接合電界効果トランジスタに関して一般的な
ものである。また、AlGaAs/GaAs,InAlAs/InGaAs等のヘ
テロ接合を採用した電界効果トランジスタにおいて、ヘ
テロ界面近傍のチャネル層側に禁止帯幅が狭い部分を設
ける場合にあっても、この問題は発生する。
また、従来のヘテロ接合電界効果トランジスタは、ヘ
テロ界面に生じるポテンシャル障壁によるキャリアの閉
じ込め効果が不十分であり、第８図に示すように、GaAs
層（チャネル層７）にたまった電子がｎ−AlGaAs層（電
子供給層）５側に100Å程度しみ出しており、不純物に
よる散乱を完全には避けることができない。そこで、不
純物散乱を避けるためにAlGaAs層（スペーサ層）６を厚
くすると、キャリアの濃度が減少して素子特性は低下す
る。また、ゲート２にバイアス電圧を印加して電子濃度
を減らした場合、電子がヘテロ界面側へ引き寄せられて
低電流動作時の相互コンダクタンス（gm）の低下が生じ
る。文献（Y.Ando et al.:IEEE trans.on Electron Dev
ices ED−35（1988）2295）によると、通常のヘテロ接
合電界効果トランジスタの場合、電子は室温において基
底状態のみではなく、第１〜第５励起状態まで分布す
る。例えば、文献（F.Stern:Phys.Rev.B 15 July（198
4））によると、電子の基底状態と第１励起状態との間
のエネルギ差は40meV以上にならないので、室温におい
ても数十％ものキャリアが第１励起状態以上に分布す
る。このためバンド間散乱が大きくなってキャリアの移
動度の低下が生じ、素子特性が悪化する。
テロ界面に生じるポテンシャル障壁によるキャリアの閉
じ込め効果が不十分であり、第８図に示すように、GaAs
層（チャネル層７）にたまった電子がｎ−AlGaAs層（電
子供給層）５側に100Å程度しみ出しており、不純物に
よる散乱を完全には避けることができない。そこで、不
純物散乱を避けるためにAlGaAs層（スペーサ層）６を厚
くすると、キャリアの濃度が減少して素子特性は低下す
る。また、ゲート２にバイアス電圧を印加して電子濃度
を減らした場合、電子がヘテロ界面側へ引き寄せられて
低電流動作時の相互コンダクタンス（gm）の低下が生じ
る。文献（Y.Ando et al.:IEEE trans.on Electron Dev
ices ED−35（1988）2295）によると、通常のヘテロ接
合電界効果トランジスタの場合、電子は室温において基
底状態のみではなく、第１〜第５励起状態まで分布す
る。例えば、文献（F.Stern:Phys.Rev.B 15 July（198
4））によると、電子の基底状態と第１励起状態との間
のエネルギ差は40meV以上にならないので、室温におい
ても数十％ものキャリアが第１励起状態以上に分布す
る。このためバンド間散乱が大きくなってキャリアの移
動度の低下が生じ、素子特性が悪化する。
本発明はかかる事情に鑑みてなされたものであり、キ
ャリアの移動度を大きくでき、素子特性の性能の大幅な
向上を図ることができるヘテロ接合電界効果トランジス
タを提供することを目的とする。
ャリアの移動度を大きくでき、素子特性の性能の大幅な
向上を図ることができるヘテロ接合電界効果トランジス
タを提供することを目的とする。
本発明は、チャネル層を有するヘテロ接合電界効果ト
ランジスタにおいて、前記チャネル層より禁止帯幅が狭
い半導体層を、キャリアの存在確率が基底状態では高く
第１励起状態では低いような前記チャネル層内の位置に
設けてあることを特徴とする。
ランジスタにおいて、前記チャネル層より禁止帯幅が狭
い半導体層を、キャリアの存在確率が基底状態では高く
第１励起状態では低いような前記チャネル層内の位置に
設けてあることを特徴とする。
本願の発明にあっては、チャネル層より禁止帯幅が狭
い半導体層、例えばInAs層をチャネル層内の所望位置に
挿入する。禁止帯幅が狭いこの半導体層の存在により、
深いポテンシャル井戸が局所的に形成されるので、基底
状態のキャリアはこの狭い半導体層の近傍に強く束縛さ
れて閉じ込め効果が大きくなり、ポテンシャルエネルギ
は数十meV小さくなる。一方、キャリアの第１励起状態
は禁止帯幅が狭いこの半導体層の影響を殆ど受けないの
で、第１励起状態のポテンシャルエネルギの変化は小さ
い。従って、基底状態と第１励起状態とのエネルギ差は
数十meV程度大きくなり、ヘテロ界面から離れた禁止帯
幅が狭いこの半導体層近傍において基底状態にのみキャ
リアが分布する。この結果バンド間散乱が小さくなり、
キャリアの移動度は大きい。また、基底状態のポテンシ
ャルエネルギは下がるので、キャリア濃度は増加する。
い半導体層、例えばInAs層をチャネル層内の所望位置に
挿入する。禁止帯幅が狭いこの半導体層の存在により、
深いポテンシャル井戸が局所的に形成されるので、基底
状態のキャリアはこの狭い半導体層の近傍に強く束縛さ
れて閉じ込め効果が大きくなり、ポテンシャルエネルギ
は数十meV小さくなる。一方、キャリアの第１励起状態
は禁止帯幅が狭いこの半導体層の影響を殆ど受けないの
で、第１励起状態のポテンシャルエネルギの変化は小さ
い。従って、基底状態と第１励起状態とのエネルギ差は
数十meV程度大きくなり、ヘテロ界面から離れた禁止帯
幅が狭いこの半導体層近傍において基底状態にのみキャ
リアが分布する。この結果バンド間散乱が小さくなり、
キャリアの移動度は大きい。また、基底状態のポテンシ
ャルエネルギは下がるので、キャリア濃度は増加する。
以下、本発明をその実施例を示す図面に基づいて具体
的に説明する。
的に説明する。
具体的には、キャリアの存在確率が基底状態では高く
第１励起状態では低い位置に、禁止帯幅が狭い半導体層
を挿入する本発明について説明する。第１図は、本発明
の一実施例（AlGaAs/GaAs系ヘテロ接合電界効果トラン
ジスタ）の素子の断面図であり、図中10は半絶縁性のGa
As基板である。基板10上には、チャネル層となるアンド
ープGaAs層９、チャネル層内に挿入された禁止帯幅が狭
い半導体層である単分子のアンドープInAs層８、チャネ
ル層となるアンドープGaAs層７、スペーサ層となるアン
ドープAlGaAs層６、電子供給層５となるSiドープｎ−Al
GaAs層５、キャップ層となるSiドープｎ−GaAs層４がこ
の順に積層形成されている。このｎ−GaAs層（キャップ
層）４上には、ソース1,ドレイン３のオーミック電極
と、ゲート２のショットキ電極が形成されている。ｎ−
GaAs層（キャップ層）４は、ソース1,ドレイン３のオー
ミック電極におけるコンタクト抵抗を下げるために設け
られており、AlGaAs層（スペーサ層）６は、ヘテロ界面
における電子をｎ−AlGaAs層（電子供給層）５の不純物
から離すために設けられている。なお、第１図におい
て、ξ０は通常のヘテロ接合電界効果トランジスタの基
底状態の波動関数を示し、ξ１は同じくその第１励起状
態の波動関数を示している。本発明の要旨である禁止帯
幅が狭いInAs層８が、チャネル層内であって電子の基底
状態の存在確率が最大であり第１励起状態の存在確率が
零となる位置近傍（ヘテロ界面から70Åの深さ位置）に
挿入されている。
第１励起状態では低い位置に、禁止帯幅が狭い半導体層
を挿入する本発明について説明する。第１図は、本発明
の一実施例（AlGaAs/GaAs系ヘテロ接合電界効果トラン
ジスタ）の素子の断面図であり、図中10は半絶縁性のGa
As基板である。基板10上には、チャネル層となるアンド
ープGaAs層９、チャネル層内に挿入された禁止帯幅が狭
い半導体層である単分子のアンドープInAs層８、チャネ
ル層となるアンドープGaAs層７、スペーサ層となるアン
ドープAlGaAs層６、電子供給層５となるSiドープｎ−Al
GaAs層５、キャップ層となるSiドープｎ−GaAs層４がこ
の順に積層形成されている。このｎ−GaAs層（キャップ
層）４上には、ソース1,ドレイン３のオーミック電極
と、ゲート２のショットキ電極が形成されている。ｎ−
GaAs層（キャップ層）４は、ソース1,ドレイン３のオー
ミック電極におけるコンタクト抵抗を下げるために設け
られており、AlGaAs層（スペーサ層）６は、ヘテロ界面
における電子をｎ−AlGaAs層（電子供給層）５の不純物
から離すために設けられている。なお、第１図におい
て、ξ０は通常のヘテロ接合電界効果トランジスタの基
底状態の波動関数を示し、ξ１は同じくその第１励起状
態の波動関数を示している。本発明の要旨である禁止帯
幅が狭いInAs層８が、チャネル層内であって電子の基底
状態の存在確率が最大であり第１励起状態の存在確率が
零となる位置近傍（ヘテロ界面から70Åの深さ位置）に
挿入されている。
また、第２図は第１図に示す素子のエネルギバンド図
であり、図中E0,E1は夫々基底状態，第１励起状態のエ
ネルギ固有値を示し、EFはフェルミ準位を示し、ΔEcは
ヘテロ界面における伝導帯のバンド不連続値を示す。な
お固有値は、ヘテロ界面における禁止帯幅が狭い半導体
層（GaAs層７）の伝導帯の底を零として表している。
であり、図中E0,E1は夫々基底状態，第１励起状態のエ
ネルギ固有値を示し、EFはフェルミ準位を示し、ΔEcは
ヘテロ界面における伝導帯のバンド不連続値を示す。な
お固有値は、ヘテロ界面における禁止帯幅が狭い半導体
層（GaAs層７）の伝導帯の底を零として表している。
第１図に示すように、チャネル層内の所望の位置（ヘ
テロ界面から70Åの深さ位置）にInAs層８を挿入する
と、その位置に0.6eVのポテンシャル井戸が形成され、
第２図に示すようなエネルギバンドとなる。ポテンショ
井戸層であるInAs層８は基底状態の電子（ψ０）を強く
引きつけるので、通常のヘテロ接合電界効果トランジス
タ（第８図参照）に比べて、20Å程度電子がヘテロ界面
から離れて分布する。従って、ｎ−AlGaAs層（電子供給
層）５中の不純物による電子の散乱が小さくなり、特に
低温（77K以下）にあっては、通常のものに比べて移動
度が２倍以上に増加する。また、電子の基底状態のポテ
ンシャルエネルギ（E0）は通常のもの（第８図E0）と比
べて数十meV低下するので、基底状態における電子濃度
が数十％増加する。一方、電子の第１励起状態（ψ１）
は、InAsポテンシャルの影響を殆ど受けないので、ポテ
ンシャルエネルギ（E1）は通常のもの（第８図E1）と殆
ど差がない。このため、通常のものと比較して、本発明
の素子ではE0とE1との差が数十meV大きくなり、室温に
おいても電子はほとんど基底状態に分布し、バンド間散
乱は非常に小さい。また、電子の濃度にかかわらず、電
子分布はInAs層８の近傍に限られるので、電子濃度の変
化に対する移動度の変化は小さく、低電子濃度にあって
も高い移動度を得ることができる。
テロ界面から70Åの深さ位置）にInAs層８を挿入する
と、その位置に0.6eVのポテンシャル井戸が形成され、
第２図に示すようなエネルギバンドとなる。ポテンショ
井戸層であるInAs層８は基底状態の電子（ψ０）を強く
引きつけるので、通常のヘテロ接合電界効果トランジス
タ（第８図参照）に比べて、20Å程度電子がヘテロ界面
から離れて分布する。従って、ｎ−AlGaAs層（電子供給
層）５中の不純物による電子の散乱が小さくなり、特に
低温（77K以下）にあっては、通常のものに比べて移動
度が２倍以上に増加する。また、電子の基底状態のポテ
ンシャルエネルギ（E0）は通常のもの（第８図E0）と比
べて数十meV低下するので、基底状態における電子濃度
が数十％増加する。一方、電子の第１励起状態（ψ１）
は、InAsポテンシャルの影響を殆ど受けないので、ポテ
ンシャルエネルギ（E1）は通常のもの（第８図E1）と殆
ど差がない。このため、通常のものと比較して、本発明
の素子ではE0とE1との差が数十meV大きくなり、室温に
おいても電子はほとんど基底状態に分布し、バンド間散
乱は非常に小さい。また、電子の濃度にかかわらず、電
子分布はInAs層８の近傍に限られるので、電子濃度の変
化に対する移動度の変化は小さく、低電子濃度にあって
も高い移動度を得ることができる。
なお、上述の実施例では、InAs層８を単分子層とした
が、必ずしも単分子層である必要はない。InAs層はGaAs
層との格子定数の差が大きいので、GaAs層上に成長可能
なInAs層の臨界膜厚は３分子程度と言われている。従っ
て、この膜厚以下であれば、挿入するInAs層８の膜厚は
任意に設定してよい。
が、必ずしも単分子層である必要はない。InAs層はGaAs
層との格子定数の差が大きいので、GaAs層上に成長可能
なInAs層の臨界膜厚は３分子程度と言われている。従っ
て、この膜厚以下であれば、挿入するInAs層８の膜厚は
任意に設定してよい。
ところで、InAs層８を挿入すると、基底状態の電子は
ヘテロ界面側だけではなく、基板側においても存在確率
が小さくなる。このことは、基板側に設けたポテンシャ
ルの影響を基底状態の電子はほとんど受けないことを意
味する。このようなことを考慮して構成した上述の一実
施例の変形例の構造を第３図に示す。また、第４図は第
３図に示す素子のエネルギバンド図である。この変形例
では、ヘテロ界面から深さ150Åの位置にノンドープAlG
aAs層11を挿入して幅50Åのポテンシャル障壁を設けた
構造をなす。このような構造では、第１励起状態以上の
電子が影響を受け、E0とE1との差（第４図参照）は、第
１図に示す構造の実施例より更に大きくなり、バンド間
散乱の影響は極めて小さい。
ヘテロ界面側だけではなく、基板側においても存在確率
が小さくなる。このことは、基板側に設けたポテンシャ
ルの影響を基底状態の電子はほとんど受けないことを意
味する。このようなことを考慮して構成した上述の一実
施例の変形例の構造を第３図に示す。また、第４図は第
３図に示す素子のエネルギバンド図である。この変形例
では、ヘテロ界面から深さ150Åの位置にノンドープAlG
aAs層11を挿入して幅50Åのポテンシャル障壁を設けた
構造をなす。このような構造では、第１励起状態以上の
電子が影響を受け、E0とE1との差（第４図参照）は、第
１図に示す構造の実施例より更に大きくなり、バンド間
散乱の影響は極めて小さい。
第５図は、本発明の別の実施例（GaAs/InGaAsヘテロ
接合スードモルフィック電界効果トランジスタ）の素子
の断面図であり、図において、第４図と同番号を付した
部分は同一部分を示している。基板10上に、バッファ層
となるアンドープGaAs層12、チャネル層となるアンドー
プ層InGaAs層14、アンドープInAs層（ポテンシャル井戸
層）８、チャネル層となるアンドープInGaAs層13、アン
ドープAlGaAs層（スペーサ層）６、Siドープｎ−AlGaAs
層（電子供給層）５、Siドープｎ−GaAs層（キャップ
層）４がこの順に積層形成されている。また、第６図は
第５図に示す素子のエネルギバンドを示している。この
ような構造のトランジスタ素子においても、前述の実施
例と同様の効果がある。
接合スードモルフィック電界効果トランジスタ）の素子
の断面図であり、図において、第４図と同番号を付した
部分は同一部分を示している。基板10上に、バッファ層
となるアンドープGaAs層12、チャネル層となるアンドー
プ層InGaAs層14、アンドープInAs層（ポテンシャル井戸
層）８、チャネル層となるアンドープInGaAs層13、アン
ドープAlGaAs層（スペーサ層）６、Siドープｎ−AlGaAs
層（電子供給層）５、Siドープｎ−GaAs層（キャップ
層）４がこの順に積層形成されている。また、第６図は
第５図に示す素子のエネルギバンドを示している。この
ような構造のトランジスタ素子においても、前述の実施
例と同様の効果がある。
なお、上述の実施例の他に本発明では、各半導体層を
形成する材料については様々なものが考えられる。この
ような材料の組合せ例を、第１図，第３図，第５図にお
ける構造例夫々について、第１表、第２表、第３表に示
す。
形成する材料については様々なものが考えられる。この
ような材料の組合せ例を、第１図，第３図，第５図にお
ける構造例夫々について、第１表、第２表、第３表に示
す。
〔発明の効果〕 本発明では、禁止帯幅が狭い半導体層を、キャリアの
存在確率が基底状態では大きく第１励起状態では小さく
なるようなチャネル層内の所定位置に挿入しているの
で、基底状態におけるキャリアがヘテロ界面から離れた
位置に存在する確率が高くなり、スペーサ層の膜厚を厚
くしなくても、キャリアのイオン化不純物散乱は小さく
高移動度が得られ、また、キャリア濃度の大小によら
ず、キャリアがこの挿入した半導体層近傍に存在して、
低キャリア濃度になった場合の移動度の低下は小さい、
また、基底状態と第１励起状態とのエネルギ差が大きい
ので、室温においても大部分のキャリアが基底状態に存
在し、バンド間散乱による移動度の低下は少ない、更
に、基底状態のエネルギ固有値が数十meV小さいので、
キャリア濃度が数十％程度増加する等、本発明は優れた
効果を奏する。
存在確率が基底状態では大きく第１励起状態では小さく
なるようなチャネル層内の所定位置に挿入しているの
で、基底状態におけるキャリアがヘテロ界面から離れた
位置に存在する確率が高くなり、スペーサ層の膜厚を厚
くしなくても、キャリアのイオン化不純物散乱は小さく
高移動度が得られ、また、キャリア濃度の大小によら
ず、キャリアがこの挿入した半導体層近傍に存在して、
低キャリア濃度になった場合の移動度の低下は小さい、
また、基底状態と第１励起状態とのエネルギ差が大きい
ので、室温においても大部分のキャリアが基底状態に存
在し、バンド間散乱による移動度の低下は少ない、更
に、基底状態のエネルギ固有値が数十meV小さいので、
キャリア濃度が数十％程度増加する等、本発明は優れた
効果を奏する。
第１図，第３図，第５図は本発明の実施例を示す断面
図、第２図，第４図，第６図は夫々第１図，第３図，第
５図に示す素子のエネルギバンド図、第７図，第９図は
従来の電界効果トランジスタの素子構造を示す断面図、
第８図は第７図に示す素子のエネルギバンド図である。 ４……ｎ−GaAs層（キャップ層）、５……ｎ−AlGaAs層
（電子供給層）、６……アンドープAlGaAs層（スペーサ
層）、7,9……アンドープGaAs層（チャネル層）、８…
…アンドープInAs層（ポテンシャル井戸層）、10……半
絶縁性GaAs基板、11……アンドープAlGaAs層（ポテンシ
ャル障壁層）、12……アンドープGaAs層（バッファ
層）、13,14……アンドープInGaAs層（チャネル層）
図、第２図，第４図，第６図は夫々第１図，第３図，第
５図に示す素子のエネルギバンド図、第７図，第９図は
従来の電界効果トランジスタの素子構造を示す断面図、
第８図は第７図に示す素子のエネルギバンド図である。 ４……ｎ−GaAs層（キャップ層）、５……ｎ−AlGaAs層
（電子供給層）、６……アンドープAlGaAs層（スペーサ
層）、7,9……アンドープGaAs層（チャネル層）、８…
…アンドープInAs層（ポテンシャル井戸層）、10……半
絶縁性GaAs基板、11……アンドープAlGaAs層（ポテンシ
ャル障壁層）、12……アンドープGaAs層（バッファ
層）、13,14……アンドープInGaAs層（チャネル層）
Claims (1)
- 【請求項１】チャネル層を有するヘテロ接合電界効果ト
ランジスタにおいて、 前記チャネル層より禁止帯幅が狭い半導体層を、キャリ
アの存在確率が基底状態では高く第１励起状態では低い
ような前記チャネル層内の位置に設けてあることを特徴
とするヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251330A JP2567730B2 (ja) | 1990-09-19 | 1990-09-19 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251330A JP2567730B2 (ja) | 1990-09-19 | 1990-09-19 | ヘテロ接合電界効果トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9700696A Division JPH08255900A (ja) | 1996-04-18 | 1996-04-18 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129231A JPH04129231A (ja) | 1992-04-30 |
| JP2567730B2 true JP2567730B2 (ja) | 1996-12-25 |
Family
ID=17221215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251330A Expired - Fee Related JP2567730B2 (ja) | 1990-09-19 | 1990-09-19 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567730B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255900A (ja) * | 1996-04-18 | 1996-10-01 | Sanyo Electric Co Ltd | ヘテロ接合電界効果トランジスタ |
| KR20120004409A (ko) * | 2009-04-06 | 2012-01-12 | 스미또모 가가꾸 가부시키가이샤 | 반도체 기판, 반도체 기판의 제조 방법, 반도체 기판의 판정 방법 및 전자 디바이스 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229763A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | 半導体装置 |
| JPH02130933A (ja) * | 1988-11-11 | 1990-05-18 | Nec Corp | 電界効果トランジスタ |
-
1990
- 1990-09-19 JP JP2251330A patent/JP2567730B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04129231A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |