JP2500453B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【０００１】
【産業上の利用分野】本発明は半導体ヘテロ接合を用い
た電界効果トランジスタ（ＦＥＴ）に関わり、その小信
号特性及び大信号特性を向上することを可能とするヘテ
ロ構造に関する。
た電界効果トランジスタ（ＦＥＴ）に関わり、その小信
号特性及び大信号特性を向上することを可能とするヘテ
ロ構造に関する。
【０００２】
【従来の技術】図７は従来技術によるＦＥＴの構造図で
ある。このようなＦＥＴは、例えば、ミジュラ（Ｕ．
Ｋ．Ｍｉｓｈｒａ）らによって米国電気電子学会エレク
トロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．）第９巻、６４７頁、
１９８８年に報告されている。
ある。このようなＦＥＴは、例えば、ミジュラ（Ｕ．
Ｋ．Ｍｉｓｈｒａ）らによって米国電気電子学会エレク
トロン・デバイス・レターズ（ＩＥＥＥ Ｅｌｅｃｔｒ
ｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．）第９巻、６４７頁、
１９８８年に報告されている。
【０００３】図７に於いて、１０は半絶縁性（Ｓ．Ｉ）
ＩｎＰ基板、１はバッファ層を構成するノンドープＩｎ
ＡｌＡｓ層、２はノンドープＩｎＧａＡｓからなるチャ
ネル層、７３はゲート絶縁層であり、ＩｎＡｌＡｓによ
って構成されている。更に、ゲート絶縁層７３はノンド
ープＩｎＡｌＡｓスペーサ層７３ａ、ｎ形ＩｎＡｌＡｓ
電子供給層７３ｂ、ノンドープＩｎＡｌＡｓショットキ
ー層７３ｃの積層構造になっている。ＩｎＧａＡｓ層２
のＩｎＡｌＡｓ層７３との界面近傍には二次元電子ガス
（２ＤＥＧ）が誘起されチャネルを形成している。Ｉｎ
ＡｌＡｓ層７３上にはｎ形ＩｎＧａＡｓからなるキャッ
プ層４が形成され、キャップ層４上にソース電極５ｓ及
びドレイン電極５ｄが蒸着によって形成され２ＤＥＧチ
ャネル層とのオーム性接触をとってある。また、キャッ
プ層４をエッチング除去することによって形成されたリ
セス部にはゲート電極６が蒸着により形成されている。
ＩｎＰ基板、１はバッファ層を構成するノンドープＩｎ
ＡｌＡｓ層、２はノンドープＩｎＧａＡｓからなるチャ
ネル層、７３はゲート絶縁層であり、ＩｎＡｌＡｓによ
って構成されている。更に、ゲート絶縁層７３はノンド
ープＩｎＡｌＡｓスペーサ層７３ａ、ｎ形ＩｎＡｌＡｓ
電子供給層７３ｂ、ノンドープＩｎＡｌＡｓショットキ
ー層７３ｃの積層構造になっている。ＩｎＧａＡｓ層２
のＩｎＡｌＡｓ層７３との界面近傍には二次元電子ガス
（２ＤＥＧ）が誘起されチャネルを形成している。Ｉｎ
ＡｌＡｓ層７３上にはｎ形ＩｎＧａＡｓからなるキャッ
プ層４が形成され、キャップ層４上にソース電極５ｓ及
びドレイン電極５ｄが蒸着によって形成され２ＤＥＧチ
ャネル層とのオーム性接触をとってある。また、キャッ
プ層４をエッチング除去することによって形成されたリ
セス部にはゲート電極６が蒸着により形成されている。
【０００４】
【発明が解決しようとする課題】このようなヘテロ接合
ＦＥＴではＩｎＡｌＡｓの電子に対するショットキー障
壁高さが０．６ｅＶ程度と低いため、リーク電流が多く
ゲート耐圧が低いという欠点があった。
ＦＥＴではＩｎＡｌＡｓの電子に対するショットキー障
壁高さが０．６ｅＶ程度と低いため、リーク電流が多く
ゲート耐圧が低いという欠点があった。
【０００５】この問題を解決するためにＡｌＩｎＡｓ層
とキャップ層の間にバンドギャップの大きい電子障壁層
を挿入することが考えられる。しかしながら、この方法
ではゲート界面に於けるショットキー障壁は高くなるも
のの、オーミック電極下のキャップ層−電子供給層界面
では電子に対するポテンシャル障壁が高くなり、キャッ
プ層−２ＤＥＧチャネル間のトンネル抵抗が著しく増加
してしまう。ヘテロ接合ＦＥＴの寄生抵抗を低減し良好
なオーム性接触を得るには、電極から直接２ＤＥＧチャ
ネルに流れ込む電流パスに加えて、シート抵抗の極めて
低いキャップ層を介して障壁層をトンネル効果によって
貫通する電流パスを設ける方法が有効である。したがっ
て、単にＡｌＩｎＡｓ層とキャップ層の間に電子障壁層
を挿入する方法には、ゲート絶縁層を貫通するトンネル
電流を低減して耐圧を向上する代償として、キャップ層
と２ＤＥＧチャネル間のトンネル抵抗が増加して寄生抵
抗が増大してしまうという副作用があった。
とキャップ層の間にバンドギャップの大きい電子障壁層
を挿入することが考えられる。しかしながら、この方法
ではゲート界面に於けるショットキー障壁は高くなるも
のの、オーミック電極下のキャップ層−電子供給層界面
では電子に対するポテンシャル障壁が高くなり、キャッ
プ層−２ＤＥＧチャネル間のトンネル抵抗が著しく増加
してしまう。ヘテロ接合ＦＥＴの寄生抵抗を低減し良好
なオーム性接触を得るには、電極から直接２ＤＥＧチャ
ネルに流れ込む電流パスに加えて、シート抵抗の極めて
低いキャップ層を介して障壁層をトンネル効果によって
貫通する電流パスを設ける方法が有効である。したがっ
て、単にＡｌＩｎＡｓ層とキャップ層の間に電子障壁層
を挿入する方法には、ゲート絶縁層を貫通するトンネル
電流を低減して耐圧を向上する代償として、キャップ層
と２ＤＥＧチャネル間のトンネル抵抗が増加して寄生抵
抗が増大してしまうという副作用があった。
【０００６】本発明は、この相反する条件を克服し、ゲ
ート耐圧が良好でありかつ寄生抵抗の低減されたＦＥＴ
を提供するものである。
ート耐圧が良好でありかつ寄生抵抗の低減されたＦＥＴ
を提供するものである。
【０００７】
【課題を解決するための手段】本発明は、チャネル層、
ゲート絶縁層、キャップ層を有する電界効果トランジス
タであって、前記ゲート絶縁層は、第一の半導体からな
る少なくとも一層のｎ形層を含む電子供給層、第一の半
導体より電子親和力の大きい第二の半導体からなる電子
の共鳴準位の生成される量子井戸層、第一の半導体より
電子親和力の小さい第三の半導体からなる量子障壁層が
順次形成された層構造を含むことを特徴とする電界効果
トランジスタである。
ゲート絶縁層、キャップ層を有する電界効果トランジス
タであって、前記ゲート絶縁層は、第一の半導体からな
る少なくとも一層のｎ形層を含む電子供給層、第一の半
導体より電子親和力の大きい第二の半導体からなる電子
の共鳴準位の生成される量子井戸層、第一の半導体より
電子親和力の小さい第三の半導体からなる量子障壁層が
順次形成された層構造を含むことを特徴とする電界効果
トランジスタである。
【０００８】または、チャネル層、ゲート絶縁層、キャ
ップ層を有する電界効果トランジスタであって、前記ゲ
ート絶縁層は、第一の半導体からなる少なくとも一層の
ｎ形層を含む電子供給層と、電子のミニバンドの生成さ
れる超格子層が順次形成された層構造を含み、前記超格
子層は第一の半導体より電子親和力の大きい第二の半導
体からなる量子井戸層と第一の半導体より電子親和力の
小さい第三の半導体からなる量子障壁層との積層構造で
あることを特徴とする電界効果トランジスタである。
ップ層を有する電界効果トランジスタであって、前記ゲ
ート絶縁層は、第一の半導体からなる少なくとも一層の
ｎ形層を含む電子供給層と、電子のミニバンドの生成さ
れる超格子層が順次形成された層構造を含み、前記超格
子層は第一の半導体より電子親和力の大きい第二の半導
体からなる量子井戸層と第一の半導体より電子親和力の
小さい第三の半導体からなる量子障壁層との積層構造で
あることを特徴とする電界効果トランジスタである。
【０００９】
【作用】本発明では、ゲート絶縁層に量子井戸層と量子
障壁層が挿入され、量子井戸内には電子のサブバンドが
形成される。本発明によるＦＥＴのゲート下及びキャッ
プ層下に於ける伝導帯プロフィルを各々図２（ａ）、
（ｂ）に示す。
障壁層が挿入され、量子井戸内には電子のサブバンドが
形成される。本発明によるＦＥＴのゲート下及びキャッ
プ層下に於ける伝導帯プロフィルを各々図２（ａ）、
（ｂ）に示す。
【００１０】図２（ａ）に示されるように、ゲート６直
下ではショットキー電界でフェルミレベルがピニングさ
れるので、電子の基底準位Ｅ1 はフェルミレベルより十
分高エネルギーとなり、基底準位を介した伝導は起こら
ない。ここで、量子障壁層３ｅの伝導帯は電子供給層３
ｂより高エネルギーになっているので、トンネル電流が
抑制されて、ゲート・リーク電流が大幅に低減される。
下ではショットキー電界でフェルミレベルがピニングさ
れるので、電子の基底準位Ｅ1 はフェルミレベルより十
分高エネルギーとなり、基底準位を介した伝導は起こら
ない。ここで、量子障壁層３ｅの伝導帯は電子供給層３
ｂより高エネルギーになっているので、トンネル電流が
抑制されて、ゲート・リーク電流が大幅に低減される。
【００１１】一方、図２（ｂ）に示されるように、キャ
ップ層下でのバンド形状はゲート下とは異なる。即ち、
電子供給層３ｂ内に電荷中性領域ができて空乏領域が短
くなるため、基底準位Ｅ1 のエネルギーが低下し、フェ
ルミレベルに接近する。このため、キャップ層４下で
は、基底準位Ｅ1 を介した共鳴トンネル電流が流れ、キ
ャップ−チャネル間抵抗が著しく低減される。このよう
に、本発明では、ゲート絶縁層に量子井戸／量子障壁層
を設けることにより、ゲート耐圧を向上し、寄生抵抗を
低減する効果が得られる。
ップ層下でのバンド形状はゲート下とは異なる。即ち、
電子供給層３ｂ内に電荷中性領域ができて空乏領域が短
くなるため、基底準位Ｅ1 のエネルギーが低下し、フェ
ルミレベルに接近する。このため、キャップ層４下で
は、基底準位Ｅ1 を介した共鳴トンネル電流が流れ、キ
ャップ−チャネル間抵抗が著しく低減される。このよう
に、本発明では、ゲート絶縁層に量子井戸／量子障壁層
を設けることにより、ゲート耐圧を向上し、寄生抵抗を
低減する効果が得られる。
【００１２】また、量子井戸／量子障壁層を超格子層で
置き換えても同様な効果が得られる。この場合のゲート
下及びキャップ層下に於ける伝導帯プロフィルを各々図
５（ａ）、（ｂ）に示す。
置き換えても同様な効果が得られる。この場合のゲート
下及びキャップ層下に於ける伝導帯プロフィルを各々図
５（ａ）、（ｂ）に示す。
【００１３】図５（ａ）に示されるように、超格子内に
は電子のミニバンドが生成される。超格子に於けるミニ
バンドのエネルギー幅（許容帯幅）は単一量子井戸の場
合と比べて拡大される。したがって、ミニバンドレベル
が若干変動しても、キャップ界面に於いて共鳴トンネル
電流が流れるバンド形状を実現することが比較的容易
で、エピタキシャル層構造の設計性が向上する。
は電子のミニバンドが生成される。超格子に於けるミニ
バンドのエネルギー幅（許容帯幅）は単一量子井戸の場
合と比べて拡大される。したがって、ミニバンドレベル
が若干変動しても、キャップ界面に於いて共鳴トンネル
電流が流れるバンド形状を実現することが比較的容易
で、エピタキシャル層構造の設計性が向上する。
【００１４】更に、ゲート絶縁層に量子井戸層または超
格子層を設ける本構造は、
格子層を設ける本構造は、
【従来の技術】で引用したＩｎＡｌＡｓ／ＩｎＧａＡｓ
系ＦＥＴだけでなく、ＡｌＧａＡｓ／ＧａＡｓ系やＡｌ
ＧａＡｓ／ＩｎＧａＡｓ歪系等、他の材料系のＦＥＴに
も勿論適用可能であり、同様な効果が得られる。
系ＦＥＴだけでなく、ＡｌＧａＡｓ／ＧａＡｓ系やＡｌ
ＧａＡｓ／ＩｎＧａＡｓ歪系等、他の材料系のＦＥＴに
も勿論適用可能であり、同様な効果が得られる。
【００１５】
【実施例】（第一の実施例）図１に本発明の第一の実施
例の素子構造を示す。図１に於いて、１はノンドープＩ
ｎＡｌＡｓバッファ層、２はノンドープＩｎＧａＡｓチ
ャネル層である。また、３はゲート絶縁層であり、ノン
ドープＩｎＡｌＡｓスペーサ層３ａ、ｎ形ＩｎＡｌＡｓ
電子供給層３ｂ、ノンドープＩｎＡｌＡｓ層３ｃ、ノン
ドープＩｎＧａＡｓ量子井戸層３ｄ、ノンドープＡｌＡ
ｓ量子障壁層３ｅ、ノンドープＩｎＡｌＡｓ量子障壁層
３ｆの積層構造になっている。４はｎ型ＩｎＧａＡｓキ
ャップ層、５ｓ、５ｄ、６はそれぞれソース、ドレイ
ン、ゲート電極である。本実施例の特徴はＩｎＡｌＡｓ
ゲート絶縁層上にＩｎＧａＡｓ／ＡｌＡｓからなる量子
井戸／量子障壁層を設けたことである。
例の素子構造を示す。図１に於いて、１はノンドープＩ
ｎＡｌＡｓバッファ層、２はノンドープＩｎＧａＡｓチ
ャネル層である。また、３はゲート絶縁層であり、ノン
ドープＩｎＡｌＡｓスペーサ層３ａ、ｎ形ＩｎＡｌＡｓ
電子供給層３ｂ、ノンドープＩｎＡｌＡｓ層３ｃ、ノン
ドープＩｎＧａＡｓ量子井戸層３ｄ、ノンドープＡｌＡ
ｓ量子障壁層３ｅ、ノンドープＩｎＡｌＡｓ量子障壁層
３ｆの積層構造になっている。４はｎ型ＩｎＧａＡｓキ
ャップ層、５ｓ、５ｄ、６はそれぞれソース、ドレイ
ン、ゲート電極である。本実施例の特徴はＩｎＡｌＡｓ
ゲート絶縁層上にＩｎＧａＡｓ／ＡｌＡｓからなる量子
井戸／量子障壁層を設けたことである。
【００１６】この様な素子は以下の様にして作製され
る。（１００）ＩｎＰ基板１０上に例えば、分子線エピ
タキシャル（ＭＢＥ）成長法により、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１ …１μｍ、 ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層２ …４０ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ａ …２ｎｍ、 ｎ型Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｂ（不純物濃度３×１０1 8 ／ｃｍ3 ）…２０ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｃ …１０ｎｍ、 ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層３ｄ …６ｎｍ、 ノンドープＡｌＡｓ層３ｅ …２ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｆ …２ｎｍ、 ｎ型Ｉｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層４（不純物濃度５×１０1 8 ／ｃｍ3 ） …５０ｎｍ を順次成長する。
る。（１００）ＩｎＰ基板１０上に例えば、分子線エピ
タキシャル（ＭＢＥ）成長法により、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１ …１μｍ、 ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層２ …４０ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ａ …２ｎｍ、 ｎ型Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｂ（不純物濃度３×１０1 8 ／ｃｍ3 ）…２０ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｃ …１０ｎｍ、 ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層３ｄ …６ｎｍ、 ノンドープＡｌＡｓ層３ｅ …２ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層３ｆ …２ｎｍ、 ｎ型Ｉｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層４（不純物濃度５×１０1 8 ／ｃｍ3 ） …５０ｎｍ を順次成長する。
【００１７】ここで、ＡｌＡｓとＩｎＰは格子定数が異
なるが、ＡｌＡｓ層をミスフィット転位の発生する臨界
膜厚（約４ｎｍ）以下にすることによって、弾性歪が格
子不整を緩和する歪格子層となり、良好な界面が形成さ
れる。キャップ層４上にソース電極５ｓとドレイン電極
５ｄを蒸着によって形成した後、通常のアロイ処理によ
りオーム性接触をとる。次に、キャップ層４をＩｎＡｌ
Ａｓ層３ｆが露出するまでエッチング除去して形成した
リセス部に、例えば電子ビーム（ＥＢ）露光法により形
成したレジストパタンをマスクとしてゲート金属を蒸着
することにより、ショットキー電極６を形成する。この
ようにして、図１のようなＦＥＴが作製される。
なるが、ＡｌＡｓ層をミスフィット転位の発生する臨界
膜厚（約４ｎｍ）以下にすることによって、弾性歪が格
子不整を緩和する歪格子層となり、良好な界面が形成さ
れる。キャップ層４上にソース電極５ｓとドレイン電極
５ｄを蒸着によって形成した後、通常のアロイ処理によ
りオーム性接触をとる。次に、キャップ層４をＩｎＡｌ
Ａｓ層３ｆが露出するまでエッチング除去して形成した
リセス部に、例えば電子ビーム（ＥＢ）露光法により形
成したレジストパタンをマスクとしてゲート金属を蒸着
することにより、ショットキー電極６を形成する。この
ようにして、図１のようなＦＥＴが作製される。
【００１８】本実施例ではＡｌＡｓ障壁層とＩｎＡｌＡ
ｓ電子供給層との界面にＩｎＧａＡｓ量子井戸層が挿入
されている。量子井戸内に生成される電子の基底エネル
ギーＥ1 、量子井戸層の伝導帯端エネルギーをＥc w と
すると、Ｅ1 −Ｅc w は下式（１）によって近似され
る。
ｓ電子供給層との界面にＩｎＧａＡｓ量子井戸層が挿入
されている。量子井戸内に生成される電子の基底エネル
ギーＥ1 、量子井戸層の伝導帯端エネルギーをＥc w と
すると、Ｅ1 −Ｅc w は下式（１）によって近似され
る。
【００１９】 Ｅ1 −Ｅc w ＝π2 （ｈ／２π）2 ／（２ｍ* Ｌw 2 ） （１） ここで、πは円周率、ｈはプランク（Ｐｌａｎｃｋ）定
数、ｍ* は電子有効質量、Ｌw は量子井戸層の膜厚であ
る。（１）式から、本実施例ではＩｎＧａＡｓ量子井戸
層３ｄ内に生成される電子の基底準位のエネルギーは
０．２５ｅＶとなる。ここで、ｍ* ＝０．０４１ｍ
o （ｍo は電子の静止質量）、Ｌw ＝６ｎｍを仮定し
た。
数、ｍ* は電子有効質量、Ｌw は量子井戸層の膜厚であ
る。（１）式から、本実施例ではＩｎＧａＡｓ量子井戸
層３ｄ内に生成される電子の基底準位のエネルギーは
０．２５ｅＶとなる。ここで、ｍ* ＝０．０４１ｍ
o （ｍo は電子の静止質量）、Ｌw ＝６ｎｍを仮定し
た。
【００２０】図２に本実施例の伝導帯プロファイルを示
す。ゲート下では図２（ａ）のようなバンド形状にな
り、作用の項で述べたように、電子基底準位Ｅ1 を介し
た伝導は起こらず、ＡｌＡｓの高い伝導帯障壁のせいで
ゲートリーク電流が大幅に低減される。ここで、ソース
・ドレイン間電圧を印加した動作状態では、ドレイン側
でゲートはチャネルに対して逆方向電圧を印加され、図
２（ａ）とはポテンシャル形状が変わってくる。しかし
ながら、この場合にも量子井戸層はゲート電極６に近接
して設けられているため、電子準位Ｅ1 のシフトは小さ
く、基底準位を介して伝導は起こらない。
す。ゲート下では図２（ａ）のようなバンド形状にな
り、作用の項で述べたように、電子基底準位Ｅ1 を介し
た伝導は起こらず、ＡｌＡｓの高い伝導帯障壁のせいで
ゲートリーク電流が大幅に低減される。ここで、ソース
・ドレイン間電圧を印加した動作状態では、ドレイン側
でゲートはチャネルに対して逆方向電圧を印加され、図
２（ａ）とはポテンシャル形状が変わってくる。しかし
ながら、この場合にも量子井戸層はゲート電極６に近接
して設けられているため、電子準位Ｅ1 のシフトは小さ
く、基底準位を介して伝導は起こらない。
【００２１】キャップ層との界面に於ける電子供給層３
ｂのキャップ側に延びる空乏層厚をｙとすると、キャッ
プ層と電子供給層内で電荷中性になる条件は、完全空乏
近似にしたがって下式（２）によって表される。
ｂのキャップ側に延びる空乏層厚をｙとすると、キャッ
プ層と電子供給層内で電荷中性になる条件は、完全空乏
近似にしたがって下式（２）によって表される。
【００２２】 ｑＮd ｙ2 ／（２ε）＋ｑＮd ｙ（ｄi ＋Δｄ）／ε＝（ΔＥc −ＥF n ）／ ｑ（２） ここで、ｑは電子電荷、Ｎd は電子供給層の不純物濃
度、εは誘電率、ｄi はノンドープ層（３ｃ、３ｄ、３
ｅ、３ｆ）のトータル厚さ、Δｄはキャップ界面に生じ
る電荷蓄積層の厚さ、ΔＥc はキャップ界面（ＩｎＧａ
Ａｓ／ＩｎＡｌＡｓ）に於ける伝導帯オフセット、Ｅ
F n はキャップ層内部の伝導帯端に対するフェルミエネ
ルギーである。本実施例では、Ｎd ＝３×１０1 8 ／ｃ
ｍ3 、ε＝１２．４εo （εo は真空誘電率）、ｄi ＝
２０ｎｍ、ΔＥc ＝０．５１ｅＶ、ＥF n ＝０．０４ｅ
Ｖとなる。Δｄはｄi に比べて十分小さいと見なすと、
空乏層厚ｙは約４．８ｎｍと見積もられる。
度、εは誘電率、ｄi はノンドープ層（３ｃ、３ｄ、３
ｅ、３ｆ）のトータル厚さ、Δｄはキャップ界面に生じ
る電荷蓄積層の厚さ、ΔＥc はキャップ界面（ＩｎＧａ
Ａｓ／ＩｎＡｌＡｓ）に於ける伝導帯オフセット、Ｅ
F n はキャップ層内部の伝導帯端に対するフェルミエネ
ルギーである。本実施例では、Ｎd ＝３×１０1 8 ／ｃ
ｍ3 、ε＝１２．４εo （εo は真空誘電率）、ｄi ＝
２０ｎｍ、ΔＥc ＝０．５１ｅＶ、ＥF n ＝０．０４ｅ
Ｖとなる。Δｄはｄi に比べて十分小さいと見なすと、
空乏層厚ｙは約４．８ｎｍと見積もられる。
【００２３】完全空乏近似によれば、フェルミレベルを
基準とした量子井戸層３ｄの伝導帯端エネルギー（Ｅ
c w −ＥF ）は次式（３）で与えられる。
基準とした量子井戸層３ｄの伝導帯端エネルギー（Ｅ
c w −ＥF ）は次式（３）で与えられる。
【００２４】 （Ｅc w −ＥF ）／ｑ＝ｑＮd ｙ2 ／（２ε）＋ｑＮd ｙｄ1 ／ε−ΔＥc w ／ｑ（３） ここで、ｄ1 はノンドープ層３ｃの膜厚、ΔＥc w は電
子供給層／量子障壁層間に仮定される伝導帯オフセット
である。ｄ1 ＝１０ｎｍ、ｙ＝４．８ｎｍ、ΔＥc w ＝
０．５１ｅＶを用いて、（Ｅc w −ＥF ）は−０．２５
ｅＶと見積られる。ここで、基底準位と伝導帯端のエネ
ルギー差がＥ1 −Ｅc w ＝０．２５ｅＶなので、Ｅ1 ＝
ＥF となって基底準位がフェルミレベルに一致する。し
たがって、キャップ層下では図２（ｂ）のようなバンド
形状が成立ち、作用の項で述べたように共鳴トンネル電
流のせいで、キャップ−チャネル間抵抗が著しく低減さ
れる。
子供給層／量子障壁層間に仮定される伝導帯オフセット
である。ｄ1 ＝１０ｎｍ、ｙ＝４．８ｎｍ、ΔＥc w ＝
０．５１ｅＶを用いて、（Ｅc w −ＥF ）は−０．２５
ｅＶと見積られる。ここで、基底準位と伝導帯端のエネ
ルギー差がＥ1 −Ｅc w ＝０．２５ｅＶなので、Ｅ1 ＝
ＥF となって基底準位がフェルミレベルに一致する。し
たがって、キャップ層下では図２（ｂ）のようなバンド
形状が成立ち、作用の項で述べたように共鳴トンネル電
流のせいで、キャップ−チャネル間抵抗が著しく低減さ
れる。
【００２５】（第二の実施例）図３に本発明の第二の実
施例の素子構造を示す。３０はＳ．Ｉ．ＧａＡｓ基板、
３１はバッファ層を構成するノンドープＧａＡｓ層、３
２はノンドープＩｎＧａＡｓからなる歪チャネル層、３
３はゲート絶縁層、３４はキャップ層でありｎ型ＧａＡ
ｓによって構成される。更に、ゲート絶縁層３３はノン
ドープＡｌＧａＡｓスペーサ層３３ａ、ｎ形ＡｌＧａＡ
ｓ電子供給層３３ｂ、ノンドープＡｌＧａＡｓ層３３
ｃ、ノンドープＧａＡｓ量子井戸層３３ｄ、ノンドープ
ＡｌＡｓ量子障壁層３３ｅの積層構造になっている。５
ｓ、５ｄ、６はそれぞれソース、ドレイン、ゲート電極
である。
施例の素子構造を示す。３０はＳ．Ｉ．ＧａＡｓ基板、
３１はバッファ層を構成するノンドープＧａＡｓ層、３
２はノンドープＩｎＧａＡｓからなる歪チャネル層、３
３はゲート絶縁層、３４はキャップ層でありｎ型ＧａＡ
ｓによって構成される。更に、ゲート絶縁層３３はノン
ドープＡｌＧａＡｓスペーサ層３３ａ、ｎ形ＡｌＧａＡ
ｓ電子供給層３３ｂ、ノンドープＡｌＧａＡｓ層３３
ｃ、ノンドープＧａＡｓ量子井戸層３３ｄ、ノンドープ
ＡｌＡｓ量子障壁層３３ｅの積層構造になっている。５
ｓ、５ｄ、６はそれぞれソース、ドレイン、ゲート電極
である。
【００２６】この様な素子は以下の様にして作製され
る。（１００）ＧａＡｓ基板３０上に例えば、ＭＢＥ成
長法により、 ノンドープＧａＡｓ層３１ …１μｍ、 ノンドープＩｎ0 . 1 5 Ｇａ0 . 8 5 Ａｓ層３２ …１５ｎｍ、 ノンドープＡｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ａ …２ｎｍ、 ｎ型Ａｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ｂ（不純物濃度３×１０1 8 ／ｃｍ3 ） …２０ｎｍ、 ノンドープＡｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ｃ …１０ｎｍ、 ノンドープＧａＡｓ層３３ｄ …７ｎｍ、 ノンドープＡｌＡｓ層３３ｅ …２ｎｍ、 ｎ型ＧａＡｓ層３４（不純物濃度４×１０1 8 ／ｃｍ3 ） …４０ｎｍ、 を順次成長する。
る。（１００）ＧａＡｓ基板３０上に例えば、ＭＢＥ成
長法により、 ノンドープＧａＡｓ層３１ …１μｍ、 ノンドープＩｎ0 . 1 5 Ｇａ0 . 8 5 Ａｓ層３２ …１５ｎｍ、 ノンドープＡｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ａ …２ｎｍ、 ｎ型Ａｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ｂ（不純物濃度３×１０1 8 ／ｃｍ3 ） …２０ｎｍ、 ノンドープＡｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層３３ｃ …１０ｎｍ、 ノンドープＧａＡｓ層３３ｄ …７ｎｍ、 ノンドープＡｌＡｓ層３３ｅ …２ｎｍ、 ｎ型ＧａＡｓ層３４（不純物濃度４×１０1 8 ／ｃｍ3 ） …４０ｎｍ、 を順次成長する。
【００２７】ここで、ＩｎＧａＡｓ層３２の膜厚はミス
フィット転位の発生する臨界膜厚（約２０ｎｍ）以下に
設定されている。キャップ層３４上にソース電極５ｓド
レイン電極５ｄを蒸着によって形成した後、通常のアロ
イ処理によりオーム性接触をとる。次に、キャップ層３
４を部分的にエッチングしてリセス部を形成する。最後
に、リセス部にゲート金属を蒸着することによりショッ
トキー電極６を形成し、図３のようなＦＥＴが作製され
る。
フィット転位の発生する臨界膜厚（約２０ｎｍ）以下に
設定されている。キャップ層３４上にソース電極５ｓド
レイン電極５ｄを蒸着によって形成した後、通常のアロ
イ処理によりオーム性接触をとる。次に、キャップ層３
４を部分的にエッチングしてリセス部を形成する。最後
に、リセス部にゲート金属を蒸着することによりショッ
トキー電極６を形成し、図３のようなＦＥＴが作製され
る。
【００２８】このようなＦＥＴでも量子井戸層３３ｄ内
に電子のサブバンドが形成され、作用の項に述べた原理
にしたがって、ゲート耐圧を向上し寄生抵抗を低減する
効果が得られる。
に電子のサブバンドが形成され、作用の項に述べた原理
にしたがって、ゲート耐圧を向上し寄生抵抗を低減する
効果が得られる。
【００２９】（第三の実施例）図４に本発明の第三の実
施例の素子構造を示す。図４に於いて、１、２、４、５
ｓ、５ｄ、６、１０は図１に於けるのと同様である。ま
た、４３はゲート絶縁層であり、ノンドープＩｎＡｌＡ
ｓスペーサ層４３ａ、ｎ形ＩｎＡｌＡｓ電子供給層４３
ｂ、ＡｌＧａＡｓ／ＩｎＧａＡｓ超格子層４３ｓ、ノン
ドープＩｎＡｌＡｓ層４３ｆの積層構造になっている。
本実施例の特徴はＩｎＡｌＡｓ電子供給層上にＡｌＧａ
Ａｓ／ＩｎＧａＡｓからなる超格子層を設けたことであ
る。
施例の素子構造を示す。図４に於いて、１、２、４、５
ｓ、５ｄ、６、１０は図１に於けるのと同様である。ま
た、４３はゲート絶縁層であり、ノンドープＩｎＡｌＡ
ｓスペーサ層４３ａ、ｎ形ＩｎＡｌＡｓ電子供給層４３
ｂ、ＡｌＧａＡｓ／ＩｎＧａＡｓ超格子層４３ｓ、ノン
ドープＩｎＡｌＡｓ層４３ｆの積層構造になっている。
本実施例の特徴はＩｎＡｌＡｓ電子供給層上にＡｌＧａ
Ａｓ／ＩｎＧａＡｓからなる超格子層を設けたことであ
る。
【００３０】この様な素子は（１００）ＩｎＰ基板１０
上に例えばＭＢＥ成長法により、次のようなエピタキシ
ャル層を形成することによって作製される。
上に例えばＭＢＥ成長法により、次のようなエピタキシ
ャル層を形成することによって作製される。
【００３１】 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１ …１μｍ、 ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層２ …４０ｎｍ、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層４３ａ …２ｎｍ、 ｎ型Ｉｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層４３ｂ（不純物濃度３×１０1 8 ／ｃｍ 3 ）…２０ｎｍ、 ノンドープＡｌ0 . 8 Ｇａ0 . 2 Ａｓ層４３ｃ …１μｍ ノンドープＩｎ0 . 6 Ｇａ0 . 4 Ａｓ層４３ｄ …５．５ｎｍ…３周期、 ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層４３ｆ …１ｎｍ、 ｎ型Ｉｎ0 . 5 3 Ｇａ0 . 4 7 層４（不純物濃度５×１０1 8 ／ｃｍ3 ） …５０ｎｍ を順次成長する。
【００３２】ここで、ＡｌＧａＡｓ層４３ｃの膜厚はミ
スフィット転位の発生する臨界膜厚（約４ｎｍ）以下に
設定されている。以下、第一の実施例と同様な作製工程
にしたがって、図４のようなＦＥＴが作製される。
スフィット転位の発生する臨界膜厚（約４ｎｍ）以下に
設定されている。以下、第一の実施例と同様な作製工程
にしたがって、図４のようなＦＥＴが作製される。
【００３３】本実施例ではＩｎＡｌＡｓ電子供給層上に
ＩｎＧａＡｓ／ＡｌＧａＡｓ超格子層４３ｓが挿入され
ており、超格子内には電子ミニバンドが形成される。バ
ンド幅はＡｌＧａＡｓ層４３ｃの膜厚に依存するが、基
底ミニバンドのエネルギーレベルはＩｎＧａＡｓ層４３
ｄの単位膜厚Ｌw の関数として（１）式によって与えら
れる。本実施例では、ｍ* ＝０．０４１ｍo 、Ｌw ＝
５．５ｎｍであるので、ＩｎＧａＡｓ層の伝導帯端を基
準とした基底ミニバンドのエネルギー（Ｅ1 −Ｅc w ）
は０．３０ｅＶとなる。
ＩｎＧａＡｓ／ＡｌＧａＡｓ超格子層４３ｓが挿入され
ており、超格子内には電子ミニバンドが形成される。バ
ンド幅はＡｌＧａＡｓ層４３ｃの膜厚に依存するが、基
底ミニバンドのエネルギーレベルはＩｎＧａＡｓ層４３
ｄの単位膜厚Ｌw の関数として（１）式によって与えら
れる。本実施例では、ｍ* ＝０．０４１ｍo 、Ｌw ＝
５．５ｎｍであるので、ＩｎＧａＡｓ層の伝導帯端を基
準とした基底ミニバンドのエネルギー（Ｅ1 −Ｅc w ）
は０．３０ｅＶとなる。
【００３４】図５に本実施例の伝導帯プロファイルを示
す。ゲート下では図５（ａ）のようなバンド形状にな
り、作用の項で述べたように、電子ミニバンドを介した
伝導は起こらず、ＡｌＧａＡｓの高い伝導帯障壁のせい
でゲートリーク電流が大幅に低減される。
す。ゲート下では図５（ａ）のようなバンド形状にな
り、作用の項で述べたように、電子ミニバンドを介した
伝導は起こらず、ＡｌＧａＡｓの高い伝導帯障壁のせい
でゲートリーク電流が大幅に低減される。
【００３５】キャップ層との界面に於ける電子供給層４
３ｂのキャップ側に延びる空乏層厚ｙは（２）式におい
てｄi をノンドープ層（４３ｓ、４３ｆ）のトータル膜
厚で置き換えられることによって得られる。本実施例で
は、Ｎd ＝３×１０1 8 ／ｃｍ3 、ε＝１２．４εo 、
ｄi ≒２０ｎｍ、ΔＥc ＝０．５１ｅＶ、ＥF n ＝０．
０４ｅＶを仮定すると、空乏層厚ｙは４．８ｎｍとな
る。ＩｎＧａＡｓ量子井戸層の伝導帯端エネルギー（Ｅ
c w −ＥF ）は（３）式に於いてｄ1 を超格子層４３ｓ
の層厚の１／２倍で置き換え、ΔＥc をＩｎＡｌＡｓ／
Ｉｎ0 . 6 Ｇａ0. 4 Ａｓ界面に於ける伝導帯オフセッ
トとすることによって得られる。ｄ1 ≒１０ｎｍ、ｙ＝
４．８ｎｍ、ΔＥc w ＝０．５７ｅＶを用いて、Ｅc w
−ＥF ＝−０．３０ｅＶと見積もられる。ここで、基底
準位と伝導帯端のエネルギー差がＥ1 −Ｅc W ＝０．３
１ｅＶなので、Ｅ1 ≒ＥF となって基底準位がフェルミ
レベルに一致する。
３ｂのキャップ側に延びる空乏層厚ｙは（２）式におい
てｄi をノンドープ層（４３ｓ、４３ｆ）のトータル膜
厚で置き換えられることによって得られる。本実施例で
は、Ｎd ＝３×１０1 8 ／ｃｍ3 、ε＝１２．４εo 、
ｄi ≒２０ｎｍ、ΔＥc ＝０．５１ｅＶ、ＥF n ＝０．
０４ｅＶを仮定すると、空乏層厚ｙは４．８ｎｍとな
る。ＩｎＧａＡｓ量子井戸層の伝導帯端エネルギー（Ｅ
c w −ＥF ）は（３）式に於いてｄ1 を超格子層４３ｓ
の層厚の１／２倍で置き換え、ΔＥc をＩｎＡｌＡｓ／
Ｉｎ0 . 6 Ｇａ0. 4 Ａｓ界面に於ける伝導帯オフセッ
トとすることによって得られる。ｄ1 ≒１０ｎｍ、ｙ＝
４．８ｎｍ、ΔＥc w ＝０．５７ｅＶを用いて、Ｅc w
−ＥF ＝−０．３０ｅＶと見積もられる。ここで、基底
準位と伝導帯端のエネルギー差がＥ1 −Ｅc W ＝０．３
１ｅＶなので、Ｅ1 ≒ＥF となって基底準位がフェルミ
レベルに一致する。
【００３６】したがって、キャップ層−バッファ層断面
では図５（ｂ）のような伝導帯プロファイルが得られ
て、電子ミニバンドを介した共鳴トンネル電流が大量に
流れて、キャップ−チャネル間抵抗が著しく低減され
る。また、ＡｌＧａＡｓ層４３ｃの膜厚が１ｎｍと薄い
ため、ミニバンドのエネルギー幅は約０．１ｅＶ程度に
拡大することが計算によって示され、作用の項で述べた
ように、ミニバンドレベルが若干変動しても、図５
（ｂ）のようなバンド形状を得ることが容易で、エピタ
キシャル層構造の設計性が向上する。
では図５（ｂ）のような伝導帯プロファイルが得られ
て、電子ミニバンドを介した共鳴トンネル電流が大量に
流れて、キャップ−チャネル間抵抗が著しく低減され
る。また、ＡｌＧａＡｓ層４３ｃの膜厚が１ｎｍと薄い
ため、ミニバンドのエネルギー幅は約０．１ｅＶ程度に
拡大することが計算によって示され、作用の項で述べた
ように、ミニバンドレベルが若干変動しても、図５
（ｂ）のようなバンド形状を得ることが容易で、エピタ
キシャル層構造の設計性が向上する。
【００３７】（第四の実施例）図６に本発明の第四の実
施例の素子構造を示す。図６に於いて、３０、３１、３
２、３４、５ｓ、５ｄ、６は図３に於けるのと同様な意
味である。６３はゲート絶縁層で、ノンドープＡｌＧａ
Ａｓスペーサ層６３ａ、ｎ形ＡｌＧａＡｓ電子供給層６
３ｂ、ＩｎＧａＡｓ／ＡｌＧａＡｓ超格子層６３ｓの積
層構造になっている。本実施例の特徴はＡｌＧａＡｓ電
子供給層上にＩｎＧａＡｓ／ＡｌＧａＡｓからなる超格
子層を設けたことである。
施例の素子構造を示す。図６に於いて、３０、３１、３
２、３４、５ｓ、５ｄ、６は図３に於けるのと同様な意
味である。６３はゲート絶縁層で、ノンドープＡｌＧａ
Ａｓスペーサ層６３ａ、ｎ形ＡｌＧａＡｓ電子供給層６
３ｂ、ＩｎＧａＡｓ／ＡｌＧａＡｓ超格子層６３ｓの積
層構造になっている。本実施例の特徴はＡｌＧａＡｓ電
子供給層上にＩｎＧａＡｓ／ＡｌＧａＡｓからなる超格
子層を設けたことである。
【００３８】この様な素子は（１００）ＧａＡｓ基板３
０上に例えばＭＢＥ成長法により、次のようなエピタキ
シャル層を形成することによって作製される。
０上に例えばＭＢＥ成長法により、次のようなエピタキ
シャル層を形成することによって作製される。
【００３９】 ノンドープＧａＡｓ層３１ …１μｍ、 ノンドープＩｎ0 . 1 5 Ｇａ0 . 8 5 Ａｓ層３２ …１５ｎｍ、 ノンドープＡｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層６３ａ …２ｎｍ、 ｎ型Ａｌ0 . 2 5 Ｇａ0 . 7 5 Ａｓ層６３ｂ（不純物濃度３×１０1 8 ／ｃｍ3 ） …２０ｎｍ、 ノンドープＩｎ0 . 1 Ｇａ0 . 9 Ａｓ層６３ｄ …５．５ｎｍ ノンドープＡｌ0 . 4 5 Ｇａ0 . 5 5 Ａｓ層６３ｃ …１ｎｍ ３周期、 ｎ型ＧａＡｓ層３４（不純物濃度４×１０1 8 ／ｃｍ3 ） …４０ｎｍ、 を順次成長する。
【００４０】ここで、ＩｎＧａＡｓ層３２、６３ｄの膜
厚はミスフィット転位の発生する臨界膜厚以下に設定さ
れている。以下、第二の実施例と同様な作製工程にした
がって、図６のようなＦＥＴが作製される。
厚はミスフィット転位の発生する臨界膜厚以下に設定さ
れている。以下、第二の実施例と同様な作製工程にした
がって、図６のようなＦＥＴが作製される。
【００４１】このようなＦＥＴでも超格子層６３ｓ内に
電子のミニバンドが形成され、
電子のミニバンドが形成され、
【作用】に述べた原理にしたがって、ゲート耐圧を向上
し寄与抵抗を低減する効果が得られると共に、エピタキ
シャル層構造の設計性が向上する。
し寄与抵抗を低減する効果が得られると共に、エピタキ
シャル層構造の設計性が向上する。
【００４２】
【発明の効果】以上の詳細な説明から明らかなように、
本発明によれば、ゲート絶縁層に量子井戸層／量子障壁
層または超格子層を設けることにより、ゲート耐圧を向
上し、寄生抵抗を低減する効果が得られ、ＦＥＴの小信
号特性、大信号特性を向上することができる。
本発明によれば、ゲート絶縁層に量子井戸層／量子障壁
層または超格子層を設けることにより、ゲート耐圧を向
上し、寄生抵抗を低減する効果が得られ、ＦＥＴの小信
号特性、大信号特性を向上することができる。
【図１】本発明によるＦＥＴの第一の実施例の素子構造
図である。
図である。
【図２】本発明によるＦＥＴの第一の実施例に於けるポ
テンシャルバンド図である。
テンシャルバンド図である。
【図３】本発明によるＦＥＴの第二の実施例の素子構造
図である。
図である。
【図４】本発明によるＦＥＴの第三の実施例の素子構造
図である。
図である。
【図５】本発明によるＦＥＴの第三の実施例に於けるポ
テンシャルバンド図である。
テンシャルバンド図である。
【図６】本発明によるＦＥＴの第四の実施例の素子構造
図である。
図である。
【図７】従来の技術によるＦＥＴの素子構造図である。
１、３ａ、３ｃ、３ｆ、４３ａ、４３ｆ、７３ａ、７３
ｃ ノンドープＩｎＡｌＡｓ層 ２、３ｄ、３２、４３ｄ、６３ｄ ノンドープＩｎＧａ
Ａｓ層 ３、３３、４３、６３、７３ ゲート絶縁層 ３ｂ、４３ｂ、７３ｂ ｎ形ＩｎＡｌＡｓ層 ３ｅ、３３ｅ ノンドープＡｌＡｓ層 ４ ｎ形ＩｎＧａＡｓ層 ５ｓ、５ｄ オーム性電極 ６ ゲート電極 １０ Ｓ．Ｉ．ＩｎＰ基板 ３０ Ｓ．Ｉ．ＧａＡｓ基板 ３１、３３ｄ ノンドープＧａＡｓ層 ３３ａ、３３ｃ、４３ｃ、６３ａ、６３ｃ ノンドープ
ＡｌＧａＡｓ層 ３３ｂ、６３ｂ ｎ形ＡｌＧａＡｓ層 ４３ｓ、６３ｓ 超格子層
ｃ ノンドープＩｎＡｌＡｓ層 ２、３ｄ、３２、４３ｄ、６３ｄ ノンドープＩｎＧａ
Ａｓ層 ３、３３、４３、６３、７３ ゲート絶縁層 ３ｂ、４３ｂ、７３ｂ ｎ形ＩｎＡｌＡｓ層 ３ｅ、３３ｅ ノンドープＡｌＡｓ層 ４ ｎ形ＩｎＧａＡｓ層 ５ｓ、５ｄ オーム性電極 ６ ゲート電極 １０ Ｓ．Ｉ．ＩｎＰ基板 ３０ Ｓ．Ｉ．ＧａＡｓ基板 ３１、３３ｄ ノンドープＧａＡｓ層 ３３ａ、３３ｃ、４３ｃ、６３ａ、６３ｃ ノンドープ
ＡｌＧａＡｓ層 ３３ｂ、６３ｂ ｎ形ＡｌＧａＡｓ層 ４３ｓ、６３ｓ 超格子層
Claims (6)
- 【請求項１】 チャネル層と、ゲート絶縁層と、キャッ
プ層とを有する電界効果トランジスタであって、前記ゲ
ート絶縁層は、第一の半導体からなる少なくとも一層の
ｎ形層を含む電子供給層と，第一の半導体より電子親和
力の大きい第二の半導体からなる電子の共鳴準位の生成
される量子井戸層と、第一の半導体より電子親和力の小
さい第三の半導体からなる量子障壁層とが順次形成され
た層構造を備えることを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１の電界効果トランジスタに於い
て、前記第一の半導体がＩｎx Ａｌ1 - x Ａｓ（０≦ｘ
≦１）であり、前記第二の半導体がＩｎy Ｇａ1 - y Ａ
ｓ（０≦ｙ≦１）であると共に、前記第三の半導体がＡ
ｌz Ｇａ1 -z Ａｓ（０≦ｚ≦１）であることを特徴と
する請求項１記載の電界効果トランジスタ。 - 【請求項３】 請求項１の電界効果トランジスタに於い
て、前記第一の半導体がＡｌx Ｇａ1 - x Ａｓ（０≦ｘ
≦１）であり、前記第二の半導体がＩｎy Ｇａ1 - y Ａ
ｓ（０≦ｙ≦１）であると共に、前記第三の半導体がｘ
＜ｚ≦１なる組成比ｚで構成されたＡｌz Ｇａ1 - z Ａ
ｓであることを特徴とす請求項１記載の電界効果トラン
ジスタ。 - 【請求項４】 チャネル層と、ゲート絶縁層と、キャッ
プ層とを有する電界効果トランジスタであって、前記ゲ
ート絶縁層は、第一の半導体からなる少なくとも一層の
ｎ形層を含む電子供給層と、電子のミニバンドの生成さ
れる超格子層とが順次形成された層構造を含み、前記超
格子層は第一の半導体より電子親和力の大きい第二の半
導体からなる量子井戸層と第一の半導体より電子親和力
の小さい第三の半導体からなる量子障壁層との積層構造
であることを特徴とする電子効果トランジスタ。 - 【請求項５】 請求項４の電界効果トランジスタに於い
て、前記第一の半導体がＩｎx Ａｌ1 - x Ａｓ（０≦ｘ
≦１）であり、前記第二の半導体がＩｎy Ｇａ1 - y Ａ
ｓ（０≦ｙ≦１）であると共に、前記第三の半導体がＡ
ｌz Ｇａ1 -z Ａｓ（０≦ｚ≦１）であることを特徴と
する請求項４記載の電界効果トランジスタ。 - 【請求項６】 請求項４の電界効果トランジスタに於い
て、前記第一の半導体がＡｌx Ｇａ1 - x Ａｓ（０≦ｘ
≦１）であり、前記第二の半導体がＩｎy Ｇａ1 - y Ａ
ｓ（０≦ｙ≦１）であると共に、前記第三の半導体がｘ
＜ｚ≦１なる組成比ｚで構成されたＡｌz Ｇａ1 - z Ａ
ｓであることを特徴とする請求項４記載の電界効果トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155958A JP2500453B2 (ja) | 1993-06-28 | 1993-06-28 | 電界効果トランジスタ |
| US08/266,616 US5548139A (en) | 1993-06-28 | 1994-06-28 | Schottky gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5155958A JP2500453B2 (ja) | 1993-06-28 | 1993-06-28 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
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| JPH07142513A JPH07142513A (ja) | 1995-06-02 |
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