JPH10150185A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
- H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
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Abstract
(57)【要約】
【課題】 SAGFETにおいて、ゲート電極6aのゲ
ート長が、半導体基板1の表面に形成した凹状堀込み部
1aの平面形状により定まることとなり、ゲート長の制
御を凹状堀込み部1aの平面形状により簡単に行えるよ
うにする。 【解決手段】 半導体基板1の表面に形成した凹状堀込
み部1aの両側部分に、ソース,ドレイン領域を構成す
るn′拡散層3a,3b及びn+ 拡散層4a,4bを形
成するとともに、該凹状堀込み部1a内にゲート電極6
aを埋め込み配置し、該ゲート電極6aを、その平面形
状が該凹状堀込み部1a底面の形状と一致した構造とし
た。
ート長が、半導体基板1の表面に形成した凹状堀込み部
1aの平面形状により定まることとなり、ゲート長の制
御を凹状堀込み部1aの平面形状により簡単に行えるよ
うにする。 【解決手段】 半導体基板1の表面に形成した凹状堀込
み部1aの両側部分に、ソース,ドレイン領域を構成す
るn′拡散層3a,3b及びn+ 拡散層4a,4bを形
成するとともに、該凹状堀込み部1a内にゲート電極6
aを埋め込み配置し、該ゲート電極6aを、その平面形
状が該凹状堀込み部1a底面の形状と一致した構造とし
た。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特に化合物半導体系モノリシックI
C内に搭載される電界効果型トランジスタ(FET),
高電子移動度トランジスタ(HEMT),MIMキャパ
シタおよびバルク超音波フィルタ(FBAR)の構造、
及びこれらの素子の製造方法に関するものである。
の製造方法に関し、特に化合物半導体系モノリシックI
C内に搭載される電界効果型トランジスタ(FET),
高電子移動度トランジスタ(HEMT),MIMキャパ
シタおよびバルク超音波フィルタ(FBAR)の構造、
及びこれらの素子の製造方法に関するものである。
【0002】
【従来の技術】GaAsMMIC(Monolithic Microwa
ve Integrated Circuits)を初めとする化合物半導体系
モノリシックICは、その化合物半導体材料の優れた電
子輸送特性を、該ICに搭載されるFET(Field Effe
ct Transistor)素子の高速化実現に最も有効に利用でき
るデバイスである。このため、化合物半導体系MMIC
は、衛星用集積回路,移動体マイクロ波集積回路,ミリ
波集積回路等を扱う技術分野への応用が図られており、
近年の移動体無線の発展によりさらにその需要が見込ま
れている。
ve Integrated Circuits)を初めとする化合物半導体系
モノリシックICは、その化合物半導体材料の優れた電
子輸送特性を、該ICに搭載されるFET(Field Effe
ct Transistor)素子の高速化実現に最も有効に利用でき
るデバイスである。このため、化合物半導体系MMIC
は、衛星用集積回路,移動体マイクロ波集積回路,ミリ
波集積回路等を扱う技術分野への応用が図られており、
近年の移動体無線の発展によりさらにその需要が見込ま
れている。
【0003】ところで、上記MMICの用途は、移動体
無線や衛星用の機器における高出力アンプであるため、
トランジスタの高周波特性の向上だけでなく、トランジ
スタ自身の発熱に耐え、かつ、過酷な環境下で長期の使
用に耐えられるものでなければならない。したがって、
このようなMMICには特に高い信頼性が要求されるの
が常である。特に、FETの信頼性を左右するゲート電
極やソース,ドレイン電極では、化合物半導体とのショ
ットキー接合やオーミック接合を利用しているため、そ
の信頼性の向上を図るには、金属,半導体間の固相反応
を十分に抑制できるよう工夫する必要がある。
無線や衛星用の機器における高出力アンプであるため、
トランジスタの高周波特性の向上だけでなく、トランジ
スタ自身の発熱に耐え、かつ、過酷な環境下で長期の使
用に耐えられるものでなければならない。したがって、
このようなMMICには特に高い信頼性が要求されるの
が常である。特に、FETの信頼性を左右するゲート電
極やソース,ドレイン電極では、化合物半導体とのショ
ットキー接合やオーミック接合を利用しているため、そ
の信頼性の向上を図るには、金属,半導体間の固相反応
を十分に抑制できるよう工夫する必要がある。
【0004】一般に、耐熱性向上のためにはゲート電極
に高融点金属を用いる。例えば、自己整合型の高融点金
属電極を有する電界効果トランジスタは、プレナー型の
素子構造となっている。このようなプレナー型の電界効
果トランジスタは、高出力アンプに用いるとGaAs表
面近傍に過大な電流が流れる、動作が不安定でしかも電
気的耐圧が小さいものである。このため、プレナー型の
電界効果トランジスタは、専らスイッチ素子や低雑音増
幅器として用いられる。
に高融点金属を用いる。例えば、自己整合型の高融点金
属電極を有する電界効果トランジスタは、プレナー型の
素子構造となっている。このようなプレナー型の電界効
果トランジスタは、高出力アンプに用いるとGaAs表
面近傍に過大な電流が流れる、動作が不安定でしかも電
気的耐圧が小さいものである。このため、プレナー型の
電界効果トランジスタは、専らスイッチ素子や低雑音増
幅器として用いられる。
【0005】ところが、携帯電話の送信部に必要とされ
るトランジスタは、高出力でしかも安価なものでなけれ
ばならないため、携帯電話の送信部のトランジスタに
は、該プレナー型のFET構造が採用されている。
るトランジスタは、高出力でしかも安価なものでなけれ
ばならないため、携帯電話の送信部のトランジスタに
は、該プレナー型のFET構造が採用されている。
【0006】また、プレナー型の電界効果トランジスタ
では達成できない優れた高出力特性を得るには、化合物
半導体基板にリセスまたは掘り込み部を形成し、その中
央に高融点金属ゲートを配置した素子構造が有効であ
る。このような素子構造では、基板表面近傍に過大な電
流が流れることはなく、この素子構造を有するトランジ
スタは高出力アンプの回路素子として使用できる。
では達成できない優れた高出力特性を得るには、化合物
半導体基板にリセスまたは掘り込み部を形成し、その中
央に高融点金属ゲートを配置した素子構造が有効であ
る。このような素子構造では、基板表面近傍に過大な電
流が流れることはなく、この素子構造を有するトランジ
スタは高出力アンプの回路素子として使用できる。
【0007】しかしながら、上記のような素子構造を実
現するには、高価なエピタキシャル基板を用いることが
必要であり、特に低価格を要求される携帯電話の送信部
に必要とされるトランジスタには、上記素子構造は不向
きである。したがって、比較的、低価格を要求されない
衛星用機器の高出力アンプにこの構造を適用することが
多い。
現するには、高価なエピタキシャル基板を用いることが
必要であり、特に低価格を要求される携帯電話の送信部
に必要とされるトランジスタには、上記素子構造は不向
きである。したがって、比較的、低価格を要求されない
衛星用機器の高出力アンプにこの構造を適用することが
多い。
【0008】また、高出力特性を向上させた、マイクロ
波帯だけでなくミリ波帯で使用できる高出力デバイス
を、GaAs系半導体素子を用いて実現することは不可
能であり、現在各社、各研究所がその開発にしのぎを削
っているところである。このような高周波高出力デバイ
スを実現可能な半導体素子の候補の一つとして、電子の
移動度がGaAsに比べて2倍のInGaAsを用いる
ことのできるInP系HEMTは最も有望であり、その
実現が近いとされている素子である。
波帯だけでなくミリ波帯で使用できる高出力デバイス
を、GaAs系半導体素子を用いて実現することは不可
能であり、現在各社、各研究所がその開発にしのぎを削
っているところである。このような高周波高出力デバイ
スを実現可能な半導体素子の候補の一つとして、電子の
移動度がGaAsに比べて2倍のInGaAsを用いる
ことのできるInP系HEMTは最も有望であり、その
実現が近いとされている素子である。
【0009】しかしながら、InP系HEMTを構成し
ているInGaAs,AlInAsは、金属材料との固
相反応が顕著で信頼性に乏しいため、ゲート電極だけで
なくソース,ドレイン電極にも高融点金属を用いる必要
があると言われており、このような高融点金属からなる
ソース,ドレイン電極を有するHEMTは、その作製が
困難であり、いまだに実現されていない。
ているInGaAs,AlInAsは、金属材料との固
相反応が顕著で信頼性に乏しいため、ゲート電極だけで
なくソース,ドレイン電極にも高融点金属を用いる必要
があると言われており、このような高融点金属からなる
ソース,ドレイン電極を有するHEMTは、その作製が
困難であり、いまだに実現されていない。
【0010】さらに、トランジスタに限らず、他の回路
素子にも当然低価格化や高性能化という要求はあり、そ
のためにキャパシタやフィルターの小型化が要求される
のは必至である。
素子にも当然低価格化や高性能化という要求はあり、そ
のためにキャパシタやフィルターの小型化が要求される
のは必至である。
【0011】本件で対象とするキャパシタは、MIM
(Metal-Insurator-Metal )キャパシタと言われる、誘
電体薄膜を金属層でサンドイッチした構造を有するもの
で、MMICにおいて、インピーダンス整合回路、RF
カット用フィルター(ハイパスフィルター)、DCカッ
ト用キャパシタとして用いられる。
(Metal-Insurator-Metal )キャパシタと言われる、誘
電体薄膜を金属層でサンドイッチした構造を有するもの
で、MMICにおいて、インピーダンス整合回路、RF
カット用フィルター(ハイパスフィルター)、DCカッ
ト用キャパシタとして用いられる。
【0012】また、本件で対象とするフィルターは、バ
ルク超音波フィルターと言われるもので、構造上はMI
Mキャパシタと同じであるが、対向する金属層間に介在
する薄膜として圧電体膜を用いている点がMIMキャパ
シタとは異なっている。このフィルターは、回路中のミ
キサの後段に配置され、定められた周波数以外の電波が
伝搬されるのを防ぐという働きをするものであり、フィ
ルターでの電力のロスを小さくすることが効率の向上の
点から求められている。特に、バルク超音波フィルター
は2GHZ 以上で使えることから今後の移動体電話には
必須の素子である。
ルク超音波フィルターと言われるもので、構造上はMI
Mキャパシタと同じであるが、対向する金属層間に介在
する薄膜として圧電体膜を用いている点がMIMキャパ
シタとは異なっている。このフィルターは、回路中のミ
キサの後段に配置され、定められた周波数以外の電波が
伝搬されるのを防ぐという働きをするものであり、フィ
ルターでの電力のロスを小さくすることが効率の向上の
点から求められている。特に、バルク超音波フィルター
は2GHZ 以上で使えることから今後の移動体電話には
必須の素子である。
【0013】そこで、このような状況下にて本件発明者
の奥らは、安価な高出力アンプを実現する手法として、
高融点金属ゲート電極をリセス底面の中央に自己整合的
に配置し、かつソース,ドレイン領域形成のためのイオ
ン注入プロセスとして自己整合プロセスを用いた半導体
装置及びその製造方法をすでに開発しており(特願平6
−154717号,特願平7−66094号に添付の明
細書参照)、以下、従来技術として、これらの半導体装
置及びその製造方法について詳しく説明する。
の奥らは、安価な高出力アンプを実現する手法として、
高融点金属ゲート電極をリセス底面の中央に自己整合的
に配置し、かつソース,ドレイン領域形成のためのイオ
ン注入プロセスとして自己整合プロセスを用いた半導体
装置及びその製造方法をすでに開発しており(特願平6
−154717号,特願平7−66094号に添付の明
細書参照)、以下、従来技術として、これらの半導体装
置及びその製造方法について詳しく説明する。
【0014】図29(e) は、特願平6−154717号
に添付の明細書に記載された従来の半導体装置を示す断
面図であり、図において、201は従来のリセスゲート
構造を有する自己整合型FET(以下,SAGFETと
もいう。)で、そのゲート電極16aが基板表面の凹状
リセス1aに対して自己整合的に形成されたものであ
る。このFET201の化合物半導体基板1の表面には
凹状リセス1aが形成されており、該凹状リセス1aの
底面中央部には、ショットキー電極として高融点金属材
料からなる高融点金属ゲート電極16aが配置されてい
る。該半導体基板1のゲート電極直下部分にはn拡散層
2が形成され、また該凹状リセス1aの底面部の、該n
拡散層2の両側部分には、低濃度拡散層(n′拡散層)
3a,3bが形成されている。さらに、該半導体基板1
の、該n拡散層2及びn′拡散層3a,3bの下側部分
には、p拡散層5が形成されている。
に添付の明細書に記載された従来の半導体装置を示す断
面図であり、図において、201は従来のリセスゲート
構造を有する自己整合型FET(以下,SAGFETと
もいう。)で、そのゲート電極16aが基板表面の凹状
リセス1aに対して自己整合的に形成されたものであ
る。このFET201の化合物半導体基板1の表面には
凹状リセス1aが形成されており、該凹状リセス1aの
底面中央部には、ショットキー電極として高融点金属材
料からなる高融点金属ゲート電極16aが配置されてい
る。該半導体基板1のゲート電極直下部分にはn拡散層
2が形成され、また該凹状リセス1aの底面部の、該n
拡散層2の両側部分には、低濃度拡散層(n′拡散層)
3a,3bが形成されている。さらに、該半導体基板1
の、該n拡散層2及びn′拡散層3a,3bの下側部分
には、p拡散層5が形成されている。
【0015】また、上記半導体基板1の凹状リセス1a
の両側には、ソース,ドレイン領域としてのn+ 拡散層
4a,4bが形成されており、基板上の全面が絶縁膜1
7により覆われている。この絶縁膜17の、n+ 拡散層
4a,4b上の部分には、該凹状リセス1aのエッジか
ら所定距離離れた位置に開口部17a,17bが形成さ
れており、該絶縁膜開口内には、オーミック電極として
ソース,ドレイン電極8a,8bが配置されている。
の両側には、ソース,ドレイン領域としてのn+ 拡散層
4a,4bが形成されており、基板上の全面が絶縁膜1
7により覆われている。この絶縁膜17の、n+ 拡散層
4a,4b上の部分には、該凹状リセス1aのエッジか
ら所定距離離れた位置に開口部17a,17bが形成さ
れており、該絶縁膜開口内には、オーミック電極として
ソース,ドレイン電極8a,8bが配置されている。
【0016】ここで、高融点金属ゲート電極16aは上
述したようにリセス1aの中央部に位置し、その上面が
平坦な構造となっている。このゲート電極16aからn
+ ソース拡散層4aまでの距離と、該ゲート電極16a
からn+ ドレイン拡散層4bまでの距離とは同一であ
る。また、n拡散層2は高融点金属ゲート電極16aの
直下にだけ存在しており、これがチャネル領域となって
いる。また、n′拡散層3a,3bは、n拡散層2を除
くリセス1aの底面部にのみ存在し、さらにn+拡散層
4a,4bはリセス1aの外側に存在し、その厚さはn
拡散層2、n′拡散層3a,3bよりも厚くなってい
る。また、n+ 拡散層4a,4bの下端位置は、上記n
拡散層2及びn′拡散層3a,3bとp拡散層5との境
界位置と一致している。
述したようにリセス1aの中央部に位置し、その上面が
平坦な構造となっている。このゲート電極16aからn
+ ソース拡散層4aまでの距離と、該ゲート電極16a
からn+ ドレイン拡散層4bまでの距離とは同一であ
る。また、n拡散層2は高融点金属ゲート電極16aの
直下にだけ存在しており、これがチャネル領域となって
いる。また、n′拡散層3a,3bは、n拡散層2を除
くリセス1aの底面部にのみ存在し、さらにn+拡散層
4a,4bはリセス1aの外側に存在し、その厚さはn
拡散層2、n′拡散層3a,3bよりも厚くなってい
る。また、n+ 拡散層4a,4bの下端位置は、上記n
拡散層2及びn′拡散層3a,3bとp拡散層5との境
界位置と一致している。
【0017】次に製造方法について説明する。図27
(a) 〜(f) ,図28(a) 〜(e) ,図29(a) 〜(e) は、
上記SAGFET201の製造方法を説明するための図
である。まず、図27(a) に示すように、化合物半導体
基板1上にSiO2 を3000オングストローム程度の
厚さに堆積して絶縁膜41を形成し、その後、所定パタ
ーンの開口42aを有するレジスト42を形成する。
(a) 〜(f) ,図28(a) 〜(e) ,図29(a) 〜(e) は、
上記SAGFET201の製造方法を説明するための図
である。まず、図27(a) に示すように、化合物半導体
基板1上にSiO2 を3000オングストローム程度の
厚さに堆積して絶縁膜41を形成し、その後、所定パタ
ーンの開口42aを有するレジスト42を形成する。
【0018】次に、図27(b) に示すように、上記レジ
スト42をマスクとして絶縁膜41を選択的にエッチン
グして絶縁膜開口41aを形成する。このときのエッチ
ング方法には、エッチング端面を基板表面に対して垂直
に加工するのが容易なRIE(リアクティブイオンエッ
チング)を用いる。
スト42をマスクとして絶縁膜41を選択的にエッチン
グして絶縁膜開口41aを形成する。このときのエッチ
ング方法には、エッチング端面を基板表面に対して垂直
に加工するのが容易なRIE(リアクティブイオンエッ
チング)を用いる。
【0019】次に、図27(c) に示すように、レジスト
42を除去した後、化合物半導体基板1に上記絶縁膜4
1をマスクとして、Cl2 ガスによるドライエッチング
処理を施して、500オングストローム程度の深さの凹
状リセス1aを形成する。なおこの凹状リセス1aの形
成は、酒石酸と過酸化水素との比率が50:1である水
溶液を用いるウエットエッチングにより行ってもよい。
42を除去した後、化合物半導体基板1に上記絶縁膜4
1をマスクとして、Cl2 ガスによるドライエッチング
処理を施して、500オングストローム程度の深さの凹
状リセス1aを形成する。なおこの凹状リセス1aの形
成は、酒石酸と過酸化水素との比率が50:1である水
溶液を用いるウエットエッチングにより行ってもよい。
【0020】また、上記説明では、レジスト42を除去
した後、リセス1aの形成を行ったが、レジスト42の
除去とリセス形成の順序は逆でも良い。
した後、リセス1aの形成を行ったが、レジスト42の
除去とリセス形成の順序は逆でも良い。
【0021】次に、図27(d) に示すように、絶縁膜4
1をマスクとしてイオン注入を行って、上記リセス1a
の底面部分にn拡散層2を、その下側にp拡散層5を形
成する。このときマスクとする絶縁膜41の中にもイオ
ンが注入されるが、その濃度は1017cm-3程度であ
り、組成変化はほとんどない。また、n拡散層2の形成
のための注入イオンはSiイオンで、p拡散層5の形成
用の注入イオンはMgイオンである。さらに、Siイオ
ンの加速エネルギーは60KeV、そのドーズ量は7×
1012cm-2程度、Mgイオンの加速エネルギーは30
0KeV、そのドーズ量は5×1012cm-2程度として
いる。
1をマスクとしてイオン注入を行って、上記リセス1a
の底面部分にn拡散層2を、その下側にp拡散層5を形
成する。このときマスクとする絶縁膜41の中にもイオ
ンが注入されるが、その濃度は1017cm-3程度であ
り、組成変化はほとんどない。また、n拡散層2の形成
のための注入イオンはSiイオンで、p拡散層5の形成
用の注入イオンはMgイオンである。さらに、Siイオ
ンの加速エネルギーは60KeV、そのドーズ量は7×
1012cm-2程度、Mgイオンの加速エネルギーは30
0KeV、そのドーズ量は5×1012cm-2程度として
いる。
【0022】また、上記イオンの注入深さは、加速エネ
ルギーの高いMgイオンでも1000オングストローム
程度なので、3000オングストロームのSiO2 膜か
らなる絶縁膜41は、十分イオン注入マスクとしての役
目を果たす。
ルギーの高いMgイオンでも1000オングストローム
程度なので、3000オングストロームのSiO2 膜か
らなる絶縁膜41は、十分イオン注入マスクとしての役
目を果たす。
【0023】次に図27(e) に示すように、高融点金属
薄膜16を全面に被着する。この際、リセス1aの開口
上部にて高融点金属薄膜16に段切れが発生しないよう
にする。ここで、高融点金属薄膜16の材料としては、
WSi,WSiN,WN,TiW等を用いる。またこの
とき、高融点金属薄膜16の膜厚と、リセス1a両側の
段差部における高融点金属薄膜16によるカバレッジ部
の横幅(ゲート長方向における寸法)とにより、上記
n′拡散層3a,3bの横幅とゲート長とが決定され
る。
薄膜16を全面に被着する。この際、リセス1aの開口
上部にて高融点金属薄膜16に段切れが発生しないよう
にする。ここで、高融点金属薄膜16の材料としては、
WSi,WSiN,WN,TiW等を用いる。またこの
とき、高融点金属薄膜16の膜厚と、リセス1a両側の
段差部における高融点金属薄膜16によるカバレッジ部
の横幅(ゲート長方向における寸法)とにより、上記
n′拡散層3a,3bの横幅とゲート長とが決定され
る。
【0024】例えば、上記カバレッジ部の横幅が0.2
5μm,リセス開口部の横幅が1.0μmである場合、
ゲート長は0.5μmとなる。また、高融点金属薄膜1
6の被着方法としては、スパッタ蒸着やブランケットC
VDを用いることができ、スパッタ蒸着を用いた場合、
高融点金属薄膜16の、ゲート電極となるべき部分の上
面が凸状に湾曲した形状となり、ブランケットCVDを
用いた場合は、この部分は平坦な形状となる。
5μm,リセス開口部の横幅が1.0μmである場合、
ゲート長は0.5μmとなる。また、高融点金属薄膜1
6の被着方法としては、スパッタ蒸着やブランケットC
VDを用いることができ、スパッタ蒸着を用いた場合、
高融点金属薄膜16の、ゲート電極となるべき部分の上
面が凸状に湾曲した形状となり、ブランケットCVDを
用いた場合は、この部分は平坦な形状となる。
【0025】次に、図27(f) に示すように、上記高融
点金属薄膜16上に第2のレジスト45を形成する。こ
のとき第2のレジストは、高融点金属薄膜16の、リセ
ス1aに対応する凹部16bを十分に平坦化できる程度
の厚さ、ここでは1μmに塗布する。また上記第2のレ
ジスト45としては、RIE耐性があるものを用いる。
点金属薄膜16上に第2のレジスト45を形成する。こ
のとき第2のレジストは、高融点金属薄膜16の、リセ
ス1aに対応する凹部16bを十分に平坦化できる程度
の厚さ、ここでは1μmに塗布する。また上記第2のレ
ジスト45としては、RIE耐性があるものを用いる。
【0026】次に、図28(a) に示すように第2のレジ
スト45をO2 アッシング等の、ウエハ面内での均一性
の高いエッチング処理によりエッチングする。このエッ
チング処理では、高融点金属薄膜16が露出したところ
でエッチングを停止する。この場合、高融点金属薄膜1
6の凹部16b内に埋め込まれた第2のレジスト45a
のウエハ全面に占める割合は小さいので、エッチング中
のCOの発光量は、高融点金属薄膜16が露出したとこ
ろで急激に低下する。このためエッチング中にCOの発
光をモニタするようにしておけば、高融点金属薄膜16
が露出したところで急激に低下するCOの発光量を検知
してエッチングを停止させることができ、制御性良くレ
ジスト45aを残すことができる。
スト45をO2 アッシング等の、ウエハ面内での均一性
の高いエッチング処理によりエッチングする。このエッ
チング処理では、高融点金属薄膜16が露出したところ
でエッチングを停止する。この場合、高融点金属薄膜1
6の凹部16b内に埋め込まれた第2のレジスト45a
のウエハ全面に占める割合は小さいので、エッチング中
のCOの発光量は、高融点金属薄膜16が露出したとこ
ろで急激に低下する。このためエッチング中にCOの発
光をモニタするようにしておけば、高融点金属薄膜16
が露出したところで急激に低下するCOの発光量を検知
してエッチングを停止させることができ、制御性良くレ
ジスト45aを残すことができる。
【0027】次に、図28(b) に示すように、レジスト
45aをマスクとして高融点金属薄膜16をエッチング
する。このときエッチング処理は、プラズマエッチング
やECR(マイクロ波プラズマ)エッチング等の低ダメ
ージのエッチング方法により行い、n拡散層2をエッチ
ングしたり、これにダメージを与えたりしないようにす
る。また、エッチングガスにはSF6 やCF4 +O2 を
用い、エッチング処理は、絶縁膜41が露出した時点
(終点)から数十秒程度(膜厚ではおよそ3000オン
グストローム程度)オーバエッチングして停止させる。
このときFラジカルの発光、SiFの発光をモニタすれ
ば容易に終点検出できる。
45aをマスクとして高融点金属薄膜16をエッチング
する。このときエッチング処理は、プラズマエッチング
やECR(マイクロ波プラズマ)エッチング等の低ダメ
ージのエッチング方法により行い、n拡散層2をエッチ
ングしたり、これにダメージを与えたりしないようにす
る。また、エッチングガスにはSF6 やCF4 +O2 を
用い、エッチング処理は、絶縁膜41が露出した時点
(終点)から数十秒程度(膜厚ではおよそ3000オン
グストローム程度)オーバエッチングして停止させる。
このときFラジカルの発光、SiFの発光をモニタすれ
ば容易に終点検出できる。
【0028】次に、図28(c) に示すように、第2のレ
ジスト45aを除去し、n′拡散層3a,3bを形成す
るためのSiイオンの注入を行う。このときの注入エネ
ルギーは、n′拡散層3の深さをn拡散層2の深さと同
じ深さにするため、n拡散層2の注入時と同じ60Ke
Vとする。またこの時のイオンのドーズ量は、必要とす
る素子の耐圧,相互コンダクタンスに応じて決めればよ
い。
ジスト45aを除去し、n′拡散層3a,3bを形成す
るためのSiイオンの注入を行う。このときの注入エネ
ルギーは、n′拡散層3の深さをn拡散層2の深さと同
じ深さにするため、n拡散層2の注入時と同じ60Ke
Vとする。またこの時のイオンのドーズ量は、必要とす
る素子の耐圧,相互コンダクタンスに応じて決めればよ
い。
【0029】次に、図28(d) に示すように第3のレジ
スト47を形成する。このレジスト膜47の膜厚は、リ
セス開口部と高融点金属ゲート電極16aとを十分に埋
め込める1μm程度とする。
スト47を形成する。このレジスト膜47の膜厚は、リ
セス開口部と高融点金属ゲート電極16aとを十分に埋
め込める1μm程度とする。
【0030】次に、図28(e) に示すように第3のレジ
スト47をO2 アッシャ等の方法でエッチングし、絶縁
膜41が露出したところでエッチングを停止する。この
ときの終点検出の原理や方法は上記第2のレジスト45
のエッチングの場合と同じである。ここでは、あとのn
+ 拡散層4a,4bを形成するためのイオン注入工程に
おいて、基板上のFETの形成領域以外の部分をマスク
するレジストと、上記リセス1a内に残したレジスト4
7aとが混ざらないよう、該レジスト47aにDeep−U
Vキュア処理を施して、レジストの改質を行う必要があ
る。
スト47をO2 アッシャ等の方法でエッチングし、絶縁
膜41が露出したところでエッチングを停止する。この
ときの終点検出の原理や方法は上記第2のレジスト45
のエッチングの場合と同じである。ここでは、あとのn
+ 拡散層4a,4bを形成するためのイオン注入工程に
おいて、基板上のFETの形成領域以外の部分をマスク
するレジストと、上記リセス1a内に残したレジスト4
7aとが混ざらないよう、該レジスト47aにDeep−U
Vキュア処理を施して、レジストの改質を行う必要があ
る。
【0031】次に、図29(a) に示すように絶縁膜41
を除去する。この時、絶縁膜41の除去は、例えばバッ
ファードフッ酸(HF:NH4 F=30:1)で行い、
高融点金属ゲート電極16aや第3のレジスト47a、
さらには化合物半導体基板1にダメージを与えず、また
絶縁膜の残渣を残さないことが重要である。
を除去する。この時、絶縁膜41の除去は、例えばバッ
ファードフッ酸(HF:NH4 F=30:1)で行い、
高融点金属ゲート電極16aや第3のレジスト47a、
さらには化合物半導体基板1にダメージを与えず、また
絶縁膜の残渣を残さないことが重要である。
【0032】次に、図29(b) に示すように、高融点金
属ゲート電極16aとレジスト47aをマスクにして、
n+ 拡散層4a,4bを形成するためのSiイオンの注
入を行う。この際、図には示されていないが、基板上
の、FETの形成領域以外の領域は、他のレジストによ
りマスクされている。また、このときのイオン注入のエ
ネルギーは、上記レジスト47aで阻止できる程度,具
体的には60から70KeVに設定し、n+ 拡散層4
a,4bの底面が、できるだけn拡散層2、n′拡散層
3a,3bの下端面と同じ深さになるようにすることが
望ましい。またこの場合のイオンのドーズ量は5×10
13cm-2程度とする。
属ゲート電極16aとレジスト47aをマスクにして、
n+ 拡散層4a,4bを形成するためのSiイオンの注
入を行う。この際、図には示されていないが、基板上
の、FETの形成領域以外の領域は、他のレジストによ
りマスクされている。また、このときのイオン注入のエ
ネルギーは、上記レジスト47aで阻止できる程度,具
体的には60から70KeVに設定し、n+ 拡散層4
a,4bの底面が、できるだけn拡散層2、n′拡散層
3a,3bの下端面と同じ深さになるようにすることが
望ましい。またこの場合のイオンのドーズ量は5×10
13cm-2程度とする。
【0033】次に、図29(c) に示すように第3のレジ
スト47aを除去し、イオン注入層を活性化させるため
のアニール処理を行う。このアニール処理は、ウエハを
砒素圧のかかった雰囲気中に保持して温度約800℃で
30分程度加熱することにより行う。
スト47aを除去し、イオン注入層を活性化させるため
のアニール処理を行う。このアニール処理は、ウエハを
砒素圧のかかった雰囲気中に保持して温度約800℃で
30分程度加熱することにより行う。
【0034】次に、図29(d) に示すように、パッシベ
ーションのための絶縁膜17を全面に被着する。この絶
縁膜17には、短チャネル効果抑制のため、基板との間
に生ずるストレスが1×109 dyn/cm2 以下のも
のを用いることが好ましく、例えばプラズマCVDで形
成したSiON膜等を用いる。
ーションのための絶縁膜17を全面に被着する。この絶
縁膜17には、短チャネル効果抑制のため、基板との間
に生ずるストレスが1×109 dyn/cm2 以下のも
のを用いることが好ましく、例えばプラズマCVDで形
成したSiON膜等を用いる。
【0035】最後に、上記絶縁膜17上に、ソース,ド
レイン電極の形成領域に対応する開口を持つレジスト
(図示せず)を形成し、これをマスクとして絶縁膜17
をエッチングして開口17a,17bを形成した後、ソ
ース,ドレイン電極8a,8bとなるオーミック金属
を、蒸着,リフトオフにより該絶縁膜開口内に形成す
る。その後シンター処理を行うことでFET201の形
成プロセスは完了する。
レイン電極の形成領域に対応する開口を持つレジスト
(図示せず)を形成し、これをマスクとして絶縁膜17
をエッチングして開口17a,17bを形成した後、ソ
ース,ドレイン電極8a,8bとなるオーミック金属
を、蒸着,リフトオフにより該絶縁膜開口内に形成す
る。その後シンター処理を行うことでFET201の形
成プロセスは完了する。
【0036】ここでは、上記ソース,ドレイン電極8
a,8bは、Ni層上にAuGe系の合金を積層した構
造としてコンタクト抵抗を下げている。
a,8bは、Ni層上にAuGe系の合金を積層した構
造としてコンタクト抵抗を下げている。
【0037】図29(e) に示すように完成したFET2
01は、その高融点金属ゲート電極16aの上面は滑ら
かで平坦な形状となっている。
01は、その高融点金属ゲート電極16aの上面は滑ら
かで平坦な形状となっている。
【0038】ところが、このFET201では、高融点
金属からなるゲート電極16aをリセス底面の中央に配
置しているので、高出力化を図ることができ、またソー
ス,ドレイン領域4a,4bをイオン注入プロセスによ
りゲート電極16aに対して自己整合的に形成している
ので、工程の簡略化による素子の低価格化を図ることが
できる反面、チャネル電流がゲート電極横のn′拡散層
3a,3bと絶縁膜17の界面に発生したトラップの影
響を受けやすく、また、n′拡散層3a,3bの横幅
(ゲート長方向の寸法)の制御が困難であると言う問題
点があった。
金属からなるゲート電極16aをリセス底面の中央に配
置しているので、高出力化を図ることができ、またソー
ス,ドレイン領域4a,4bをイオン注入プロセスによ
りゲート電極16aに対して自己整合的に形成している
ので、工程の簡略化による素子の低価格化を図ることが
できる反面、チャネル電流がゲート電極横のn′拡散層
3a,3bと絶縁膜17の界面に発生したトラップの影
響を受けやすく、また、n′拡散層3a,3bの横幅
(ゲート長方向の寸法)の制御が困難であると言う問題
点があった。
【0039】さらに、p拡散層5は、濃度の異なるn拡
散層2及びn′拡散層3a,3bに共通して設けられて
いるので、p拡散層5の最適化、つまりn拡散層2とp
拡散層5との境界面、及びn′拡散層3a,3bとp拡
散層5との境界面の位置の最適化が行えず、このため、
高周波特性の向上と短チャネル効果の抑制を両立させる
ことができないという問題もあった。
散層2及びn′拡散層3a,3bに共通して設けられて
いるので、p拡散層5の最適化、つまりn拡散層2とp
拡散層5との境界面、及びn′拡散層3a,3bとp拡
散層5との境界面の位置の最適化が行えず、このため、
高周波特性の向上と短チャネル効果の抑制を両立させる
ことができないという問題もあった。
【0040】また、本件発明者の奥らは、これらの問題
点を解決した改良型のFETをすでに開発しており、以
下、この改良型の従来のFET(特願平7−66094
号の添付明細書参照)について説明する。
点を解決した改良型のFETをすでに開発しており、以
下、この改良型の従来のFET(特願平7−66094
号の添付明細書参照)について説明する。
【0041】図33(d) は特願平7−66094号の添
付明細書に記載された従来の半導体装置を示す断面図で
あり、図において、202は従来のリセスゲート構造を
有する上記改良型のFETで、その化合物半導体基板1
の表面には凹状リセス1aが形成されており、該凹状リ
セス1aの中央にはさらに凹部1bが形成されている。
該凹状リセス1aの底面中央の凹部1bには、ショット
キー電極として高融点金属材料からなる断面略T字型の
高融点金属ゲート電極26aが配置されている。該半導
体基板1のゲート電極下側部分には、チャネル領域とし
てのn拡散層2が形成され、また該凹状リセス1aの底
面の凹部1bの両側には、低濃度ソース,ドレイン領域
としてのn′拡散層3a,3bが形成されている。
付明細書に記載された従来の半導体装置を示す断面図で
あり、図において、202は従来のリセスゲート構造を
有する上記改良型のFETで、その化合物半導体基板1
の表面には凹状リセス1aが形成されており、該凹状リ
セス1aの中央にはさらに凹部1bが形成されている。
該凹状リセス1aの底面中央の凹部1bには、ショット
キー電極として高融点金属材料からなる断面略T字型の
高融点金属ゲート電極26aが配置されている。該半導
体基板1のゲート電極下側部分には、チャネル領域とし
てのn拡散層2が形成され、また該凹状リセス1aの底
面の凹部1bの両側には、低濃度ソース,ドレイン領域
としてのn′拡散層3a,3bが形成されている。
【0042】また、上記半導体基板1の凹状リセス1a
の両側には、上記FET201と同様、高濃度ソース,
ドレイン領域としてのn+ 拡散層4a,4bが形成され
ており、該拡散層4a,4bの表面、リセス1aの内
面、及びゲート電極26aの表面が、パッシベーション
膜としての絶縁膜27により覆われている。
の両側には、上記FET201と同様、高濃度ソース,
ドレイン領域としてのn+ 拡散層4a,4bが形成され
ており、該拡散層4a,4bの表面、リセス1aの内
面、及びゲート電極26aの表面が、パッシベーション
膜としての絶縁膜27により覆われている。
【0043】この絶縁膜27の、該凹状リセス1aのエ
ッジから所定距離離れたn+ 拡散層4a,4b上の部分
には開口部27a,27bが形成されており、該絶縁膜
開口内には、オーミック電極としてソース,ドレイン電
極8a,8bが配置されている。
ッジから所定距離離れたn+ 拡散層4a,4b上の部分
には開口部27a,27bが形成されており、該絶縁膜
開口内には、オーミック電極としてソース,ドレイン電
極8a,8bが配置されている。
【0044】ここで、高融点金属ゲート電極26aのソ
ース側下端からn+ ソース拡散層4aまでの距離と、ゲ
ート電極26aのドレイン側下端からn+ ドレイン拡散
層4bまでの距離は等しくなっている。また、n拡散層
2は高融点金属ゲート電極26aの直下にだけ存在して
チャネル領域となっており、n′拡散層3a,3bは、
リセス1a底面のn拡散層2を除く部分にだけ存在し、
n+ 拡散層4a,4bはリセス外に存在している。この
n+ 拡散層4a,4bの厚さは、n拡散層2及びn′拡
散層3a,3bよりも厚い。
ース側下端からn+ ソース拡散層4aまでの距離と、ゲ
ート電極26aのドレイン側下端からn+ ドレイン拡散
層4bまでの距離は等しくなっている。また、n拡散層
2は高融点金属ゲート電極26aの直下にだけ存在して
チャネル領域となっており、n′拡散層3a,3bは、
リセス1a底面のn拡散層2を除く部分にだけ存在し、
n+ 拡散層4a,4bはリセス外に存在している。この
n+ 拡散層4a,4bの厚さは、n拡散層2及びn′拡
散層3a,3bよりも厚い。
【0045】このような構造の改良型のFET202で
は、高融点金属ゲート電極26aがリセス1a内の、さ
らに一段半導体基板を掘り込んだ凹部1bの中央に位置
しているため、チャネル電流は、n′拡散層3a,3b
と絶縁膜27の界面に存在する空乏層の影響を受けにく
い。また、通常、n′拡散層3a,3bと絶縁膜27の
界面にはキャリヤトラップが発生していることから、上
記のように空乏層の影響を受けにくいということはトラ
ップへのキャリヤの充放電時間が応答速度を律速しない
ことを意味する。つまり、FETの相互コンダクタンス
gm及び動作速度の低下が起こらない。
は、高融点金属ゲート電極26aがリセス1a内の、さ
らに一段半導体基板を掘り込んだ凹部1bの中央に位置
しているため、チャネル電流は、n′拡散層3a,3b
と絶縁膜27の界面に存在する空乏層の影響を受けにく
い。また、通常、n′拡散層3a,3bと絶縁膜27の
界面にはキャリヤトラップが発生していることから、上
記のように空乏層の影響を受けにくいということはトラ
ップへのキャリヤの充放電時間が応答速度を律速しない
ことを意味する。つまり、FETの相互コンダクタンス
gm及び動作速度の低下が起こらない。
【0046】次にこの改良型のFET202の製造方法
について説明する。図30(a) 〜(e) ,図31(a) 〜
(d) ,図32(a) 〜(d) ,図33(a) 〜(d)は、上記S
AGFET202の製造方法を説明するための図であ
る。まず、図30(a) に示すように、化合物半導体基板
1上に絶縁膜41を4000オングストローム程度の厚
さに被着し、該絶縁膜41上に所定パターンの開口42
aを有するレジスト42を形成する。
について説明する。図30(a) 〜(e) ,図31(a) 〜
(d) ,図32(a) 〜(d) ,図33(a) 〜(d)は、上記S
AGFET202の製造方法を説明するための図であ
る。まず、図30(a) に示すように、化合物半導体基板
1上に絶縁膜41を4000オングストローム程度の厚
さに被着し、該絶縁膜41上に所定パターンの開口42
aを有するレジスト42を形成する。
【0047】次に図30(b) に示すように、上記レジス
ト膜42をマスクとして絶縁膜41をエッチングして、
絶縁膜41に開口41aを形成する。ここで、上記絶縁
膜41にはSiO2 膜を用いており、また、絶縁膜41
のエッチング処理には、エッチング端面を基板表面に対
して垂直に加工することが容易なRIEを用いる。
ト膜42をマスクとして絶縁膜41をエッチングして、
絶縁膜41に開口41aを形成する。ここで、上記絶縁
膜41にはSiO2 膜を用いており、また、絶縁膜41
のエッチング処理には、エッチング端面を基板表面に対
して垂直に加工することが容易なRIEを用いる。
【0048】次に、図30(c) に示すように、レジスト
膜42を除去し、その後、該絶縁膜41をマスクとして
化合物半導体基板1をエッチングして、該基板1に50
0オングストローム程度の深さの凹状リセス1aを形成
する。このとき、レジスト膜42の除去とリセス1aの
形成の順序は逆でも良い。上記のように化合物半導体基
板1にリセス1aを形成するエッチング処理には、酒石
酸と過酸化水素との割合が50:1の水溶液によるエッ
チング処理を用いてもよいし、Cl2 ガスによるドライ
エッチング処理を用いてもよい。図30(c) は、ドライ
エッチングを用いてエッチング端面を垂直に加工した凹
状リセス1aを示している。
膜42を除去し、その後、該絶縁膜41をマスクとして
化合物半導体基板1をエッチングして、該基板1に50
0オングストローム程度の深さの凹状リセス1aを形成
する。このとき、レジスト膜42の除去とリセス1aの
形成の順序は逆でも良い。上記のように化合物半導体基
板1にリセス1aを形成するエッチング処理には、酒石
酸と過酸化水素との割合が50:1の水溶液によるエッ
チング処理を用いてもよいし、Cl2 ガスによるドライ
エッチング処理を用いてもよい。図30(c) は、ドライ
エッチングを用いてエッチング端面を垂直に加工した凹
状リセス1aを示している。
【0049】次に、図30(d) に示すように、絶縁膜4
3を全面に被着する。この際、リセス1aの開口部にて
絶縁膜43の段切れが発生しないようにする。また上記
絶縁膜43の材料にはSiN等を用いる。このように絶
縁膜43を形成した状態でのリセス開口端の段差部にお
ける絶縁膜43のガバレッジ部の横幅と、この絶縁膜4
3の膜厚とによって、上記n′拡散層3a,3bの横
幅、さらにはゲート長が決定される。例えば、カバレッ
ジ部の横幅が0.25μm,リセス開口部の幅(ゲート
長方向の寸法)が1.0μmである場合、ゲート長は
0.5μmとなる。また、絶縁膜43の被着方法には、
プラズマCVDあるいはブランケットCVDを用いるこ
とができ、前者を用いた場合は、絶縁膜43のリセス中
央部の上面が凸状に湾曲した形状となり、後者を用いた
場合は、この部分は平坦な形状となる。
3を全面に被着する。この際、リセス1aの開口部にて
絶縁膜43の段切れが発生しないようにする。また上記
絶縁膜43の材料にはSiN等を用いる。このように絶
縁膜43を形成した状態でのリセス開口端の段差部にお
ける絶縁膜43のガバレッジ部の横幅と、この絶縁膜4
3の膜厚とによって、上記n′拡散層3a,3bの横
幅、さらにはゲート長が決定される。例えば、カバレッ
ジ部の横幅が0.25μm,リセス開口部の幅(ゲート
長方向の寸法)が1.0μmである場合、ゲート長は
0.5μmとなる。また、絶縁膜43の被着方法には、
プラズマCVDあるいはブランケットCVDを用いるこ
とができ、前者を用いた場合は、絶縁膜43のリセス中
央部の上面が凸状に湾曲した形状となり、後者を用いた
場合は、この部分は平坦な形状となる。
【0050】次に、図30(e) に示すように、全面に第
2のレジスト45を塗布する。このとき、該レジスト4
5の塗布は、その膜厚が絶縁膜43の凹部43bを十分
に平坦化できる程度の膜厚になるよう行う。例えば、第
2のレジスト45は、RIE耐性があるものを用い、約
1μmの膜厚に塗布する。
2のレジスト45を塗布する。このとき、該レジスト4
5の塗布は、その膜厚が絶縁膜43の凹部43bを十分
に平坦化できる程度の膜厚になるよう行う。例えば、第
2のレジスト45は、RIE耐性があるものを用い、約
1μmの膜厚に塗布する。
【0051】次に、図31(a) に示すように、第2のレ
ジスト45をO2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングし、絶縁膜4
3が露出したところでエッチングを停止する。このとき
絶縁膜43の凹部43bに埋め込まれているレジスト4
5aのウエハ全面に占める割合は小さいので、エッチン
グ中にCOの発光をモニタしておけば、絶縁膜43が露
出したところでCOの発光量が急激に低下するのを検出
できる。従って、このCOの発光量の低下を検出して、
エッチングを停止させるようにすれば、制御性良くレジ
スト45aを絶縁膜43の凹部43bに残すことができ
る。
ジスト45をO2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングし、絶縁膜4
3が露出したところでエッチングを停止する。このとき
絶縁膜43の凹部43bに埋め込まれているレジスト4
5aのウエハ全面に占める割合は小さいので、エッチン
グ中にCOの発光をモニタしておけば、絶縁膜43が露
出したところでCOの発光量が急激に低下するのを検出
できる。従って、このCOの発光量の低下を検出して、
エッチングを停止させるようにすれば、制御性良くレジ
スト45aを絶縁膜43の凹部43bに残すことができ
る。
【0052】次に、図31(b) に示すように、第2のレ
ジスト45をマスクにして絶縁膜43をエッチングす
る。このとき絶縁膜のエッチング処理には、プラズマエ
ッチングやECR(マイクロ波プラズマ)エッチング等
の低ダメージのエッチング方法を用い、GaAs表面を
エッチングしたり、ダメージを与えたりしないようにす
る。例えば、エッチングガスにはSF6 やCF4 +O2
を用い、絶縁膜43のエッチングにより絶縁膜41が露
出したところでエッチングを停止させる。この結果、絶
縁膜43によるダミーゲート43aが作製される。この
ときFラジカルの発光やSiFの発光をモニタするよう
にすれば、容易にエッチング終点の検出を行うことがで
きる。
ジスト45をマスクにして絶縁膜43をエッチングす
る。このとき絶縁膜のエッチング処理には、プラズマエ
ッチングやECR(マイクロ波プラズマ)エッチング等
の低ダメージのエッチング方法を用い、GaAs表面を
エッチングしたり、ダメージを与えたりしないようにす
る。例えば、エッチングガスにはSF6 やCF4 +O2
を用い、絶縁膜43のエッチングにより絶縁膜41が露
出したところでエッチングを停止させる。この結果、絶
縁膜43によるダミーゲート43aが作製される。この
ときFラジカルの発光やSiFの発光をモニタするよう
にすれば、容易にエッチング終点の検出を行うことがで
きる。
【0053】次に、図31(c) に示すように、第2のレ
ジスト45aを除去し、その後、n′拡散層3a,3b
を形成するためのSiのイオン注入を行う。このときの
注入エネルギーは、n′拡散層3a,3bの厚さが約1
000オングストロームとなるよう、60KeVとす
る。また、このときのイオンのドーズ量は、必要とする
素子の耐圧,相互コンダクタンスに応じて決めればよ
い。
ジスト45aを除去し、その後、n′拡散層3a,3b
を形成するためのSiのイオン注入を行う。このときの
注入エネルギーは、n′拡散層3a,3bの厚さが約1
000オングストロームとなるよう、60KeVとす
る。また、このときのイオンのドーズ量は、必要とする
素子の耐圧,相互コンダクタンスに応じて決めればよ
い。
【0054】次に、図31(d) に示すように、第3のレ
ジスト47を全面に塗布する。このときのレジスト47
の膜厚は、リセス開口部と絶縁膜43によるダミーゲー
ト43aを十分に埋め込める1μm程度でよい。
ジスト47を全面に塗布する。このときのレジスト47
の膜厚は、リセス開口部と絶縁膜43によるダミーゲー
ト43aを十分に埋め込める1μm程度でよい。
【0055】次に、図32(a) に示すように、第3のレ
ジスト47をO2 アッシャ等の方法によりエッチング
し、絶縁膜41が露出したところでエッチングを停止す
る。このときの終点検出の原理や方法は第2のレジスト
45のエッチングの場合と同じである。ここでは、その
後のn+ 拡散層4a,4bの形成のためのイオン注入工
程において、FETの形成領域以外の基板上の領域をマ
スクするレジストと、上記絶縁膜によるダミーゲート4
3aの両横に埋め込まれた第3のレジスト47aとが混
ざらないよう、レジスト47aのDeep−UVキュアを行
い、このレジスト47aを改質することが必要である。
ジスト47をO2 アッシャ等の方法によりエッチング
し、絶縁膜41が露出したところでエッチングを停止す
る。このときの終点検出の原理や方法は第2のレジスト
45のエッチングの場合と同じである。ここでは、その
後のn+ 拡散層4a,4bの形成のためのイオン注入工
程において、FETの形成領域以外の基板上の領域をマ
スクするレジストと、上記絶縁膜によるダミーゲート4
3aの両横に埋め込まれた第3のレジスト47aとが混
ざらないよう、レジスト47aのDeep−UVキュアを行
い、このレジスト47aを改質することが必要である。
【0056】次に、図32(b) に示すように、ダミーゲ
ート43aを除去する。その除去方法は、例えばS
F6 ,NF3 等のエッチングガスによるプラズマエッチ
ング処理を用いる。このとき、絶縁膜41としてSiO
膜、絶縁膜43としてSiN膜を用いている場合、レジ
スト47及びSiO膜のエッチング速度は100オング
ストローム/min、SiN膜のエッチング速度は20
0オングストローム/minであるので、SiN膜から
なるダミーゲート43aだけが選択的に除去できる。そ
してさらにダミーゲートを除去した基板部分をエッチン
グする。
ート43aを除去する。その除去方法は、例えばS
F6 ,NF3 等のエッチングガスによるプラズマエッチ
ング処理を用いる。このとき、絶縁膜41としてSiO
膜、絶縁膜43としてSiN膜を用いている場合、レジ
スト47及びSiO膜のエッチング速度は100オング
ストローム/min、SiN膜のエッチング速度は20
0オングストローム/minであるので、SiN膜から
なるダミーゲート43aだけが選択的に除去できる。そ
してさらにダミーゲートを除去した基板部分をエッチン
グする。
【0057】このときのエッチング処理には、化合物半
導体基板1にリセス1aを形成した時のように、酒石酸
と過酸化水素との割合が50:1の水溶液によるエッチ
ング処理を用いてもよいし、Cl2 ガスによるドライエ
ッチング処理を用いてもよいが、高融点金属ゲート電極
26aとn′拡散層3a,3bの接触を避けるために
は、前者の処理のほうが好ましい。ただし、Cl2 ガス
によるドライエッチング処理を用いても、これが等方性
のエッチング処理であれば、高融点金属ゲート電極26
aとn′拡散層3a,3bの接触を避けることができ
る。なお、高融点金属ゲート電極26aとn′拡散層3
a,3bの接触を避けることは、FETのゲート耐圧を
大きくするために有効な手法である。
導体基板1にリセス1aを形成した時のように、酒石酸
と過酸化水素との割合が50:1の水溶液によるエッチ
ング処理を用いてもよいし、Cl2 ガスによるドライエ
ッチング処理を用いてもよいが、高融点金属ゲート電極
26aとn′拡散層3a,3bの接触を避けるために
は、前者の処理のほうが好ましい。ただし、Cl2 ガス
によるドライエッチング処理を用いても、これが等方性
のエッチング処理であれば、高融点金属ゲート電極26
aとn′拡散層3a,3bの接触を避けることができ
る。なお、高融点金属ゲート電極26aとn′拡散層3
a,3bの接触を避けることは、FETのゲート耐圧を
大きくするために有効な手法である。
【0058】次に、図32(c) に示すように、n拡散層
2を形成するためのSiのイオン注入を行う。このとき
の注入エネルギーは、n拡散層2の厚さが約1000オ
ングストロームとなるよう60KeVとする。また、そ
のドーズ量は必要とするピンチオフ電圧に応じて決めれ
ばよい。
2を形成するためのSiのイオン注入を行う。このとき
の注入エネルギーは、n拡散層2の厚さが約1000オ
ングストロームとなるよう60KeVとする。また、そ
のドーズ量は必要とするピンチオフ電圧に応じて決めれ
ばよい。
【0059】次に、図32(d) に示すように、高融点金
属薄膜26を全面に被着する。ここでは、高融点金属薄
膜26の材料には、WSi,WSiN,WN,TiW等
を用い、高融点金属薄膜26の膜厚は、リセス部分で段
切れが生じない程度の厚膜にする。
属薄膜26を全面に被着する。ここでは、高融点金属薄
膜26の材料には、WSi,WSiN,WN,TiW等
を用い、高融点金属薄膜26の膜厚は、リセス部分で段
切れが生じない程度の厚膜にする。
【0060】次に、図33(a) に示すように、ゲートパ
ターンに対応したパターンを有するレジスト48を作製
し、それをマスクとして高融点金属薄膜26をエッチン
グする。このときエッチングは、RIEなどのエッチン
グ端面の垂直加工が容易な方法で行い、エッチングガス
にはCF4 +O2 を用いる。また、エッチング処理は、
絶縁膜41が露出したところ(終点)から数十秒程度
(膜厚でおよそ3000オングストロームに相当)オー
バエチングした後、停止させる。このときSiFの発光
をモニタするようにすれば容易に終点検出を行うことが
できる。
ターンに対応したパターンを有するレジスト48を作製
し、それをマスクとして高融点金属薄膜26をエッチン
グする。このときエッチングは、RIEなどのエッチン
グ端面の垂直加工が容易な方法で行い、エッチングガス
にはCF4 +O2 を用いる。また、エッチング処理は、
絶縁膜41が露出したところ(終点)から数十秒程度
(膜厚でおよそ3000オングストロームに相当)オー
バエチングした後、停止させる。このときSiFの発光
をモニタするようにすれば容易に終点検出を行うことが
できる。
【0061】さらに、絶縁膜41のエッチングをバッフ
ァードフッ酸(HF:NH4F=30:1)を用いて行
い、高融点金属ゲート電極26aや第3のレジスト47
a、化合物半導体基板1にダメージを与えず、また残渣
を残さないようにする。ここで、その後のn+ 拡散層形
成のためのイオン注入工程において、FETの形成領域
以外の基板上の領域をマスクするレジスト及び上記ダミ
ーゲートの両横に埋め込まれたレジスト47と、上記レ
ジスト48とが混ざらないよう、該レジスト48のDeep
−UVキュアを行って該レジスト48を改質することが
必要である。
ァードフッ酸(HF:NH4F=30:1)を用いて行
い、高融点金属ゲート電極26aや第3のレジスト47
a、化合物半導体基板1にダメージを与えず、また残渣
を残さないようにする。ここで、その後のn+ 拡散層形
成のためのイオン注入工程において、FETの形成領域
以外の基板上の領域をマスクするレジスト及び上記ダミ
ーゲートの両横に埋め込まれたレジスト47と、上記レ
ジスト48とが混ざらないよう、該レジスト48のDeep
−UVキュアを行って該レジスト48を改質することが
必要である。
【0062】次に、図33(b) に示すように、高融点金
属ゲート電極26aとレジスト47a、レジスト48を
マスクにして、n+ 拡散層4a,4bを形成するための
Siのイオン注入を行う。この際、図には示されていな
いがFETの形成領域以外の基板上の領域はレジストで
マスクされている。このときのSiイオンの注入のエネ
ルギーは、約150KeVの高エネルギーとし、n+ 拡
散層4a,4bの深さが、できるだけn拡散層2、n′
拡散層3a,3bの底面と同じ深さになるようにするこ
とが望ましい。また、このときのイオンのドーズ量は5
×1013cm-2程度とする。
属ゲート電極26aとレジスト47a、レジスト48を
マスクにして、n+ 拡散層4a,4bを形成するための
Siのイオン注入を行う。この際、図には示されていな
いがFETの形成領域以外の基板上の領域はレジストで
マスクされている。このときのSiイオンの注入のエネ
ルギーは、約150KeVの高エネルギーとし、n+ 拡
散層4a,4bの深さが、できるだけn拡散層2、n′
拡散層3a,3bの底面と同じ深さになるようにするこ
とが望ましい。また、このときのイオンのドーズ量は5
×1013cm-2程度とする。
【0063】次に、図33(c) に示すように、第3のレ
ジスト47a及びレジスト48を除去し、その後、イオ
ン注入層を活性化させるためのアニール処理を行う。こ
のアニール処理は、基板を砒素圧のかかった雰囲気中に
保持して、温度約800℃で30分程度加熱することに
より行う。
ジスト47a及びレジスト48を除去し、その後、イオ
ン注入層を活性化させるためのアニール処理を行う。こ
のアニール処理は、基板を砒素圧のかかった雰囲気中に
保持して、温度約800℃で30分程度加熱することに
より行う。
【0064】次に、図33(d) に示すように、パッシベ
ーションのための絶縁膜27を被着する。このときの絶
縁膜27には、短チャネル効果抑制のために、下地部材
との間で生ずるストレスが1×109 dyn/cm2 以
下のものを用いることが好ましく、例えばプラズマCV
Dで形成したSiON膜等を用いる。
ーションのための絶縁膜27を被着する。このときの絶
縁膜27には、短チャネル効果抑制のために、下地部材
との間で生ずるストレスが1×109 dyn/cm2 以
下のものを用いることが好ましく、例えばプラズマCV
Dで形成したSiON膜等を用いる。
【0065】最後に、ソース,ドレイン電極の配置領域
に対応した開口部を持つレジスト膜をマスクとして絶縁
膜27をエッチングして絶縁膜開口27a,27bを形
成した後、ソース,ドレイン電極8a,8bとなるオー
ミック金属を蒸着リフトオフ法で形成し、シンター処理
を行って、FET202を完成する。ここでは、ソー
ス,ドレイン電極8a,8bには、Ni層上にAuGe
系の合金を積層した構造として、コンタクト抵抗の低下
を図っている。
に対応した開口部を持つレジスト膜をマスクとして絶縁
膜27をエッチングして絶縁膜開口27a,27bを形
成した後、ソース,ドレイン電極8a,8bとなるオー
ミック金属を蒸着リフトオフ法で形成し、シンター処理
を行って、FET202を完成する。ここでは、ソー
ス,ドレイン電極8a,8bには、Ni層上にAuGe
系の合金を積層した構造として、コンタクト抵抗の低下
を図っている。
【0066】上記の方法で作製されたFET202は、
以下の利点を有する。第1の利点は、ダミーゲート43
aを使っているため、作製されたFETのゲート電極2
6aの膜厚とn′拡散層3a,3bの横幅とを独立して
決定できる点である。つまり、図27〜図29に示す方
法では、n′拡散層3a,3bの横幅を大きくするには
高融点金属薄膜16の膜厚を大きくしなければならず、
この場合、FETのゲート電極16aの膜厚が大きくな
ってしまう。このことは、n′拡散層3a,3bの横幅
の変更に伴って、ゲート電極16aにより基板へかかる
ストレス(ゲートストレス)やゲート電極の加工形状に
よるFET特性への影響も変化することを意味し、トラ
ンジスタ特性の安定化を損なう恐れがある。
以下の利点を有する。第1の利点は、ダミーゲート43
aを使っているため、作製されたFETのゲート電極2
6aの膜厚とn′拡散層3a,3bの横幅とを独立して
決定できる点である。つまり、図27〜図29に示す方
法では、n′拡散層3a,3bの横幅を大きくするには
高融点金属薄膜16の膜厚を大きくしなければならず、
この場合、FETのゲート電極16aの膜厚が大きくな
ってしまう。このことは、n′拡散層3a,3bの横幅
の変更に伴って、ゲート電極16aにより基板へかかる
ストレス(ゲートストレス)やゲート電極の加工形状に
よるFET特性への影響も変化することを意味し、トラ
ンジスタ特性の安定化を損なう恐れがある。
【0067】図30〜図33に示す方法で作製したFE
T202では、ダミーゲート43aを用いてn′拡散層
3a,3bの横幅を設定しているので、ゲート電極26
aの膜厚とn′拡散層3a,3bの横幅を独立して決定
できる。つまり、n′拡散層3a,3bの横幅を変えて
も、上記ゲートストレスや加工形状によるFET特性へ
の影響が変化しないので、トランジスタ特性の安定化を
損なう恐れがない。
T202では、ダミーゲート43aを用いてn′拡散層
3a,3bの横幅を設定しているので、ゲート電極26
aの膜厚とn′拡散層3a,3bの横幅を独立して決定
できる。つまり、n′拡散層3a,3bの横幅を変えて
も、上記ゲートストレスや加工形状によるFET特性へ
の影響が変化しないので、トランジスタ特性の安定化を
損なう恐れがない。
【0068】第2の利点は、n+ 拡散層4a,4bを形
成するための注入エネルギーを大きくできるので、n+
拡散層4a,4bの深さを、n拡散層2、n′拡散層3
a,3bの底面と同じ深さにできる点である。図27〜
図29に示す方法では、イオン注入のエネルギーは、レ
ジスト47で注入イオンを阻止できる60から70Ke
Vにしか設定できず、n+ 拡散層4a,4bの底面をn
拡散層2、n′拡散層3a,3bの底面と同じ深さにす
ることができない。このことは、ゲート,ソース間、及
びゲート,ドレイン間の抵抗の増加を引き起し、相互コ
ンダクタンスgmの低下を招くこととなる。
成するための注入エネルギーを大きくできるので、n+
拡散層4a,4bの深さを、n拡散層2、n′拡散層3
a,3bの底面と同じ深さにできる点である。図27〜
図29に示す方法では、イオン注入のエネルギーは、レ
ジスト47で注入イオンを阻止できる60から70Ke
Vにしか設定できず、n+ 拡散層4a,4bの底面をn
拡散層2、n′拡散層3a,3bの底面と同じ深さにす
ることができない。このことは、ゲート,ソース間、及
びゲート,ドレイン間の抵抗の増加を引き起し、相互コ
ンダクタンスgmの低下を招くこととなる。
【0069】これに対し、図30〜図33に示す方法で
作製したFET202では、イオン注入のエネルギーが
150KeVと高くても、注入イオンをレジスト47
a、レジスト48及び高融点金属薄膜26aでもって阻
止することができ、n+ 拡散層4a,4bの底面をn拡
散層2、n′拡散層3a,3bの底面と同じ深さにする
ことができる。この場合は、ゲート,ソース間、ゲー
ト,ドレイン間の抵抗を極限まで低減できるので、最大
の相互コンダクタンスgmを得ることができる。もちろ
ん前述したように、ゲート電極を基板表面のリセス内に
埋め込んでいる利点,つまり基板表面で過大な電流が流
れることがないという利点があることは、言うまでもな
い。
作製したFET202では、イオン注入のエネルギーが
150KeVと高くても、注入イオンをレジスト47
a、レジスト48及び高融点金属薄膜26aでもって阻
止することができ、n+ 拡散層4a,4bの底面をn拡
散層2、n′拡散層3a,3bの底面と同じ深さにする
ことができる。この場合は、ゲート,ソース間、ゲー
ト,ドレイン間の抵抗を極限まで低減できるので、最大
の相互コンダクタンスgmを得ることができる。もちろ
ん前述したように、ゲート電極を基板表面のリセス内に
埋め込んでいる利点,つまり基板表面で過大な電流が流
れることがないという利点があることは、言うまでもな
い。
【0070】また、この方法では、チャネル領域として
のn拡散層2と、n′ソース,ドレイン拡散層3a,3
bとは、これらの拡散層を形成するためのイオン注入工
程が全く独立したものとなっているので、上記n拡散層
2を形成するためのイオン注入工程で、その下側のp拡
散層を形成するためのイオン注入を行い、上記n′拡散
層3a,3bを形成するためのイオン注入工程で、その
下側のp′拡散層51のイオン注入を行うことにより、
p型の拡散層の最適化を行うことができる。
のn拡散層2と、n′ソース,ドレイン拡散層3a,3
bとは、これらの拡散層を形成するためのイオン注入工
程が全く独立したものとなっているので、上記n拡散層
2を形成するためのイオン注入工程で、その下側のp拡
散層を形成するためのイオン注入を行い、上記n′拡散
層3a,3bを形成するためのイオン注入工程で、その
下側のp′拡散層51のイオン注入を行うことにより、
p型の拡散層の最適化を行うことができる。
【0071】なお、特願平7−66094号添付の明細
書には、n拡散層2及びn′拡散層3a,3bの下側に
だけp拡散層を有するリセス型SAGFET、n拡散層
2の下側にだけ、あるいはn′拡散層3a,3bの下側
にだけp′拡散層を有するリセス型SAGFETの構造
および製造方法についても記載されているがここでは割
愛する。
書には、n拡散層2及びn′拡散層3a,3bの下側に
だけp拡散層を有するリセス型SAGFET、n拡散層
2の下側にだけ、あるいはn′拡散層3a,3bの下側
にだけp′拡散層を有するリセス型SAGFETの構造
および製造方法についても記載されているがここでは割
愛する。
【0072】次に、高出力特性のさらなる向上を図り、
マイクロ波帯だけでなくミリ波帯の高出力デバイスを実
現可能なInP系HEMTについて説明する。
マイクロ波帯だけでなくミリ波帯の高出力デバイスを実
現可能なInP系HEMTについて説明する。
【0073】InP系HEMTは、例えば、Loi D. Ngu
yen, et al.,IEEE Transactions onelectron devices,
vol.39, 1992, p2007-2014 に記載されている構造を有
しており、その動作周波数の高さからミリ波帯での低雑
音アンプとして作製されている。
yen, et al.,IEEE Transactions onelectron devices,
vol.39, 1992, p2007-2014 に記載されている構造を有
しており、その動作周波数の高さからミリ波帯での低雑
音アンプとして作製されている。
【0074】しかしながら、そのゲート電極には、Ti
/Pt/Au構造(Ti層上にPt層,Au層を積層し
た構造)が、またソース,ドレイン電極にはAuGe/
Ni/Au構造(AuGe層上にNi層,Au層を積層
した構造)が用いられているので、これらの電極と、I
nP系HEMTを構成している化合物半導体であるIn
GaAs,AlInAsとの固相反応が顕著で信頼性に
乏しく、このため、高出力デバイスとして用いるには、
ゲート電極だけでなくソース,ドレイン電極にも高融点
金属を用いることが必要と言われている。
/Pt/Au構造(Ti層上にPt層,Au層を積層し
た構造)が、またソース,ドレイン電極にはAuGe/
Ni/Au構造(AuGe層上にNi層,Au層を積層
した構造)が用いられているので、これらの電極と、I
nP系HEMTを構成している化合物半導体であるIn
GaAs,AlInAsとの固相反応が顕著で信頼性に
乏しく、このため、高出力デバイスとして用いるには、
ゲート電極だけでなくソース,ドレイン電極にも高融点
金属を用いることが必要と言われている。
【0075】その試みの一つとして、ソース,ドレイン
電極にだけ高融点金属であるWSiを用いて信頼性を向
上させた、文献(H.Sasaki, et al., IPRM, 1995, p745
-748)に紹介されているInP−HEMTの試作例があ
る。
電極にだけ高融点金属であるWSiを用いて信頼性を向
上させた、文献(H.Sasaki, et al., IPRM, 1995, p745
-748)に紹介されているInP−HEMTの試作例があ
る。
【0076】しかしながら、この文献記載の構成では、
ゲート電極材料にTiを用いている上に、ソース,ドレ
イン電極の構成材料であるWSiの加工に、フッ素系ガ
スを用いるので、ゲート電極とAlInAsの固相反応
がみられる上に、AlInAs層へのFの拡散が見ら
れ、高出力デバイスに対する十分な信頼性の向上は達成
できていない。
ゲート電極材料にTiを用いている上に、ソース,ドレ
イン電極の構成材料であるWSiの加工に、フッ素系ガ
スを用いるので、ゲート電極とAlInAsの固相反応
がみられる上に、AlInAs層へのFの拡散が見ら
れ、高出力デバイスに対する十分な信頼性の向上は達成
できていない。
【0077】従って、ゲート電極に高融点金属材料を用
い、しかもゲート電極の加工プロセスでフッ素系ガスを
用いないようにすることが要求されるが、高融点金属材
料の加工用ガスとして、フッ素系ガス以外に適当なもの
がなく、このような要求を満たすことは困難で、いまだ
に実現していない。
い、しかもゲート電極の加工プロセスでフッ素系ガスを
用いないようにすることが要求されるが、高融点金属材
料の加工用ガスとして、フッ素系ガス以外に適当なもの
がなく、このような要求を満たすことは困難で、いまだ
に実現していない。
【0078】次に、現状の化合物半導体MMICに用い
られるMIMキャパシタの構造と特徴について説明す
る。MIMキャパシタに用いられる誘電体層には、プラ
ズマCVDで作製したSiN膜、SiON膜が用いられ
る。これは、化合物半導体であるGaAs,InPで
は、これらを酸化することで良好な膜質の絶縁膜を得る
ことができず,シリコンデバイスで実績のあるシリコン
熱酸化膜(SiO2 )を絶縁膜として用いることができ
ないためである。
られるMIMキャパシタの構造と特徴について説明す
る。MIMキャパシタに用いられる誘電体層には、プラ
ズマCVDで作製したSiN膜、SiON膜が用いられ
る。これは、化合物半導体であるGaAs,InPで
は、これらを酸化することで良好な膜質の絶縁膜を得る
ことができず,シリコンデバイスで実績のあるシリコン
熱酸化膜(SiO2 )を絶縁膜として用いることができ
ないためである。
【0079】通常、化合物MMICのキャパシタの作製
方法は、蒸着リフトオフ法で形成したメタル層と、その
上にプラズマCVDで堆積したSiN膜あるいはSiO
N膜と、さらにその上側に蒸着リフトオフ法で形成した
メタル層とからなるMIM構造が用いられている。この
キャパシタの容量を大きくするには、誘電体層の厚さを
薄くするか、誘電体材料の比誘電率を大きくするかのど
ちらかである。
方法は、蒸着リフトオフ法で形成したメタル層と、その
上にプラズマCVDで堆積したSiN膜あるいはSiO
N膜と、さらにその上側に蒸着リフトオフ法で形成した
メタル層とからなるMIM構造が用いられている。この
キャパシタの容量を大きくするには、誘電体層の厚さを
薄くするか、誘電体材料の比誘電率を大きくするかのど
ちらかである。
【0080】まず、前者の方法では、例えば、誘電体層
としてのSiN膜の厚さを現状の1000オングストロ
ームから500オングストロームにすれば2倍の容量が
得られる。しかしながら、この場合は、絶縁耐圧が10
0Vから50Vに低下してしまい、化合物MMICのキ
ャパシタとしては、信頼性が不十分なものとなってしま
う。一方、後者の方法を採用すれば、例えば、誘電体材
料として、SrTiO3 などの比誘電率が100程度の
強誘電体を用いれば、絶縁耐圧を低下させることなく、
容量を数倍向上させることができる。ただし、この場
合、絶縁耐圧確保のため誘電体層の膜厚を厚くしなけれ
ばならないので、比誘電率が通常の誘電体材料に比べて
100倍程度の強誘電体材料を用いても、MIMキャパ
シタの容量は100倍にはならない。
としてのSiN膜の厚さを現状の1000オングストロ
ームから500オングストロームにすれば2倍の容量が
得られる。しかしながら、この場合は、絶縁耐圧が10
0Vから50Vに低下してしまい、化合物MMICのキ
ャパシタとしては、信頼性が不十分なものとなってしま
う。一方、後者の方法を採用すれば、例えば、誘電体材
料として、SrTiO3 などの比誘電率が100程度の
強誘電体を用いれば、絶縁耐圧を低下させることなく、
容量を数倍向上させることができる。ただし、この場
合、絶縁耐圧確保のため誘電体層の膜厚を厚くしなけれ
ばならないので、比誘電率が通常の誘電体材料に比べて
100倍程度の強誘電体材料を用いても、MIMキャパ
シタの容量は100倍にはならない。
【0081】しかしながら、強誘電体材料の形成加工に
はいくつかの問題があるため、化合物MMICへの適用
は限られたものになっている。一つは、金属膜との間で
生ずるその大きいストレスであり、しかも、絶縁耐圧確
保のため膜厚を厚くするので、誘電体層の剥がれなどが
発生しやすいというものである。二つめは、加工にウェ
ットエッチングを用いれば加工精度が悪く、パターンエ
ッジが大きくサイドエッチングされた構造になり、余
程、エッチングパターンにマージンをとらないと、MI
Mキャパシタを構成する誘電体層自体もエッチングされ
てしまうこととなり、一方、加工精度を向上させるには
HBrガスを用いたドライエッチングを用いればよい
が、このガスは腐食性が大きく取り扱いが不便であると
いうものである。
はいくつかの問題があるため、化合物MMICへの適用
は限られたものになっている。一つは、金属膜との間で
生ずるその大きいストレスであり、しかも、絶縁耐圧確
保のため膜厚を厚くするので、誘電体層の剥がれなどが
発生しやすいというものである。二つめは、加工にウェ
ットエッチングを用いれば加工精度が悪く、パターンエ
ッジが大きくサイドエッチングされた構造になり、余
程、エッチングパターンにマージンをとらないと、MI
Mキャパシタを構成する誘電体層自体もエッチングされ
てしまうこととなり、一方、加工精度を向上させるには
HBrガスを用いたドライエッチングを用いればよい
が、このガスは腐食性が大きく取り扱いが不便であると
いうものである。
【0082】したがって、強固なデバイス構造を有し、
加工が容易で精度の高いMIMキャパシタの作製方法が
望まれている。
加工が容易で精度の高いMIMキャパシタの作製方法が
望まれている。
【0083】なお、バルク超音波フィルターも、MIM
構造における誘電体層を圧電体層に置き換えた、MIM
キャパシタと同様な構造となっており、上述したMIM
キャパシタと同様な問題,つまり特性向上のため圧電体
層を厚くすると、圧電体層が剥がれやすくなり、またそ
の加工にウエットエッチングを用いる場合エッチングパ
ターンのマージンを大きくしなければならず、加工精度
向上のためドライエッチングを用いた場合、エッチング
ガスの腐食性が強く取り扱いが不便であるという問題を
有している。
構造における誘電体層を圧電体層に置き換えた、MIM
キャパシタと同様な構造となっており、上述したMIM
キャパシタと同様な問題,つまり特性向上のため圧電体
層を厚くすると、圧電体層が剥がれやすくなり、またそ
の加工にウエットエッチングを用いる場合エッチングパ
ターンのマージンを大きくしなければならず、加工精度
向上のためドライエッチングを用いた場合、エッチング
ガスの腐食性が強く取り扱いが不便であるという問題を
有している。
【0084】
【発明が解決しようとする課題】以下、上述した従来の
FET,HEMT,MIMキャパシタ及びバルク超音波
フィルターについての問題点をまとめて示す。まず、図
33(d) に示す従来のFET202では、n′拡散層3
a,3bと絶縁膜27との界面に発生したトラップの影
響を低減でき、n′拡散層3a,3bの横幅の制御が容
易であり、更に、p拡散層5の最適化が行えるので、高
周波特性の向上と短チャネル効果の抑制を同時に満足さ
せることができる反面、リセス内部にエッチングで形成
した高融点金属ゲート電極26a、厳密にはダミーゲー
ト43aのゲート長は、リセス1aの内部をオーバーエ
ッチングしている時間と、プロセスのばらつきで決まる
ため、ゲート長の制御が困難であるという問題点があっ
た。
FET,HEMT,MIMキャパシタ及びバルク超音波
フィルターについての問題点をまとめて示す。まず、図
33(d) に示す従来のFET202では、n′拡散層3
a,3bと絶縁膜27との界面に発生したトラップの影
響を低減でき、n′拡散層3a,3bの横幅の制御が容
易であり、更に、p拡散層5の最適化が行えるので、高
周波特性の向上と短チャネル効果の抑制を同時に満足さ
せることができる反面、リセス内部にエッチングで形成
した高融点金属ゲート電極26a、厳密にはダミーゲー
ト43aのゲート長は、リセス1aの内部をオーバーエ
ッチングしている時間と、プロセスのばらつきで決まる
ため、ゲート長の制御が困難であるという問題点があっ
た。
【0085】また、従来のInP系HEMTでは、ミリ
波帯での動作に十分な高周波特性を有するが、高出力デ
バイスに十分な信頼性は確保されていないという問題点
があった。
波帯での動作に十分な高周波特性を有するが、高出力デ
バイスに十分な信頼性は確保されていないという問題点
があった。
【0086】さらに、従来のMIMキャパシタやバルク
超音波フィルターでは、耐圧の向上と容量増大を図るた
め、誘電体層として、膜厚の厚い強誘電体層を用いる
と、強誘電体層が剥離しやすく、デバイス構造が脆弱な
ものとなる。また、強誘電体材料に対する加工精度の高
いエッチング処理では、腐食性の強いエッチングガスを
用いなければならず、加工時の取り扱いと加工精度とを
共に望ましいものとすることはできないという問題点が
あった。
超音波フィルターでは、耐圧の向上と容量増大を図るた
め、誘電体層として、膜厚の厚い強誘電体層を用いる
と、強誘電体層が剥離しやすく、デバイス構造が脆弱な
ものとなる。また、強誘電体材料に対する加工精度の高
いエッチング処理では、腐食性の強いエッチングガスを
用いなければならず、加工時の取り扱いと加工精度とを
共に望ましいものとすることはできないという問題点が
あった。
【0087】この発明は上記のような問題点を解消する
ためになされたもので、電力増幅用MMICに搭載され
るSAGFETにおける、n′ソース,ドレイン拡散層
と絶縁膜の界面に発生したトラップの影響の低減、及び
ソース,ドレイン領域やチャネル領域の下側に形成され
るp拡散層の最適化が可能であり、さらに、ゲート長の
制御を簡単に行うことができる半導体装置及びその製造
方法を得ることを目的とする。
ためになされたもので、電力増幅用MMICに搭載され
るSAGFETにおける、n′ソース,ドレイン拡散層
と絶縁膜の界面に発生したトラップの影響の低減、及び
ソース,ドレイン領域やチャネル領域の下側に形成され
るp拡散層の最適化が可能であり、さらに、ゲート長の
制御を簡単に行うことができる半導体装置及びその製造
方法を得ることを目的とする。
【0088】また、本発明は、電力増幅用MMICに搭
載されるInP系HEMTにて、ゲート,ソース,ドレ
イン電極に高融点金属材料を用い、しかもその加工プロ
セスに起因する半導体層の劣化を排除でき、これにより
高出力デバイスとして十分な信頼性を確保できる半導体
装置および半導体装置の製造方法を提供することを目的
とする。
載されるInP系HEMTにて、ゲート,ソース,ドレ
イン電極に高融点金属材料を用い、しかもその加工プロ
セスに起因する半導体層の劣化を排除でき、これにより
高出力デバイスとして十分な信頼性を確保できる半導体
装置および半導体装置の製造方法を提供することを目的
とする。
【0089】また、本発明は、電力増幅用MMICに搭
載されるMIMキャパシタ及びバルク超音波フィルター
のデバイス構造を強固なものとし、しかもその構成部材
の加工を容易かつ精度良く行うことがてきる半導体装置
及びその製造方法を得ることを目的とする。
載されるMIMキャパシタ及びバルク超音波フィルター
のデバイス構造を強固なものとし、しかもその構成部材
の加工を容易かつ精度良く行うことがてきる半導体装置
及びその製造方法を得ることを目的とする。
【0090】
【課題を解決するための手段】この発明(請求項1)に
係る半導体装置は、下地部材上に形成された凹部への高
融点金属材料の埋め込みにより、該凹部内からはみ出さ
ないよう自己整合的に形成された素子構成部材を備え、
該素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたものである。
係る半導体装置は、下地部材上に形成された凹部への高
融点金属材料の埋め込みにより、該凹部内からはみ出さ
ないよう自己整合的に形成された素子構成部材を備え、
該素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたものである。
【0091】この発明(請求項2)に係る半導体装置の
製造方法は、下地部材の表面部分に凹部を形成する工程
と、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成する工程と、上記高融点金属層を、そ
の凹部内の部分のみが素子構成部材として残るよう選択
的に除去する工程とを含み、上記工程により、その平面
形状が凹部底面の形状と一致した素子構成部材が形成さ
れるようにしたものである。
製造方法は、下地部材の表面部分に凹部を形成する工程
と、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成する工程と、上記高融点金属層を、そ
の凹部内の部分のみが素子構成部材として残るよう選択
的に除去する工程とを含み、上記工程により、その平面
形状が凹部底面の形状と一致した素子構成部材が形成さ
れるようにしたものである。
【0092】この発明(請求項3)に係る半導体装置
は、その表面に凹部が形成された半導体基板と、該半導
体基板の凹部の底面部分に形成されたチャネル領域と、
該半導体基板の凹部両側部分に形成されたソース,ドレ
イン領域と、該半導体基板の凹部内への高融点金属材料
の埋め込みにより、該凹部内からはみ出さないよう自己
整合的に形成されたゲート電極とを備え、該ゲート電極
を、その平面形状が、該凹部底面の形状と一致した構造
としたものである。
は、その表面に凹部が形成された半導体基板と、該半導
体基板の凹部の底面部分に形成されたチャネル領域と、
該半導体基板の凹部両側部分に形成されたソース,ドレ
イン領域と、該半導体基板の凹部内への高融点金属材料
の埋め込みにより、該凹部内からはみ出さないよう自己
整合的に形成されたゲート電極とを備え、該ゲート電極
を、その平面形状が、該凹部底面の形状と一致した構造
としたものである。
【0093】この発明(請求項4)に係る半導体装置の
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
るよう形成する工程と、該高融点金属層を、その半導体
基板の凹部底面上に形成された部分のみが残るよう選択
的に除去して、該凹部内にゲート電極を形成する工程
と、該絶縁膜を除去した後、上記半導体基板の凹部両側
部分にソース,ドレイン領域を形成する工程と、該ソー
ス,ドレイン領域上に、該ゲート電極から所定距離離し
てソース,ドレイン電極を形成する工程とを含むもので
ある。
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
るよう形成する工程と、該高融点金属層を、その半導体
基板の凹部底面上に形成された部分のみが残るよう選択
的に除去して、該凹部内にゲート電極を形成する工程
と、該絶縁膜を除去した後、上記半導体基板の凹部両側
部分にソース,ドレイン領域を形成する工程と、該ソー
ス,ドレイン領域上に、該ゲート電極から所定距離離し
てソース,ドレイン電極を形成する工程とを含むもので
ある。
【0094】この発明(請求項5)は上記請求項4記載
の半導体装置の製造方法において、上記ソース,ドレイ
ン領域の形成工程として、上記絶縁膜のエッチングによ
りそのゲート電極側エッジを後退させる工程、その後、
該エッジが後退した絶縁膜に対して自己整合的に位置決
めされたマスク層を用いて、第1の選択的なイオン注入
を行う工程、及び該マスク層を除去した後、ゲート電極
をマスクとする第2の選択的なイオン注入を行う工程を
含むものである。
の半導体装置の製造方法において、上記ソース,ドレイ
ン領域の形成工程として、上記絶縁膜のエッチングによ
りそのゲート電極側エッジを後退させる工程、その後、
該エッジが後退した絶縁膜に対して自己整合的に位置決
めされたマスク層を用いて、第1の選択的なイオン注入
を行う工程、及び該マスク層を除去した後、ゲート電極
をマスクとする第2の選択的なイオン注入を行う工程を
含むものである。
【0095】この発明(請求項6)は上記請求項4記載
の半導体装置の製造方法において、上記ソース,ドレイ
ン領域の形成工程として、上記絶縁膜開口に対して自己
整合的に位置決めされたダミーゲート部材を形成する工
程、該絶縁膜を除去した後、該ダミーゲート部材をマス
クとして第1の選択的なイオン注入を行う工程、該ダミ
ーゲート部材の側壁部分にこれに対して自己整合的にサ
イドウォールを形成する工程、及び該ダミーゲート部材
とサイドウォールとをマスクとして第2の選択的なイオ
ン注入を行う工程を含むものである。
の半導体装置の製造方法において、上記ソース,ドレイ
ン領域の形成工程として、上記絶縁膜開口に対して自己
整合的に位置決めされたダミーゲート部材を形成する工
程、該絶縁膜を除去した後、該ダミーゲート部材をマス
クとして第1の選択的なイオン注入を行う工程、該ダミ
ーゲート部材の側壁部分にこれに対して自己整合的にサ
イドウォールを形成する工程、及び該ダミーゲート部材
とサイドウォールとをマスクとして第2の選択的なイオ
ン注入を行う工程を含むものである。
【0096】この発明(請求項7)は、上記請求項4記
載の半導体装置の製造方法において、上記ソース,ドレ
イン領域の形成工程として、上記絶縁膜に対するエッチ
ング選択性を有する成膜材料の塗布,及びそのエッチン
グ処理によりダミーゲート部材を形成する工程、該ダミ
ーゲート部材をマスクとする選択的なエッチングにより
絶縁膜を除去した後、該ダミーゲート部材をマスクとし
て第1の選択的なイオン注入を行う工程、該ダミーゲー
ト部材の側壁部分にこれに対して自己整合的にサイドウ
ォールを形成する工程、及び該ダミーゲート部材及び該
サイドウォールをマスクとして第2の選択的なイオン注
入を行う工程を含むものである。
載の半導体装置の製造方法において、上記ソース,ドレ
イン領域の形成工程として、上記絶縁膜に対するエッチ
ング選択性を有する成膜材料の塗布,及びそのエッチン
グ処理によりダミーゲート部材を形成する工程、該ダミ
ーゲート部材をマスクとする選択的なエッチングにより
絶縁膜を除去した後、該ダミーゲート部材をマスクとし
て第1の選択的なイオン注入を行う工程、該ダミーゲー
ト部材の側壁部分にこれに対して自己整合的にサイドウ
ォールを形成する工程、及び該ダミーゲート部材及び該
サイドウォールをマスクとして第2の選択的なイオン注
入を行う工程を含むものである。
【0097】この発明(請求項8)は、上記請求項3記
載の半導体装置において、上記ゲート電極を、その側面
部が上記ソース,ドレイン領域のゲート電極側端面であ
る凹部内側面全体と接する構造としたものである。
載の半導体装置において、上記ゲート電極を、その側面
部が上記ソース,ドレイン領域のゲート電極側端面であ
る凹部内側面全体と接する構造としたものである。
【0098】この発明(請求項9)に係る半導体装置の
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
ないよう形成する工程と、該絶縁膜上の高融点金属層を
除去して、該絶縁膜開口内の高融点金属層をゲート電極
として残す工程と、該絶縁膜を除去した後、半導体基板
の凹部両側部分にソース,ドレイン領域を形成する工程
と、該ソース,ドレイン領域上に、該ゲート電極から所
定距離離してソース,ドレイン電極を形成する工程とを
含むものである。
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
ないよう形成する工程と、該絶縁膜上の高融点金属層を
除去して、該絶縁膜開口内の高融点金属層をゲート電極
として残す工程と、該絶縁膜を除去した後、半導体基板
の凹部両側部分にソース,ドレイン領域を形成する工程
と、該ソース,ドレイン領域上に、該ゲート電極から所
定距離離してソース,ドレイン電極を形成する工程とを
含むものである。
【0099】この発明(請求項10)は、上記請求項8
記載の半導体装置において、上記ゲート電極を、直方体
形状を有し、かつその側面下端部が上記ソース,ドレイ
ン領域のゲート電極側端面である凹部内側面全体と接す
る構造としたものである。
記載の半導体装置において、上記ゲート電極を、直方体
形状を有し、かつその側面下端部が上記ソース,ドレイ
ン領域のゲート電極側端面である凹部内側面全体と接す
る構造としたものである。
【0100】この発明(請求項11)に係る半導体装置
の製造方法は、電界効果型トランジスタを製造する方法
であって、半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口を形成するとともに、該半導体基板の表面
に該絶縁膜開口と同一の平面パターンを有する凹部を形
成する工程と、該半導体基板の凹部底面部にチャネル領
域を形成する工程と、上記半導体基板内の凹部底面にの
み膜厚の薄い高融点金属を選択的に形成した後、選択C
VD法により、該絶縁膜開口内を高融点金属材料により
埋め込む工程と、該絶縁膜を除去した後、該半導体基板
の凹部両側部分にソース,ドレイン領域を形成する工程
と、該ソース,ドレイン領域上に、該ゲート電極から所
定距離離してソース,ドレイン電極を形成する工程とを
含むものである。
の製造方法は、電界効果型トランジスタを製造する方法
であって、半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口を形成するとともに、該半導体基板の表面
に該絶縁膜開口と同一の平面パターンを有する凹部を形
成する工程と、該半導体基板の凹部底面部にチャネル領
域を形成する工程と、上記半導体基板内の凹部底面にの
み膜厚の薄い高融点金属を選択的に形成した後、選択C
VD法により、該絶縁膜開口内を高融点金属材料により
埋め込む工程と、該絶縁膜を除去した後、該半導体基板
の凹部両側部分にソース,ドレイン領域を形成する工程
と、該ソース,ドレイン領域上に、該ゲート電極から所
定距離離してソース,ドレイン電極を形成する工程とを
含むものである。
【0101】この発明(請求項12)に係る半導体装置
は、半導体基板上に形成されたチャネル層と、該チャネ
ル層上に形成された電子供給層と、該電子供給層上に形
成されたゲート電極と、該電子供給層上のゲート電極両
側の領域に形成されたコンタクト層と、該コンタクト層
上に形成され、所定の開口を有する絶縁膜と、該絶縁膜
開口内に配置されたソース,ドレインオーミック電極と
を備え、該ゲート電極を、その平面形状が、該絶縁膜開
口内に露出する電子供給層の平面形状と一致した構造と
し、上記ソース,ドレイン電極を、その平面形状が、該
絶縁膜開口内に露出するコンタクト層の平面形状と一致
した構造としたものである。
は、半導体基板上に形成されたチャネル層と、該チャネ
ル層上に形成された電子供給層と、該電子供給層上に形
成されたゲート電極と、該電子供給層上のゲート電極両
側の領域に形成されたコンタクト層と、該コンタクト層
上に形成され、所定の開口を有する絶縁膜と、該絶縁膜
開口内に配置されたソース,ドレインオーミック電極と
を備え、該ゲート電極を、その平面形状が、該絶縁膜開
口内に露出する電子供給層の平面形状と一致した構造と
し、上記ソース,ドレイン電極を、その平面形状が、該
絶縁膜開口内に露出するコンタクト層の平面形状と一致
した構造としたものである。
【0102】この発明(請求項13)は、請求項12記
載の半導体装置において、上記ゲート電極とソース,ド
レイン電極とを、互いに異なる高融点金属材料から構成
したものである。
載の半導体装置において、上記ゲート電極とソース,ド
レイン電極とを、互いに異なる高融点金属材料から構成
したものである。
【0103】この発明(請求項14)に係る半導体装置
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層,電子供給
層,コンタクト層,及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース,ドレイン電極に対応する第1,第
2の絶縁膜開口を形成する工程と、第1の高融点金属材
料の堆積により、高融点金属層を、その段切れが該第
1,第2の絶縁膜開口の上部で生じるよう形成する工程
と、該高融点金属層を、該第1,第2の絶縁膜開口内の
コンタクト層上に形成された部分のみが残るよう選択的
に除去して、ソース,ドレイン電極を形成する工程と、
該絶縁膜及びコンタクト層の、ソース,ドレイン電極間
の部分を、該電子供給層が露出するまで選択的にエッチ
ングして、ゲート電極に対応する第3の絶縁膜開口を形
成する工程と、その後、上記第1の高融点金属材料とは
異なる第2の高融点金属材料の堆積により、高融点金属
層を、その段切れが該第3の絶縁膜開口の上部にて生じ
るよう形成する工程と、該第2の高融点金属層を、その
第3の絶縁膜開口内の電子供給層上の部分のみが残るよ
う選択的に除去して、ゲート電極を形成する工程とを含
むものである。
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層,電子供給
層,コンタクト層,及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース,ドレイン電極に対応する第1,第
2の絶縁膜開口を形成する工程と、第1の高融点金属材
料の堆積により、高融点金属層を、その段切れが該第
1,第2の絶縁膜開口の上部で生じるよう形成する工程
と、該高融点金属層を、該第1,第2の絶縁膜開口内の
コンタクト層上に形成された部分のみが残るよう選択的
に除去して、ソース,ドレイン電極を形成する工程と、
該絶縁膜及びコンタクト層の、ソース,ドレイン電極間
の部分を、該電子供給層が露出するまで選択的にエッチ
ングして、ゲート電極に対応する第3の絶縁膜開口を形
成する工程と、その後、上記第1の高融点金属材料とは
異なる第2の高融点金属材料の堆積により、高融点金属
層を、その段切れが該第3の絶縁膜開口の上部にて生じ
るよう形成する工程と、該第2の高融点金属層を、その
第3の絶縁膜開口内の電子供給層上の部分のみが残るよ
う選択的に除去して、ゲート電極を形成する工程とを含
むものである。
【0104】この発明(請求項15)は、上記請求項1
2記載の半導体装置において、上記ゲート電極とソー
ス,ドレイン電極とを、同一の高融点金属材料から構成
したものである。
2記載の半導体装置において、上記ゲート電極とソー
ス,ドレイン電極とを、同一の高融点金属材料から構成
したものである。
【0105】この発明(請求項16)に係る半導体装置
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層,電子供給
層,コンタクト層,及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース,ドレイン電極に対応した第1,第
2の絶縁膜開口及びゲート電極に対応した第3の絶縁膜
開口を形成する工程と、該第3の絶縁膜開口内に露出す
るコンタクト層を選択的にエッチングして、該第3の絶
縁膜開口内にチャネル層を露出させる工程と、高融点金
属材料の堆積により、高融点金属層を、その段切れが上
記各絶縁膜開口の上部にて生じるよう形成する工程と、
該高融点金属層を、該第1,第2の絶縁膜開口内のコン
タクト層上に形成された部分、及び第3の絶縁膜開口内
の電子供給層上に形成された部分のみが残るよう選択的
に除去して、ソース,ドレイン電極及びゲート電極を形
成する工程とを含むものである。
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層,電子供給
層,コンタクト層,及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース,ドレイン電極に対応した第1,第
2の絶縁膜開口及びゲート電極に対応した第3の絶縁膜
開口を形成する工程と、該第3の絶縁膜開口内に露出す
るコンタクト層を選択的にエッチングして、該第3の絶
縁膜開口内にチャネル層を露出させる工程と、高融点金
属材料の堆積により、高融点金属層を、その段切れが上
記各絶縁膜開口の上部にて生じるよう形成する工程と、
該高融点金属層を、該第1,第2の絶縁膜開口内のコン
タクト層上に形成された部分、及び第3の絶縁膜開口内
の電子供給層上に形成された部分のみが残るよう選択的
に除去して、ソース,ドレイン電極及びゲート電極を形
成する工程とを含むものである。
【0106】この発明(請求項17)は、上記請求項1
5記載の半導体装置において、上記ゲート電極からソー
ス電極までの距離と、ゲート電極からドレイン電極まで
の距離とを異ならせたものである。
5記載の半導体装置において、上記ゲート電極からソー
ス電極までの距離と、ゲート電極からドレイン電極まで
の距離とを異ならせたものである。
【0107】この発明(請求項18)は、上記請求項1
6記載の半導体装置の製造方法において、上記絶縁膜開
口の形成工程では、該ゲート電極に対応した第3の絶縁
膜開口が、ソース,ドレイン電極に対応した第1,第2
の絶縁膜開口の中間地点より一方側にずれて位置するよ
うこれらの絶縁膜開口を形成するようにしたものであ
る。
6記載の半導体装置の製造方法において、上記絶縁膜開
口の形成工程では、該ゲート電極に対応した第3の絶縁
膜開口が、ソース,ドレイン電極に対応した第1,第2
の絶縁膜開口の中間地点より一方側にずれて位置するよ
うこれらの絶縁膜開口を形成するようにしたものであ
る。
【0108】この発明(請求項19)に係る半導体装置
は、下層電極と上層電極との間に誘電体層あるいは圧電
体層を挟持してなる素子構造を有する半導体装置であっ
て、該誘電体層あるいは圧電体層を、その中央部から周
辺部にかけて徐々にその層厚が減少した構造としたもの
である。
は、下層電極と上層電極との間に誘電体層あるいは圧電
体層を挟持してなる素子構造を有する半導体装置であっ
て、該誘電体層あるいは圧電体層を、その中央部から周
辺部にかけて徐々にその層厚が減少した構造としたもの
である。
【0109】この発明(請求項20)に係る半導体装置
の製造方法は、絶縁性の表面領域を有する基板上に下部
電極を形成する工程と、該下地電極上に所定の開口を有
するマスク層を形成する工程と、誘電体材料あるいは圧
電体材料の堆積により、誘電体層あるいは圧電体層を、
その段切れが該マスク層開口の上部にて生じ、かつその
中央部から周辺部にかけて徐々にその層厚が減少するよ
う形成する工程と、該誘電体層あるいは圧電体層を、該
マスク開口内に形成された部分のみが残るよう選択的に
除去する工程と、該マスク層を除去した後、残った誘電
体層あるいは圧電体層上に上部電極を形成する工程とを
含むものである。
の製造方法は、絶縁性の表面領域を有する基板上に下部
電極を形成する工程と、該下地電極上に所定の開口を有
するマスク層を形成する工程と、誘電体材料あるいは圧
電体材料の堆積により、誘電体層あるいは圧電体層を、
その段切れが該マスク層開口の上部にて生じ、かつその
中央部から周辺部にかけて徐々にその層厚が減少するよ
う形成する工程と、該誘電体層あるいは圧電体層を、該
マスク開口内に形成された部分のみが残るよう選択的に
除去する工程と、該マスク層を除去した後、残った誘電
体層あるいは圧電体層上に上部電極を形成する工程とを
含むものである。
【0110】
【発明の実施の形態】まず、本発明の基本原理について
説明する。図1(a) 〜(h) は本発明の半導体装置におけ
るゲート電極の基本構造及びその製造方法を説明するた
めの図である。図1(h) において、1は化合物半導体基
板であり、その表面には所定の平面パターンを有する凹
部1aが形成されており、該凹部1a内には自己整合的
に高融点金属ゲート電極6aが埋め込み配置されてい
る。ここで、該高融点金属ゲート電極6aは、その平面
形状が凹部1aの底面の形状と一致したものとなってい
る。またその断面形状は、その中心部から周辺部にかけ
て徐々に膜厚が減少した形状となっている。つまり、上
記高融点金属ゲート電極6aは、その表面がなだらかに
凸状に湾曲した形状となっており、また、その周縁のエ
ッジ部分も、なめらかに裾を引いた形状となっている。
説明する。図1(a) 〜(h) は本発明の半導体装置におけ
るゲート電極の基本構造及びその製造方法を説明するた
めの図である。図1(h) において、1は化合物半導体基
板であり、その表面には所定の平面パターンを有する凹
部1aが形成されており、該凹部1a内には自己整合的
に高融点金属ゲート電極6aが埋め込み配置されてい
る。ここで、該高融点金属ゲート電極6aは、その平面
形状が凹部1aの底面の形状と一致したものとなってい
る。またその断面形状は、その中心部から周辺部にかけ
て徐々に膜厚が減少した形状となっている。つまり、上
記高融点金属ゲート電極6aは、その表面がなだらかに
凸状に湾曲した形状となっており、また、その周縁のエ
ッジ部分も、なめらかに裾を引いた形状となっている。
【0111】なお、図中、41,42,15はそれぞ
れ、上記ゲート電極6aの形成プロセスにて用いられる
絶縁膜,第1,第2のレジストであり、絶縁膜41は、
所定パターンの開口41aが形成され、基板表面の選択
エッチング、及びゲート電極6aのパターニングを行う
ためのマスク層として用いられる。また、レジスト42
は、上記絶縁膜41の選択エッチングのための開口42
aを有し、レジスト15は、そのエッチバックにより基
板凹部内に埋め込まれた部分15aが、絶縁膜41及び
その上の高融点金属層6bを除去する際のマスクとなる
ものである。
れ、上記ゲート電極6aの形成プロセスにて用いられる
絶縁膜,第1,第2のレジストであり、絶縁膜41は、
所定パターンの開口41aが形成され、基板表面の選択
エッチング、及びゲート電極6aのパターニングを行う
ためのマスク層として用いられる。また、レジスト42
は、上記絶縁膜41の選択エッチングのための開口42
aを有し、レジスト15は、そのエッチバックにより基
板凹部内に埋め込まれた部分15aが、絶縁膜41及び
その上の高融点金属層6bを除去する際のマスクとなる
ものである。
【0112】このようなゲート電極の構造では、該ゲー
ト電極6aのゲート長が該凹部1aの平面形状により定
まることとなり、ゲート長の制御を凹部1aの平面形状
により容易に行うことができる。また、該凹部1a内の
ゲート電極6aと、該凹部両側に配置されるソース,ド
レイン領域を構成する拡散層との配置間隔を精度よく、
しかも容易に制御することも可能である。
ト電極6aのゲート長が該凹部1aの平面形状により定
まることとなり、ゲート長の制御を凹部1aの平面形状
により容易に行うことができる。また、該凹部1a内の
ゲート電極6aと、該凹部両側に配置されるソース,ド
レイン領域を構成する拡散層との配置間隔を精度よく、
しかも容易に制御することも可能である。
【0113】次に、上記ゲート電極構造の形成方法につ
いて説明する。まず、図1(a) に示すように、化合物半
導体基板1上に絶縁膜41を6000オングストローム
程度の厚さに被着し、次に所定パターンの開口42aを
有する第1のレジスト42を形成する。
いて説明する。まず、図1(a) に示すように、化合物半
導体基板1上に絶縁膜41を6000オングストローム
程度の厚さに被着し、次に所定パターンの開口42aを
有する第1のレジスト42を形成する。
【0114】次に図1(b) に示すように、上記レジスト
42をマスクとして絶縁膜41をエッチングし、該絶縁
膜41に開口41aを形成する。ここで絶縁膜41には
SiO2 膜を用い、そのエッチング方法には、エッチン
グ端面を垂直に加工することが容易なRIEを用いる。
42をマスクとして絶縁膜41をエッチングし、該絶縁
膜41に開口41aを形成する。ここで絶縁膜41には
SiO2 膜を用い、そのエッチング方法には、エッチン
グ端面を垂直に加工することが容易なRIEを用いる。
【0115】次に、図1(c) に示すように、レジスト4
2を除去し、該絶縁膜41をマスクとして化合物半導体
基板1を選択的にエッチングして、該化合物半導体基板
1に500オングストローム程度の深さの凹状堀込み部
1aを形成する。このとき、レジスト42の除去と掘り
込み形成の順序は逆でも良い。化合物半導体基板1に凹
状堀込み部1aを形成するには、酒石酸と過酸化水素と
の混合比が50:1の水溶液によるエッチング処理を用
いてもよいし、Cl2 ガスによるドライエッチング処理
を用いてもよい。なお、図1(c) は、ドライエッチング
で形成したその側壁が垂直な掘込み凹部1aを示してい
る。
2を除去し、該絶縁膜41をマスクとして化合物半導体
基板1を選択的にエッチングして、該化合物半導体基板
1に500オングストローム程度の深さの凹状堀込み部
1aを形成する。このとき、レジスト42の除去と掘り
込み形成の順序は逆でも良い。化合物半導体基板1に凹
状堀込み部1aを形成するには、酒石酸と過酸化水素と
の混合比が50:1の水溶液によるエッチング処理を用
いてもよいし、Cl2 ガスによるドライエッチング処理
を用いてもよい。なお、図1(c) は、ドライエッチング
で形成したその側壁が垂直な掘込み凹部1aを示してい
る。
【0116】次に、図1(d) に示すように、高融点金属
薄膜6を全面に被着する。この際、凹状堀込み部1aの
開口上部にて高融点金属薄膜6の段切れが発生するよう
にする。また、高融点金属薄膜6にはW,WSi,WS
iN,WN,TiW,またはこれらを組み合わせた積層
構造を用いることができる。例えば、下層金属としてW
Siを用いた場合は上層金属としてその他の金属材料を
用いる。さらに、下層金属としてはWやWSiNを用い
ることができ、WSi以外の金属材料は上層金属として
用いることができる。
薄膜6を全面に被着する。この際、凹状堀込み部1aの
開口上部にて高融点金属薄膜6の段切れが発生するよう
にする。また、高融点金属薄膜6にはW,WSi,WS
iN,WN,TiW,またはこれらを組み合わせた積層
構造を用いることができる。例えば、下層金属としてW
Siを用いた場合は上層金属としてその他の金属材料を
用いる。さらに、下層金属としてはWやWSiNを用い
ることができ、WSi以外の金属材料は上層金属として
用いることができる。
【0117】このとき、高融点金属薄膜6の膜厚を40
00オングストローム以下にすれば確実に段切れを起こ
させることができる。また、高融点金属薄膜6の被着方
法はスパッタ蒸着が望ましく、スパッタ蒸着を用いる
と、この高融点金属薄膜6の、ゲート電極となる凹状堀
込み部1a内の部分6aの表面が凸状に湾曲した形状と
なる。具体的には、高融点金属薄膜の段切れを起こさせ
るスパッタ条件としては、蒸着時の雰囲気の圧力を10
mTorrとし、基板とターゲットまでの距離を5cmとす
る。
00オングストローム以下にすれば確実に段切れを起こ
させることができる。また、高融点金属薄膜6の被着方
法はスパッタ蒸着が望ましく、スパッタ蒸着を用いる
と、この高融点金属薄膜6の、ゲート電極となる凹状堀
込み部1a内の部分6aの表面が凸状に湾曲した形状と
なる。具体的には、高融点金属薄膜の段切れを起こさせ
るスパッタ条件としては、蒸着時の雰囲気の圧力を10
mTorrとし、基板とターゲットまでの距離を5cmとす
る。
【0118】次に、図1(e) に示すように、第2のレジ
スト15を塗布する。このとき、レジスト15の膜厚
は、基板表面の、凹状堀込み部1aに対応する部分を十
分に平坦化できる膜厚にする。具体的には、上記第2の
レジスト15にはRIE耐性があるものを用い、その膜
厚を約1μmの膜厚にする。
スト15を塗布する。このとき、レジスト15の膜厚
は、基板表面の、凹状堀込み部1aに対応する部分を十
分に平坦化できる膜厚にする。具体的には、上記第2の
レジスト15にはRIE耐性があるものを用い、その膜
厚を約1μmの膜厚にする。
【0119】次に、図1(f) に示すように第2のレジス
ト15を、O2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜41
上の高融点金属薄膜6bが露出したところでエッチング
処理を停止する。このとき、凹状堀込み部1a内に埋め
込まれたレジスト15aの露出面がウエハ全面に占める
割合は小さいので、エッチング中に、高融点金属薄膜6
bが露出したところでCOの発光量は急激に低下する。
このためエッチング中にCOの発光をモニタし、COの
発光量の急激な低下を検出した時エッチングを停止させ
るようにすれば、制御性良くレジスト15aを凹状堀込
み部1a内に残すことができる。
ト15を、O2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜41
上の高融点金属薄膜6bが露出したところでエッチング
処理を停止する。このとき、凹状堀込み部1a内に埋め
込まれたレジスト15aの露出面がウエハ全面に占める
割合は小さいので、エッチング中に、高融点金属薄膜6
bが露出したところでCOの発光量は急激に低下する。
このためエッチング中にCOの発光をモニタし、COの
発光量の急激な低下を検出した時エッチングを停止させ
るようにすれば、制御性良くレジスト15aを凹状堀込
み部1a内に残すことができる。
【0120】次に、図1(g) に示すように、レジスト1
5aをマスクにして高融点金属薄膜6bをエッチングす
る。このときエッチング処理としては、プラズマエッチ
ング,ECR(マイクロ波プラズマ)エッチングやRI
E(反応性イオンエッチング)等のエッチング処理を用
い、レジスト15aに対して高融点金属薄膜6bを選択
的にイオンエッチングする。この場合エッチングガスに
はSF6 やCF4 +O2 を用い、上記エッチング処理
は、エッチング中に絶縁膜41が露出した時点(終点)
から数十秒程度(膜厚ではおよそ3000オングストロ
ーム程度)オーバエッチングを行ってから停止させる。
このときFラジカルの発光、SiFの発光をモニタする
ようにすれば容易にエッチング終点の検出ができる。
5aをマスクにして高融点金属薄膜6bをエッチングす
る。このときエッチング処理としては、プラズマエッチ
ング,ECR(マイクロ波プラズマ)エッチングやRI
E(反応性イオンエッチング)等のエッチング処理を用
い、レジスト15aに対して高融点金属薄膜6bを選択
的にイオンエッチングする。この場合エッチングガスに
はSF6 やCF4 +O2 を用い、上記エッチング処理
は、エッチング中に絶縁膜41が露出した時点(終点)
から数十秒程度(膜厚ではおよそ3000オングストロ
ーム程度)オーバエッチングを行ってから停止させる。
このときFラジカルの発光、SiFの発光をモニタする
ようにすれば容易にエッチング終点の検出ができる。
【0121】次に、図1(h) に示すように、絶縁膜41
をエッチングにより除去し、その後レジスト15aを除
去する。なお、上記絶縁膜のエッチングは、フッ酸を用
いて行ってもよく、また、プラズマエッチング,ECR
(マイクロ波プラズマ)エッチングやRIE(反応性イ
オンエッチング)を用いてもよい。反応性イオンエッチ
ングの場合、エッチングガスには、第2のレジスト15
aに対して絶縁膜41を選択的に除去できるCHF3 +
O2 を用いる。
をエッチングにより除去し、その後レジスト15aを除
去する。なお、上記絶縁膜のエッチングは、フッ酸を用
いて行ってもよく、また、プラズマエッチング,ECR
(マイクロ波プラズマ)エッチングやRIE(反応性イ
オンエッチング)を用いてもよい。反応性イオンエッチ
ングの場合、エッチングガスには、第2のレジスト15
aに対して絶縁膜41を選択的に除去できるCHF3 +
O2 を用いる。
【0122】なお、上記基板表面の凹部内に高融点金属
ゲート電極を埋め込んだ電極構造は、配線部分の平坦度
を高めるための配線構造として用いることもでき、この
場合、配線層としての金属薄膜は、絶縁膜の表面に形成
された凹状堀込み部1a内に配置するようにする。
ゲート電極を埋め込んだ電極構造は、配線部分の平坦度
を高めるための配線構造として用いることもでき、この
場合、配線層としての金属薄膜は、絶縁膜の表面に形成
された凹状堀込み部1a内に配置するようにする。
【0123】以下、本発明の実施の形態について説明す
る。
る。
【0124】実施の形態1.図2は本発明の実施の形態
1による半導体装置を説明するための図であり、図2
(a) は、電力増幅用MMICに搭載されたSAGFET
の構造を示す平面図、図2(b) はそのIIb−IIb線断面
の構造を示す図である。
1による半導体装置を説明するための図であり、図2
(a) は、電力増幅用MMICに搭載されたSAGFET
の構造を示す平面図、図2(b) はそのIIb−IIb線断面
の構造を示す図である。
【0125】図において、100aは、電力増幅用MM
ICに搭載された複数のFETのうちの1つであり、そ
の化合物半導体基板1の表面には凹状掘込み部1aが形
成されており、該凹状掘込み部1a内には高融点金属材
料からなるショットキーゲート電極6aが配置されてお
り、該ゲート電極6aの直下部分、つまり凹状掘込み部
1aの底面部分にはチャネル領域を構成するn拡散層2
が形成されている。また、上記基板1の、該凹状掘込み
部1aの両側にはゲート電極6aから所定距離離して、
ソース,ドレイン領域を構成する、該n拡散層2より濃
度が高いn+ 拡散層(以下,n+ ソース拡散層,n+ ド
レイン拡散層ともいう。)4a,4bが形成されてお
り、該n拡散層2とn+ 拡散層4a,4bとの間には、
濃度がn拡散層2より高く、n+ 拡散層4a,4bより
低い低濃度のn′拡散層3a,3bが形成されている。
ICに搭載された複数のFETのうちの1つであり、そ
の化合物半導体基板1の表面には凹状掘込み部1aが形
成されており、該凹状掘込み部1a内には高融点金属材
料からなるショットキーゲート電極6aが配置されてお
り、該ゲート電極6aの直下部分、つまり凹状掘込み部
1aの底面部分にはチャネル領域を構成するn拡散層2
が形成されている。また、上記基板1の、該凹状掘込み
部1aの両側にはゲート電極6aから所定距離離して、
ソース,ドレイン領域を構成する、該n拡散層2より濃
度が高いn+ 拡散層(以下,n+ ソース拡散層,n+ ド
レイン拡散層ともいう。)4a,4bが形成されてお
り、該n拡散層2とn+ 拡散層4a,4bとの間には、
濃度がn拡散層2より高く、n+ 拡散層4a,4bより
低い低濃度のn′拡散層3a,3bが形成されている。
【0126】上記ゲート電極6aの直下,つまりn拡散
層2の下側にのみp拡散層5が形成されており、上記
n′拡散層3a,3bの下側には、該p拡散層5より濃
度の高いp′拡散層51が、さらにn+ 拡散層4a,4
bの下側には、該p′拡散層51より濃度が高いp″拡
散層52が形成されている。
層2の下側にのみp拡散層5が形成されており、上記
n′拡散層3a,3bの下側には、該p拡散層5より濃
度の高いp′拡散層51が、さらにn+ 拡散層4a,4
bの下側には、該p′拡散層51より濃度が高いp″拡
散層52が形成されている。
【0127】また、上記ゲート電極6a、n′拡散層3
a,3b及びn+ 拡散層4a,4bの表面はパッシベー
ションとしての絶縁膜7により覆われており、該絶縁膜
7の、n+ 拡散層4a,4b上の所定部分に形成された
開口7a,7bには、ソース,ドレイン電極8a,8b
を構成するオーミック金属層が形成されている。
a,3b及びn+ 拡散層4a,4bの表面はパッシベー
ションとしての絶縁膜7により覆われており、該絶縁膜
7の、n+ 拡散層4a,4b上の所定部分に形成された
開口7a,7bには、ソース,ドレイン電極8a,8b
を構成するオーミック金属層が形成されている。
【0128】そして、本実施の形態1では、高融点金属
ゲート電極6aは凹状掘込み部1a内に位置し、その平
面形状が該凹状掘込み部1aの底面の形状と一致してい
る。またこのゲート電極6aからn+ ソース,ドレイン
拡散層4a,4bまでの距離は、等しくなっている。さ
らに、該ゲート電極6aは、その上面が凸状に湾曲した
滑らかな形状となっている。言い換えると、該ゲート電
極6は、その厚さが中央部から周辺部にかけて徐々に減
少した断面形状を有している。
ゲート電極6aは凹状掘込み部1a内に位置し、その平
面形状が該凹状掘込み部1aの底面の形状と一致してい
る。またこのゲート電極6aからn+ ソース,ドレイン
拡散層4a,4bまでの距離は、等しくなっている。さ
らに、該ゲート電極6aは、その上面が凸状に湾曲した
滑らかな形状となっている。言い換えると、該ゲート電
極6は、その厚さが中央部から周辺部にかけて徐々に減
少した断面形状を有している。
【0129】また、チャネル領域を構成するn拡散層2
及びその下側のp拡散層5は、上記凹状掘込み部1aの
下側にのみ位置しており、n′拡散層3a,3b及びそ
の下側のp′拡散層51、さらにn+ 拡散層4a,4b
及びその下側のp″拡散層52は上記凹状掘込み部1a
の外側に位置している。さらにn拡散層2の底面の深さ
と、n′拡散層3a,3b及びn+ 拡散層4a,4bの
底面の深さとがほぼ一致している。
及びその下側のp拡散層5は、上記凹状掘込み部1aの
下側にのみ位置しており、n′拡散層3a,3b及びそ
の下側のp′拡散層51、さらにn+ 拡散層4a,4b
及びその下側のp″拡散層52は上記凹状掘込み部1a
の外側に位置している。さらにn拡散層2の底面の深さ
と、n′拡散層3a,3b及びn+ 拡散層4a,4bの
底面の深さとがほぼ一致している。
【0130】このような構造のSAGFET100aで
は、化合物半導体基板1の表面における凹状堀込み部1
a内にゲート電極6aを埋め込み配置し、該ゲート電極
6aを、その平面形状が該凹状堀込み部1aの底面の形
状と一致した構造としたので、該ゲート電極6aのゲー
ト長が該凹状堀込み部1aの平面形状により定まること
となり、ゲート長の制御を凹状堀込み部1aの平面形状
により容易に行うことができる。また、該凹状堀込み部
1a内のゲート電極6aと、該凹状堀込み部1a両側に
配置されるソース,ドレイン領域を構成するn′拡散層
3a,3b及びn+ 拡散層4a,4bとの配置間隔を精
度よく、しかも容易に制御することができる。
は、化合物半導体基板1の表面における凹状堀込み部1
a内にゲート電極6aを埋め込み配置し、該ゲート電極
6aを、その平面形状が該凹状堀込み部1aの底面の形
状と一致した構造としたので、該ゲート電極6aのゲー
ト長が該凹状堀込み部1aの平面形状により定まること
となり、ゲート長の制御を凹状堀込み部1aの平面形状
により容易に行うことができる。また、該凹状堀込み部
1a内のゲート電極6aと、該凹状堀込み部1a両側に
配置されるソース,ドレイン領域を構成するn′拡散層
3a,3b及びn+ 拡散層4a,4bとの配置間隔を精
度よく、しかも容易に制御することができる。
【0131】また、n拡散層2の底面とn′拡散層3
a,3bの底面とがほぼ同じ深さになっているので、チ
ャネル電流はn′拡散層3a,3bでは化合物半導体基
板表面から離れたところを流れる。また、n′拡散層3
a,3bの底面とn+ 拡散層4の底面もほぼ同じ深さに
なっているので、n+ 拡散層4a,4bにおいてもチャ
ネル電流は、化合物半導体表面から離れたところを流れ
ることになる。言い換えると、本実施の形態1のSAG
FET100aでは、チャネル電流が半導体基板表面の
影響、つまり界面凖位,界面トラップ,表面空乏層等の
影響を受けることがほとんどない。このため、ゲート電
極へのパルス電圧の印加に対するソース,ドレイン電流
の応答であるパルス応答が速くなる。
a,3bの底面とがほぼ同じ深さになっているので、チ
ャネル電流はn′拡散層3a,3bでは化合物半導体基
板表面から離れたところを流れる。また、n′拡散層3
a,3bの底面とn+ 拡散層4の底面もほぼ同じ深さに
なっているので、n+ 拡散層4a,4bにおいてもチャ
ネル電流は、化合物半導体表面から離れたところを流れ
ることになる。言い換えると、本実施の形態1のSAG
FET100aでは、チャネル電流が半導体基板表面の
影響、つまり界面凖位,界面トラップ,表面空乏層等の
影響を受けることがほとんどない。このため、ゲート電
極へのパルス電圧の印加に対するソース,ドレイン電流
の応答であるパルス応答が速くなる。
【0132】また、n′拡散層3a,3b及びn+ 拡散
層4a,4bは凹状堀込み部1aの両側に位置している
ため、これらの拡散層は該凹状堀込み部1aの深さに合
わせて厚くすることができ、これにより相互コンダクタ
ンスgm (あるいはk値)の向上を図ることができる。
層4a,4bは凹状堀込み部1aの両側に位置している
ため、これらの拡散層は該凹状堀込み部1aの深さに合
わせて厚くすることができ、これにより相互コンダクタ
ンスgm (あるいはk値)の向上を図ることができる。
【0133】この場合、特にn′拡散層3a,3bを厚
くしても、その底面の位置はn拡散層2の底面の位置よ
り深くならないので、n拡散層2を薄くして相互コンダ
クタンスgm の向上を図ったときのソースゲート間抵抗
Rsを短チャネル効果を劣化させることなく小さくでき
る。
くしても、その底面の位置はn拡散層2の底面の位置よ
り深くならないので、n拡散層2を薄くして相互コンダ
クタンスgm の向上を図ったときのソースゲート間抵抗
Rsを短チャネル効果を劣化させることなく小さくでき
る。
【0134】次に製造方法について説明する。図3〜図
5は、上記SAGFETの製造方法を説明するための図
であり、図3(a) 〜(f) ,図4(a) 〜(f) ,図5(a) 〜
(d) は、製造過程におけるFETの断面構造をその主要
工程別に示している。
5は、上記SAGFETの製造方法を説明するための図
であり、図3(a) 〜(f) ,図4(a) 〜(f) ,図5(a) 〜
(d) は、製造過程におけるFETの断面構造をその主要
工程別に示している。
【0135】まず、図3(a) に示すように、化合物半導
体基板1上に絶縁膜41を6000オングストローム程
度の厚さに被着し、該絶縁膜41上に所定パターンの開
口42aを有する第1のレジスト42を形成する。次
に、図3(b) に示すように、上記レジスト42をマスク
として絶縁膜41をエッチングして絶縁膜開口41aを
形成する。ここでは上記絶縁膜41にはSiO2 膜を用
い、そのエッチング方法には、エッチング端面の垂直な
加工が容易であるRIEを用いる。
体基板1上に絶縁膜41を6000オングストローム程
度の厚さに被着し、該絶縁膜41上に所定パターンの開
口42aを有する第1のレジスト42を形成する。次
に、図3(b) に示すように、上記レジスト42をマスク
として絶縁膜41をエッチングして絶縁膜開口41aを
形成する。ここでは上記絶縁膜41にはSiO2 膜を用
い、そのエッチング方法には、エッチング端面の垂直な
加工が容易であるRIEを用いる。
【0136】次に、図3(c) に示すように、レジスト4
2を除去した後、化合物半導体基板1の表面に、500
オングストローム程度の深さの凹状掘込み部1aをエッ
チングにより形成する。このとき、レジスト42の除去
と凹状掘込み部1aの形成の順序は逆でも良い。また、
化合物半導体基板1に凹状掘込み部1aを形成するエッ
チング処理には、Cl2 ガスを用いたドライエッチング
処理を用いることが好ましい。なお、図3(c) には、ド
ライエッチングによりそのエッチング端面が基板表面に
対して垂直になるよう加工した凹状掘込み部1aを示し
ている。
2を除去した後、化合物半導体基板1の表面に、500
オングストローム程度の深さの凹状掘込み部1aをエッ
チングにより形成する。このとき、レジスト42の除去
と凹状掘込み部1aの形成の順序は逆でも良い。また、
化合物半導体基板1に凹状掘込み部1aを形成するエッ
チング処理には、Cl2 ガスを用いたドライエッチング
処理を用いることが好ましい。なお、図3(c) には、ド
ライエッチングによりそのエッチング端面が基板表面に
対して垂直になるよう加工した凹状掘込み部1aを示し
ている。
【0137】次に、図3(d) に示すように、n型不純物
を絶縁膜41の開口41a内に露出する基板領域にイオ
ン注入し、n拡散層2及びp拡散層5を形成する。この
とき絶縁膜41がイオン注入用マスクになるので、絶縁
膜41の中にもイオンが注入されるが、該絶縁膜中のイ
オンの濃度は1017cm-3程度であり、絶縁膜41の組
成変化はほとんどない。ここではn層形成用の注入イオ
ンにはSiイオン、p層形成用の注入イオンにはMgイ
オンを用いる。そして例えば、Siイオンの加速エネル
ギーは60KeV、そのドーズ量は7×1012cm-2程
度とし、Mgイオンの加速エネルギーは300KeV、
そのドーズ量は5×1012cm-2程度としている。この
場合、Mgイオンの注入深さは、1000オングストロ
ーム程度であるため、膜厚6000オングストロームの
SiO2 膜からなる絶縁膜41は、十分イオン注入用マ
スクとして作用することとなる。
を絶縁膜41の開口41a内に露出する基板領域にイオ
ン注入し、n拡散層2及びp拡散層5を形成する。この
とき絶縁膜41がイオン注入用マスクになるので、絶縁
膜41の中にもイオンが注入されるが、該絶縁膜中のイ
オンの濃度は1017cm-3程度であり、絶縁膜41の組
成変化はほとんどない。ここではn層形成用の注入イオ
ンにはSiイオン、p層形成用の注入イオンにはMgイ
オンを用いる。そして例えば、Siイオンの加速エネル
ギーは60KeV、そのドーズ量は7×1012cm-2程
度とし、Mgイオンの加速エネルギーは300KeV、
そのドーズ量は5×1012cm-2程度としている。この
場合、Mgイオンの注入深さは、1000オングストロ
ーム程度であるため、膜厚6000オングストロームの
SiO2 膜からなる絶縁膜41は、十分イオン注入用マ
スクとして作用することとなる。
【0138】次に、図3(e) に示すように、高融点金属
薄膜6を、その段切れが上記絶縁膜開口41aの上部に
て生ずるよう全面に被着する。高融点金属薄膜6は、
W,WSi,WSiN,WN,あるいはTiWからなる
単層構造や、これらを組み合わせた積層構造とすること
ができる。積層構造とする場合のこれらの金属材料の組
み合わせは、本発明の基本原理で説明したものと同一で
ある。さらに、上記高融点金属薄膜6の被着方法として
は、スパッタ蒸着法が好ましく、スパッタ蒸着を用いた
場合、凹状掘込み部1a内に被着された、ゲート電極と
なる高融点金属層6aは、その上面が滑らかに凸状に湾
曲した断面形状となる。この場合のスパッタ条件も、上
記本発明の基本原理で説明したものと同一である。
薄膜6を、その段切れが上記絶縁膜開口41aの上部に
て生ずるよう全面に被着する。高融点金属薄膜6は、
W,WSi,WSiN,WN,あるいはTiWからなる
単層構造や、これらを組み合わせた積層構造とすること
ができる。積層構造とする場合のこれらの金属材料の組
み合わせは、本発明の基本原理で説明したものと同一で
ある。さらに、上記高融点金属薄膜6の被着方法として
は、スパッタ蒸着法が好ましく、スパッタ蒸着を用いた
場合、凹状掘込み部1a内に被着された、ゲート電極と
なる高融点金属層6aは、その上面が滑らかに凸状に湾
曲した断面形状となる。この場合のスパッタ条件も、上
記本発明の基本原理で説明したものと同一である。
【0139】次に、図3(f) に示すように、第2のレジ
スト15を、凹状掘込み部1aでの高融点金属薄膜6の
窪みを十分に平坦化できる膜厚(約1μm)に塗布す
る。この第2のレジスト15にはRIE耐性があるもの
を用いる。
スト15を、凹状掘込み部1aでの高融点金属薄膜6の
窪みを十分に平坦化できる膜厚(約1μm)に塗布す
る。この第2のレジスト15にはRIE耐性があるもの
を用いる。
【0140】次に、図4(a) に示すように、第2のレジ
スト15をO2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜41
上の高融点金属薄膜6bが露出したところでエッチング
を停止する。この場合、高融点金属薄膜6の窪み部分に
埋め込まれたレジスト15aのウエハ全面に占める割合
は小さいので、高融点金属薄膜6が露出したところでC
Oの発光量は急激に低下する。このため、エッチング中
にCOの発光をモニタし、COの発光量の急激な低下を
検出して、エッチングを停止するようにすれば、制御性
良くレジスト15aを残すことができる。
スト15をO2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜41
上の高融点金属薄膜6bが露出したところでエッチング
を停止する。この場合、高融点金属薄膜6の窪み部分に
埋め込まれたレジスト15aのウエハ全面に占める割合
は小さいので、高融点金属薄膜6が露出したところでC
Oの発光量は急激に低下する。このため、エッチング中
にCOの発光をモニタし、COの発光量の急激な低下を
検出して、エッチングを停止するようにすれば、制御性
良くレジスト15aを残すことができる。
【0141】次に、図4(b) に示すように、レジスト1
5aをマスクにして高融点金属薄膜6bをエッチングす
る。このエッチング処理には、プラズマエッチング,E
CR(マイクロ波プラズマ)エッチングやRIE(反応
性イオンエッチング)等のエッチング処理を用い、レジ
スト15aに対して高融点金属薄膜6bを選択的にエッ
チングする。また、エッチングガスにはSF6 やCF4
+O2 を用い、エッチング処理は、絶縁膜41が露出し
た時点(終点)から数十秒程度(膜厚ではおよそ300
0オングストローム程度)オーバエチングして停止させ
る。このとき、Fラジカルの発光、SiFの発光をモニ
タするようにすれば、容易にエッチング終点の検出を行
うことができる。
5aをマスクにして高融点金属薄膜6bをエッチングす
る。このエッチング処理には、プラズマエッチング,E
CR(マイクロ波プラズマ)エッチングやRIE(反応
性イオンエッチング)等のエッチング処理を用い、レジ
スト15aに対して高融点金属薄膜6bを選択的にエッ
チングする。また、エッチングガスにはSF6 やCF4
+O2 を用い、エッチング処理は、絶縁膜41が露出し
た時点(終点)から数十秒程度(膜厚ではおよそ300
0オングストローム程度)オーバエチングして停止させ
る。このとき、Fラジカルの発光、SiFの発光をモニ
タするようにすれば、容易にエッチング終点の検出を行
うことができる。
【0142】次に、図4(c) に示すようにレジスト15
aを除去し、図4(d) に示すように絶縁膜41をエッチ
ングしてそのゲート電極側エッジを後退させて、開口幅
の広い開口41bを形成する。次に、図4(e) に示すよ
うに、第3のレジストを全面に塗布し、この第3のレジ
ストをO2 アッシャ等の方法で、絶縁膜41が露出する
までエッチングして、上記絶縁膜開口41b内に第3の
レジスト17cを埋め込む。上記第3のレジストの塗布
膜厚は、絶縁膜41の開口部分がその内部の高融点金属
ゲート電極6aとともに、十分に埋め込める程度の膜
厚,具体的には1μm程度とする。また、このときの終
点検出の原理や方法は、上記第2のレジスト15のエッ
チングの場合と同じである。ここでは、あとのn+ 層形
成のためのイオン注入工程においてFETの形成領域以
外の基板上の領域をマスクするレジストと、上記高融点
金属ゲート6a上に形成された第3のレジスト17cと
が混ざらないよう、このレジスト17cのDeep−UVキ
ュアを行い、このレジスト17cを改質することが必要
である。
aを除去し、図4(d) に示すように絶縁膜41をエッチ
ングしてそのゲート電極側エッジを後退させて、開口幅
の広い開口41bを形成する。次に、図4(e) に示すよ
うに、第3のレジストを全面に塗布し、この第3のレジ
ストをO2 アッシャ等の方法で、絶縁膜41が露出する
までエッチングして、上記絶縁膜開口41b内に第3の
レジスト17cを埋め込む。上記第3のレジストの塗布
膜厚は、絶縁膜41の開口部分がその内部の高融点金属
ゲート電極6aとともに、十分に埋め込める程度の膜
厚,具体的には1μm程度とする。また、このときの終
点検出の原理や方法は、上記第2のレジスト15のエッ
チングの場合と同じである。ここでは、あとのn+ 層形
成のためのイオン注入工程においてFETの形成領域以
外の基板上の領域をマスクするレジストと、上記高融点
金属ゲート6a上に形成された第3のレジスト17cと
が混ざらないよう、このレジスト17cのDeep−UVキ
ュアを行い、このレジスト17cを改質することが必要
である。
【0143】次に、図4(f) に示すように絶縁膜41
を、例えばバッファードフッ酸(HF:NH4F=3
0:1)を用いて除去する。この際、高融点金属ゲート
電極6aや第3のレジスト17c、化合物半導体基板1
にダメージを与えず、また、絶縁膜41の残差を残さな
いようにすることが重要である。
を、例えばバッファードフッ酸(HF:NH4F=3
0:1)を用いて除去する。この際、高融点金属ゲート
電極6aや第3のレジスト17c、化合物半導体基板1
にダメージを与えず、また、絶縁膜41の残差を残さな
いようにすることが重要である。
【0144】次に、図5(a) に示すように、レジスト1
7cをマスクにして、n+ 拡散層4a,4bを形成する
ためのSiのイオン、p″拡散層52を形成するための
Mgイオンの注入を行う。この際、FETの形成領域以
外の基板上の領域は、レジスト(図示せず)でマスクさ
れている。ここで、上記Siイオンの注入エネルギー
は、レジスト17cで阻止できる100KeVに設定
し、できるだけn+ 拡散層4a,4bの深さが、n拡散
層2の底面と同じ深さになるようにすることが望まし
い。また、Siイオンのドーズ量は5×1013cm-2程
度としている。一方、Mgイオンの注入に関しては、そ
の加速エネルギーを300KeV,そのドーズ量を5×
1012cm-2程度とする。
7cをマスクにして、n+ 拡散層4a,4bを形成する
ためのSiのイオン、p″拡散層52を形成するための
Mgイオンの注入を行う。この際、FETの形成領域以
外の基板上の領域は、レジスト(図示せず)でマスクさ
れている。ここで、上記Siイオンの注入エネルギー
は、レジスト17cで阻止できる100KeVに設定
し、できるだけn+ 拡散層4a,4bの深さが、n拡散
層2の底面と同じ深さになるようにすることが望まし
い。また、Siイオンのドーズ量は5×1013cm-2程
度としている。一方、Mgイオンの注入に関しては、そ
の加速エネルギーを300KeV,そのドーズ量を5×
1012cm-2程度とする。
【0145】次に、図5(b) に示すように、第3のレジ
スト17cを除去した後、FETの形成領域に開口を有
するイオン注入用のレジストマスク(図示せず)を形成
し、n′拡散層3a,3bを形成するためのSiイオン
の注入、p′拡散層51を形成するためのMgイオンの
注入を行う。このときの注入エネルギーは、n′拡散層
3a,3bの深さがn拡散層2及びn+ 拡散層4a,4
bの底面と同じ深さになるよう、n+ 拡散層4a,4b
の形成時と同じ100KeVとし、そのドーズ量は必要
とする素子耐圧,相互コンダクタンスに応じて決めれば
よい。また、Mgイオンの注入エネルギーは、上記p″
拡散層52の形成時と同等の加速エネルギー300Ke
Vとし、そのドーズ量は5×1012cm-2程度とする。
その後、上記レジストマスクを除去し、アニール処理を
行って、イオン注入層を活性化させる。このアニール処
理は、ウエハをアルシン(AsH3 )等の砒素圧のかか
った雰囲気中に保持して、温度約800℃で30分程度
加熱する処理である。
スト17cを除去した後、FETの形成領域に開口を有
するイオン注入用のレジストマスク(図示せず)を形成
し、n′拡散層3a,3bを形成するためのSiイオン
の注入、p′拡散層51を形成するためのMgイオンの
注入を行う。このときの注入エネルギーは、n′拡散層
3a,3bの深さがn拡散層2及びn+ 拡散層4a,4
bの底面と同じ深さになるよう、n+ 拡散層4a,4b
の形成時と同じ100KeVとし、そのドーズ量は必要
とする素子耐圧,相互コンダクタンスに応じて決めれば
よい。また、Mgイオンの注入エネルギーは、上記p″
拡散層52の形成時と同等の加速エネルギー300Ke
Vとし、そのドーズ量は5×1012cm-2程度とする。
その後、上記レジストマスクを除去し、アニール処理を
行って、イオン注入層を活性化させる。このアニール処
理は、ウエハをアルシン(AsH3 )等の砒素圧のかか
った雰囲気中に保持して、温度約800℃で30分程度
加熱する処理である。
【0146】次に、図5(c) に示すように、パッシベー
ションのための絶縁膜7を被着する。この絶縁膜7に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが1×109 dyn/cm2 以下のものを用
いることが好ましく、例えばプラズマCVDで形成した
SiON膜等を用いる。
ションのための絶縁膜7を被着する。この絶縁膜7に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが1×109 dyn/cm2 以下のものを用
いることが好ましく、例えばプラズマCVDで形成した
SiON膜等を用いる。
【0147】最後に、ソース,ドレイン電極領域に開口
部を持つレジスト膜(図示せず)をマスクとして絶縁膜
7をエッチングして絶縁膜7に開口7a,7bを形成
し、その後、ソース,ドレイン電極8a,8bとなるオ
ーミック金属の蒸着リフトオフ処理を行う。そして、シ
ンター処理を行ってFET100aを完成する(図5
(d) )。
部を持つレジスト膜(図示せず)をマスクとして絶縁膜
7をエッチングして絶縁膜7に開口7a,7bを形成
し、その後、ソース,ドレイン電極8a,8bとなるオ
ーミック金属の蒸着リフトオフ処理を行う。そして、シ
ンター処理を行ってFET100aを完成する(図5
(d) )。
【0148】ここで、ソース,ドレイン電極8a,8b
は、Ni層上にAuGe系の合金を積層した積層構造と
し、コンタクト抵抗を下げるようにしている。
は、Ni層上にAuGe系の合金を積層した積層構造と
し、コンタクト抵抗を下げるようにしている。
【0149】この実施の形態1のFETの製造方法で
は、化合物半導体基板1に、所定パターンの開口41a
を有する絶縁膜41を形成した後、該絶縁膜41をマス
クとして基板をエッチングしてその表面に凹状掘込み部
1aを形成し、その後、高融点金属材料を、該絶縁膜開
口41aの上部にて段切れが生ずるよう全面に被着し
て、該凹状掘込み部1a内にゲート電極となる高融点金
属層6aを形成するので、高融点金属ゲート電極6aの
形成に高融点金属層のエッチング処理といった制御性の
悪い処理を用いる必要がなく、該ゲート電極6aを、そ
の平面形状を上記凹状堀込み部1aの平面形状に一致さ
せて高い寸法精度でもって、しかも簡単に形成すること
ができる。この場合、ゲート長を凹状掘込み部1aの幅
により精度よく決定することができる。
は、化合物半導体基板1に、所定パターンの開口41a
を有する絶縁膜41を形成した後、該絶縁膜41をマス
クとして基板をエッチングしてその表面に凹状掘込み部
1aを形成し、その後、高融点金属材料を、該絶縁膜開
口41aの上部にて段切れが生ずるよう全面に被着し
て、該凹状掘込み部1a内にゲート電極となる高融点金
属層6aを形成するので、高融点金属ゲート電極6aの
形成に高融点金属層のエッチング処理といった制御性の
悪い処理を用いる必要がなく、該ゲート電極6aを、そ
の平面形状を上記凹状堀込み部1aの平面形状に一致さ
せて高い寸法精度でもって、しかも簡単に形成すること
ができる。この場合、ゲート長を凹状掘込み部1aの幅
により精度よく決定することができる。
【0150】また、上記絶縁膜41の開口端をエッチン
グにより後退させた後、この絶縁膜41の開口に自己整
合したレジスト17cをマスクとしてイオン注入を行っ
てn+ 拡散層4a,4bを形成し、さらにこの絶縁膜4
1を除去した状態でイオン注入を行ってn′拡散層3
a,3bを形成するので、このn′拡散層3a,3bの
横幅を上記絶縁膜41のエッチングによる開口端の後退
量により所要の寸法に設定することができる。
グにより後退させた後、この絶縁膜41の開口に自己整
合したレジスト17cをマスクとしてイオン注入を行っ
てn+ 拡散層4a,4bを形成し、さらにこの絶縁膜4
1を除去した状態でイオン注入を行ってn′拡散層3
a,3bを形成するので、このn′拡散層3a,3bの
横幅を上記絶縁膜41のエッチングによる開口端の後退
量により所要の寸法に設定することができる。
【0151】また、p拡散層5はn拡散層2の形成工
程、p′拡散層51はn′拡散層3a,3bの形成工
程、p拡散層52はn+ 拡散層4a,4bの形成工程に
て形成するので、これらのp型拡散層の最適化、つまり
その上のn型拡散層との境界部分の位置を最適化するこ
とができる。
程、p′拡散層51はn′拡散層3a,3bの形成工
程、p拡散層52はn+ 拡散層4a,4bの形成工程に
て形成するので、これらのp型拡散層の最適化、つまり
その上のn型拡散層との境界部分の位置を最適化するこ
とができる。
【0152】またさらに、ソース,ドレイン領域を構成
するn′拡散層3a,3bを形成する工程では、絶縁膜
41のエッチングにより、その開口41aのゲート電極
側エッジを後退させた後、該エッジが後退した絶縁膜4
1に対して自己整合的に位置決めされたレジスト17c
をマスクとして、選択的なイオン注入を行うので、上記
半導体基板1上での絶縁膜41の除去に、レジスト17
cをマスクとするウエットエッチングを用いることがで
きる。この場合、ソース,ドレイン領域を構成する高濃
度拡散層に、上記絶縁膜41の除去にドライエッチング
を用いた場合のようなダメージが入るのを回避でき、こ
れによりソース,ドレイン領域とオーミック電極とのコ
ンタクト抵抗の増大を防ぐことができる。
するn′拡散層3a,3bを形成する工程では、絶縁膜
41のエッチングにより、その開口41aのゲート電極
側エッジを後退させた後、該エッジが後退した絶縁膜4
1に対して自己整合的に位置決めされたレジスト17c
をマスクとして、選択的なイオン注入を行うので、上記
半導体基板1上での絶縁膜41の除去に、レジスト17
cをマスクとするウエットエッチングを用いることがで
きる。この場合、ソース,ドレイン領域を構成する高濃
度拡散層に、上記絶縁膜41の除去にドライエッチング
を用いた場合のようなダメージが入るのを回避でき、こ
れによりソース,ドレイン領域とオーミック電極とのコ
ンタクト抵抗の増大を防ぐことができる。
【0153】実施の形態2.次に、本発明の実施の形態
2として、上記実施の形態1で説明したものとは異な
る、SAGFETの製造方法について説明する。図6,
図7,図8は、この実施の形態2のSAGFETの製造
方法を説明するための図であり、図6(a) 〜(f) ,図7
(a) 〜(f) ,図8(a) 〜(c) は、製造過程におけるFE
Tの断面構造をその主要工程別に示している。
2として、上記実施の形態1で説明したものとは異な
る、SAGFETの製造方法について説明する。図6,
図7,図8は、この実施の形態2のSAGFETの製造
方法を説明するための図であり、図6(a) 〜(f) ,図7
(a) 〜(f) ,図8(a) 〜(c) は、製造過程におけるFE
Tの断面構造をその主要工程別に示している。
【0154】図8(c) において、100bは、この実施
の形態2の方法により製造されたSAGFETであり、
その構造は、上記実施の形態1のFET100aと全く
同一である。
の形態2の方法により製造されたSAGFETであり、
その構造は、上記実施の形態1のFET100aと全く
同一である。
【0155】次に、製造方法について説明する。まず、
図6(a) に示すように、化合物半導体基板1上に絶縁膜
41及びレジスト42を形成し、該レジスト42に開口
パターンを形成した後、実施の形態1における図3(b)
〜(e) に示す処理と同様の処理を行って、高融点金属材
料6を、その段切れが絶縁膜開口42aの上部で生ずる
よう全面に被着する(図6(b) 〜(e) )。
図6(a) に示すように、化合物半導体基板1上に絶縁膜
41及びレジスト42を形成し、該レジスト42に開口
パターンを形成した後、実施の形態1における図3(b)
〜(e) に示す処理と同様の処理を行って、高融点金属材
料6を、その段切れが絶縁膜開口42aの上部で生ずる
よう全面に被着する(図6(b) 〜(e) )。
【0156】その後、図6(f) に示すように、絶縁膜6
1として、例えば、SiN膜をプラズマCVDで全面に
被着する。このとき、絶縁膜61の膜厚は、絶縁膜開口
41a部分が十分平坦化される程度(約1μm)の膜厚
とする。上記絶縁膜61としてのSiN膜には、フッ酸
耐性があるものを用いる。フッ酸耐性の高いSiN膜
は、その成膜時に、プラズマCVD処理におけるガス流
量比SiH4 /NH3 を大きくし、Siリッチにするこ
とで得られる。
1として、例えば、SiN膜をプラズマCVDで全面に
被着する。このとき、絶縁膜61の膜厚は、絶縁膜開口
41a部分が十分平坦化される程度(約1μm)の膜厚
とする。上記絶縁膜61としてのSiN膜には、フッ酸
耐性があるものを用いる。フッ酸耐性の高いSiN膜
は、その成膜時に、プラズマCVD処理におけるガス流
量比SiH4 /NH3 を大きくし、Siリッチにするこ
とで得られる。
【0157】次に、図7(a) に示すように、Siリッチ
なSiN膜である絶縁膜61を、CHF3 +O2 ガスを
用いたRIE,ECRエッチング等のウエハ面内均一性
の高いエッチング方法を用いてエッチングし、絶縁膜4
1上の高融点金属薄膜6bが露出したところでエッチン
グを停止する。上記絶縁膜開口41a内に埋め込まれた
絶縁膜61aの、ウエハ全面に占める割合は小さいの
で、エッチング中のCOの発光量は高融点金属薄膜6b
が露出したところで急激に低下する。このため、エッチ
ング中にCOの発光をモニタし、COの発光量の急激な
低下を検出してエッチングを停止させるようにすれば、
制御性良く、SiリッチなSiN膜である絶縁膜61
の、絶縁膜開口41a内に埋め込まれた部分61aを残
すことができる。
なSiN膜である絶縁膜61を、CHF3 +O2 ガスを
用いたRIE,ECRエッチング等のウエハ面内均一性
の高いエッチング方法を用いてエッチングし、絶縁膜4
1上の高融点金属薄膜6bが露出したところでエッチン
グを停止する。上記絶縁膜開口41a内に埋め込まれた
絶縁膜61aの、ウエハ全面に占める割合は小さいの
で、エッチング中のCOの発光量は高融点金属薄膜6b
が露出したところで急激に低下する。このため、エッチ
ング中にCOの発光をモニタし、COの発光量の急激な
低下を検出してエッチングを停止させるようにすれば、
制御性良く、SiリッチなSiN膜である絶縁膜61
の、絶縁膜開口41a内に埋め込まれた部分61aを残
すことができる。
【0158】次に、図7(b) に示すように、Siリッチ
なSiN膜である絶縁膜61aと高融点金属薄膜6bと
に対してエッチング処理を施す。このときエッチング処
理は、プラズマエッチング,ECR(マイクロ波プラズ
マ)エッチングやRIE(反応性イオンエッチング)等
のエッチングを用いる。この場合、上記絶縁膜61aと
高融点金属薄膜6bとは等速でエッチングされることと
なる。ここでエッチングガスには、SF6 やCF4 +O
2 を用い、エッチングにより絶縁膜41が露出したとこ
ろ(終点)から数十秒程度(膜厚では3000オングス
トローム程度)オーバエチングしてエッチングを停止さ
せる。このときFラジカルの発光あるいはSiFの発光
をモニタするようにすれば、容易にエッチング終点の検
出を行うことができる。
なSiN膜である絶縁膜61aと高融点金属薄膜6bと
に対してエッチング処理を施す。このときエッチング処
理は、プラズマエッチング,ECR(マイクロ波プラズ
マ)エッチングやRIE(反応性イオンエッチング)等
のエッチングを用いる。この場合、上記絶縁膜61aと
高融点金属薄膜6bとは等速でエッチングされることと
なる。ここでエッチングガスには、SF6 やCF4 +O
2 を用い、エッチングにより絶縁膜41が露出したとこ
ろ(終点)から数十秒程度(膜厚では3000オングス
トローム程度)オーバエチングしてエッチングを停止さ
せる。このときFラジカルの発光あるいはSiFの発光
をモニタするようにすれば、容易にエッチング終点の検
出を行うことができる。
【0159】次に、図7(c) に示すように、絶縁膜41
をフッ酸により、SiリッチなSiN膜からなる絶縁膜
61aに対して選択的に除去する。このときの選択比は
20以上にすることが可能なので、SiリッチなSiN
膜からなる絶縁膜61aをダミーゲートとして残すこと
ができる。次に、図7(d) に示すようにn′拡散層3
a,3bを形成するためのSiイオンの注入、p′拡散
層51を形成するためのMgイオンの注入を行う。この
ときSiイオンの注入エネルギーは、Siイオンの注入
により形成されるn′拡散層3a,3bの深さが、n拡
散層2の底面と同じ深さになるよう、凹状掘込み部1a
の深さに応じた高いエネルギー、例えば100KeV程
度で注入する。なお、Siイオンのドーズ量は必要とす
る素子の耐圧,相互コンダクタンスに応じて決めればよ
い。また、Mgイオンの注入は、p拡散層5の形成時と
同様、加速エネルギー300KeV、ドーズ量5×10
12cm-2程度でもって行う。
をフッ酸により、SiリッチなSiN膜からなる絶縁膜
61aに対して選択的に除去する。このときの選択比は
20以上にすることが可能なので、SiリッチなSiN
膜からなる絶縁膜61aをダミーゲートとして残すこと
ができる。次に、図7(d) に示すようにn′拡散層3
a,3bを形成するためのSiイオンの注入、p′拡散
層51を形成するためのMgイオンの注入を行う。この
ときSiイオンの注入エネルギーは、Siイオンの注入
により形成されるn′拡散層3a,3bの深さが、n拡
散層2の底面と同じ深さになるよう、凹状掘込み部1a
の深さに応じた高いエネルギー、例えば100KeV程
度で注入する。なお、Siイオンのドーズ量は必要とす
る素子の耐圧,相互コンダクタンスに応じて決めればよ
い。また、Mgイオンの注入は、p拡散層5の形成時と
同様、加速エネルギー300KeV、ドーズ量5×10
12cm-2程度でもって行う。
【0160】次に、図7(e) に示すように、サイドウォ
ールの形成が容易な絶縁膜としてSiO2 膜を全面に被
着した後、これを、ECR(マイクロ波プラズマ)エッ
チングやRIE(反応性イオンエッチング)等のエッチ
ング等の方法でエッチングし、絶縁膜61aの側壁にの
みSiO2 膜をサイドウォール11として残す。ここ
で、全面に形成する絶縁膜(SiO2 膜)の膜厚を50
00オングストロームにすればサイドウオール11の幅
としては、0.3μmが確保できる。
ールの形成が容易な絶縁膜としてSiO2 膜を全面に被
着した後、これを、ECR(マイクロ波プラズマ)エッ
チングやRIE(反応性イオンエッチング)等のエッチ
ング等の方法でエッチングし、絶縁膜61aの側壁にの
みSiO2 膜をサイドウォール11として残す。ここ
で、全面に形成する絶縁膜(SiO2 膜)の膜厚を50
00オングストロームにすればサイドウオール11の幅
としては、0.3μmが確保できる。
【0161】次に、図7(f) に示すように、n+ 拡散層
4a,4bを形成するためのSiイオンの注入、p″拡
散層52を形成するためのMgイオンの注入を行う。こ
のときのSiイオンの注入エネルギーは、n+ 拡散層4
a,4bの底面がn拡散層2,n′拡散層3a,3bの
底面と同じ深さになるよう、凹状掘込み部1aの深さに
応じて高いエネルギー、例えば100KeVで注入すれ
ばよい。また、Siイオンのドーズ量は必要とする素子
の耐圧,相互コンダクタンスに応じて決めればよい。さ
らに、Mgイオンの注入は、p拡散層5の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
4a,4bを形成するためのSiイオンの注入、p″拡
散層52を形成するためのMgイオンの注入を行う。こ
のときのSiイオンの注入エネルギーは、n+ 拡散層4
a,4bの底面がn拡散層2,n′拡散層3a,3bの
底面と同じ深さになるよう、凹状掘込み部1aの深さに
応じて高いエネルギー、例えば100KeVで注入すれ
ばよい。また、Siイオンのドーズ量は必要とする素子
の耐圧,相互コンダクタンスに応じて決めればよい。さ
らに、Mgイオンの注入は、p拡散層5の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
【0162】次に、図8(a) に示すように、絶縁膜61
a及びサイドウォール11を除去する。これらの絶縁膜
の除去は、例えばバッファードフッ酸(HF:NH4 F
=30:1)を用いて行い、高融点金属ゲート電極6a
や化合物半導体基板1にダメージを与えず、また絶縁膜
の残渣を残さないことが重要である。このとき、Siリ
ッチなSiN膜61aのエッチングレートは小さいが、
バッファードフッ酸によって高融点金属ゲート電極6a
や化合物半導体基板1はほとんどエッチングされないの
で、金属ゲート電極6a上の絶縁膜61a及びサイドウ
ォールとしての絶縁膜11だけを除去することができ
る。
a及びサイドウォール11を除去する。これらの絶縁膜
の除去は、例えばバッファードフッ酸(HF:NH4 F
=30:1)を用いて行い、高融点金属ゲート電極6a
や化合物半導体基板1にダメージを与えず、また絶縁膜
の残渣を残さないことが重要である。このとき、Siリ
ッチなSiN膜61aのエッチングレートは小さいが、
バッファードフッ酸によって高融点金属ゲート電極6a
や化合物半導体基板1はほとんどエッチングされないの
で、金属ゲート電極6a上の絶縁膜61a及びサイドウ
ォールとしての絶縁膜11だけを除去することができ
る。
【0163】次に、図8(b) に示すように、パッシベー
ションのための絶縁膜7を基板の全面に被着する。この
とき絶縁膜7には、短チャネル効果抑制のために、下地
部材との間で生ずるストレスが1×109 dyn/cm
2 以下のものを用いることが好ましく、例えばプラズマ
CVDで形成したSiON膜等を用いる。
ションのための絶縁膜7を基板の全面に被着する。この
とき絶縁膜7には、短チャネル効果抑制のために、下地
部材との間で生ずるストレスが1×109 dyn/cm
2 以下のものを用いることが好ましく、例えばプラズマ
CVDで形成したSiON膜等を用いる。
【0164】最後に、ソース,ドレイン電極の形成領域
に対応した開口を持つレジスト(図示せず)をマスクと
して絶縁膜7をエッチングして、絶縁膜開口7a,7b
を形成した後、ソース,ドレイン電極8a,8bとなる
オーミック金属の蒸着,リフトオフ処理を行う。その
後、シンターを施してFET100bを完成する(図8
(c) )。
に対応した開口を持つレジスト(図示せず)をマスクと
して絶縁膜7をエッチングして、絶縁膜開口7a,7b
を形成した後、ソース,ドレイン電極8a,8bとなる
オーミック金属の蒸着,リフトオフ処理を行う。その
後、シンターを施してFET100bを完成する(図8
(c) )。
【0165】この実施の形態2の製造方法では、ソー
ス,ドレイン領域の形成工程で、上記絶縁膜開口41a
内に自己整合的に位置決めされたダミーゲート61aを
形成し、該絶縁膜41を除去した後、該ダミーゲート6
1aを用いて、第1の選択的なイオン注入を行い、その
後、該ダミーゲート61aの側壁部分にこれに対して自
己整合的にサイドウォール11を形成し、該ダミーゲー
ト61a及びサイドウォール11をマスクとして第2の
選択的なイオン注入を行うので、上記実施の形態1にお
ける、ゲート長の制御性の向上,及びp型拡散層の最適
化の効果に加えて、サイドウォールにより、ゲート電極
の配置部分から、ソース,ドレイン領域を構成するn+
拡散層4a,4bまでの距離の設定を制御性よく行うこ
とができ、ソース抵抗やドレイン耐圧のばらつきを抑え
ることができる効果がある。
ス,ドレイン領域の形成工程で、上記絶縁膜開口41a
内に自己整合的に位置決めされたダミーゲート61aを
形成し、該絶縁膜41を除去した後、該ダミーゲート6
1aを用いて、第1の選択的なイオン注入を行い、その
後、該ダミーゲート61aの側壁部分にこれに対して自
己整合的にサイドウォール11を形成し、該ダミーゲー
ト61a及びサイドウォール11をマスクとして第2の
選択的なイオン注入を行うので、上記実施の形態1にお
ける、ゲート長の制御性の向上,及びp型拡散層の最適
化の効果に加えて、サイドウォールにより、ゲート電極
の配置部分から、ソース,ドレイン領域を構成するn+
拡散層4a,4bまでの距離の設定を制御性よく行うこ
とができ、ソース抵抗やドレイン耐圧のばらつきを抑え
ることができる効果がある。
【0166】実施の形態3.次に、本発明の実施の形態
3として、上記実施の形態1,2で説明したものとは異
なるSAGFETの製造方法について説明する。図9,
図10,図11は、上記実施の形態3のSAGFETの
製造方法を説明するための図であり、図9(a) 〜(f) ,
図10(a) 〜(f) ,図11(a) 〜(f) は、製造過程にお
けるFETの断面構造をその主要工程別に示している。
図11(f) において、100cは、この実施の形態3の
方法により製造されたSAGFETであり、その構造
は、上記実施の形態1,2のFET100a,100b
と全く同一である。
3として、上記実施の形態1,2で説明したものとは異
なるSAGFETの製造方法について説明する。図9,
図10,図11は、上記実施の形態3のSAGFETの
製造方法を説明するための図であり、図9(a) 〜(f) ,
図10(a) 〜(f) ,図11(a) 〜(f) は、製造過程にお
けるFETの断面構造をその主要工程別に示している。
図11(f) において、100cは、この実施の形態3の
方法により製造されたSAGFETであり、その構造
は、上記実施の形態1,2のFET100a,100b
と全く同一である。
【0167】次に製造方法について説明する。まず、図
9(a) に示すように、化合物半導体基板1上に絶縁膜4
0を6000オングストローム程度の厚さに被着し、続
いて絶縁膜73を500オングストローム程度の厚さに
被着し、その後、所定パターンの開口42aを有する第
1のレジスト42を形成する。このときの絶縁膜40と
してはSiN膜、絶縁膜73としてはSiO膜を用い
る。
9(a) に示すように、化合物半導体基板1上に絶縁膜4
0を6000オングストローム程度の厚さに被着し、続
いて絶縁膜73を500オングストローム程度の厚さに
被着し、その後、所定パターンの開口42aを有する第
1のレジスト42を形成する。このときの絶縁膜40と
してはSiN膜、絶縁膜73としてはSiO膜を用い
る。
【0168】次に、図9(b) に示すように上記レジスト
42をマスクとして、絶縁膜73及び絶縁膜40をエッ
チングして絶縁膜開口40aを形成する。このときエッ
チング方法には、エッチング端面が基板表面に対して垂
直になるよう絶縁膜を加工するのに必須なCHF3 +O
2 ガスによるECRエッチングを用いる。
42をマスクとして、絶縁膜73及び絶縁膜40をエッ
チングして絶縁膜開口40aを形成する。このときエッ
チング方法には、エッチング端面が基板表面に対して垂
直になるよう絶縁膜を加工するのに必須なCHF3 +O
2 ガスによるECRエッチングを用いる。
【0169】次に、図9(c) に示すようにレジスト42
を除去した後、上記絶縁膜73,40をマスクとして、
化合物半導体基板1の表面を選択的にエッチングして、
該基板表面に500オングストローム程度の深さの凹状
掘込み部1aを形成する。このとき、レジスト42の除
去と掘り込み形成の順序は逆でも良い。上記化合物半導
体基板1に掘り込みを形成するためのエッチング処理に
は、Cl2 ガスによるドライエッチングを用いることが
好ましい。図9(c) には、ドライエッチングにより、エ
ッチング端面が基板表面に対して垂直に加工された凹状
掘込み部1aを示している。
を除去した後、上記絶縁膜73,40をマスクとして、
化合物半導体基板1の表面を選択的にエッチングして、
該基板表面に500オングストローム程度の深さの凹状
掘込み部1aを形成する。このとき、レジスト42の除
去と掘り込み形成の順序は逆でも良い。上記化合物半導
体基板1に掘り込みを形成するためのエッチング処理に
は、Cl2 ガスによるドライエッチングを用いることが
好ましい。図9(c) には、ドライエッチングにより、エ
ッチング端面が基板表面に対して垂直に加工された凹状
掘込み部1aを示している。
【0170】その後は、上記実施の形態1の図3(d) 〜
(f) ,図4(a) 〜(c) に示す処理と同様の処理を行っ
て、ゲート電極となる高融点金属層6aを、基板表面の
凹状掘込み部1a内に形成する(図9(d) 〜(f) ,図1
0(a) 〜(c) )。
(f) ,図4(a) 〜(c) に示す処理と同様の処理を行っ
て、ゲート電極となる高融点金属層6aを、基板表面の
凹状掘込み部1a内に形成する(図9(d) 〜(f) ,図1
0(a) 〜(c) )。
【0171】次に、図10(d) に示すように、絶縁膜7
4として、例えばSiO膜をプラズマCVDにより10
00オングストローム程度の厚さに被着する。このと
き、上記絶縁膜74の膜厚は、絶縁膜開口40a内の高
融点金属薄膜6aの上面をカバーできる膜厚としてい
る。
4として、例えばSiO膜をプラズマCVDにより10
00オングストローム程度の厚さに被着する。このと
き、上記絶縁膜74の膜厚は、絶縁膜開口40a内の高
融点金属薄膜6aの上面をカバーできる膜厚としてい
る。
【0172】次に、図10(e) に示すように、塗布によ
る成膜が可能な絶縁材料としてSOGを用い、これをウ
エハ全面に塗布して絶縁膜63を形成し、続いてエッチ
ング処理を行う。つまり、まず、絶縁膜40が露出する
までは、CHF3 +O2 ガスを用いたRIE、ECRエ
ッチャ等のウエハ面内均一性の高いエッチング処理を行
い、その後は、エッチングガスをSF6 に切り替えてエ
ッチング処理を行う。これにより、図10(f) に示すよ
うに、絶縁膜40及びその上の絶縁膜73,74が除去
され、高融点金属薄膜6a上にのみ絶縁膜74及び63
がダミーゲート65として残る。
る成膜が可能な絶縁材料としてSOGを用い、これをウ
エハ全面に塗布して絶縁膜63を形成し、続いてエッチ
ング処理を行う。つまり、まず、絶縁膜40が露出する
までは、CHF3 +O2 ガスを用いたRIE、ECRエ
ッチャ等のウエハ面内均一性の高いエッチング処理を行
い、その後は、エッチングガスをSF6 に切り替えてエ
ッチング処理を行う。これにより、図10(f) に示すよ
うに、絶縁膜40及びその上の絶縁膜73,74が除去
され、高融点金属薄膜6a上にのみ絶縁膜74及び63
がダミーゲート65として残る。
【0173】上記エッチングガスの切り換えは、エッチ
ング中のCOの発光量が変化したタイミングで行えばよ
い。これは、絶縁膜40が露出したところでCOの発光
量は急激に低下するためである。なお、エッチング中の
Fの発光量も絶縁膜40が露出したところで急激に増加
するので、エッチング中のFの発光をモニタして、上記
エッチングガスの切り替えを行うこともできる。さら
に、このときのSiN膜からなる絶縁膜40と、プラズ
マCVDで形成したSiO膜からなる絶縁膜74及びS
OG膜からなる絶縁膜63とのエッチング選択比は、2
0以上にすることが可能なので、絶縁膜74及び絶縁膜
63をダミーゲート65としてゲート電極6a上に残す
ことができる。
ング中のCOの発光量が変化したタイミングで行えばよ
い。これは、絶縁膜40が露出したところでCOの発光
量は急激に低下するためである。なお、エッチング中の
Fの発光量も絶縁膜40が露出したところで急激に増加
するので、エッチング中のFの発光をモニタして、上記
エッチングガスの切り替えを行うこともできる。さら
に、このときのSiN膜からなる絶縁膜40と、プラズ
マCVDで形成したSiO膜からなる絶縁膜74及びS
OG膜からなる絶縁膜63とのエッチング選択比は、2
0以上にすることが可能なので、絶縁膜74及び絶縁膜
63をダミーゲート65としてゲート電極6a上に残す
ことができる。
【0174】次に、図11(a) に示すように、n′拡散
層3a,3bを形成するためのSiイオンの注入、及び
p′拡散層51を形成するためのMgイオンの注入を行
う。このときのSiイオンの注入エネルギーは、n′拡
散層3a,3bの底面がn拡散層2の底面と同じ深さに
なるよう、凹状掘込み部1aの深さに応じて高いエネル
ギー、例えば100KeVに設定する。また、この場合
のドーズ量は必要とする素子の耐圧,相互コンダクタン
スに応じて決めればよい。さらに、Mgイオンの注入
は、p拡散層5の形成時と同様、加速エネルギー300
KeV,ドーズ量5×1012cm-2程度でもって行う。
層3a,3bを形成するためのSiイオンの注入、及び
p′拡散層51を形成するためのMgイオンの注入を行
う。このときのSiイオンの注入エネルギーは、n′拡
散層3a,3bの底面がn拡散層2の底面と同じ深さに
なるよう、凹状掘込み部1aの深さに応じて高いエネル
ギー、例えば100KeVに設定する。また、この場合
のドーズ量は必要とする素子の耐圧,相互コンダクタン
スに応じて決めればよい。さらに、Mgイオンの注入
は、p拡散層5の形成時と同様、加速エネルギー300
KeV,ドーズ量5×1012cm-2程度でもって行う。
【0175】次に、図11(b) に示すように、サイドウ
ォールの形成が容易なSiO2 膜を全面に被着し、これ
を、ECR(マイクロ波プラズマ)エッチングやRIE
(反応性イオンエッチング)等のエッチング等の方法で
エッチングして、上記SiO2 を絶縁膜74及び絶縁膜
63からなるダミーゲートの側壁部にだけサイドウォー
ル64として残す。このときサイドウォール形成のため
のSiO2 膜の膜厚を5000オングストロームにすれ
ば、サイドウオール64の幅としては0.3μmを確保
できる。
ォールの形成が容易なSiO2 膜を全面に被着し、これ
を、ECR(マイクロ波プラズマ)エッチングやRIE
(反応性イオンエッチング)等のエッチング等の方法で
エッチングして、上記SiO2 を絶縁膜74及び絶縁膜
63からなるダミーゲートの側壁部にだけサイドウォー
ル64として残す。このときサイドウォール形成のため
のSiO2 膜の膜厚を5000オングストロームにすれ
ば、サイドウオール64の幅としては0.3μmを確保
できる。
【0176】次に、図11(c) に示すように、n+ 拡散
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n+ 拡散層
4a,4bの底面がn拡散層2及びn′拡散層3a,3
bの底面と同じ深さになるよう、凹状掘込み部1aの深
さに応じた高いエネルギー、例えば100KeVで行
う。また、Siイオンのドーズ量は必要とする素子の耐
圧,相互コンダクタンスに応じて決めればよい。さら
に、Mgイオンの注入は、p′拡散層51の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n+ 拡散層
4a,4bの底面がn拡散層2及びn′拡散層3a,3
bの底面と同じ深さになるよう、凹状掘込み部1aの深
さに応じた高いエネルギー、例えば100KeVで行
う。また、Siイオンのドーズ量は必要とする素子の耐
圧,相互コンダクタンスに応じて決めればよい。さら
に、Mgイオンの注入は、p′拡散層51の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
【0177】次に、図11(d) に示すように、例えばバ
ッファードフッ酸(HF:NH4 F=30:1)を用い
て、ゲート電極6a上の絶縁膜63及び74と、サイド
ウォール64を除去する。このとき、高融点金属ゲート
電極6aや化合物半導体基板1にダメージを与えず、ま
た絶縁膜の残渣を残さないことが重要である。この場
合、ダミーゲートを構成する絶縁膜63,74、サイド
ウォールを構成する絶縁膜64は、SiO2 膜であるの
で、エッチングレートは1000オングストローム/m
inと大きく、高融点金属ゲート電極6aや化合物半導
体基板1をほとんどエッチングしないでこれらの絶縁膜
63,64,74だけを除去することができる。
ッファードフッ酸(HF:NH4 F=30:1)を用い
て、ゲート電極6a上の絶縁膜63及び74と、サイド
ウォール64を除去する。このとき、高融点金属ゲート
電極6aや化合物半導体基板1にダメージを与えず、ま
た絶縁膜の残渣を残さないことが重要である。この場
合、ダミーゲートを構成する絶縁膜63,74、サイド
ウォールを構成する絶縁膜64は、SiO2 膜であるの
で、エッチングレートは1000オングストローム/m
inと大きく、高融点金属ゲート電極6aや化合物半導
体基板1をほとんどエッチングしないでこれらの絶縁膜
63,64,74だけを除去することができる。
【0178】その後は、上記実施の形態1の図5(c) ,
(d) に示す工程と同様の処理を行って、パッシベーショ
ンのための絶縁膜7、及びソース,ドレイン電極8a,
8bを形成する(図11(e) ,(f) )。
(d) に示す工程と同様の処理を行って、パッシベーショ
ンのための絶縁膜7、及びソース,ドレイン電極8a,
8bを形成する(図11(e) ,(f) )。
【0179】このように本実施の形態3の製造方法で
は、ソース,ドレイン領域の形成工程で、上記絶縁膜4
1に対するエッチング選択性を有する絶縁膜63及び7
4の形成及びそのエッチング処理により、該絶縁膜41
の開口41a内にダミーゲート65を形成し、該ダミー
ゲート65をマスクとする選択的なエッチングにより絶
縁膜41を除去した後、該ダミーゲート65をマスクと
して第1の選択的なイオン注入を行い、さらに該ダミー
ゲート65の側壁部分にこれに対して自己整合的にサイ
ドウォール64を形成し、その後、該ダミーゲート65
及び該サイドウォール64をマスクとして第2の選択的
なイオン注入を行うので、上記ダミーゲート65とし
て、その側面が基板表面に対して垂直な直方体形状のも
のが形成され、その側面に形成されたサイドウォール6
4により、ゲート電極の配置部分から、ソース,ドレイ
ン領域を構成するn+ 拡散層4a,4bまでの距離が設
定されることとなる。この場合ダミーゲート65が直方
体形状であるため、サイドウォール64の幅の制御性が
向上することとなり、このため、上記実施の形態2に比
べて、ゲート電極6aのエッジから該n+ 拡散層4a,
4bまでの距離の制御性を一層高めることができる。
は、ソース,ドレイン領域の形成工程で、上記絶縁膜4
1に対するエッチング選択性を有する絶縁膜63及び7
4の形成及びそのエッチング処理により、該絶縁膜41
の開口41a内にダミーゲート65を形成し、該ダミー
ゲート65をマスクとする選択的なエッチングにより絶
縁膜41を除去した後、該ダミーゲート65をマスクと
して第1の選択的なイオン注入を行い、さらに該ダミー
ゲート65の側壁部分にこれに対して自己整合的にサイ
ドウォール64を形成し、その後、該ダミーゲート65
及び該サイドウォール64をマスクとして第2の選択的
なイオン注入を行うので、上記ダミーゲート65とし
て、その側面が基板表面に対して垂直な直方体形状のも
のが形成され、その側面に形成されたサイドウォール6
4により、ゲート電極の配置部分から、ソース,ドレイ
ン領域を構成するn+ 拡散層4a,4bまでの距離が設
定されることとなる。この場合ダミーゲート65が直方
体形状であるため、サイドウォール64の幅の制御性が
向上することとなり、このため、上記実施の形態2に比
べて、ゲート電極6aのエッジから該n+ 拡散層4a,
4bまでの距離の制御性を一層高めることができる。
【0180】実施の形態4.図12〜図14は、本発明
の実施の形態4による半導体装置であるFETを説明す
るための図であり、図12(a) 〜(f) ,図13(a) 〜
(f) ,図14(a) 〜(e) は、製造過程におけるFETの
断面構造をその主要工程別に示している。
の実施の形態4による半導体装置であるFETを説明す
るための図であり、図12(a) 〜(f) ,図13(a) 〜
(f) ,図14(a) 〜(e) は、製造過程におけるFETの
断面構造をその主要工程別に示している。
【0181】図14(e) において、100dは、本実施
の形態4の電力増幅用MMICに搭載されたSAGFE
Tであり、図2と同一符号は実施の形態1のFET10
0aと同一のものを示している。そしてこのFET10
0dでは、ゲート電極6dは、その両側部に、上端位置
が凹状堀込み部1aの両側のn+ 拡散層4a,4bの表
面より高くなるよう形成された側壁部6d1 を有してお
り、この側壁部61d1 の外側面は、凹状堀込み部1a
の内側面全体と接している。その他の構成は実施の形態
1のFET100aと同一である。
の形態4の電力増幅用MMICに搭載されたSAGFE
Tであり、図2と同一符号は実施の形態1のFET10
0aと同一のものを示している。そしてこのFET10
0dでは、ゲート電極6dは、その両側部に、上端位置
が凹状堀込み部1aの両側のn+ 拡散層4a,4bの表
面より高くなるよう形成された側壁部6d1 を有してお
り、この側壁部61d1 の外側面は、凹状堀込み部1a
の内側面全体と接している。その他の構成は実施の形態
1のFET100aと同一である。
【0182】このようなゲート電極6dの構造では、実
施の形態1における、ゲート長の制御性の向上,p型拡
散層の最適化といった効果に加えて、以下のような効果
がある。
施の形態1における、ゲート長の制御性の向上,p型拡
散層の最適化といった効果に加えて、以下のような効果
がある。
【0183】すなわち、本実施の形態4のFET100
dでは、凹状堀込み部1aの側面とゲート電極6dとが
面接触しているため、ゲート電極6aがn′拡散層3
a,3bの凹状堀込み部1aの側壁部分に点接触してい
る上記実施の形態1のFET100aのような、ゲート
電圧の印加時におけるゲート電極のエッジ付近での電界
集中はなく、ゲート電圧を印加したとき、ゲート電極の
エッジ付近では空乏層が、n′拡散層3a,3bの凹状
堀込み部1aの側壁部分に広がることとなり、このた
め、上記実施の形態1のものに比べて、チャネルの狭窄
や耐圧劣化が起こりにくいものとなっている。なお、実
施の形態1のFET100aでは、実施の形態4のFE
T100dに比べてゲート電極6aとn′拡散層3a,
3bとの接触面積が小さいので、ゲート,ソース間の容
量、ゲート,ドレイン間の容量が小さく、高周波特性に
優れている。
dでは、凹状堀込み部1aの側面とゲート電極6dとが
面接触しているため、ゲート電極6aがn′拡散層3
a,3bの凹状堀込み部1aの側壁部分に点接触してい
る上記実施の形態1のFET100aのような、ゲート
電圧の印加時におけるゲート電極のエッジ付近での電界
集中はなく、ゲート電圧を印加したとき、ゲート電極の
エッジ付近では空乏層が、n′拡散層3a,3bの凹状
堀込み部1aの側壁部分に広がることとなり、このた
め、上記実施の形態1のものに比べて、チャネルの狭窄
や耐圧劣化が起こりにくいものとなっている。なお、実
施の形態1のFET100aでは、実施の形態4のFE
T100dに比べてゲート電極6aとn′拡散層3a,
3bとの接触面積が小さいので、ゲート,ソース間の容
量、ゲート,ドレイン間の容量が小さく、高周波特性に
優れている。
【0184】次に製造方法について説明する。まず、図
12(a) に示すように、化合物半導体基板1上に絶縁膜
41を6000オングストローム程度の厚さに被着し、
次に該絶縁膜41上に所定パターンの開口42aを有す
るレジスト42を形成する。次に、図12(b) に示すよ
うに上記レジスト42をマスクとして絶縁膜41をエッ
チングして開口41aを形成する。ここで上記絶縁膜4
1にはSiO膜を用い、そのエッチング処理には、エッ
チング端面を垂直に加工するのに必須なCHF3 +O2
ガスを用いたECRエッチングを用いる。
12(a) に示すように、化合物半導体基板1上に絶縁膜
41を6000オングストローム程度の厚さに被着し、
次に該絶縁膜41上に所定パターンの開口42aを有す
るレジスト42を形成する。次に、図12(b) に示すよ
うに上記レジスト42をマスクとして絶縁膜41をエッ
チングして開口41aを形成する。ここで上記絶縁膜4
1にはSiO膜を用い、そのエッチング処理には、エッ
チング端面を垂直に加工するのに必須なCHF3 +O2
ガスを用いたECRエッチングを用いる。
【0185】その後は、実施の形態1の図3(c) ,(d)
に示す処理と同様の処理を行って、化合物半導体基板1
に500オングストローム程度の深さの凹状堀込み部1
aを形成し(図12(c) )、n拡散層2及びp拡散層5
を上記凹状堀込み部1aの底面部分に形成する(図12
(d) )。
に示す処理と同様の処理を行って、化合物半導体基板1
に500オングストローム程度の深さの凹状堀込み部1
aを形成し(図12(c) )、n拡散層2及びp拡散層5
を上記凹状堀込み部1aの底面部分に形成する(図12
(d) )。
【0186】次に、図12(e) に示すように、高融点金
属薄膜6を、その段切れが上記絶縁膜開口41aの上部
にて生じないよう全面に被着する。高融点金属薄膜6に
は、W,WSi,WSiN,WN,あるいはTiWから
なる単層構造、または、これらの材料を組み合わせた積
層構造のものを用いる。該積層構造におけるこれらの材
料の組み合わせは、上記本発明の基本原理で説明したも
のと同一である。
属薄膜6を、その段切れが上記絶縁膜開口41aの上部
にて生じないよう全面に被着する。高融点金属薄膜6に
は、W,WSi,WSiN,WN,あるいはTiWから
なる単層構造、または、これらの材料を組み合わせた積
層構造のものを用いる。該積層構造におけるこれらの材
料の組み合わせは、上記本発明の基本原理で説明したも
のと同一である。
【0187】また、高融点金属薄膜6の被着方法は、ス
パッタ蒸着が好ましいが、この場合、絶縁膜開口41a
の側壁に高融点金属薄膜6を十分に被着させて段切れが
生じないようするため、スパッタ蒸着を行う際の圧力
を、通常に比べて低くしたり、高融点金属薄膜6dの膜
厚を5000オングストローム以上に厚くしたりする。
例えば、上記圧力は1mTorrとしてターゲットまでの距
離を20cmとする。なお、この場合も、ゲート電極と
して凹状堀込み部1a内に残る高融点金属薄膜6dの上
面は、凸状に湾曲した形状となる。
パッタ蒸着が好ましいが、この場合、絶縁膜開口41a
の側壁に高融点金属薄膜6を十分に被着させて段切れが
生じないようするため、スパッタ蒸着を行う際の圧力
を、通常に比べて低くしたり、高融点金属薄膜6dの膜
厚を5000オングストローム以上に厚くしたりする。
例えば、上記圧力は1mTorrとしてターゲットまでの距
離を20cmとする。なお、この場合も、ゲート電極と
して凹状堀込み部1a内に残る高融点金属薄膜6dの上
面は、凸状に湾曲した形状となる。
【0188】次に、図12(f) に示すように、第2のレ
ジスト15を、高融点金属薄膜6dの、基板堀込み部1
aに対応する凹部が十分に平坦化される程度の膜厚(約
1μm)に塗布する。
ジスト15を、高融点金属薄膜6dの、基板堀込み部1
aに対応する凹部が十分に平坦化される程度の膜厚(約
1μm)に塗布する。
【0189】次に、図13(a) に示すように第2のレジ
スト15をO2 アッシング等のウエハ面内での均一性の
高いエッチング方法を用いてエッチングし、高融点金属
薄膜6が露出したところでエッチングを停止する。この
ときの高融点金属薄膜6の凹部6d2 に埋め込まれたレ
ジスト15aのウエハ全面に占める割合は小さいので、
高融点金属薄膜6が露出したところでCOの発光量は急
激に低下する。このため、エッチング中にCOの発光を
モニタし、COの発光量の急激な低下を検出してエッチ
ングを停止させるようにすれば、制御性良くレジスト1
5aを高融点金属薄膜6の凹部6d2 内に残すことがで
きる。
スト15をO2 アッシング等のウエハ面内での均一性の
高いエッチング方法を用いてエッチングし、高融点金属
薄膜6が露出したところでエッチングを停止する。この
ときの高融点金属薄膜6の凹部6d2 に埋め込まれたレ
ジスト15aのウエハ全面に占める割合は小さいので、
高融点金属薄膜6が露出したところでCOの発光量は急
激に低下する。このため、エッチング中にCOの発光を
モニタし、COの発光量の急激な低下を検出してエッチ
ングを停止させるようにすれば、制御性良くレジスト1
5aを高融点金属薄膜6の凹部6d2 内に残すことがで
きる。
【0190】次に、図13(b) に示すように、上記レジ
スト15aをマスクにして高融点金属薄膜6をエッチン
グする。このときエッチング処理には、プラズマエッチ
ング,ECR(マイクロ波プラズマ)エッチングやRI
E(反応性イオンエッチング)等のエッチングを行い、
レジスト15aに対して高融点金属薄膜6を選択的にエ
ッチングする。またエッチングガスには、SF6 やCF
4 +O2 を用い、エッチングにより絶縁膜41が露出し
たところでエッチングを停止させる。このときFラジカ
ルの発光、SiFの発光をモニタすれば容易にエッチン
グ終点の検出を行うことができる。また、上記高融点金
属薄膜6のエッチング処理では、高融点金属薄膜6の一
部が、ゲート電極側壁部6d1 として絶縁膜開口41a
の側壁上に残るようにしている。
スト15aをマスクにして高融点金属薄膜6をエッチン
グする。このときエッチング処理には、プラズマエッチ
ング,ECR(マイクロ波プラズマ)エッチングやRI
E(反応性イオンエッチング)等のエッチングを行い、
レジスト15aに対して高融点金属薄膜6を選択的にエ
ッチングする。またエッチングガスには、SF6 やCF
4 +O2 を用い、エッチングにより絶縁膜41が露出し
たところでエッチングを停止させる。このときFラジカ
ルの発光、SiFの発光をモニタすれば容易にエッチン
グ終点の検出を行うことができる。また、上記高融点金
属薄膜6のエッチング処理では、高融点金属薄膜6の一
部が、ゲート電極側壁部6d1 として絶縁膜開口41a
の側壁上に残るようにしている。
【0191】さらに、図13(c) に示すように、第2の
レジスト15aを除去し、続いて、図13(d) に示すよ
うに、絶縁膜41を、例えばバッファードフッ酸(H
F:NH4 F=30:1)を用いて、絶縁膜開口41a
内の高融点金属薄膜6dに対して選択的に除去する。こ
の際、ゲート電極となる高融点金属薄膜6dや化合物半
導体基板1にダメージを与えず、また絶縁膜の残渣を残
さないようにすることが重要である。
レジスト15aを除去し、続いて、図13(d) に示すよ
うに、絶縁膜41を、例えばバッファードフッ酸(H
F:NH4 F=30:1)を用いて、絶縁膜開口41a
内の高融点金属薄膜6dに対して選択的に除去する。こ
の際、ゲート電極となる高融点金属薄膜6dや化合物半
導体基板1にダメージを与えず、また絶縁膜の残渣を残
さないようにすることが重要である。
【0192】次に、図13(e) に示すように、n′拡散
層3a,3bを形成するためのSiイオンの注入、p′
拡散層51を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n′拡散層
3a,3bの底面がn層拡散層2の底面と同じ深さにな
るよう、上記凹状堀込み部1aの深さに応じて高いエネ
ルギー、例えば100KeVとする。また、この時のド
ーズ量は必要とする素子の耐圧,相互コンダクタンスに
応じて決めればよい。さらにMgイオンの注入は、p拡
散層5の形成時と同様、加速エネルギー300KeV,
ドーズ量5×1012cm-2程度でもって行う。
層3a,3bを形成するためのSiイオンの注入、p′
拡散層51を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n′拡散層
3a,3bの底面がn層拡散層2の底面と同じ深さにな
るよう、上記凹状堀込み部1aの深さに応じて高いエネ
ルギー、例えば100KeVとする。また、この時のド
ーズ量は必要とする素子の耐圧,相互コンダクタンスに
応じて決めればよい。さらにMgイオンの注入は、p拡
散層5の形成時と同様、加速エネルギー300KeV,
ドーズ量5×1012cm-2程度でもって行う。
【0193】次に、図13(f) に示すように、サイドウ
オールの形成が容易なSiO2 膜11dを全面に被着
し、このSiO2 膜11dを、ECR(マイクロ波プラ
ズマ)エッチングやRIE(反応性イオンエッチング)
等のエッチング方法でエッチングする。このSiO2 膜
のエッチング処理は、ゲート電極としての高融点金属薄
膜6dの両側壁6d1 面上に該SiO2 膜11dの一部
がサイドウォール11d1 として残るよう、所定量エッ
チングした時点で停止する。図14(a) には、該サイド
ウォール11d1 が形成された状態を示している。ここ
で、上記SiO2膜11dの膜厚を5000オングスト
ロームにすれば、サイドウオール11d1の幅として
0.3μm程度の寸法を確保できる。
オールの形成が容易なSiO2 膜11dを全面に被着
し、このSiO2 膜11dを、ECR(マイクロ波プラ
ズマ)エッチングやRIE(反応性イオンエッチング)
等のエッチング方法でエッチングする。このSiO2 膜
のエッチング処理は、ゲート電極としての高融点金属薄
膜6dの両側壁6d1 面上に該SiO2 膜11dの一部
がサイドウォール11d1 として残るよう、所定量エッ
チングした時点で停止する。図14(a) には、該サイド
ウォール11d1 が形成された状態を示している。ここ
で、上記SiO2膜11dの膜厚を5000オングスト
ロームにすれば、サイドウオール11d1の幅として
0.3μm程度の寸法を確保できる。
【0194】次に、図14(b) に示すように、n+ 拡散
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n+ 拡散層
4a,4bの底面がn拡散層2,n′拡散層3a,3b
の深さと同じ深さになるよう、凹状堀込み部1aの深さ
に応じて高いエネルギー、例えば100KeVとする。
またそのドーズ量は必要とする素子の耐圧,相互コンダ
クタンスに応じて決めればよい。さらに、Mgイオンの
注入は、上記p′拡散層51の形成時と同様、加速エネ
ルギー300KeV,ドーズ量5×1012cm-2程度で
もって行う。
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときのSiイオンの注入エネルギーは、n+ 拡散層
4a,4bの底面がn拡散層2,n′拡散層3a,3b
の深さと同じ深さになるよう、凹状堀込み部1aの深さ
に応じて高いエネルギー、例えば100KeVとする。
またそのドーズ量は必要とする素子の耐圧,相互コンダ
クタンスに応じて決めればよい。さらに、Mgイオンの
注入は、上記p′拡散層51の形成時と同様、加速エネ
ルギー300KeV,ドーズ量5×1012cm-2程度で
もって行う。
【0195】次に、図14(c) に示すように、サイドウ
ォール11d1 を、例えばバッファードフッ酸(HF:
NH4 F=30:1)を用いて除去する。この際、高融
点金属ゲート電極6dや化合物半導体基板1にダメージ
を与えず、また絶縁膜の残渣を残さないことが重要であ
る。このとき、サイドウォール11d1 は、SiO2膜
から構成されているので、バッファードフッ酸によるエ
ッチングレートは1000オングストローム/minと
大きく、高融点金属ゲート電極6dや化合物半導体基板
1がエッチングされることはほとんどない。
ォール11d1 を、例えばバッファードフッ酸(HF:
NH4 F=30:1)を用いて除去する。この際、高融
点金属ゲート電極6dや化合物半導体基板1にダメージ
を与えず、また絶縁膜の残渣を残さないことが重要であ
る。このとき、サイドウォール11d1 は、SiO2膜
から構成されているので、バッファードフッ酸によるエ
ッチングレートは1000オングストローム/minと
大きく、高融点金属ゲート電極6dや化合物半導体基板
1がエッチングされることはほとんどない。
【0196】次に、図14(d) に示すように、パッシベ
ーションのための絶縁膜7を被着する。この絶縁膜7に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが1×109 dyn/cm2 以下のものを用
いることが好ましく、例えばプラズマCVDで形成した
SiON膜等を用いる。
ーションのための絶縁膜7を被着する。この絶縁膜7に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが1×109 dyn/cm2 以下のものを用
いることが好ましく、例えばプラズマCVDで形成した
SiON膜等を用いる。
【0197】最後に、ソース,ドレイン電極の形成領域
に対応した開口を持つレジスト(図示せず)をマスクと
して、絶縁膜7をエッチングして絶縁膜開口7a,7b
を形成した後、オーミック金属の蒸着リフトオフ処理に
より、ソース,ドレイン電極8a,8bを上記絶縁膜開
口7a,7b内に形成する。その後、シンター処理を行
って、FET100dを完成する(図14(e) )。上記
ソース,ドレイン電極8a,8bは、Ni層上にAuG
e系の合金を積層した構造として、コンタクト抵抗を下
げている。
に対応した開口を持つレジスト(図示せず)をマスクと
して、絶縁膜7をエッチングして絶縁膜開口7a,7b
を形成した後、オーミック金属の蒸着リフトオフ処理に
より、ソース,ドレイン電極8a,8bを上記絶縁膜開
口7a,7b内に形成する。その後、シンター処理を行
って、FET100dを完成する(図14(e) )。上記
ソース,ドレイン電極8a,8bは、Ni層上にAuG
e系の合金を積層した構造として、コンタクト抵抗を下
げている。
【0198】このように実施の形態4の製造方法では、
半導体基板1上に開口41aを有する絶縁膜41を形成
し、該半導体基板の表面に、平面形状が該絶縁膜開口4
1aと同一である凹状堀込み部1aを形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口41aの上部にて生じないよう
行い、該絶縁膜41上の高融点金属層をエッチバックに
より除去して、該絶縁膜開口41a内の高融点金属層を
ゲート電極6dとして残し、さらに絶縁膜41を除去し
た後、該半導体基板1の凹状堀込み部1a両側にn′ソ
ース,ドレイン拡散層3a,3bを形成するので、高融
点金属ゲート電極6dの形成には、制御性の悪い高融点
金属層の選択エッチング処理を用いる必要がなく、その
側面部がn′ソース,ドレイン拡散層3a,3bのゲー
ト電極側端面全体と接する構造のゲート電極6dを、そ
の平面形状を上記凹状堀込み部1aの平面形状に一致さ
せて高い寸法精度でもってしかも簡単に形成することが
できる。
半導体基板1上に開口41aを有する絶縁膜41を形成
し、該半導体基板の表面に、平面形状が該絶縁膜開口4
1aと同一である凹状堀込み部1aを形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口41aの上部にて生じないよう
行い、該絶縁膜41上の高融点金属層をエッチバックに
より除去して、該絶縁膜開口41a内の高融点金属層を
ゲート電極6dとして残し、さらに絶縁膜41を除去し
た後、該半導体基板1の凹状堀込み部1a両側にn′ソ
ース,ドレイン拡散層3a,3bを形成するので、高融
点金属ゲート電極6dの形成には、制御性の悪い高融点
金属層の選択エッチング処理を用いる必要がなく、その
側面部がn′ソース,ドレイン拡散層3a,3bのゲー
ト電極側端面全体と接する構造のゲート電極6dを、そ
の平面形状を上記凹状堀込み部1aの平面形状に一致さ
せて高い寸法精度でもってしかも簡単に形成することが
できる。
【0199】実施の形態5.図15〜図17は、本発明
の実施の形態5による半導体装置であるFETを説明す
るための図であり、図15(a) 〜(f) ,図16(a) 〜
(f) ,図17(a) 〜(e) は、製造過程におけるFETの
断面構造をその主要工程別に示している。
の実施の形態5による半導体装置であるFETを説明す
るための図であり、図15(a) 〜(f) ,図16(a) 〜
(f) ,図17(a) 〜(e) は、製造過程におけるFETの
断面構造をその主要工程別に示している。
【0200】図17(e) において、100eは、本実施
の形態5の、電力増幅用MMICに搭載されたSAGF
ETであり、図2と同一符号は実施の形態1のFET1
00aと同一のものを示している。そしてこのFET1
00eでは、ゲート電極6eは、直方体形状となってお
り、つまり、凹状堀込み部1aの側壁とゲート電極6e
とは面接触をしており、この点のみ実施の形態1のFE
T100aと異なっている。
の形態5の、電力増幅用MMICに搭載されたSAGF
ETであり、図2と同一符号は実施の形態1のFET1
00aと同一のものを示している。そしてこのFET1
00eでは、ゲート電極6eは、直方体形状となってお
り、つまり、凹状堀込み部1aの側壁とゲート電極6e
とは面接触をしており、この点のみ実施の形態1のFE
T100aと異なっている。
【0201】この実施の形態5のFET100eでは、
ゲート電極6eが直方体形状をしているので、以下のよ
うな利点がある。すなわち、本実施の形態5のFET1
00eでは、凹状堀込み部1aの側壁とゲート電極6e
とは面接触をしているため、ゲート電極がn′拡散層3
a,3bの凹状堀込み部1aの側壁部分に点接触してい
る実施の形態1のFET100aのような、ゲート電圧
の印加時におけるゲート電極6aのエッジ部分での電界
集中はなく、ゲート電圧を印加したときには、ゲート電
極6eのエッジ付近で空乏層が、n′拡散層3a,3b
の凹状堀込み部1aの側壁部分に広がることになり、チ
ャネルの狭窄や耐圧劣化は起こしにくい。ただし、実施
の形態1のFET100aでは、実施の形態5のFET
100eに比べて、ゲート電極6aと凹状堀込み部1a
の側壁部分との接触面積が小さいため、ゲート,ソース
間の容量、ゲート,ドレイン間の容量が小さく、高周波
特性に優れている。
ゲート電極6eが直方体形状をしているので、以下のよ
うな利点がある。すなわち、本実施の形態5のFET1
00eでは、凹状堀込み部1aの側壁とゲート電極6e
とは面接触をしているため、ゲート電極がn′拡散層3
a,3bの凹状堀込み部1aの側壁部分に点接触してい
る実施の形態1のFET100aのような、ゲート電圧
の印加時におけるゲート電極6aのエッジ部分での電界
集中はなく、ゲート電圧を印加したときには、ゲート電
極6eのエッジ付近で空乏層が、n′拡散層3a,3b
の凹状堀込み部1aの側壁部分に広がることになり、チ
ャネルの狭窄や耐圧劣化は起こしにくい。ただし、実施
の形態1のFET100aでは、実施の形態5のFET
100eに比べて、ゲート電極6aと凹状堀込み部1a
の側壁部分との接触面積が小さいため、ゲート,ソース
間の容量、ゲート,ドレイン間の容量が小さく、高周波
特性に優れている。
【0202】さらに、上記実施の形態5のFET100
eでは、ゲート電極6eがほぼ直方体形状となっている
ため、ゲート電極の断面積が実施の形態4のFET10
0dと比べて大きくゲート電極の低抵抗化が図れるとい
う利点がある。さらに、このFET100eでは、実施
の形態4に比べてFETの耐圧のばらつきを抑えること
ができるという利点もある。これは、ゲート電極6eを
直方体形状としたことにより、ゲート電極6eの側壁に
自己整合的に形成されるサイドウォール11eの横幅の
制御性が、実施の形態4のゲート電極6dの構造に比べ
て高くなり、n′拡散層3a,3bの横幅の再現性が向
上するためである。
eでは、ゲート電極6eがほぼ直方体形状となっている
ため、ゲート電極の断面積が実施の形態4のFET10
0dと比べて大きくゲート電極の低抵抗化が図れるとい
う利点がある。さらに、このFET100eでは、実施
の形態4に比べてFETの耐圧のばらつきを抑えること
ができるという利点もある。これは、ゲート電極6eを
直方体形状としたことにより、ゲート電極6eの側壁に
自己整合的に形成されるサイドウォール11eの横幅の
制御性が、実施の形態4のゲート電極6dの構造に比べ
て高くなり、n′拡散層3a,3bの横幅の再現性が向
上するためである。
【0203】次に、製造方法について説明する。まず、
図15(a) に示すように、化合物半導体基板1上に絶縁
膜41及びレジスト42を形成し、該レジスト42に所
定パターンの開口42aを形成した後、実施の形態1に
おける図3(b) 〜(d) に示す処理と同様の処理を行っ
て、凹状堀込み部1aの底面部にn拡散層2及びp拡散
層5を形成する(図15(b) 〜(d))。
図15(a) に示すように、化合物半導体基板1上に絶縁
膜41及びレジスト42を形成し、該レジスト42に所
定パターンの開口42aを形成した後、実施の形態1に
おける図3(b) 〜(d) に示す処理と同様の処理を行っ
て、凹状堀込み部1aの底面部にn拡散層2及びp拡散
層5を形成する(図15(b) 〜(d))。
【0204】その後、図15(e) に示すように、高融点
金属材料を全面に堆積して高融点金属薄膜60を形成す
る。この際、高融点金属材料は、凹状堀込み部1a上の
絶縁膜開口41aの内壁に高融点金属材料がほとんど被
着しない程度に薄く堆積する。また、高融点金属薄膜6
0の被着方法はスパッタ蒸着が好ましいが、ここでは、
膜厚を1000オングストローム以下に薄くする必要が
ある。
金属材料を全面に堆積して高融点金属薄膜60を形成す
る。この際、高融点金属材料は、凹状堀込み部1a上の
絶縁膜開口41aの内壁に高融点金属材料がほとんど被
着しない程度に薄く堆積する。また、高融点金属薄膜6
0の被着方法はスパッタ蒸着が好ましいが、ここでは、
膜厚を1000オングストローム以下に薄くする必要が
ある。
【0205】なお、高融点金属薄膜60にはW,WS
i,WSiN,WN,あるいはTiWからなる単層構
造、または、これらの高融点金属材料を組み合わせた積
層構造を用いることができる。この積層構造における高
融点金属材料の組み合わせは、上記本発明の基本原理で
説明した高融点金属薄膜6のものと同一である。
i,WSiN,WN,あるいはTiWからなる単層構
造、または、これらの高融点金属材料を組み合わせた積
層構造を用いることができる。この積層構造における高
融点金属材料の組み合わせは、上記本発明の基本原理で
説明した高融点金属薄膜6のものと同一である。
【0206】次に、図15(f) に示すように、第2のレ
ジスト15を塗布する。このとき、上記第2のレジスト
15は、絶縁膜開口41a部分の凸凹を十分に平坦化で
きる膜厚(約1μm)に塗布する。また、第2のレジス
ト15には、RIE耐性があるものを用いる。
ジスト15を塗布する。このとき、上記第2のレジスト
15は、絶縁膜開口41a部分の凸凹を十分に平坦化で
きる膜厚(約1μm)に塗布する。また、第2のレジス
ト15には、RIE耐性があるものを用いる。
【0207】次に、図16(a) に示すように、第2のレ
ジスト15をO2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングする。このエ
ッチング処理は、高融点金属薄膜60が露出したところ
で停止する。ここで、上記絶縁膜開口41a内に埋め込
まれたレジスト15eのウエハ全面に占める割合は小さ
いので、エッチング中のCOの発光量は、高融点金属薄
膜60が露出したところで急激に低下する。このため、
エッチング中にCOの発光をモニタし、COの発光量の
急激な低下を検出して、エッチングを停止させるように
すれば、制御性良くレジスト15eを、絶縁膜開口41
a内に残すことができる。
ジスト15をO2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングする。このエ
ッチング処理は、高融点金属薄膜60が露出したところ
で停止する。ここで、上記絶縁膜開口41a内に埋め込
まれたレジスト15eのウエハ全面に占める割合は小さ
いので、エッチング中のCOの発光量は、高融点金属薄
膜60が露出したところで急激に低下する。このため、
エッチング中にCOの発光をモニタし、COの発光量の
急激な低下を検出して、エッチングを停止させるように
すれば、制御性良くレジスト15eを、絶縁膜開口41
a内に残すことができる。
【0208】次に、図16(b) に示すように、絶縁膜開
口41a内のレジスト15eをマスクにして、高融点金
属薄膜60をエッチングする。このときエッチング処理
には、プラズマエッチング,ECR(マイクロ波プラズ
マ)エッチングやRIE(反応性イオンエッチング)等
のエッチング処理を用い、レジスト15eに対して選択
的に高融点金属薄膜60のエッチングを行う。ここで、
エッチングガスにはSF6 やCF4 +O2 を用い、エッ
チング処理は、エッチングにより絶縁膜41が露出した
ところで停止する。このときFラジカルの発光、SiF
の発光をモニタするようにすれば容易にエッチング終点
の検出ができる。なお、凹状堀込み部1a上の絶縁膜開
口の側壁にはほとんど高融点金属薄膜60が被着してい
ないので、必ずしもジャストエッチである必要はなく、
若干オーバーエッチングとなっても問題ない。
口41a内のレジスト15eをマスクにして、高融点金
属薄膜60をエッチングする。このときエッチング処理
には、プラズマエッチング,ECR(マイクロ波プラズ
マ)エッチングやRIE(反応性イオンエッチング)等
のエッチング処理を用い、レジスト15eに対して選択
的に高融点金属薄膜60のエッチングを行う。ここで、
エッチングガスにはSF6 やCF4 +O2 を用い、エッ
チング処理は、エッチングにより絶縁膜41が露出した
ところで停止する。このときFラジカルの発光、SiF
の発光をモニタするようにすれば容易にエッチング終点
の検出ができる。なお、凹状堀込み部1a上の絶縁膜開
口の側壁にはほとんど高融点金属薄膜60が被着してい
ないので、必ずしもジャストエッチである必要はなく、
若干オーバーエッチングとなっても問題ない。
【0209】さらに、図16(c) に示すように、第2の
レジスト15eを除去し、絶縁膜開口41a内の基板領
域上に薄く高融点金属薄膜60aを残す。次に、図16
(d)に示すように、タングステンの選択CVD(以下、
W−CVDと略記する。)などの方法で、絶縁膜開口4
1a内に露出する高融点金属薄膜60a上にタングステ
ンを選択的に堆積して、該開口41aを埋め込む。な
お、上記絶縁膜開口41a内の基板表面上に薄く形成し
た高融点金属薄膜60aは、W−CVDにより絶縁膜開
口41aの内部だけに選択的にタングステンが成長する
ようにするためのものである。
レジスト15eを除去し、絶縁膜開口41a内の基板領
域上に薄く高融点金属薄膜60aを残す。次に、図16
(d)に示すように、タングステンの選択CVD(以下、
W−CVDと略記する。)などの方法で、絶縁膜開口4
1a内に露出する高融点金属薄膜60a上にタングステ
ンを選択的に堆積して、該開口41aを埋め込む。な
お、上記絶縁膜開口41a内の基板表面上に薄く形成し
た高融点金属薄膜60aは、W−CVDにより絶縁膜開
口41aの内部だけに選択的にタングステンが成長する
ようにするためのものである。
【0210】次に、図16(e) に示すように絶縁膜41
を、例えばバッファードフッ酸(HF:NH4 F=3
0:1)を用いて除去する。この際、高融点金属ゲート
電極6eとなる絶縁膜開口内に埋め込まれた高融点金属
膜や化合物半導体基板1にダメージを与えず、また絶縁
膜の残渣を残さないことが重要である。
を、例えばバッファードフッ酸(HF:NH4 F=3
0:1)を用いて除去する。この際、高融点金属ゲート
電極6eとなる絶縁膜開口内に埋め込まれた高融点金属
膜や化合物半導体基板1にダメージを与えず、また絶縁
膜の残渣を残さないことが重要である。
【0211】次に、図16(f) に示すようにn′拡散層
3a,3bを形成するためのSiイオンの注入、p′拡
散層51を形成するのためのMgイオンの注入を行う。
このときSiイオンの注入エネルギーは、Siイオンが
注入されたn′拡散層3の底面がn拡散層2の底面と同
じ深さになるよう、凹状堀込み部1aの深さに応じた高
いエネルギー、例えば100KeVとする。またこのと
きのSiイオンのドーズ量は必要とする素子の耐圧,相
互コンダクタンスに応じて決めればよい。さらに、Mg
イオンの注入は、上記p拡散層5の形成時と同様、加速
エネルギー300KeV,ドーズ量5×1012cm-2程
度でもって行う。
3a,3bを形成するためのSiイオンの注入、p′拡
散層51を形成するのためのMgイオンの注入を行う。
このときSiイオンの注入エネルギーは、Siイオンが
注入されたn′拡散層3の底面がn拡散層2の底面と同
じ深さになるよう、凹状堀込み部1aの深さに応じた高
いエネルギー、例えば100KeVとする。またこのと
きのSiイオンのドーズ量は必要とする素子の耐圧,相
互コンダクタンスに応じて決めればよい。さらに、Mg
イオンの注入は、上記p拡散層5の形成時と同様、加速
エネルギー300KeV,ドーズ量5×1012cm-2程
度でもって行う。
【0212】次に、図17(a) に示すように、サイドウ
オールの形成が容易なSiO2 膜(図示せず)を全面に
被着し、これをECR(マイクロ波プラズマ)エッチン
グやRIE(反応性イオンエッチング)等のエッチング
等の方法でエッチングする。このエッチング処理は、ゲ
ート電極としての高融点金属膜6eの側壁に上記SiO
2 膜がサイドウォール11eとして残った時点でエッチ
ングを停止する。ここで、SiO2 膜の膜厚を5000
オングストロームにすれば、サイドウオール11eの幅
として0.3μmの寸法を確保できる。
オールの形成が容易なSiO2 膜(図示せず)を全面に
被着し、これをECR(マイクロ波プラズマ)エッチン
グやRIE(反応性イオンエッチング)等のエッチング
等の方法でエッチングする。このエッチング処理は、ゲ
ート電極としての高融点金属膜6eの側壁に上記SiO
2 膜がサイドウォール11eとして残った時点でエッチ
ングを停止する。ここで、SiO2 膜の膜厚を5000
オングストロームにすれば、サイドウオール11eの幅
として0.3μmの寸法を確保できる。
【0213】次に、図17(b) に示すように、n+ 拡散
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときSiイオンの注入エネルギーは、n+ 拡散層4
a,4bの底面がn拡散層2,及びn′拡散層3の底面
と同じ深さになるよう、凹状堀込み部1aの深さに応じ
た高いエネルギー、例えば100KeVとする。またこ
のときSiイオンのドーズ量は必要とする素子の耐圧,
相互コンダクタンスに応じて決めればよい。さらに、M
gイオンの注入は、上記p′拡散層51の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
層4a,4bを形成するためのSiイオンの注入、p″
拡散層52を形成するためのMgイオンの注入を行う。
このときSiイオンの注入エネルギーは、n+ 拡散層4
a,4bの底面がn拡散層2,及びn′拡散層3の底面
と同じ深さになるよう、凹状堀込み部1aの深さに応じ
た高いエネルギー、例えば100KeVとする。またこ
のときSiイオンのドーズ量は必要とする素子の耐圧,
相互コンダクタンスに応じて決めればよい。さらに、M
gイオンの注入は、上記p′拡散層51の形成時と同
様、加速エネルギー300KeV,ドーズ量5×1012
cm-2程度でもって行う。
【0214】次に、図17(c) に示すように、サイドウ
ォールとしての絶縁膜11eを、例えばバッファードフ
ッ酸(HF:NH4 F=30:1)で除去する。この
際、高融点金属ゲート電極6eや化合物半導体基板1に
ダメージを与えず、また絶縁膜の残渣を残さないことが
重要である。このとき、上記サイドウォール11eはS
iO2 膜からなるので、エッチングレートは1000オ
ングストローム/minと大きく、高融点金属ゲート電
極6eや化合物半導体基板1は上記バッファードフッ酸
によってはほとんどエッチングされないですむ。
ォールとしての絶縁膜11eを、例えばバッファードフ
ッ酸(HF:NH4 F=30:1)で除去する。この
際、高融点金属ゲート電極6eや化合物半導体基板1に
ダメージを与えず、また絶縁膜の残渣を残さないことが
重要である。このとき、上記サイドウォール11eはS
iO2 膜からなるので、エッチングレートは1000オ
ングストローム/minと大きく、高融点金属ゲート電
極6eや化合物半導体基板1は上記バッファードフッ酸
によってはほとんどエッチングされないですむ。
【0215】次に、図17(d) に示すように、パッシベ
ーションのための絶縁膜7を全面に被着する。この絶縁
膜7には、短チャネル効果抑制のため、下地部材との間
で生ずるストレスが1×109 dyn/cm2 以下のも
のを用いることが好ましく、例えばプラズマCVDで形
成したSiON膜等を用いる。
ーションのための絶縁膜7を全面に被着する。この絶縁
膜7には、短チャネル効果抑制のため、下地部材との間
で生ずるストレスが1×109 dyn/cm2 以下のも
のを用いることが好ましく、例えばプラズマCVDで形
成したSiON膜等を用いる。
【0216】最後にソース,ドレイン電極の形成領域に
対応する開口を持つレジスト(図示せず)をマスクとし
て絶縁膜7をエッチングして絶縁膜開口7a,7bを形
成した後、オーミック金属の蒸着リフトオフ処理により
ソース,ドレイン電極8a,8bを形成し、その後シン
ター処理を行ってFET100eを完成する。このソー
ス,ドレイン電極8a,8bは、下層のNi層上にAu
Ge系の合金を積層した構造として、コンタクト抵抗を
下げている。
対応する開口を持つレジスト(図示せず)をマスクとし
て絶縁膜7をエッチングして絶縁膜開口7a,7bを形
成した後、オーミック金属の蒸着リフトオフ処理により
ソース,ドレイン電極8a,8bを形成し、その後シン
ター処理を行ってFET100eを完成する。このソー
ス,ドレイン電極8a,8bは、下層のNi層上にAu
Ge系の合金を積層した構造として、コンタクト抵抗を
下げている。
【0217】このような実施の形態5の製造方法では、
半導体基板1上に所定パターンの開口41aを有する絶
縁膜41aを形成し、該半導体基板の表面に、平面形状
が該絶縁膜開口41aと同一である凹状堀込み部1aを
形成し、その後、該半導体基板の凹状堀込み部1aの底
面にのみ膜厚の薄い高融点金属60を選択的に形成し、
選択CVD法により、該絶縁膜開口41a内を高融点金
属材料により埋め込んでゲート電極6eを形成するの
で、高融点金属ゲート電極6eの形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、その側面部がn′ソース,ドレイン拡散層3
a,3bのゲート電極側端面全体と接した、直方体形状
のゲート電極6eを、その平面形状を上記凹状堀込み部
1aの平面形状に一致させて高い寸法精度でもってしか
も簡単に形成することができる効果がある。
半導体基板1上に所定パターンの開口41aを有する絶
縁膜41aを形成し、該半導体基板の表面に、平面形状
が該絶縁膜開口41aと同一である凹状堀込み部1aを
形成し、その後、該半導体基板の凹状堀込み部1aの底
面にのみ膜厚の薄い高融点金属60を選択的に形成し、
選択CVD法により、該絶縁膜開口41a内を高融点金
属材料により埋め込んでゲート電極6eを形成するの
で、高融点金属ゲート電極6eの形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、その側面部がn′ソース,ドレイン拡散層3
a,3bのゲート電極側端面全体と接した、直方体形状
のゲート電極6eを、その平面形状を上記凹状堀込み部
1aの平面形状に一致させて高い寸法精度でもってしか
も簡単に形成することができる効果がある。
【0218】なお、上記実施の形態5における図15
(e) に示す工程から図16(d) に示す工程までの処理に
代えて、図15(d) に示すように、絶縁膜開口41a内
へ選択的なイオン注入により、凹状堀込み部1aの底面
部分にn拡散層2及びp拡散層5を形成した後、図18
(a) に示すように、バイアススパッタで高融点金属材料
を、絶縁膜開口41aが埋め込まれるよう全面に堆積し
て高融点金属膜66を形成し、その後、図18(b) に示
すように、該高融点金属膜66をエッチバックして、絶
縁膜開口41a内に高融点金属膜をゲート電極66eと
して残すようにしてもよい。この場合、高融点金属膜6
6のエッチング処理は、絶縁膜41が露出したところで
停止するようにする。
(e) に示す工程から図16(d) に示す工程までの処理に
代えて、図15(d) に示すように、絶縁膜開口41a内
へ選択的なイオン注入により、凹状堀込み部1aの底面
部分にn拡散層2及びp拡散層5を形成した後、図18
(a) に示すように、バイアススパッタで高融点金属材料
を、絶縁膜開口41aが埋め込まれるよう全面に堆積し
て高融点金属膜66を形成し、その後、図18(b) に示
すように、該高融点金属膜66をエッチバックして、絶
縁膜開口41a内に高融点金属膜をゲート電極66eと
して残すようにしてもよい。この場合、高融点金属膜6
6のエッチング処理は、絶縁膜41が露出したところで
停止するようにする。
【0219】このようにバイアススパッタを用いて高融
点金属膜66を絶縁膜開口41a内に埋め込む方法で
は、図15〜図16に示す、選択CVDを用いる実施の
形態5の方法に比べて、工程を少なくすることができる
が、凹状堀込み部1a内に露出する基板表面に与えるダ
メージは、選択CVDを用いる方法の方が小さく、得ら
れるFETの特性の観点からは実施の形態5の方法が好
ましい。
点金属膜66を絶縁膜開口41a内に埋め込む方法で
は、図15〜図16に示す、選択CVDを用いる実施の
形態5の方法に比べて、工程を少なくすることができる
が、凹状堀込み部1a内に露出する基板表面に与えるダ
メージは、選択CVDを用いる方法の方が小さく、得ら
れるFETの特性の観点からは実施の形態5の方法が好
ましい。
【0220】また、上記実施の形態1〜5では、ゲート
電極の低抵抗化は特に行っていないが、使用する周波数
が高い場合は、高融点金属からなるゲート電極上に、低
抵抗金属を積層して、ゲート電極を低抵抗化を行って、
高周波応答性を高めるようにしてもよい。このように、
半導体デバイスで使用する周波数が高くなれば、電極上
に低抵抗金属を積層して高周波応答を高めることは、通
常行われている手法であり、その形成方法も、良く知ら
れた電極の頭だしのあとに低抵抗金属を被着するという
ものである。これらの製造方法は、例えば、特願平6−
154717号の添付明細書で詳しく述べられている。
電極の低抵抗化は特に行っていないが、使用する周波数
が高い場合は、高融点金属からなるゲート電極上に、低
抵抗金属を積層して、ゲート電極を低抵抗化を行って、
高周波応答性を高めるようにしてもよい。このように、
半導体デバイスで使用する周波数が高くなれば、電極上
に低抵抗金属を積層して高周波応答を高めることは、通
常行われている手法であり、その形成方法も、良く知ら
れた電極の頭だしのあとに低抵抗金属を被着するという
ものである。これらの製造方法は、例えば、特願平6−
154717号の添付明細書で詳しく述べられている。
【0221】実施の形態6.図19及び図20は、本発
明の実施の形態6の半導体装置及びその製造方法を説明
するための図であり、図19(a) 〜(e) ,図20(a) 〜
(e) は、電力増幅用MMICに搭載されたInP系HE
MTの製造プロセスをその主要工程順に示している。
明の実施の形態6の半導体装置及びその製造方法を説明
するための図であり、図19(a) 〜(e) ,図20(a) 〜
(e) は、電力増幅用MMICに搭載されたInP系HE
MTの製造プロセスをその主要工程順に示している。
【0222】図20(e) において、100fは、電力増
幅用MMICに搭載されたInP系HEMTであり、そ
のInP基板101上には、AlInAsバッファ層1
02を介して、InGaAsチャネル層103,n−A
lInAs電子供給層104が順次積層されており、該
チャネル層103上の所定領域に高融点金属材料からな
るショットキーゲート電極110cが配設されている。
また、上記チャネル層103上の、ゲート電極両側の領
域には、n+ −InGaAsコンタクト層105を介し
て、高融点金属からなるオーミック性のソース,ドレイ
ン電極108a,108bが配置されている。ここで、
上記各電極110c,108a,108bは、コンタク
ト層105上に形成された絶縁膜106の開口内に位置
しており、この絶縁膜106の各開口内は、他の絶縁膜
112a,112bにより埋め込まれている。
幅用MMICに搭載されたInP系HEMTであり、そ
のInP基板101上には、AlInAsバッファ層1
02を介して、InGaAsチャネル層103,n−A
lInAs電子供給層104が順次積層されており、該
チャネル層103上の所定領域に高融点金属材料からな
るショットキーゲート電極110cが配設されている。
また、上記チャネル層103上の、ゲート電極両側の領
域には、n+ −InGaAsコンタクト層105を介し
て、高融点金属からなるオーミック性のソース,ドレイ
ン電極108a,108bが配置されている。ここで、
上記各電極110c,108a,108bは、コンタク
ト層105上に形成された絶縁膜106の開口内に位置
しており、この絶縁膜106の各開口内は、他の絶縁膜
112a,112bにより埋め込まれている。
【0223】そして、上記絶縁膜106及び112a,
112b上には所定パターンの低抵抗配線電極113
c,113a,113bが形成されており、該絶縁膜1
12a,112bに形成した開口を介して、上記ゲート
電極110c,及びソース,ドレイン電極108a,1
08bに電気的に接続されている。
112b上には所定パターンの低抵抗配線電極113
c,113a,113bが形成されており、該絶縁膜1
12a,112bに形成した開口を介して、上記ゲート
電極110c,及びソース,ドレイン電極108a,1
08bに電気的に接続されている。
【0224】また、上記HEMT100fでは、電子供
給層104のゲート電極の配置部分の両側に形成された
コンタクト層105により、電子供給層104上にリセ
スが形成されており、上記ゲート電極110cはこのリ
セス中央部に配置されており、ゲート電極110cから
その両側のコンタクト層105までの距離は、ソース側
もドレイン側も同一となっている。
給層104のゲート電極の配置部分の両側に形成された
コンタクト層105により、電子供給層104上にリセ
スが形成されており、上記ゲート電極110cはこのリ
セス中央部に配置されており、ゲート電極110cから
その両側のコンタクト層105までの距離は、ソース側
もドレイン側も同一となっている。
【0225】また、ソース,ドレイン電極108a,1
08bは、その平面形状が、該コンタクト層の、上記絶
縁膜106の開口106a内に露出する領域の形状と一
致した構造となっている。また、ソース,ドレイン電極
108a,108b及びゲート電極110cは、その膜
厚が中央部分から周辺部にかけて徐々に減少し、その表
面形状が凸状になめらかに湾曲した形状となっている。
さらに、この実施の形態6では、ソース,ドレイン電極
108a,108bと、ゲート電極110cとは、組成
比Xの異なるWSix から構成されている。また、上記
ソース,ドレイン電極108a,108b上には、ゲー
ト電極110cを構成するWSix と同一組成のWSi
x からなる高融点金属層110a,110bが形成され
ており、これらの金属層110a,110bもその膜厚
が中央部分から周辺部にかけて徐々に減少し、その表面
形状が凸状になめらかに湾曲した形状となっている。
08bは、その平面形状が、該コンタクト層の、上記絶
縁膜106の開口106a内に露出する領域の形状と一
致した構造となっている。また、ソース,ドレイン電極
108a,108b及びゲート電極110cは、その膜
厚が中央部分から周辺部にかけて徐々に減少し、その表
面形状が凸状になめらかに湾曲した形状となっている。
さらに、この実施の形態6では、ソース,ドレイン電極
108a,108bと、ゲート電極110cとは、組成
比Xの異なるWSix から構成されている。また、上記
ソース,ドレイン電極108a,108b上には、ゲー
ト電極110cを構成するWSix と同一組成のWSi
x からなる高融点金属層110a,110bが形成され
ており、これらの金属層110a,110bもその膜厚
が中央部分から周辺部にかけて徐々に減少し、その表面
形状が凸状になめらかに湾曲した形状となっている。
【0226】なお、上記ソース,ドレイン電極108
a,108b及びゲート電極110cの構成材料はWS
ix に限るものではなく、これらの電極は、本発明の基
本原理で示した、W,WSi,WSiN,WN,あるい
はTiWからなる単層構造、またはこれらの材料を組み
合わせた積層構造としてもよい。
a,108b及びゲート電極110cの構成材料はWS
ix に限るものではなく、これらの電極は、本発明の基
本原理で示した、W,WSi,WSiN,WN,あるい
はTiWからなる単層構造、またはこれらの材料を組み
合わせた積層構造としてもよい。
【0227】このような構成のInP系HEMT100
fでは、ゲート電極110c及びオーミック電極108
a,108bが高融点金属薄膜から構成されているの
で、高温状態でのゲート電極110cとn−AlInA
s電子供給層104との反応、及びソース,ドレイン電
極108a,108bとn+ −InGaAsコンタクト
層105との反応が抑制される。
fでは、ゲート電極110c及びオーミック電極108
a,108bが高融点金属薄膜から構成されているの
で、高温状態でのゲート電極110cとn−AlInA
s電子供給層104との反応、及びソース,ドレイン電
極108a,108bとn+ −InGaAsコンタクト
層105との反応が抑制される。
【0228】また、上記ゲート電極110c上には低抵
抗配線電極113cを形成しているので、ゲート電極の
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。このため、通電高温試験で
の寿命が向上するという効果がある。
抗配線電極113cを形成しているので、ゲート電極の
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。このため、通電高温試験で
の寿命が向上するという効果がある。
【0229】さらに、絶縁膜106の開口106b内に
配置されたゲート電極110cを、その平面形状が、絶
縁膜開口106b内に露出する電子供給層104の平面
形状と一致した構造とし、上記絶縁膜106の開口10
6a内に配置されたソース,ドレイン電極108a,1
08bを、その平面形状が、該絶縁膜開口106a内に
露出するコンタクト層105の平面形状と一致した構造
としたので、該ゲート電極110cとソース,ドレイン
電極108a,108bとの配置間隔を、上記電子供給
層104上及びコンタクト層105上の絶縁膜開口10
6b,106aの形成位置により、精度よくしかも容易
に制御することができる。
配置されたゲート電極110cを、その平面形状が、絶
縁膜開口106b内に露出する電子供給層104の平面
形状と一致した構造とし、上記絶縁膜106の開口10
6a内に配置されたソース,ドレイン電極108a,1
08bを、その平面形状が、該絶縁膜開口106a内に
露出するコンタクト層105の平面形状と一致した構造
としたので、該ゲート電極110cとソース,ドレイン
電極108a,108bとの配置間隔を、上記電子供給
層104上及びコンタクト層105上の絶縁膜開口10
6b,106aの形成位置により、精度よくしかも容易
に制御することができる。
【0230】また、上記ゲート電極110cとソース,
ドレイン電極108a,108bとを、互いに異なる高
融点金属材料から構成したので、ショットキーゲート電
極及びオーミック性ソース,ドレイン電極として、それ
ぞれ最適な高融点金属材料を選択することができるとい
う効果もある。
ドレイン電極108a,108bとを、互いに異なる高
融点金属材料から構成したので、ショットキーゲート電
極及びオーミック性ソース,ドレイン電極として、それ
ぞれ最適な高融点金属材料を選択することができるとい
う効果もある。
【0231】またさらに、上記絶縁膜106及び112
a,112bをエッチバックするなどしてゲート電極に
つく寄生容量を低減させることにより、高周波特性の向
上を図ることもできる。
a,112bをエッチバックするなどしてゲート電極に
つく寄生容量を低減させることにより、高周波特性の向
上を図ることもできる。
【0232】次に製造方法について説明する。まず、図
19(a) に示すように、InP基板101上に、AlI
nAs層102を介して、InGaAs層103,n−
AlInAs層104,及びn+ −InGaAs層10
5を順次形成し、該n+ −InGaAs層105上に絶
縁膜106を6000オングストローム程度の厚さに被
着する。
19(a) に示すように、InP基板101上に、AlI
nAs層102を介して、InGaAs層103,n−
AlInAs層104,及びn+ −InGaAs層10
5を順次形成し、該n+ −InGaAs層105上に絶
縁膜106を6000オングストローム程度の厚さに被
着する。
【0233】続いて、図19(b) に示すように、ソー
ス,ドレイン電極の配置領域に対応する開口107aを
有するレジスト107を形成し、上記レジスト107を
マスクとして絶縁膜106をエッチングして開口106
aを形成する。ここで上記絶縁膜106にはSiO2 膜
を用い、この絶縁膜106のエッチング方法には、エッ
チング端面を基板表面に対して垂直となるよう加工する
ことが容易なRIEを用いる。
ス,ドレイン電極の配置領域に対応する開口107aを
有するレジスト107を形成し、上記レジスト107を
マスクとして絶縁膜106をエッチングして開口106
aを形成する。ここで上記絶縁膜106にはSiO2 膜
を用い、この絶縁膜106のエッチング方法には、エッ
チング端面を基板表面に対して垂直となるよう加工する
ことが容易なRIEを用いる。
【0234】次に、上記レジスト107を除去した後、
酒石酸エッチングにより、絶縁膜開口106a内に露出
するn+ −InGaAs層105のダメージ及び汚染を
除去する前処理を行い、その後、高融点金属薄膜をその
段切れが上記絶縁膜開口106a部分で生ずるよう全面
に被着する。この高融点金属薄膜は、本発明の基本原理
で説明したFETの製造方法における高融点金属薄膜と
同様、W,WSi,WSiN,WN,あるいはTiWか
らなる単層のもの、またはこれらの材料を組み合わせて
積層したものを用いる。また、上記高融点金属薄膜の被
着方法はスパッタ蒸着が好ましく、スパッタ蒸着を用い
ると、絶縁膜開口106a内に形成される高融点金属薄
膜の上面が滑らかに凸状に湾曲した形状となる。
酒石酸エッチングにより、絶縁膜開口106a内に露出
するn+ −InGaAs層105のダメージ及び汚染を
除去する前処理を行い、その後、高融点金属薄膜をその
段切れが上記絶縁膜開口106a部分で生ずるよう全面
に被着する。この高融点金属薄膜は、本発明の基本原理
で説明したFETの製造方法における高融点金属薄膜と
同様、W,WSi,WSiN,WN,あるいはTiWか
らなる単層のもの、またはこれらの材料を組み合わせて
積層したものを用いる。また、上記高融点金属薄膜の被
着方法はスパッタ蒸着が好ましく、スパッタ蒸着を用い
ると、絶縁膜開口106a内に形成される高融点金属薄
膜の上面が滑らかに凸状に湾曲した形状となる。
【0235】その後は、例えば、実施の形態1のゲート
電極の形成工程における処理と同様の処理、つまりレジ
スト塗布(図3(f) )、レジストのO2 アッシングによ
るエッチバック(図4(a) )、高融点金属薄膜のエッチ
ング及びレジストの除去(図4(b) )を行って、上記高
融点金属薄膜を、上記絶縁膜開口106a内にソース,
ドレインオーミック電極108a,108bとして残す
(図19(c) )。
電極の形成工程における処理と同様の処理、つまりレジ
スト塗布(図3(f) )、レジストのO2 アッシングによ
るエッチバック(図4(a) )、高融点金属薄膜のエッチ
ング及びレジストの除去(図4(b) )を行って、上記高
融点金属薄膜を、上記絶縁膜開口106a内にソース,
ドレインオーミック電極108a,108bとして残す
(図19(c) )。
【0236】次に、レジスト109を全面に塗布して上
記絶縁膜開口106aを覆った後、該レジスト109に
ゲート電極の配置部分に対応する開口109aを形成
し、その後、上記レジスト109をマスクとして絶縁膜
106をエッチングして開口106bを形成する。続い
て、上記絶縁膜開口106b内に露出するn+ −InG
aAs層105に対してエッチング処理を施す(図19
(d) )。このエッチング処理は、エッチング端面が基板
表面に対して垂直となるよう行い、n−AlInAs層
104が露出したところでエッチングを停止する。具体
的には、上記エッチング処理は、Cl2 ガスに所定の添
加ガスを加えたものを用いたECRエッチングにより行
う。これはエッチング端面の垂直加工にはECRエッチ
ングが不可欠なためである。
記絶縁膜開口106aを覆った後、該レジスト109に
ゲート電極の配置部分に対応する開口109aを形成
し、その後、上記レジスト109をマスクとして絶縁膜
106をエッチングして開口106bを形成する。続い
て、上記絶縁膜開口106b内に露出するn+ −InG
aAs層105に対してエッチング処理を施す(図19
(d) )。このエッチング処理は、エッチング端面が基板
表面に対して垂直となるよう行い、n−AlInAs層
104が露出したところでエッチングを停止する。具体
的には、上記エッチング処理は、Cl2 ガスに所定の添
加ガスを加えたものを用いたECRエッチングにより行
う。これはエッチング端面の垂直加工にはECRエッチ
ングが不可欠なためである。
【0237】なお、上記所定の添加ガスは、n−AlI
nAs層104に対してn+ −InGaAs層105を
選択的にエッチングするためにCl2 ガスに加えている
が、この場合の選択比は3程度である。そこで、n+ −
InGaAs層105をECRエッチングでほぼ80か
ら100%エッチングした後、ウエットエッチングを用
いて、選択比の高いエッチング処理を行うようにすれ
ば、エッチング端面の垂直加工と高選択比のエッチング
の両方を実現できる。なお、このウェットエッチング処
理として代表的なものは、クエン酸と過酸化水素水の混
合液を用いたものである。
nAs層104に対してn+ −InGaAs層105を
選択的にエッチングするためにCl2 ガスに加えている
が、この場合の選択比は3程度である。そこで、n+ −
InGaAs層105をECRエッチングでほぼ80か
ら100%エッチングした後、ウエットエッチングを用
いて、選択比の高いエッチング処理を行うようにすれ
ば、エッチング端面の垂直加工と高選択比のエッチング
の両方を実現できる。なお、このウェットエッチング処
理として代表的なものは、クエン酸と過酸化水素水の混
合液を用いたものである。
【0238】次に、レジスト109を除去し(図19
(e) )、さらに、上記オーミック電極108a,108
bの形成工程と同様な処理を行って、上記絶縁膜開口1
06b内のn−AlInAs層104上に高融点金属ゲ
ート電極110cを形成する(図20(a) )。この際、
オーミック電極108a,108b上には、ゲート電極
110cを構成する高融点金属材料からなる高融点金属
薄膜110a,110bが形成されることとなる。
(e) )、さらに、上記オーミック電極108a,108
bの形成工程と同様な処理を行って、上記絶縁膜開口1
06b内のn−AlInAs層104上に高融点金属ゲ
ート電極110cを形成する(図20(a) )。この際、
オーミック電極108a,108b上には、ゲート電極
110cを構成する高融点金属材料からなる高融点金属
薄膜110a,110bが形成されることとなる。
【0239】次に、図20(b) に示すように、レジスト
の塗布及びパターニングを行って、ゲート電極110c
の配置部分に開口111aを有し、かつソース,ドレイ
ン電極108a,108b上を覆うレジスト膜111を
形成する。そしてこの状態で、図20(c) に示すよう
に、選択ドライエッチングや選択ウェットエッチング等
の選択的なエッチング処理を行って、n+ −InGaA
s層105をサイドエッチングして、そのゲート電極側
端面を後退させる。なお、この場合、ウェットエッチン
グを用いるほうがドライエッチングを用いるより、エッ
チング選択性に優れた加工が可能であるので、エッチン
グ処理は、クエン酸と過酸化水素水の混合液を用いて行
うのが好ましい。このときのエッチングレートは、数1
0オングストローム/min程度であるので、ウェット
エッチングでも十分制御性良く、n+ −InGaAs層
105の加工を行うことができる。
の塗布及びパターニングを行って、ゲート電極110c
の配置部分に開口111aを有し、かつソース,ドレイ
ン電極108a,108b上を覆うレジスト膜111を
形成する。そしてこの状態で、図20(c) に示すよう
に、選択ドライエッチングや選択ウェットエッチング等
の選択的なエッチング処理を行って、n+ −InGaA
s層105をサイドエッチングして、そのゲート電極側
端面を後退させる。なお、この場合、ウェットエッチン
グを用いるほうがドライエッチングを用いるより、エッ
チング選択性に優れた加工が可能であるので、エッチン
グ処理は、クエン酸と過酸化水素水の混合液を用いて行
うのが好ましい。このときのエッチングレートは、数1
0オングストローム/min程度であるので、ウェット
エッチングでも十分制御性良く、n+ −InGaAs層
105の加工を行うことができる。
【0240】次に、図20(d) に示すように、絶縁膜の
形成とそのエッチバックにより、絶縁膜開口106a内
のオーミック電極108a,108b上、及び絶縁膜開
口106b内のゲート電極110c上にそれぞれ、サイ
ドウォール112a,112bを形成する。
形成とそのエッチバックにより、絶縁膜開口106a内
のオーミック電極108a,108b上、及び絶縁膜開
口106b内のゲート電極110c上にそれぞれ、サイ
ドウォール112a,112bを形成する。
【0241】そして、最後に、低抵抗金属を全面に被着
し、その不要部分を所定パターンのレジストをマスクと
してエッチング除去して、ソース,ドレイン電極108
a,108bとつながる低抵抗配線電極113a,11
3b、及びゲート電極110cとつながる低抵抗配線電
極113cを形成し、InP系HEMT100fを完成
する(図20(e) )。
し、その不要部分を所定パターンのレジストをマスクと
してエッチング除去して、ソース,ドレイン電極108
a,108bとつながる低抵抗配線電極113a,11
3b、及びゲート電極110cとつながる低抵抗配線電
極113cを形成し、InP系HEMT100fを完成
する(図20(e) )。
【0242】この実施の形態6のInP系HEMT10
0fの製造方法では、所定パターンの開口106a,1
06bを有する絶縁膜106上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極108a,108b及びゲート電極110
cを形成するので、ソース,ドレイン電極及びゲート電
極に、化合物半導体層との固相反応が起こりにくい高融
点金属層を用いても、そのパターニングが高融点金属層
の段切れにより行われることとなり、そのパターニング
に、高融点金属層のエッチング処理を用いる必要がな
く、高融点金属層の加工ガスであるフッ素系ガスに含ま
れるフッ素の化合物半導体層への拡散の問題を解消でき
る。つまり、高融点金属薄膜のドライエッチングによる
基板表面へのダメージや汚染の導入を抑えられる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
0fの製造方法では、所定パターンの開口106a,1
06bを有する絶縁膜106上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極108a,108b及びゲート電極110
cを形成するので、ソース,ドレイン電極及びゲート電
極に、化合物半導体層との固相反応が起こりにくい高融
点金属層を用いても、そのパターニングが高融点金属層
の段切れにより行われることとなり、そのパターニング
に、高融点金属層のエッチング処理を用いる必要がな
く、高融点金属層の加工ガスであるフッ素系ガスに含ま
れるフッ素の化合物半導体層への拡散の問題を解消でき
る。つまり、高融点金属薄膜のドライエッチングによる
基板表面へのダメージや汚染の導入を抑えられる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
【0243】実施の形態7.図21及び図22は、本発
明の実施の形態7の半導体装置及びその製造方法を説明
するための図であり、図21(a) 〜(e) 及び図22(a)
〜(d) は、電力増幅用MMICに搭載されたInP系H
EMTの製造プロセスをその主要工程順に示している。
明の実施の形態7の半導体装置及びその製造方法を説明
するための図であり、図21(a) 〜(e) 及び図22(a)
〜(d) は、電力増幅用MMICに搭載されたInP系H
EMTの製造プロセスをその主要工程順に示している。
【0244】図22(d) において、100gは、本実施
の形態7の電力増幅用MMICに搭載されたInP系H
EMTで、このInP系HEMT100gでは、ゲート
電極108cは、ソース,ドレイン電極108a,10
8bと同一の高融点金属材料により構成されており、そ
の他の構成は、図20(e) に示す実施の形態6のInP
系HEMT100fと同一である。
の形態7の電力増幅用MMICに搭載されたInP系H
EMTで、このInP系HEMT100gでは、ゲート
電極108cは、ソース,ドレイン電極108a,10
8bと同一の高融点金属材料により構成されており、そ
の他の構成は、図20(e) に示す実施の形態6のInP
系HEMT100fと同一である。
【0245】ここで、上記ソース,ドレイン電極及びゲ
ート電極には、W,WSi,WSiN,WN,あるいは
TiWからなる単層構造、またはこれらを組み合わせた
積層構造を用いることができ、積層構造におけるこれら
の材料の組み合わせは、本発明の基本原理で説明したF
ETのゲート電極の場合と同一である。
ート電極には、W,WSi,WSiN,WN,あるいは
TiWからなる単層構造、またはこれらを組み合わせた
積層構造を用いることができ、積層構造におけるこれら
の材料の組み合わせは、本発明の基本原理で説明したF
ETのゲート電極の場合と同一である。
【0246】このような構成のInP系HEMT100
gにおいても、上記実施の形態6と同様、ゲート電極1
08c及びオーミック電極108a,108bが高融点
金属薄膜から構成されているので、高温状態でのゲート
電極108cとn−AlInAs電子供給層104との
反応、及びソース,ドレイン電極108a,108bと
n+ −InGaAsコンタクト層105との反応が抑制
される効果がある。
gにおいても、上記実施の形態6と同様、ゲート電極1
08c及びオーミック電極108a,108bが高融点
金属薄膜から構成されているので、高温状態でのゲート
電極108cとn−AlInAs電子供給層104との
反応、及びソース,ドレイン電極108a,108bと
n+ −InGaAsコンタクト層105との反応が抑制
される効果がある。
【0247】さらに、上記ゲート電極108c上には低
抵抗配線電極113cを形成しているので、ゲート電極
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。
抵抗配線電極113cを形成しているので、ゲート電極
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。
【0248】また本実施の形態7では、オーミック電極
108a,108bの平面形状が、絶縁膜開口106a
の平面パターンと一致し、ゲート電極108cの平面形
状が、絶縁膜開口106bの平面パターンと一致してい
るので、これらの電極の位置精度を、上記開口106
a,106bの位置精度と同様極めて高いものとでき、
これらの電極の間隔を小さくすることができる。この結
果、通電高温試験での寿命が向上する効果があるととも
に、デバイスの作製精度が向上し、歩留まりが向上す
る。
108a,108bの平面形状が、絶縁膜開口106a
の平面パターンと一致し、ゲート電極108cの平面形
状が、絶縁膜開口106bの平面パターンと一致してい
るので、これらの電極の位置精度を、上記開口106
a,106bの位置精度と同様極めて高いものとでき、
これらの電極の間隔を小さくすることができる。この結
果、通電高温試験での寿命が向上する効果があるととも
に、デバイスの作製精度が向上し、歩留まりが向上す
る。
【0249】また上記ゲート電極108cとソース,ド
レイン電極108a,108bとを、同一の高融点金属
材料から構成したので、上記ゲート電極とソース,ドレ
イン電極との位置決めを1回のパターニング処理で行う
ことができ、これらの配置間隔をより一層精度よく制御
できるとともに、これらの電極の形成工程を簡略化でき
る効果がある。
レイン電極108a,108bとを、同一の高融点金属
材料から構成したので、上記ゲート電極とソース,ドレ
イン電極との位置決めを1回のパターニング処理で行う
ことができ、これらの配置間隔をより一層精度よく制御
できるとともに、これらの電極の形成工程を簡略化でき
る効果がある。
【0250】次に製造方法について説明する。まず、図
21(a) に示すように、InP基板101上にAlIn
Asバッファー層102を介してInGaAsチャネル
層103,n−AlInAs電子供給層104及びn+
−InGaAsコンタクト層105を順次形成し、その
後、絶縁膜106を6000オングストローム程度の厚
さに被着する。
21(a) に示すように、InP基板101上にAlIn
Asバッファー層102を介してInGaAsチャネル
層103,n−AlInAs電子供給層104及びn+
−InGaAsコンタクト層105を順次形成し、その
後、絶縁膜106を6000オングストローム程度の厚
さに被着する。
【0251】続いて、図21(b) に示すように、ソー
ス,ドレイン電極及びゲート電極の配置領域に対応する
開口107a及び107bを有するレジスト107gを
形成し、上記レジスト107gをマスクとして絶縁膜1
06をエッチングして開口106a,106bを形成す
る。ここで上記絶縁膜106にはSiO2 膜を用い、こ
の絶縁膜のエッチング方法には、エッチング端面を基板
表面に対して垂直となるよう加工することが容易なRI
Eを用いる。
ス,ドレイン電極及びゲート電極の配置領域に対応する
開口107a及び107bを有するレジスト107gを
形成し、上記レジスト107gをマスクとして絶縁膜1
06をエッチングして開口106a,106bを形成す
る。ここで上記絶縁膜106にはSiO2 膜を用い、こ
の絶縁膜のエッチング方法には、エッチング端面を基板
表面に対して垂直となるよう加工することが容易なRI
Eを用いる。
【0252】次に、レジスト107gを除去した後、再
度、レジストの塗布及びパターニングを行って、上記絶
縁膜開口106bを含むレジスト開口114aを有する
レジスト114を形成し、該レジスト114によりオー
ミック電極に対応する絶縁膜開口106a部分を覆う
(図21(c) )。
度、レジストの塗布及びパターニングを行って、上記絶
縁膜開口106bを含むレジスト開口114aを有する
レジスト114を形成し、該レジスト114によりオー
ミック電極に対応する絶縁膜開口106a部分を覆う
(図21(c) )。
【0253】続いて、上記絶縁膜開口106b内に露出
するn+ −InGaAs層105に対してエッチング処
理を施す。このエッチング処理は、エッチング端面が基
板表面に対して垂直となるよう行い、またn−AlIn
As層104が露出したところでエッチング処理を停止
する。具体的には、上記エッチング処理は、Cl2 ガス
に所定の添加ガスを加えたものを用いたECRエッチン
グにより行う。これはエッチング端面の垂直加工にはE
CRエッチングが不可欠なためである。
するn+ −InGaAs層105に対してエッチング処
理を施す。このエッチング処理は、エッチング端面が基
板表面に対して垂直となるよう行い、またn−AlIn
As層104が露出したところでエッチング処理を停止
する。具体的には、上記エッチング処理は、Cl2 ガス
に所定の添加ガスを加えたものを用いたECRエッチン
グにより行う。これはエッチング端面の垂直加工にはE
CRエッチングが不可欠なためである。
【0254】なお、ここで、上記添加ガスは、n−Al
InAs層104に対してn+ −InGaAs層105
を選択的にエッチングするために加えているが、この場
合の選択比は3程度である。そこで、n+ −InGaA
s層105をECRエッチングでほぼ80から100%
エッチングした後、ウエットエッチングを用いて、選択
比の高いエッチング処理を行うようにすれば、エッチン
グ端面の垂直加工と高選択比のエッチングの両方を実現
できる。このウェットエッチング処理として代表的なも
のは、クエン酸と過酸化水素水の混合液を用いたもので
ある。
InAs層104に対してn+ −InGaAs層105
を選択的にエッチングするために加えているが、この場
合の選択比は3程度である。そこで、n+ −InGaA
s層105をECRエッチングでほぼ80から100%
エッチングした後、ウエットエッチングを用いて、選択
比の高いエッチング処理を行うようにすれば、エッチン
グ端面の垂直加工と高選択比のエッチングの両方を実現
できる。このウェットエッチング処理として代表的なも
のは、クエン酸と過酸化水素水の混合液を用いたもので
ある。
【0255】次に、図21(d) に示すように、上記レジ
スト114を除去した後、塩酸エッチングにより、絶縁
膜開口内に露出するコンタクト層表面、及び電子供給層
表面のダメージや汚染を除去する前処理を行う。ここ
で、塩酸を用いるのは、ゲート部分はn−AlInAs
電子供給層104がむき出しになっており、酒石酸でエ
ッチングすると、ピンチオフ電圧が変化してしまうため
である。
スト114を除去した後、塩酸エッチングにより、絶縁
膜開口内に露出するコンタクト層表面、及び電子供給層
表面のダメージや汚染を除去する前処理を行う。ここ
で、塩酸を用いるのは、ゲート部分はn−AlInAs
電子供給層104がむき出しになっており、酒石酸でエ
ッチングすると、ピンチオフ電圧が変化してしまうため
である。
【0256】その後、高融点金属薄膜を、その段切れが
上記各絶縁膜開口106a,106bにて生じるよう全
面に被着する。ここで、高融点金属薄膜には、W,WS
i,WSiN,WN,あるいはTiWからなる単層構
造、またはこれらを組み合わせた積層構造とすることが
できる。積層構造における組み合わせは、本発明の基本
原理で説明したFETのゲート電極の場合と同じであ
る。上記高融点金属薄膜の被着方法はスパッタ蒸着が好
ましく、スパッタ蒸着を用いた場合、ゲート電極となる
高融点金属薄膜108c、及びオーミック電極となる高
融点金属薄膜108a,108bの上面は、凸状に滑ら
かに湾曲した形状となる。
上記各絶縁膜開口106a,106bにて生じるよう全
面に被着する。ここで、高融点金属薄膜には、W,WS
i,WSiN,WN,あるいはTiWからなる単層構
造、またはこれらを組み合わせた積層構造とすることが
できる。積層構造における組み合わせは、本発明の基本
原理で説明したFETのゲート電極の場合と同じであ
る。上記高融点金属薄膜の被着方法はスパッタ蒸着が好
ましく、スパッタ蒸着を用いた場合、ゲート電極となる
高融点金属薄膜108c、及びオーミック電極となる高
融点金属薄膜108a,108bの上面は、凸状に滑ら
かに湾曲した形状となる。
【0257】その後は、例えば、実施の形態1における
処理と同様の処理、つまりレジスト塗布(図3(f) )、
レジストのO2 アッシングによるエッチバック(図4
(a) )、高融点金属薄膜のエッチング及びレジストの除
去(図4(b) ,(c) )を行って、上記高融点金属薄膜
を、上記絶縁膜開口106a内にソース,ドレイン電極
108a,108bとして、また絶縁膜開口106b内
にゲート電極108cとして残す(図21(e) )。
処理と同様の処理、つまりレジスト塗布(図3(f) )、
レジストのO2 アッシングによるエッチバック(図4
(a) )、高融点金属薄膜のエッチング及びレジストの除
去(図4(b) ,(c) )を行って、上記高融点金属薄膜
を、上記絶縁膜開口106a内にソース,ドレイン電極
108a,108bとして、また絶縁膜開口106b内
にゲート電極108cとして残す(図21(e) )。
【0258】次に、上記実施の形態6の図20(b) 〜
(e) に示す工程と同様の処理を行って、レジスト111
の形成(図22(a) )、該レジスト111をマスクとす
るn+−InGaAs層105のサイドエッチング(図
22(b) )、サイドウォール112a,112b,11
2cの形成(図22(c) )、及び低抵抗配線電極113
a,113b,113cの形成(図22(d) )を行っ
て、InP系HEMT100gを完成する。
(e) に示す工程と同様の処理を行って、レジスト111
の形成(図22(a) )、該レジスト111をマスクとす
るn+−InGaAs層105のサイドエッチング(図
22(b) )、サイドウォール112a,112b,11
2cの形成(図22(c) )、及び低抵抗配線電極113
a,113b,113cの形成(図22(d) )を行っ
て、InP系HEMT100gを完成する。
【0259】この実施の形態7のInP系HEMT10
0gの製造方法では、所定パターンの開口106a,1
06bを有する絶縁膜106上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極108a,108b及びゲート電極108
cを形成するので、高融点金属薄膜の基板上でのパター
ニングは不要であり、高融点金属薄膜のドライエッチン
グによる基板表面へのダメージや汚染の導入を抑えられ
る。
0gの製造方法では、所定パターンの開口106a,1
06bを有する絶縁膜106上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極108a,108b及びゲート電極108
cを形成するので、高融点金属薄膜の基板上でのパター
ニングは不要であり、高融点金属薄膜のドライエッチン
グによる基板表面へのダメージや汚染の導入を抑えられ
る。
【0260】また、絶縁膜106には一回のパターニン
グにより、ゲート電極の配置領域に対応する開口106
b及びオーミック電極の配置領域に対応する開口106
aを形成するので、これらの電極形成のための絶縁膜開
口の位置精度を極めて正確にできる。
グにより、ゲート電極の配置領域に対応する開口106
b及びオーミック電極の配置領域に対応する開口106
aを形成するので、これらの電極形成のための絶縁膜開
口の位置精度を極めて正確にできる。
【0261】実施の形態8.図23及び図24は、本発
明の実施の形態8による半導体装置及びその製造方法を
説明するための図であり、図23(a) 〜(e) 及び図24
(a) 〜(d) は、電力増幅用MMICに搭載されたInP
系HEMTの製造プロセスをその主要工程順に示してい
る。
明の実施の形態8による半導体装置及びその製造方法を
説明するための図であり、図23(a) 〜(e) 及び図24
(a) 〜(d) は、電力増幅用MMICに搭載されたInP
系HEMTの製造プロセスをその主要工程順に示してい
る。
【0262】図24(d) において、100hは、本実施
の形態8の電力増幅用MMICに搭載されたInP系H
EMTで、このInP系HEMT100hでは、ゲート
電極108cからソース電極108aまでの距離が、ゲ
ート電極108cからドレイン電極108bまでの距離
より短くなっている。その他の構成は、図22(e) に示
す実施の形態7のInP系HEMT100gと同一であ
る。
の形態8の電力増幅用MMICに搭載されたInP系H
EMTで、このInP系HEMT100hでは、ゲート
電極108cからソース電極108aまでの距離が、ゲ
ート電極108cからドレイン電極108bまでの距離
より短くなっている。その他の構成は、図22(e) に示
す実施の形態7のInP系HEMT100gと同一であ
る。
【0263】このような構成の本実施の形態8のInP
系HEMT100hでは、上記実施の形態7と同様、ゲ
ート電極108cとソース,ドレイン電極108a,1
08bとの配置間隔を、上記電子供給層104上及びコ
ンタクト層105上の絶縁膜開口106b,106aの
形成位置により、精度よくしかも容易に制御することが
できる効果、高温状態における、ゲート電極108cと
n−AlInAsチャネル層104の反応、及びオーミ
ック電極108a,108bとn+ −InGaAsコン
タクト層105との反応が抑制されるという効果、さら
に、低抵抗配線電極113a,113b,113cによ
って、高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる効果があり、さらにこれらに
加えて、ゲート,ソース間の距離をゲート,ドレイン間
の距離に比べて短くしているので、ゲート,ドレイン耐
圧を大きくすることができる効果がある。
系HEMT100hでは、上記実施の形態7と同様、ゲ
ート電極108cとソース,ドレイン電極108a,1
08bとの配置間隔を、上記電子供給層104上及びコ
ンタクト層105上の絶縁膜開口106b,106aの
形成位置により、精度よくしかも容易に制御することが
できる効果、高温状態における、ゲート電極108cと
n−AlInAsチャネル層104の反応、及びオーミ
ック電極108a,108bとn+ −InGaAsコン
タクト層105との反応が抑制されるという効果、さら
に、低抵抗配線電極113a,113b,113cによ
って、高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる効果があり、さらにこれらに
加えて、ゲート,ソース間の距離をゲート,ドレイン間
の距離に比べて短くしているので、ゲート,ドレイン耐
圧を大きくすることができる効果がある。
【0264】この結果、通電高温試験での寿命が向上す
るとともに、デバイスの作製精度及び歩留まりが向上す
る上に、ドレイン側の耐圧の向上が図れる。
るとともに、デバイスの作製精度及び歩留まりが向上す
る上に、ドレイン側の耐圧の向上が図れる。
【0265】次に製造方法について説明する。まず、図
23(a) に示すように、InP基板101上にAlIn
Asバッファー層102を介してInGaAsチャネル
層103,n−AlInAs電子供給層104及びn+
−InGaAsコンタクト層105を順次形成し、その
後、絶縁膜106を6000オングストローム程度の厚
さに被着する。
23(a) に示すように、InP基板101上にAlIn
Asバッファー層102を介してInGaAsチャネル
層103,n−AlInAs電子供給層104及びn+
−InGaAsコンタクト層105を順次形成し、その
後、絶縁膜106を6000オングストローム程度の厚
さに被着する。
【0266】続いて、図23(b) に示すように、ソー
ス,ドレイン電極及びゲート電極の配置領域に対応する
開口107a及び107bを有するレジスト107hを
形成し、上記レジスト107hをマスクとして絶縁膜1
06をエッチングして開口106a,106bを形成す
る。このレジスト107hは、ゲート電極に対応する開
口107bが、ソース,ドレイン電極に対応する開口1
07aの中間位置からソース側にずれて位置している。
ス,ドレイン電極及びゲート電極の配置領域に対応する
開口107a及び107bを有するレジスト107hを
形成し、上記レジスト107hをマスクとして絶縁膜1
06をエッチングして開口106a,106bを形成す
る。このレジスト107hは、ゲート電極に対応する開
口107bが、ソース,ドレイン電極に対応する開口1
07aの中間位置からソース側にずれて位置している。
【0267】ここで、上記絶縁膜106にはSiO2 膜
を用い、この絶縁膜のエッチング方法には、エッチング
端面を基板表面に対して垂直となるよう加工することが
容易なRIEを用いる。
を用い、この絶縁膜のエッチング方法には、エッチング
端面を基板表面に対して垂直となるよう加工することが
容易なRIEを用いる。
【0268】その後は、上記実施の形態7の図21(c)
〜(e) に示す処理と同様の処理を行う。つまり、絶縁膜
開口106aを覆うレジスト114の形成、及びこのレ
ジスト114をマスクとする絶縁膜開口106b内のn
+ −InGaAs層105のエッチング処理(図23
(c) )、レジスト114の除去(図23(d) )、高融点
金属薄膜の被着によるゲート電極108c及びオーミッ
ク電極108a,108bの形成(図23(e) )を行
う。
〜(e) に示す処理と同様の処理を行う。つまり、絶縁膜
開口106aを覆うレジスト114の形成、及びこのレ
ジスト114をマスクとする絶縁膜開口106b内のn
+ −InGaAs層105のエッチング処理(図23
(c) )、レジスト114の除去(図23(d) )、高融点
金属薄膜の被着によるゲート電極108c及びオーミッ
ク電極108a,108bの形成(図23(e) )を行
う。
【0269】さらに、上記実施の形態7の図22(a) 〜
(d) に示す処理と同様の処理を行う。つまり、絶縁膜開
口106aを覆うレジスト111の形成(図24(a)
)、コンタクト層105のサイドエッチング(図24
(b) )、上記絶縁膜開口106a,106b内でのサイ
ドウォール112a,112b,112cの形成(図2
4(c) )、及び低抵抗配線金属113a,113b,1
13cの形成(図24(d))を行って、InP系HEM
T100hを完成する。
(d) に示す処理と同様の処理を行う。つまり、絶縁膜開
口106aを覆うレジスト111の形成(図24(a)
)、コンタクト層105のサイドエッチング(図24
(b) )、上記絶縁膜開口106a,106b内でのサイ
ドウォール112a,112b,112cの形成(図2
4(c) )、及び低抵抗配線金属113a,113b,1
13cの形成(図24(d))を行って、InP系HEM
T100hを完成する。
【0270】このような実施の形態8のInP系HEM
Tの製造方法では、上記実施の形態7のものと同様、電
極の形成加工の際にドライエッチングによる基板へのダ
メージや汚染の導入が抑えられる。
Tの製造方法では、上記実施の形態7のものと同様、電
極の形成加工の際にドライエッチングによる基板へのダ
メージや汚染の導入が抑えられる。
【0271】さらに、ゲート電極108c及びオーミッ
ク電極108a,108bの位置は、絶縁膜開口106
a,106bを形成する際のパターニング処理のみで決
まり、また、オーミック電極108a,108bの平面
形状が、絶縁膜開口106aの平面パターンと一致し、
ゲート電極108cの平面形状が、絶縁膜開口106b
の平面パターンと一致しているので、これらの位置精度
を極めて正確なものとでき、しかもゲート電極108c
とオーミック電極108a,108bとの間隔を小さく
できる。
ク電極108a,108bの位置は、絶縁膜開口106
a,106bを形成する際のパターニング処理のみで決
まり、また、オーミック電極108a,108bの平面
形状が、絶縁膜開口106aの平面パターンと一致し、
ゲート電極108cの平面形状が、絶縁膜開口106b
の平面パターンと一致しているので、これらの位置精度
を極めて正確なものとでき、しかもゲート電極108c
とオーミック電極108a,108bとの間隔を小さく
できる。
【0272】また上記絶縁膜開口106a,106bの
形成工程では、該ゲート電極108cに対応した絶縁膜
開口106bが、ソース,ドレイン電極108a,10
8bに対応した絶縁膜開口106aの中間地点よりソー
ス電極側にずれて位置するようこれらの絶縁膜開口を形
成するようにしたので、ドレイン耐圧の高い素子を作製
することが可能となる。
形成工程では、該ゲート電極108cに対応した絶縁膜
開口106bが、ソース,ドレイン電極108a,10
8bに対応した絶縁膜開口106aの中間地点よりソー
ス電極側にずれて位置するようこれらの絶縁膜開口を形
成するようにしたので、ドレイン耐圧の高い素子を作製
することが可能となる。
【0273】実施の形態9.図25及び図26は、本発
明の実施の形態9による半導体装置及びその製造方法を
説明するための図であり、図25(a) 〜(e) 及び図26
(a) 〜(e) は、電力増幅用MMICに搭載されたMIM
キャパシタの製造プロセスをその主要工程順に示してい
る。
明の実施の形態9による半導体装置及びその製造方法を
説明するための図であり、図25(a) 〜(e) 及び図26
(a) 〜(e) は、電力増幅用MMICに搭載されたMIM
キャパシタの製造プロセスをその主要工程順に示してい
る。
【0274】図26(e) において、100iは、本実施
の形態9の電力増幅用MMICに搭載されたMIMキャ
パシタで、化合物半導体基板1上に第1の絶縁膜201
を介して形成された下地電極202と、該下地電極20
2上に形成された強誘電体からなる誘電体膜206i
と、該誘電体膜206i上に形成された上部電極208
とを備えている。
の形態9の電力増幅用MMICに搭載されたMIMキャ
パシタで、化合物半導体基板1上に第1の絶縁膜201
を介して形成された下地電極202と、該下地電極20
2上に形成された強誘電体からなる誘電体膜206i
と、該誘電体膜206i上に形成された上部電極208
とを備えている。
【0275】ここで、上記誘電体膜206iは、その上
面が凸状に湾曲した滑らかな形状となっており、またそ
の周辺のエッジ部は、その膜厚が外側ほど薄くなった、
なめらかな形状となっている。
面が凸状に湾曲した滑らかな形状となっており、またそ
の周辺のエッジ部は、その膜厚が外側ほど薄くなった、
なめらかな形状となっている。
【0276】次に製造方法について説明する。図25
(a) に示すように、化合物半導体基板1上に第1の絶縁
膜201,下地電極202,第2の絶縁膜203,第3
の絶縁膜204を順次形成し、所定パターンの開口20
5aを有するレジスト205を形成する。ここで、例え
ば、第1の絶縁膜201にはSiO膜、第2の絶縁膜2
03にはSiN膜、第3の絶縁膜204にはSiO膜を
用いる。
(a) に示すように、化合物半導体基板1上に第1の絶縁
膜201,下地電極202,第2の絶縁膜203,第3
の絶縁膜204を順次形成し、所定パターンの開口20
5aを有するレジスト205を形成する。ここで、例え
ば、第1の絶縁膜201にはSiO膜、第2の絶縁膜2
03にはSiN膜、第3の絶縁膜204にはSiO膜を
用いる。
【0277】ここで、上記のように第2の絶縁膜203
にSiN膜、第3の絶縁膜204にSiO膜を用いるの
は、以下の図25(b) に示すように、これらの絶縁膜に
開口を形成した後、これらの絶縁膜を選択的にエッチン
グして、第2の絶縁膜203の開口端を第3の絶縁膜2
04の開口端から後退させるためである。
にSiN膜、第3の絶縁膜204にSiO膜を用いるの
は、以下の図25(b) に示すように、これらの絶縁膜に
開口を形成した後、これらの絶縁膜を選択的にエッチン
グして、第2の絶縁膜203の開口端を第3の絶縁膜2
04の開口端から後退させるためである。
【0278】つまり、図25(b) に示すように、上記レ
ジスト205をマスクとして、上記第3の絶縁膜204
及び第2の絶縁膜203に、CHF3 +O2 ガスを用い
たECRエッチング処理を施す。この時、絶縁膜の開口
の側面は、基板表面と垂直となるよう加工される。この
ECRエッチング処理では、下地電極202が露出した
ところで、エッチングガスをSF6 に切り換えて、Si
N膜からなる第2の絶縁膜203のみサイドエッチング
を行う。
ジスト205をマスクとして、上記第3の絶縁膜204
及び第2の絶縁膜203に、CHF3 +O2 ガスを用い
たECRエッチング処理を施す。この時、絶縁膜の開口
の側面は、基板表面と垂直となるよう加工される。この
ECRエッチング処理では、下地電極202が露出した
ところで、エッチングガスをSF6 に切り換えて、Si
N膜からなる第2の絶縁膜203のみサイドエッチング
を行う。
【0279】たとえば、第3の絶縁膜204としてのS
iO膜の膜厚を1000オングストローム、第2の絶縁
膜203としてのSiN膜の膜厚を5000オングスト
ロームとすると、第2の絶縁膜203の開口端203a
1 を第3の絶縁膜204の開口端204a1 から0.3
μm後退させることができる。ここで、下地電極202
には、Pt金属薄膜等のECRエッチング処理ではエッ
チングされない薄膜を用いる。このPt金属薄膜膜の形
成にはスパッタ蒸着を用い、この際、基板温度を600
℃〜700℃付近にすると結晶化する。このように結晶
化させることは、その後の工程での強誘電体薄膜の形成
に重要な効果がある。
iO膜の膜厚を1000オングストローム、第2の絶縁
膜203としてのSiN膜の膜厚を5000オングスト
ロームとすると、第2の絶縁膜203の開口端203a
1 を第3の絶縁膜204の開口端204a1 から0.3
μm後退させることができる。ここで、下地電極202
には、Pt金属薄膜等のECRエッチング処理ではエッ
チングされない薄膜を用いる。このPt金属薄膜膜の形
成にはスパッタ蒸着を用い、この際、基板温度を600
℃〜700℃付近にすると結晶化する。このように結晶
化させることは、その後の工程での強誘電体薄膜の形成
に重要な効果がある。
【0280】次に、レジスト205を除去した後(図2
5(c) )、図25(d) に示すように、強誘電体材料20
6を上記絶縁膜開口203a,204a部分でその段切
れが生ずるよう堆積する。この強誘電体材料として、S
rTiO3,BaSrTiO3等を用いることにより、
比誘電率が100に近い誘電体膜206iが得られる。
このように高い比誘電率をもつ誘電体膜206iの形成
は、スパッタ蒸着を用いて行い、この際、基板温度を6
00℃〜700℃付近にすると、強誘電体材料は、下部
電極202としてのPt膜上に結晶配向して成長するこ
ととなる。このように強誘電体材料を結晶配向させるこ
とは重要である。
5(c) )、図25(d) に示すように、強誘電体材料20
6を上記絶縁膜開口203a,204a部分でその段切
れが生ずるよう堆積する。この強誘電体材料として、S
rTiO3,BaSrTiO3等を用いることにより、
比誘電率が100に近い誘電体膜206iが得られる。
このように高い比誘電率をもつ誘電体膜206iの形成
は、スパッタ蒸着を用いて行い、この際、基板温度を6
00℃〜700℃付近にすると、強誘電体材料は、下部
電極202としてのPt膜上に結晶配向して成長するこ
ととなる。このように強誘電体材料を結晶配向させるこ
とは重要である。
【0281】次に、レジスト207をウエハ全面に塗布
し(図25(e) )、その後、レジスト207をその一部
207aが上記絶縁膜開口203a部分に残るよう全面
エッチバックする。これにより、図26(a) に示すよう
に、レジスト207aを上記絶縁膜開口203a内に埋
め込むことができる。このときレジスト207a下側
の、MIMキャパシタの誘電体層206iは完全にレジ
スト207aにより覆われている。その後、絶縁膜20
4上の強誘電体層206をフッ酸系のエッチング溶液を
用いてエッチングする(図26(b) )。
し(図25(e) )、その後、レジスト207をその一部
207aが上記絶縁膜開口203a部分に残るよう全面
エッチバックする。これにより、図26(a) に示すよう
に、レジスト207aを上記絶縁膜開口203a内に埋
め込むことができる。このときレジスト207a下側
の、MIMキャパシタの誘電体層206iは完全にレジ
スト207aにより覆われている。その後、絶縁膜20
4上の強誘電体層206をフッ酸系のエッチング溶液を
用いてエッチングする(図26(b) )。
【0282】そしてさらに、第3の絶縁膜(SiO膜)
204及び第2の絶縁膜(SiN膜)203を、フッ酸
を用いたエッチング処理、又はCHF3 +O2 ガスを用
いたECRエッチング処理でもって除去して、図26
(c) に示すように、下部電極202上に誘電体膜206
iとその上のレジスト207aだけを残す。
204及び第2の絶縁膜(SiN膜)203を、フッ酸
を用いたエッチング処理、又はCHF3 +O2 ガスを用
いたECRエッチング処理でもって除去して、図26
(c) に示すように、下部電極202上に誘電体膜206
iとその上のレジスト207aだけを残す。
【0283】その後、図26(d) に示すようにレジスト
207aを除去し、最後に、上部電極208を蒸着リフ
トオフ処理により、上記誘電体膜206i上に形成し
て、MIMキャパシタ100iを完成する(図26(e)
)。
207aを除去し、最後に、上部電極208を蒸着リフ
トオフ処理により、上記誘電体膜206i上に形成し
て、MIMキャパシタ100iを完成する(図26(e)
)。
【0284】このように本実施の形態9では、下部電極
202上に形成された誘電体膜206iは、そのエッジ
部分が滑らかに膜厚が減少した形状となっているので、
これを、下部電極202との間で生ずるストレスが大き
い材料から構成しても、剥がれの発生し始める周辺部分
の膜厚が薄いことから、下部電極にかかる力は弱く、膜
剥がれ等を発生しにくくすることができ、安定して歩留
まり良く、容量の大きいMIMキャパシタを製造するこ
とができる。
202上に形成された誘電体膜206iは、そのエッジ
部分が滑らかに膜厚が減少した形状となっているので、
これを、下部電極202との間で生ずるストレスが大き
い材料から構成しても、剥がれの発生し始める周辺部分
の膜厚が薄いことから、下部電極にかかる力は弱く、膜
剥がれ等を発生しにくくすることができ、安定して歩留
まり良く、容量の大きいMIMキャパシタを製造するこ
とができる。
【0285】また、上記誘電体膜206iのパターニン
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、誘電体層206
iの加工を容易にかつ高い精度でもって行うことができ
る。
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、誘電体層206
iの加工を容易にかつ高い精度でもって行うことができ
る。
【0286】実施の形態10.図26(f) は本発明の実
施の形態10の半導体装置として、電力増幅用MMIC
に搭載されたバルク超音波フィルタを説明するための図
である。
施の形態10の半導体装置として、電力増幅用MMIC
に搭載されたバルク超音波フィルタを説明するための図
である。
【0287】図において、100jは本実施の形態のバ
ルク超音波フィルタ(FBAR素子)であり、このFB
AR素子100jでは、実施の形態9のMIMキャパシ
タ100iにおける強誘電体材料からなる誘電体膜20
6iに代えて、PbTiO3やBaTiO3等の圧電体
材料からなる圧電体膜206jを備えており、基板1
を、この圧電体膜206jの下側部分を除去して空洞1
cを形成した構造としている。その他の構成は、上記実
施の形態9のMIMキャパシタ100iと同一である。
ルク超音波フィルタ(FBAR素子)であり、このFB
AR素子100jでは、実施の形態9のMIMキャパシ
タ100iにおける強誘電体材料からなる誘電体膜20
6iに代えて、PbTiO3やBaTiO3等の圧電体
材料からなる圧電体膜206jを備えており、基板1
を、この圧電体膜206jの下側部分を除去して空洞1
cを形成した構造としている。その他の構成は、上記実
施の形態9のMIMキャパシタ100iと同一である。
【0288】ここで、圧電体膜206jの成膜方法や成
膜原理は、上記SrTiO3やBaSrTiO3を構成
材料とする誘電体膜206iのものと同一である。ま
た、バルク超音波フィルタの素子構造では、図26(f)
に示すように、下地電極202,圧電体膜206j及び
上部電極208の積層部を、中空にうかせる工夫が必要
となり、上記のように基板1を、その積層部の直下部分
を除去して空洞1cを形成した構造としているが、この
ような構造の加工方法の一例としては、基板裏面側から
のエッチングや、サイドエッチングを用いることができ
る。
膜原理は、上記SrTiO3やBaSrTiO3を構成
材料とする誘電体膜206iのものと同一である。ま
た、バルク超音波フィルタの素子構造では、図26(f)
に示すように、下地電極202,圧電体膜206j及び
上部電極208の積層部を、中空にうかせる工夫が必要
となり、上記のように基板1を、その積層部の直下部分
を除去して空洞1cを形成した構造としているが、この
ような構造の加工方法の一例としては、基板裏面側から
のエッチングや、サイドエッチングを用いることができ
る。
【0289】このような構成の実施の形態10において
も、上記実施の形態9のMIMキャパシタ100iと同
様、下部電極202上に形成された圧電体膜206j
は、そのエッジ部分が滑らかに膜厚が減少した形状とな
っているので、これを、下部電極202との間で生ずる
ストレスが大きい材料で構成しても、剥がれの発生し始
める周辺部分では膜厚が薄いことから下部電極にかかる
力は弱く、膜剥がれ等を発生しにくくすることができ、
安定して歩留まり良くバルク超音波フィルターを製造す
ることができる。
も、上記実施の形態9のMIMキャパシタ100iと同
様、下部電極202上に形成された圧電体膜206j
は、そのエッジ部分が滑らかに膜厚が減少した形状とな
っているので、これを、下部電極202との間で生ずる
ストレスが大きい材料で構成しても、剥がれの発生し始
める周辺部分では膜厚が薄いことから下部電極にかかる
力は弱く、膜剥がれ等を発生しにくくすることができ、
安定して歩留まり良くバルク超音波フィルターを製造す
ることができる。
【0290】また、上記圧電体膜206jのパターニン
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、圧電体膜206
jの加工を容易にかつ高い精度でもって行うことができ
る。
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、圧電体膜206
jの加工を容易にかつ高い精度でもって行うことができ
る。
【0291】
【発明の効果】以上のように本発明(請求項1)に係る
半導体装置によれば、下地部材表面の凹部内に形成され
た素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたので、該素子構成部材のパターン幅
が該凹部の平面形状により定まることとなり、素子構成
部材のパターン幅の制御を凹部の平面形状により容易に
行うことができる。例えば、該素子構成部材がゲート電
極である場合、ゲート長の制御を凹部の平面形状により
簡単に行うことができる効果がある。
半導体装置によれば、下地部材表面の凹部内に形成され
た素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたので、該素子構成部材のパターン幅
が該凹部の平面形状により定まることとなり、素子構成
部材のパターン幅の制御を凹部の平面形状により容易に
行うことができる。例えば、該素子構成部材がゲート電
極である場合、ゲート長の制御を凹部の平面形状により
簡単に行うことができる効果がある。
【0292】また、該凹部内の素子構成部材と、該凹部
両側に配置される他の素子構成部材との配置間隔を精度
よく制御することができる効果もある。
両側に配置される他の素子構成部材との配置間隔を精度
よく制御することができる効果もある。
【0293】本発明(請求項2)に係る半導体装置の製
造方法によれば、下地部材の表面部分に凹部を形成した
後、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成するので、素子構成部材の形成に高融
点金属層のエッチング処理といった制御性の悪い処理を
用いる必要がなく、該素子構成部材を、その平面形状を
上記凹部の平面形状に一致させて高い寸法精度でもっ
て、しかも簡単に形成することができる効果がある。
造方法によれば、下地部材の表面部分に凹部を形成した
後、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成するので、素子構成部材の形成に高融
点金属層のエッチング処理といった制御性の悪い処理を
用いる必要がなく、該素子構成部材を、その平面形状を
上記凹部の平面形状に一致させて高い寸法精度でもっ
て、しかも簡単に形成することができる効果がある。
【0294】本発明(請求項3)に係る半導体装置によ
れば、半導体基板表面の凹部両側部分にソース,ドレイ
ン領域を形成するとともに、該凹部内にゲート電極を埋
め込み配置し、該ゲート電極を、その平面形状が該凹部
底面の形状と一致した構造としたので、該ゲート電極の
ゲート長が該凹部の平面形状により定まることとなり、
ゲート長の制御を凹部の平面形状により容易に行うこと
ができる効果がある。
れば、半導体基板表面の凹部両側部分にソース,ドレイ
ン領域を形成するとともに、該凹部内にゲート電極を埋
め込み配置し、該ゲート電極を、その平面形状が該凹部
底面の形状と一致した構造としたので、該ゲート電極の
ゲート長が該凹部の平面形状により定まることとなり、
ゲート長の制御を凹部の平面形状により容易に行うこと
ができる効果がある。
【0295】また、該凹部内のゲート電極と、該凹部両
側に配置されるソース,ドレイン領域を構成する拡散層
との配置間隔を精度よく、しかも容易に制御することが
できる効果もある。
側に配置されるソース,ドレイン領域を構成する拡散層
との配置間隔を精度よく、しかも容易に制御することが
できる効果もある。
【0296】本発明(請求項4)に係る半導体装置の製
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口のパターンと同一である凹部を形成
し、その後、高融点金属材料の堆積による高融点金属層
の形成を、その段切れが該絶縁膜開口の上部にて生じる
よう行って、該凹部内に高融点金属ゲート電極を形成す
るので、高融点金属ゲート電極の形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、該ゲート電極を、その平面形状を上記凹部の平
面形状に一致させて高い寸法精度でもって、しかも簡単
に形成することができる効果がある。
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口のパターンと同一である凹部を形成
し、その後、高融点金属材料の堆積による高融点金属層
の形成を、その段切れが該絶縁膜開口の上部にて生じる
よう行って、該凹部内に高融点金属ゲート電極を形成す
るので、高融点金属ゲート電極の形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、該ゲート電極を、その平面形状を上記凹部の平
面形状に一致させて高い寸法精度でもって、しかも簡単
に形成することができる効果がある。
【0297】本発明(請求項5)によれば、上記請求項
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜のエッチングによ
りゲート電極側エッジを後退させた後、該エッジが後退
した絶縁膜に対して自己整合的に位置決めされたマスク
層を用いて、選択的なイオン注入を行うので、上記絶縁
膜にSiO膜、該マスク層にレジストを用いることによ
り、半導体基板上での絶縁膜の除去をウエットエッチン
グにより行うことができる。この場合、ソース,ドレイ
ン領域を構成する高濃度拡散層に、ドライエッチングを
用いた場合のようなダメージが入るのを回避でき、これ
によりソース,ドレイン領域とオーミック電極とのコン
タクト抵抗の増大を防ぐことができる。
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜のエッチングによ
りゲート電極側エッジを後退させた後、該エッジが後退
した絶縁膜に対して自己整合的に位置決めされたマスク
層を用いて、選択的なイオン注入を行うので、上記絶縁
膜にSiO膜、該マスク層にレジストを用いることによ
り、半導体基板上での絶縁膜の除去をウエットエッチン
グにより行うことができる。この場合、ソース,ドレイ
ン領域を構成する高濃度拡散層に、ドライエッチングを
用いた場合のようなダメージが入るのを回避でき、これ
によりソース,ドレイン領域とオーミック電極とのコン
タクト抵抗の増大を防ぐことができる。
【0298】本発明(請求項6)によれば、上記請求項
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜開口内に自己整合
的に位置決めされたダミーゲート部材を形成し、該絶縁
膜を除去した後、該ダミーゲート部材を用いて、第1の
選択的なイオン注入を行い、その後、該ダミーゲート部
材の側壁部分にこれに対して自己整合的にサイドウォー
ルを形成し、該ダミーゲート部材及びサイドウォールを
マスクとして第2の選択的なイオン注入を行うので、サ
イドウォールにより、ゲート電極の配置部分から、ソー
ス,ドレイン領域を構成する高濃度拡散層までの距離の
設定を制御性よく行うことができ、ソース抵抗やドレイ
ン耐圧のばらつきを抑えることができる効果がある。
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜開口内に自己整合
的に位置決めされたダミーゲート部材を形成し、該絶縁
膜を除去した後、該ダミーゲート部材を用いて、第1の
選択的なイオン注入を行い、その後、該ダミーゲート部
材の側壁部分にこれに対して自己整合的にサイドウォー
ルを形成し、該ダミーゲート部材及びサイドウォールを
マスクとして第2の選択的なイオン注入を行うので、サ
イドウォールにより、ゲート電極の配置部分から、ソー
ス,ドレイン領域を構成する高濃度拡散層までの距離の
設定を制御性よく行うことができ、ソース抵抗やドレイ
ン耐圧のばらつきを抑えることができる効果がある。
【0299】本発明(請求項7)によれば、上記請求項
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜に対するエッチン
グ選択性を有する成膜材料の塗布,及びそのエッチング
処理によりダミーゲート部材を形成し、該ダミーゲート
部材をマスクとする選択的なエッチングにより絶縁膜を
除去した後、該ダミーゲート部材をマスクとして第1の
選択的なイオン注入を行い、さらに該ダミーゲート部材
の側壁部分にこれに対して自己整合的にサイドウォール
を形成し、その後、該ダミーゲート部材及び該サイドウ
ォールをマスクとして第2の選択的なイオン注入を行う
ので、上記ダミーゲート部材として、その側面が基板表
面に対して垂直な直方体形状のものが形成され、その側
面に形成されたサイドウォールにより、ゲート電極の配
置部分から、ソース,ドレイン領域を構成する高濃度拡
散層までの距離が設定されることとなる。このため、ゲ
ート電極のエッジから該高濃度拡散層までの距離の制御
性を一層高めることができる。
4記載の半導体装置の製造方法において、ソース,ドレ
イン領域の形成工程では、上記絶縁膜に対するエッチン
グ選択性を有する成膜材料の塗布,及びそのエッチング
処理によりダミーゲート部材を形成し、該ダミーゲート
部材をマスクとする選択的なエッチングにより絶縁膜を
除去した後、該ダミーゲート部材をマスクとして第1の
選択的なイオン注入を行い、さらに該ダミーゲート部材
の側壁部分にこれに対して自己整合的にサイドウォール
を形成し、その後、該ダミーゲート部材及び該サイドウ
ォールをマスクとして第2の選択的なイオン注入を行う
ので、上記ダミーゲート部材として、その側面が基板表
面に対して垂直な直方体形状のものが形成され、その側
面に形成されたサイドウォールにより、ゲート電極の配
置部分から、ソース,ドレイン領域を構成する高濃度拡
散層までの距離が設定されることとなる。このため、ゲ
ート電極のエッジから該高濃度拡散層までの距離の制御
性を一層高めることができる。
【0300】本発明(請求項8)によれば、上記請求項
3記載の半導体装置において、上記凹部内に配置された
ゲート電極を、その側面部が上記ソース,ドレイン領域
のゲート電極側端面である凹部内側面全体と接する構造
としたので、ゲート長の制御が容易であるという効果に
加えて、ゲート電極にゲート電圧を印加したとき、ゲー
ト電極の両側エッジ部分では空乏層がゲート電極側面に
沿って、ソース,ドレイン領域のゲート電極側面との接
触部分に広がることとなり、これによりゲート電極のエ
ッジ部分での電界集中によるチャネルの狭窄やドレイン
耐圧の劣化を回避することができる効果がある。
3記載の半導体装置において、上記凹部内に配置された
ゲート電極を、その側面部が上記ソース,ドレイン領域
のゲート電極側端面である凹部内側面全体と接する構造
としたので、ゲート長の制御が容易であるという効果に
加えて、ゲート電極にゲート電圧を印加したとき、ゲー
ト電極の両側エッジ部分では空乏層がゲート電極側面に
沿って、ソース,ドレイン領域のゲート電極側面との接
触部分に広がることとなり、これによりゲート電極のエ
ッジ部分での電界集中によるチャネルの狭窄やドレイン
耐圧の劣化を回避することができる効果がある。
【0301】本発明(請求項9)に係る半導体装置の製
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口と同一である凹部を形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口の上部にて生じないよう行い、
該絶縁膜上の高融点金属層を除去して、該絶縁膜開口内
の高融点金属層をゲート電極として残し、さらに絶縁膜
を除去した後、該半導体基板の凹部両側にソース,ドレ
イン領域を形成するので、高融点金属ゲート電極の形成
に、制御性の悪い高融点金属層のエッチング処理を用い
る必要がなく、その側面部がソース,ドレイン領域のゲ
ート電極側端面である凹部内側面全体と接する構造のゲ
ート電極を、その平面形状を上記凹部の平面形状に一致
させて高い寸法精度でもってしかも簡単に形成すること
ができる効果がある。
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口と同一である凹部を形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口の上部にて生じないよう行い、
該絶縁膜上の高融点金属層を除去して、該絶縁膜開口内
の高融点金属層をゲート電極として残し、さらに絶縁膜
を除去した後、該半導体基板の凹部両側にソース,ドレ
イン領域を形成するので、高融点金属ゲート電極の形成
に、制御性の悪い高融点金属層のエッチング処理を用い
る必要がなく、その側面部がソース,ドレイン領域のゲ
ート電極側端面である凹部内側面全体と接する構造のゲ
ート電極を、その平面形状を上記凹部の平面形状に一致
させて高い寸法精度でもってしかも簡単に形成すること
ができる効果がある。
【0302】本発明(請求項10)によれば、上記請求
項8記載の半導体装置において、上記ゲート電極を、直
方体形状を有し、かつ、その側面下端部が上記ソース,
ドレイン領域のゲート電極側端面である凹部内側面全体
と接する構造としたので、ゲート長の制御が容易である
という効果、及びゲート電極のエッジ部分での電界集中
によるチャネルの狭窄やドレイン耐圧の劣化を回避でき
るという効果に加えて、ゲート電極の断面積増大により
その低抵抗化を図ることができる効果がある。また、ゲ
ート電極を直方体形状としたことにより、ゲート電極の
側壁に形成されるサイドウォールの横幅の制御性が向上
して、ソース,ドレイン領域を構成する低濃度拡散層の
横幅の再現性が高まり、ドレイン耐圧のばらつきを抑え
ることができる効果もある。
項8記載の半導体装置において、上記ゲート電極を、直
方体形状を有し、かつ、その側面下端部が上記ソース,
ドレイン領域のゲート電極側端面である凹部内側面全体
と接する構造としたので、ゲート長の制御が容易である
という効果、及びゲート電極のエッジ部分での電界集中
によるチャネルの狭窄やドレイン耐圧の劣化を回避でき
るという効果に加えて、ゲート電極の断面積増大により
その低抵抗化を図ることができる効果がある。また、ゲ
ート電極を直方体形状としたことにより、ゲート電極の
側壁に形成されるサイドウォールの横幅の制御性が向上
して、ソース,ドレイン領域を構成する低濃度拡散層の
横幅の再現性が高まり、ドレイン耐圧のばらつきを抑え
ることができる効果もある。
【0303】本発明(請求項11)に係る半導体装置の
製造方法によれば、半導体基板上に所定パターンの開口
を有する絶縁膜を形成し、該半導体基板の表面に、平面
形状が該絶縁膜開口と同一である凹部を形成し、その
後、該半導体基板の凹部底面にのみ膜厚の薄い高融点金
属を選択的に形成し、選択CVD法により、該絶縁膜開
口内を高融点金属材料により埋め込んでゲート電極を形
成するので、高融点金属ゲート電極の形成に高融点金属
層のエッチング処理といった制御性の悪い処理を用いる
必要がなく、その側面部がソース,ドレイン領域のゲー
ト電極側端面である凹部内側面全体と接した、直方体形
状のゲート電極を、その平面形状を上記凹部の平面形状
に一致させて高い寸法精度でもってしかも簡単に形成す
ることができる効果がある。
製造方法によれば、半導体基板上に所定パターンの開口
を有する絶縁膜を形成し、該半導体基板の表面に、平面
形状が該絶縁膜開口と同一である凹部を形成し、その
後、該半導体基板の凹部底面にのみ膜厚の薄い高融点金
属を選択的に形成し、選択CVD法により、該絶縁膜開
口内を高融点金属材料により埋め込んでゲート電極を形
成するので、高融点金属ゲート電極の形成に高融点金属
層のエッチング処理といった制御性の悪い処理を用いる
必要がなく、その側面部がソース,ドレイン領域のゲー
ト電極側端面である凹部内側面全体と接した、直方体形
状のゲート電極を、その平面形状を上記凹部の平面形状
に一致させて高い寸法精度でもってしかも簡単に形成す
ることができる効果がある。
【0304】本発明(請求項12)に係る半導体装置に
よれば、絶縁膜開口内に配置されたゲート電極を、その
平面形状が、絶縁膜開口内に露出する電子供給層の平面
形状と一致した構造とし、上記絶縁膜開口内に配置され
たソース,ドレイン電極を、その平面形状が、該絶縁膜
開口内に露出するコンタクト層の平面形状と一致した構
造としたので、該ゲート電極とソース,ドレイン電極と
の配置間隔を、上記電子供給層上及びコンタクト層上の
絶縁膜開口の形成位置により、精度よくしかも容易に制
御することができる効果がある。
よれば、絶縁膜開口内に配置されたゲート電極を、その
平面形状が、絶縁膜開口内に露出する電子供給層の平面
形状と一致した構造とし、上記絶縁膜開口内に配置され
たソース,ドレイン電極を、その平面形状が、該絶縁膜
開口内に露出するコンタクト層の平面形状と一致した構
造としたので、該ゲート電極とソース,ドレイン電極と
の配置間隔を、上記電子供給層上及びコンタクト層上の
絶縁膜開口の形成位置により、精度よくしかも容易に制
御することができる効果がある。
【0305】本発明(請求項13)によれば、請求項1
2記載の半導体装置において、上記ゲート電極とソー
ス,ドレイン電極とを、互いに異なる高融点金属材料か
ら構成したので、上記ゲート電極とソース,ドレイン電
極との配置間隔を精度よくしかも容易に制御できるとい
う効果に加えて、ショットキーゲート電極及びオーミッ
ク性ソース,ドレイン電極として、それぞれ最適な高融
点金属材料を選択することができる効果がある。
2記載の半導体装置において、上記ゲート電極とソー
ス,ドレイン電極とを、互いに異なる高融点金属材料か
ら構成したので、上記ゲート電極とソース,ドレイン電
極との配置間隔を精度よくしかも容易に制御できるとい
う効果に加えて、ショットキーゲート電極及びオーミッ
ク性ソース,ドレイン電極として、それぞれ最適な高融
点金属材料を選択することができる効果がある。
【0306】本発明(請求項14)に係る半導体装置の
製造方法によれば、半導体基板上に、チャネル層,電子
供給層,コンタクト層,及び絶縁膜を順次形成し、該絶
縁膜に第1,第2の絶縁膜開口を形成した後、第1の高
融点金属材料の堆積による高融点金属層の形成を、その
段切れが該第1,第2の絶縁膜開口の上部で生じるよう
行い、絶縁膜上の高融点金属層を除去してこれらの絶縁
膜開口内にソース,ドレイン電極を形成し、さらに該絶
縁膜に第3の絶縁膜開口を形成し、該開口内に露出する
コンタクト層をエッチング除去した後、上記第1の高融
点金属材料とは異なる第2の高融点金属材料の堆積によ
る高融点金属層の形成を、その段切れが該第3の絶縁膜
開口の上部にて生じるよう行い、絶縁膜膜上の第2の高
融点金属層を除去して該絶縁膜開口内にゲート電極を形
成するので、ソース,ドレイン電極及びゲート電極に、
化合物半導体層との固相反応が起こりにくい高融点金属
層を用いても、そのパターニングが高融点金属層の段切
れにより行われることとなり、そのパターニングに、高
融点金属層のエッチング処理を用いる必要がなく、高融
点金属層の加工ガスであるフッ素系ガスに含まれるフッ
素の化合物半導体層への拡散の問題を解消できる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
製造方法によれば、半導体基板上に、チャネル層,電子
供給層,コンタクト層,及び絶縁膜を順次形成し、該絶
縁膜に第1,第2の絶縁膜開口を形成した後、第1の高
融点金属材料の堆積による高融点金属層の形成を、その
段切れが該第1,第2の絶縁膜開口の上部で生じるよう
行い、絶縁膜上の高融点金属層を除去してこれらの絶縁
膜開口内にソース,ドレイン電極を形成し、さらに該絶
縁膜に第3の絶縁膜開口を形成し、該開口内に露出する
コンタクト層をエッチング除去した後、上記第1の高融
点金属材料とは異なる第2の高融点金属材料の堆積によ
る高融点金属層の形成を、その段切れが該第3の絶縁膜
開口の上部にて生じるよう行い、絶縁膜膜上の第2の高
融点金属層を除去して該絶縁膜開口内にゲート電極を形
成するので、ソース,ドレイン電極及びゲート電極に、
化合物半導体層との固相反応が起こりにくい高融点金属
層を用いても、そのパターニングが高融点金属層の段切
れにより行われることとなり、そのパターニングに、高
融点金属層のエッチング処理を用いる必要がなく、高融
点金属層の加工ガスであるフッ素系ガスに含まれるフッ
素の化合物半導体層への拡散の問題を解消できる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
【0307】本発明(請求項15)によれば、上記請求
項12記載の半導体装置において、上記ゲート電極とソ
ース,ドレイン電極とを、同一の高融点金属材料から構
成したので、上記ゲート電極とソース,ドレイン電極と
の位置決めを1回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果が
ある。
項12記載の半導体装置において、上記ゲート電極とソ
ース,ドレイン電極とを、同一の高融点金属材料から構
成したので、上記ゲート電極とソース,ドレイン電極と
の位置決めを1回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果が
ある。
【0308】本発明(請求項16)に係る半導体装置の
製造方法によれば、半導体基板上に、チャネル層,電子
供給層,コンタクト層,及び絶縁膜を順次形成し、該絶
縁膜に、ソース,ドレイン電極に対応した第1,第2の
絶縁膜開口及びゲート電極に対応した第3の絶縁膜開口
を形成した後、該第3の絶縁膜開口内に露出するコンタ
クト層を選択的にエッチングして、該第3の絶縁膜開口
内にチャネル層を露出させ、その後、高融点金属材料の
堆積による高融点金属層の形成を、その段切れが上記各
絶縁膜開口の上部にて生じるよう行い、該高融点金属層
を、該第1,第2の絶縁膜開口内のコンタクト層上に形
成された部分、及び第3の絶縁膜開口内の電子供給層上
に形成された部分のみが残るよう選択的に除去して、ソ
ース,ドレイン電極及びゲート電極を形成するので、ソ
ース,ドレイン電極及びゲート電極に、化合物半導体層
との固相反応が起こりにくい高融点金属層を用いても、
そのパターニングが高融点金属層の段切れにより行われ
ることとなり、そのパターニングに、高融点金属層のエ
ッチング処理を用いる必要がなく、高融点金属層の加工
ガスであるフッ素系ガスに含まれるフッ素の化合物半導
体層への拡散の問題を解消できる。これにより、高出力
デバイスにおける十分な信頼性を確保することが可能と
なる。また、上記ゲート電極とソース,ドレイン電極と
の位置決めを1回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果も
ある。
製造方法によれば、半導体基板上に、チャネル層,電子
供給層,コンタクト層,及び絶縁膜を順次形成し、該絶
縁膜に、ソース,ドレイン電極に対応した第1,第2の
絶縁膜開口及びゲート電極に対応した第3の絶縁膜開口
を形成した後、該第3の絶縁膜開口内に露出するコンタ
クト層を選択的にエッチングして、該第3の絶縁膜開口
内にチャネル層を露出させ、その後、高融点金属材料の
堆積による高融点金属層の形成を、その段切れが上記各
絶縁膜開口の上部にて生じるよう行い、該高融点金属層
を、該第1,第2の絶縁膜開口内のコンタクト層上に形
成された部分、及び第3の絶縁膜開口内の電子供給層上
に形成された部分のみが残るよう選択的に除去して、ソ
ース,ドレイン電極及びゲート電極を形成するので、ソ
ース,ドレイン電極及びゲート電極に、化合物半導体層
との固相反応が起こりにくい高融点金属層を用いても、
そのパターニングが高融点金属層の段切れにより行われ
ることとなり、そのパターニングに、高融点金属層のエ
ッチング処理を用いる必要がなく、高融点金属層の加工
ガスであるフッ素系ガスに含まれるフッ素の化合物半導
体層への拡散の問題を解消できる。これにより、高出力
デバイスにおける十分な信頼性を確保することが可能と
なる。また、上記ゲート電極とソース,ドレイン電極と
の位置決めを1回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果も
ある。
【0309】本発明(請求項17)によれば、上記請求
項15記載の半導体装置において、上記ゲート電極から
ソース電極までの距離と、ゲート電極からドレイン電極
までの距離とを異ならせたので、上記ゲート電極とソー
ス,ドレイン電極との配置間隔をより一層精度よく制御
でき、さらにこれらの電極の形成工程を簡略化できると
いう効果に加えて、ゲート電極をドレイン電極から遠ざ
かるようソース電極側に寄せて配置することにより、ド
レイン耐圧の向上を図ることができる効果がある。
項15記載の半導体装置において、上記ゲート電極から
ソース電極までの距離と、ゲート電極からドレイン電極
までの距離とを異ならせたので、上記ゲート電極とソー
ス,ドレイン電極との配置間隔をより一層精度よく制御
でき、さらにこれらの電極の形成工程を簡略化できると
いう効果に加えて、ゲート電極をドレイン電極から遠ざ
かるようソース電極側に寄せて配置することにより、ド
レイン耐圧の向上を図ることができる効果がある。
【0310】本発明(請求項18)によれば、上記請求
項16記載の半導体装置の製造方法において、上記絶縁
膜開口の形成工程では、該ゲート電極に対応した第3の
絶縁膜開口が、ソース,ドレイン電極に対応した第1,
第2の絶縁膜開口の中間地点より一方側にずれて位置す
るようこれらの絶縁膜開口を形成するようにしたので、
高出力デバイスにおける十分な信頼性の確保、ゲート電
極とソース,ドレイン電極との配置間隔の制御性の向
上、これらの電極の形成工程の簡略化という効果に加え
て、ドレイン耐圧の高い素子を作製することが可能とな
る。
項16記載の半導体装置の製造方法において、上記絶縁
膜開口の形成工程では、該ゲート電極に対応した第3の
絶縁膜開口が、ソース,ドレイン電極に対応した第1,
第2の絶縁膜開口の中間地点より一方側にずれて位置す
るようこれらの絶縁膜開口を形成するようにしたので、
高出力デバイスにおける十分な信頼性の確保、ゲート電
極とソース,ドレイン電極との配置間隔の制御性の向
上、これらの電極の形成工程の簡略化という効果に加え
て、ドレイン耐圧の高い素子を作製することが可能とな
る。
【0311】本発明(請求項19)に係る半導体装置に
よれば、下層電極と上層電極との間に誘電体層あるいは
圧電体層を挟持してなる素子構造を有する半導体装置で
あって、該誘電体層あるいは圧電体層を、その中央部か
ら周辺部にかけて徐々にその層厚が減少した構造とした
ので、誘電体層あるいは圧電体層が剥がれにくくなり、
強固なデバイス構造を実現できる。この場合、例えば、
誘電体層を厚くして絶縁耐圧を高めることもできる。
よれば、下層電極と上層電極との間に誘電体層あるいは
圧電体層を挟持してなる素子構造を有する半導体装置で
あって、該誘電体層あるいは圧電体層を、その中央部か
ら周辺部にかけて徐々にその層厚が減少した構造とした
ので、誘電体層あるいは圧電体層が剥がれにくくなり、
強固なデバイス構造を実現できる。この場合、例えば、
誘電体層を厚くして絶縁耐圧を高めることもできる。
【0312】本発明(請求項20)に係る半導体装置の
製造方法によれば、絶縁性の表面領域を有する基板上に
下部電極を形成し、その上に所定の開口を有するマスク
層を形成した後、誘電体材料あるいは圧電体材料の堆積
による誘電体層あるいは圧電体層の形成を、その段切れ
が該マスク層開口の上部にて生じ、かつその中央部から
周辺部にかけて徐々にその層厚が減少するよう行い、さ
らにマスク層及びその上の誘電体層あるいは圧電体層を
除去した後、残った誘電体層あるいは圧電体層上に上部
電極を形成するので、誘電体層あるいは圧電体層のパタ
ーニングが、そのマスク開口部での段切れにより行われ
ることとなる。つまり、そのパターニングには、加工精
度の悪いウェットエッチング処理や腐食性の強いガスを
用いたドライエッチング処理を用いる必要がなく、誘電
体層あるいは圧電体層の加工を容易にかつ高い精度でも
って行うことができる。しかもこの場合、マスク開口内
に形成される誘電体層あるいは圧電体層は、その中央部
から周辺部にかけて徐々にその層厚が減少した、剥がれ
にくいものとなり、これらの誘電体層,圧電体層を素子
構成部材として用いるMIMキャパシタやバルク超音波
フィルタなどを強固なデバイス構造とすることができ
る。
製造方法によれば、絶縁性の表面領域を有する基板上に
下部電極を形成し、その上に所定の開口を有するマスク
層を形成した後、誘電体材料あるいは圧電体材料の堆積
による誘電体層あるいは圧電体層の形成を、その段切れ
が該マスク層開口の上部にて生じ、かつその中央部から
周辺部にかけて徐々にその層厚が減少するよう行い、さ
らにマスク層及びその上の誘電体層あるいは圧電体層を
除去した後、残った誘電体層あるいは圧電体層上に上部
電極を形成するので、誘電体層あるいは圧電体層のパタ
ーニングが、そのマスク開口部での段切れにより行われ
ることとなる。つまり、そのパターニングには、加工精
度の悪いウェットエッチング処理や腐食性の強いガスを
用いたドライエッチング処理を用いる必要がなく、誘電
体層あるいは圧電体層の加工を容易にかつ高い精度でも
って行うことができる。しかもこの場合、マスク開口内
に形成される誘電体層あるいは圧電体層は、その中央部
から周辺部にかけて徐々にその層厚が減少した、剥がれ
にくいものとなり、これらの誘電体層,圧電体層を素子
構成部材として用いるMIMキャパシタやバルク超音波
フィルタなどを強固なデバイス構造とすることができ
る。
【図1】 本発明の基本原理を説明するための断面図で
あり、図1(a) 〜(h) は本発明のゲート電極構造及びそ
の製造方法を工程順に示している。
あり、図1(a) 〜(h) は本発明のゲート電極構造及びそ
の製造方法を工程順に示している。
【図2】 本発明の実施の形態1による半導体装置を説
明するための図であり、図2(a) は、電力増幅用MMI
Cに搭載されたSAGFETの構造を示す平面図、図2
(b) は、そのIIb−IIb線断面の構造を示す図である。
明するための図であり、図2(a) は、電力増幅用MMI
Cに搭載されたSAGFETの構造を示す平面図、図2
(b) は、そのIIb−IIb線断面の構造を示す図である。
【図3】 上記実施の形態1のSAGFETの製造方法
を説明するための図であり、図3(a) 〜(d) はチャネル
領域の形成工程、図3(e) ,(f) は高融点金属ゲート電
極の形成工程の一部を示している。
を説明するための図であり、図3(a) 〜(d) はチャネル
領域の形成工程、図3(e) ,(f) は高融点金属ゲート電
極の形成工程の一部を示している。
【図4】 上記実施の形態1のSAGFETの製造方法
を説明するための図であり、図4(a) 〜(c) は高融点金
属ゲート電極の形成工程の一部、図4(d) 〜(f) はn+
ソース,ドレイン拡散層の形成工程の一部を示してい
る。
を説明するための図であり、図4(a) 〜(c) は高融点金
属ゲート電極の形成工程の一部、図4(d) 〜(f) はn+
ソース,ドレイン拡散層の形成工程の一部を示してい
る。
【図5】 上記実施の形態1のSAGFETの製造方法
を説明するための図であり、図5(a) はn+ ソース,ド
レイン拡散層の形成工程の一部、図5(b) はn′ソー
ス,ドレイン拡散層の形成工程、図5(c) ,(d) はソー
ス,ドレイン電極の形成工程を示している。
を説明するための図であり、図5(a) はn+ ソース,ド
レイン拡散層の形成工程の一部、図5(b) はn′ソー
ス,ドレイン拡散層の形成工程、図5(c) ,(d) はソー
ス,ドレイン電極の形成工程を示している。
【図6】 本発明の実施の形態2によるSAGFETの
製造方法を説明するための図であり、図6(a) 〜(d) は
チャネル領域の形成工程、図6(e) ,(f) は高融点金属
ゲート電極の形成工程の一部を示している。
製造方法を説明するための図であり、図6(a) 〜(d) は
チャネル領域の形成工程、図6(e) ,(f) は高融点金属
ゲート電極の形成工程の一部を示している。
【図7】 上記実施の形態2のSAGFETの製造方法
を説明するための図であり、図7(a) ,(b) は高融点金
属ゲート電極の形成工程の一部、図7(c) 〜(d) はn′
ソース,ドレイン拡散層の形成工程、図7(e) ,(f) は
n+ ソース,ドレイン拡散層の形成工程を示している。
を説明するための図であり、図7(a) ,(b) は高融点金
属ゲート電極の形成工程の一部、図7(c) 〜(d) はn′
ソース,ドレイン拡散層の形成工程、図7(e) ,(f) は
n+ ソース,ドレイン拡散層の形成工程を示している。
【図8】 上記実施の形態2のSAGFETの製造方法
を説明するための図であり、図8(a) 〜(c) はソース,
ドレイン電極の形成工程を示している。
を説明するための図であり、図8(a) 〜(c) はソース,
ドレイン電極の形成工程を示している。
【図9】 本発明の実施の形態3によるSAGFETの
製造方法を説明するための図であり、図9(a) 〜(d) は
チャネル領域の形成工程、図9(e) ,(f) は高融点金属
ゲート電極の形成工程の一部を示している。
製造方法を説明するための図であり、図9(a) 〜(d) は
チャネル領域の形成工程、図9(e) ,(f) は高融点金属
ゲート電極の形成工程の一部を示している。
【図10】 上記実施の形態3のSAGFETの製造方
法を説明するための図であり、図10(a) ,(b) は高融
点金属ゲート電極の形成工程の一部、図10(c) 〜(f)
はn′ソース,ドレイン拡散層の形成工程の一部を示し
ている。
法を説明するための図であり、図10(a) ,(b) は高融
点金属ゲート電極の形成工程の一部、図10(c) 〜(f)
はn′ソース,ドレイン拡散層の形成工程の一部を示し
ている。
【図11】 上記実施の形態3のSAGFETの製造方
法を説明するための図であり、図11(a) は、n′ソー
ス,ドレイン拡散層の形成工程の一部、図11(b) ,
(c) はn+ ソース,ドレイン拡散層の形成工程、図11
(d) 〜(f) はソース,ドレイン電極の形成工程を示して
いる。
法を説明するための図であり、図11(a) は、n′ソー
ス,ドレイン拡散層の形成工程の一部、図11(b) ,
(c) はn+ ソース,ドレイン拡散層の形成工程、図11
(d) 〜(f) はソース,ドレイン電極の形成工程を示して
いる。
【図12】 本発明の実施の形態4によるSAGFET
を説明するための図であり、図12(a) 〜(d) はチャネ
ル領域の形成工程、図12(e) ,(f) は高融点金属ゲー
ト電極の形成工程の一部を示している。
を説明するための図であり、図12(a) 〜(d) はチャネ
ル領域の形成工程、図12(e) ,(f) は高融点金属ゲー
ト電極の形成工程の一部を示している。
【図13】 上記実施の形態4のSAGFETの製造方
法を説明するための図であり、図13(a) ,(b) は高融
点金属ゲート電極の形成工程の一部、図13(c) 〜(e)
はn′ソース,ドレイン拡散層の形成工程、図13(f)
はn+ ソース,ドレイン拡散層の形成工程の一部を示し
ている。
法を説明するための図であり、図13(a) ,(b) は高融
点金属ゲート電極の形成工程の一部、図13(c) 〜(e)
はn′ソース,ドレイン拡散層の形成工程、図13(f)
はn+ ソース,ドレイン拡散層の形成工程の一部を示し
ている。
【図14】 上記実施の形態4のSAGFETの製造方
法を説明するための図であり、図14(a) ,(b) はn+
ソース,ドレイン拡散層の形成工程の一部、図14(c)
〜(e) はソース,ドレイン電極の形成工程を示してい
る。
法を説明するための図であり、図14(a) ,(b) はn+
ソース,ドレイン拡散層の形成工程の一部、図14(c)
〜(e) はソース,ドレイン電極の形成工程を示してい
る。
【図15】 本発明の実施の形態5によるSAGFET
の製造方法を説明するための図であり、図15(a) 〜
(d) はチャネル領域の形成工程、図15(e) ,(f) は高
融点金属ゲート電極の形成工程の一部を示している。
の製造方法を説明するための図であり、図15(a) 〜
(d) はチャネル領域の形成工程、図15(e) ,(f) は高
融点金属ゲート電極の形成工程の一部を示している。
【図16】 上記実施の形態5のSAGFETの製造方
法を説明するための図であり、図16(a) 〜(d) は高融
点金属ゲート電極の形成工程の一部、図16(e) ,(f)
はn′ソース,ドレイン拡散層の形成工程を示してい
る。
法を説明するための図であり、図16(a) 〜(d) は高融
点金属ゲート電極の形成工程の一部、図16(e) ,(f)
はn′ソース,ドレイン拡散層の形成工程を示してい
る。
【図17】 上記実施の形態5によるSAGFETを説
明するための図であり、図17(a) ,(b) はn+ ソー
ス,ドレイン拡散層の形成工程、図17(c) 〜(e) はソ
ース,ドレイン電極の形成工程を示している。
明するための図であり、図17(a) ,(b) はn+ ソー
ス,ドレイン拡散層の形成工程、図17(c) 〜(e) はソ
ース,ドレイン電極の形成工程を示している。
【図18】 図18(a) ,(b) は、上記実施の形態5の
SAGFETの製造方法におけるゲート電極の形成工程
とは異なるゲート電極の形成工程を示す図である。
SAGFETの製造方法におけるゲート電極の形成工程
とは異なるゲート電極の形成工程を示す図である。
【図19】 本発明の実施の形態6によるInP系HE
MTを説明するための図であり、図19(a) はHEMT
における半導体層構造の形成工程、図19(b) ,(c) は
高融点金属オーミック電極の形成工程、図19(d) ,
(e) は高融点金属ゲート電極の形成工程の一部を示して
いる。
MTを説明するための図であり、図19(a) はHEMT
における半導体層構造の形成工程、図19(b) ,(c) は
高融点金属オーミック電極の形成工程、図19(d) ,
(e) は高融点金属ゲート電極の形成工程の一部を示して
いる。
【図20】 上記実施の形態6によるInP系HEMT
を説明するための図であり、図20(a) は高融点金属ゲ
ート電極の形成工程の一部、図20(b) ,(c) はコンタ
クト層のサイドエッチング工程、図20(d) ,(e) は低
抵抗配線電極の形成工程を示している。
を説明するための図であり、図20(a) は高融点金属ゲ
ート電極の形成工程の一部、図20(b) ,(c) はコンタ
クト層のサイドエッチング工程、図20(d) ,(e) は低
抵抗配線電極の形成工程を示している。
【図21】 本発明の実施の形態7によるInP系HE
MTを説明するための図であり、図21(a) はHEMT
における半導体層構造の形成工程、図21(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
MTを説明するための図であり、図21(a) はHEMT
における半導体層構造の形成工程、図21(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
【図22】 上記実施の形態7によるInP系HEMT
を説明するための図であり、図22(a) ,(b) はコンタ
クト層のサイドエッチング工程、図22(c),(d) は低
抵抗配線電極の形成工程を示している。
を説明するための図であり、図22(a) ,(b) はコンタ
クト層のサイドエッチング工程、図22(c),(d) は低
抵抗配線電極の形成工程を示している。
【図23】 本発明の実施の形態8によるInP系HE
MTを説明するための図であり、図23(a) はHEMT
における半導体層構造の形成工程、図23(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
MTを説明するための図であり、図23(a) はHEMT
における半導体層構造の形成工程、図23(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
【図24】 上記実施の形態8によるInP系HEMT
を説明するための図であり、図24(a) ,(b) はコンタ
クト層のサイドエッチング工程、図24(c),(d) は低
抵抗配線電極の形成工程を示している。
を説明するための図であり、図24(a) ,(b) はコンタ
クト層のサイドエッチング工程、図24(c),(d) は低
抵抗配線電極の形成工程を示している。
【図25】 本発明の実施の形態9によるMIMキャパ
シタを説明するための図であり、図25(a) は下部電極
の形成工程及びレジストマスクの形成工程、図25(b)
,(c) は誘電体層のパターニング用マスクの形成工
程、図25(d) は強誘電体材料の堆積工程、図25(e)
は強誘電体材料の選択エッチング用マスクの形成工程の
一部を示している。
シタを説明するための図であり、図25(a) は下部電極
の形成工程及びレジストマスクの形成工程、図25(b)
,(c) は誘電体層のパターニング用マスクの形成工
程、図25(d) は強誘電体材料の堆積工程、図25(e)
は強誘電体材料の選択エッチング用マスクの形成工程の
一部を示している。
【図26】 図26(a) 〜(e) は上記実施の形態9によ
るMIMキャパシタの説明図、図26(f) は本発明の実
施の形態10によるバルク超音波フィルターの説明図で
あり、図26(a) は強誘電体材料の選択エッチング用マ
スクの形成工程の一部、図26(b) は強誘電体材料の選
択エッチング工程、図26(c) は選択エッチング用マス
クの除去工程、図26(d) は誘電体層のパターニング用
マスクの除去工程、図26(e) は上部電極の形成工程を
示しており、図26(f) は、上記実施の形態19のバル
ク超音波フィルターの断面構造を示している。
るMIMキャパシタの説明図、図26(f) は本発明の実
施の形態10によるバルク超音波フィルターの説明図で
あり、図26(a) は強誘電体材料の選択エッチング用マ
スクの形成工程の一部、図26(b) は強誘電体材料の選
択エッチング工程、図26(c) は選択エッチング用マス
クの除去工程、図26(d) は誘電体層のパターニング用
マスクの除去工程、図26(e) は上部電極の形成工程を
示しており、図26(f) は、上記実施の形態19のバル
ク超音波フィルターの断面構造を示している。
【図27】 従来のSAGFETを説明するための図で
あり、図27(a) 〜(d) はチャネル領域の形成工程、図
27(e) ,(f) は高融点金属ゲート電極の形成工程の一
部を示している。
あり、図27(a) 〜(d) はチャネル領域の形成工程、図
27(e) ,(f) は高融点金属ゲート電極の形成工程の一
部を示している。
【図28】 従来のSAGFETを説明するための図で
あり、図28(a) ,(b) は高融点金属ゲートの形成工程
の一部、図28(c) はn′ソース,ドレイン拡散層の形
成工程、図28(d) ,(e) はn+ ソース,ドレイン拡散
層の形成工程の一部を示している。
あり、図28(a) ,(b) は高融点金属ゲートの形成工程
の一部、図28(c) はn′ソース,ドレイン拡散層の形
成工程、図28(d) ,(e) はn+ ソース,ドレイン拡散
層の形成工程の一部を示している。
【図29】 従来のSAGFETを説明するための図で
あり、図29(a) ,(b) はn+ ソース,ドレイン拡散層
の形成工程の一部、図29(c) 〜(e) 及びソース,ドレ
イン電極の形成工程を示している。
あり、図29(a) ,(b) はn+ ソース,ドレイン拡散層
の形成工程の一部、図29(c) 〜(e) 及びソース,ドレ
イン電極の形成工程を示している。
【図30】 従来の改良型SAGFETを説明するため
の図であり、図30(a) 〜(f) は、ダミーゲート電極の
形成工程の一部を示している。
の図であり、図30(a) 〜(f) は、ダミーゲート電極の
形成工程の一部を示している。
【図31】 従来の改良型SAGFETを説明するため
の図であり、図31(a) ,(b) はダミーゲート電極の形
成工程の一部、図31(c) はn′ソース,ドレイン拡散
層の形成工程、図31(d) はチャネル領域の形成工程の
一部を示している。
の図であり、図31(a) ,(b) はダミーゲート電極の形
成工程の一部、図31(c) はn′ソース,ドレイン拡散
層の形成工程、図31(d) はチャネル領域の形成工程の
一部を示している。
【図32】 従来の改良型SAGFETを説明するため
の図であり、図32(a) 〜(c) はチャネル領域の形成工
程の一部、図32(d) は高融点金属ゲート電極の形成工
程の一部を示している。
の図であり、図32(a) 〜(c) はチャネル領域の形成工
程の一部、図32(d) は高融点金属ゲート電極の形成工
程の一部を示している。
【図33】 従来の改良型SAGFETを説明するため
の図であり、図33(a) は高融点金属ゲート電極の形成
工程の一部、図33(b) はn′ソース,ドレイン拡散層
の形成工程、図33(c) ,(d) はソース,ドレイン電極
の形成工程を示している。
の図であり、図33(a) は高融点金属ゲート電極の形成
工程の一部、図33(b) はn′ソース,ドレイン拡散層
の形成工程、図33(c) ,(d) はソース,ドレイン電極
の形成工程を示している。
1 化合物半導体基板、1a 凹状堀込み部、1c 空
洞、2 n拡散層、3a,3b n′拡散層、4a,4
b n+ 拡散層、5 p拡散層、6 高融点金属薄膜、
6a,6d,6e 高融点金属ゲート電極、6d1 ゲ
ート電極側壁部、6d2 凹部、7 パッシベーション
用絶縁膜、7a,7b 絶縁膜開口、8a,8b オー
ミック性ソース,ドレイン電極、11,11d,11
e,64サイドウォール、15 第2のレジスト、15
a,15e レジスト残部、17c 第3のレジスト、
40 絶縁膜(SiN膜)、41 絶縁膜(SiO
膜)、41a,41b 絶縁膜開口、42 第1のレジ
スト、42a レジスト開口、43 絶縁膜、51
p′拡散層、52 p″拡散層、60,66 高融点金
属薄膜、61 絶縁膜(SiリッチなSiN膜)、61
a 絶縁膜残部、63絶縁膜(SOG塗布膜)、65
ダミーゲート、66e 高融点ゲート電極、73,74
絶縁膜、100a〜100e SAGFET、100
f,100g,100h InP系HEMT、101
InP基板、102 AlInAsバッファー層、10
3 InGaAsチャネル層、104 n−AlInA
s電子供給層、105 n+ −InGaAsコンタクト
層、106 絶縁膜、106a,106b 絶縁膜開
口、107,107h,107g,109,111,1
11a,114 レジスト、107a,107b,10
9a,114a レジスト開口、108a,108b
オーミック性ソース,ドレイン電極、108c,110
c 高融点金属ゲート電極、112a,112b サイ
ドウォール、113a,113b,113c 低抵抗配
線電極、100i MIMキャパシタ、100j バル
ク超音波フィルタ、201 第1の絶縁膜、202 下
地電極、203 第2の絶縁膜、203a1 ,204a
1 絶縁膜開口、204 第3の絶縁膜、205,20
7 レジスト、205a レジスト開口、206i 誘
電体層、206j 圧電体層、208 上部電極。
洞、2 n拡散層、3a,3b n′拡散層、4a,4
b n+ 拡散層、5 p拡散層、6 高融点金属薄膜、
6a,6d,6e 高融点金属ゲート電極、6d1 ゲ
ート電極側壁部、6d2 凹部、7 パッシベーション
用絶縁膜、7a,7b 絶縁膜開口、8a,8b オー
ミック性ソース,ドレイン電極、11,11d,11
e,64サイドウォール、15 第2のレジスト、15
a,15e レジスト残部、17c 第3のレジスト、
40 絶縁膜(SiN膜)、41 絶縁膜(SiO
膜)、41a,41b 絶縁膜開口、42 第1のレジ
スト、42a レジスト開口、43 絶縁膜、51
p′拡散層、52 p″拡散層、60,66 高融点金
属薄膜、61 絶縁膜(SiリッチなSiN膜)、61
a 絶縁膜残部、63絶縁膜(SOG塗布膜)、65
ダミーゲート、66e 高融点ゲート電極、73,74
絶縁膜、100a〜100e SAGFET、100
f,100g,100h InP系HEMT、101
InP基板、102 AlInAsバッファー層、10
3 InGaAsチャネル層、104 n−AlInA
s電子供給層、105 n+ −InGaAsコンタクト
層、106 絶縁膜、106a,106b 絶縁膜開
口、107,107h,107g,109,111,1
11a,114 レジスト、107a,107b,10
9a,114a レジスト開口、108a,108b
オーミック性ソース,ドレイン電極、108c,110
c 高融点金属ゲート電極、112a,112b サイ
ドウォール、113a,113b,113c 低抵抗配
線電極、100i MIMキャパシタ、100j バル
ク超音波フィルタ、201 第1の絶縁膜、202 下
地電極、203 第2の絶縁膜、203a1 ,204a
1 絶縁膜開口、204 第3の絶縁膜、205,20
7 レジスト、205a レジスト開口、206i 誘
電体層、206j 圧電体層、208 上部電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志賀 俊彦 東京都千代田区丸の内二丁目2番3号 三 菱電機株式会社内
Claims (20)
- 【請求項1】 下地部材上に形成された凹部への高融点
金属材料の埋め込みにより、該凹部内からはみ出さない
よう自己整合的に形成された素子構成部材を備え、 該素子構成部材は、その平面形状が該凹部底面の形状と
一致したものであることを特徴とする半導体装置。 - 【請求項2】 下地部材の表面部分に凹部を形成する工
程と、 該下地部材の表面上での高融点金属材料の堆積により、
高融点金属層を、その段切れが該凹部の開口上部にて生
ずるよう形成する工程と、 上記高融点金属層を、その凹部内の部分のみが素子構成
部材として残るよう選択的に除去する工程とを含み、 上記工程により、その平面形状が上記凹部底面の形状と
一致した素子構成部材が形成されることを特徴とする半
導体装置の製造方法。 - 【請求項3】 その表面に凹部が形成された半導体基板
と、 該半導体基板の凹部の底面部分に形成されたチャネル領
域と、 該半導体基板の凹部両側部分に形成されたソース,ドレ
イン領域と、 該半導体基板の凹部内への高融点金属材料の埋め込みに
より、該凹部内からはみ出さないよう自己整合的に形成
されたゲート電極とを備え、 該ゲート電極は、その平面形状が該凹部底面の形状と一
致したものであることを特徴とする半導体装置。 - 【請求項4】 電界効果型トランジスタを製造する方法
であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
面に該絶縁膜開口と同一の平面パターンを有する凹部を
形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
程と、 高融点金属材料の堆積により、高融点金属層を、その段
切れが該絶縁膜開口の上部にて生じるよう形成する工程
と、 該高融点金属層を、その半導体基板の凹部底面上に形成
された部分のみが残るよう選択的に除去して、該凹部内
にゲート電極を形成する工程と、 該絶縁膜を除去した後、上記半導体基板の凹部両側部分
にソース,ドレイン領域を形成する工程と、 該ソース,ドレイン領域上に、該ゲート電極から所定距
離離してソース,ドレイン電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、 上記ソース,ドレイン領域の形成工程として、 上記絶縁膜のエッチングによりそのゲート電極側エッジ
を後退させる工程、 その後、該エッジが後退した絶縁膜に対して自己整合的
に位置決めされたマスク層を用いて、第1の選択的なイ
オン注入を行う工程、及び該マスク層を除去した後、ゲ
ート電極をマスクとする第2の選択的なイオン注入を行
う工程を含むものであることを特徴とする半導体装置の
製造方法。 - 【請求項6】 請求項4記載の半導体装置の製造方法に
おいて、 上記ソース,ドレイン領域の形成工程として、 上記絶縁膜開口に対して自己整合的に位置決めされたダ
ミーゲート部材を形成する工程、 該絶縁膜を除去した後、該ダミーゲート部材をマスクと
して第1の選択的なイオン注入を行う工程、 該ダミーゲート部材の側壁部分にこれに対して自己整合
的にサイドウォールを形成する工程、及び該ダミーゲー
ト部材とサイドウォールとをマスクとして第2の選択的
なイオン注入を行う工程を含むものであることを特徴と
する半導体装置の製造方法。 - 【請求項7】 請求項4記載の半導体装置の製造方法に
おいて、 上記ソース,ドレイン領域の形成工程として、 上記絶縁膜に対するエッチング選択性を有する成膜材料
の塗布,及びそのエッチング処理によりダミーゲート部
材を形成する工程、 該ダミーゲート部材をマスクとする選択的なエッチング
により上記絶縁膜を除去し、その後該ダミーゲート部材
をマスクとして第1の選択的なイオン注入を行う工程、 該ダミーゲート部材の側壁部分にこれに対して自己整合
的にサイドウォールを形成する工程、及び該ダミーゲー
ト部材及び該サイドウォールをマスクとして第2の選択
的なイオン注入を行う工程を含むものであることを特徴
とする半導体装置の製造方法。 - 【請求項8】 請求項3記載の半導体装置において、 上記ゲート電極は、その側面部が上記ソース,ドレイン
領域のゲート電極側端面である凹部内側面全体と接する
構造となっていることを特徴とする半導体装置。 - 【請求項9】 電界効果型トランジスタを製造する方法
であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
面に該絶縁膜開口と同一の平面パターンを有する凹部を
形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
程と、 高融点金属材料の堆積により、高融点金属層を、その段
切れが該絶縁膜開口の上部にて生じないよう形成する工
程と、 該絶縁膜上の高融点金属層を除去して、該絶縁膜開口内
の高融点金属層をゲート電極として残す工程と、 該絶縁膜を除去した後、上記半導体基板の凹部両側部分
にソース,ドレイン領域を形成する工程と、 該ソース,ドレイン領域上に、該ゲート電極から所定距
離離してソース,ドレイン電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項10】 請求項8記載の半導体装置において、 上記ゲート電極は、直方体形状を有し、かつ、その側面
下端部が上記ソース,ドレイン領域のゲート電極側端面
である凹部内側面全体と接する構造となっていることを
特徴とする半導体装置。 - 【請求項11】 電界効果型トランジスタを製造する方
法であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
面に該絶縁膜開口と同一の平面パターンを有する凹部を
形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
程と、 上記半導体基板内の凹部底面にのみ膜厚の薄い高融点金
属を選択的に形成した後、選択CVD法により、該絶縁
膜開口内を高融点金属材料により埋め込む工程と、 該絶縁膜を除去した後、該半導体基板の凹部両側部分に
ソース,ドレイン領域を形成する工程と、 該ソース,ドレイン領域上に、該ゲート電極から所定距
離離してソース,ドレイン電極を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項12】 半導体基板上に形成されたチャネル層
と、 該チャネル層上に形成された電子供給層と、 該電子供給層上に形成されたゲート電極と、 該電子供給層上の、該ゲート電極両側の領域に形成され
たコンタクト層と、 該コンタクト層上に形成され、所定の開口を有する絶縁
膜と、 該絶縁膜開口内に配置されたソース,ドレインオーミッ
ク電極とを備え、 該ゲート電極は、その平面形状が、該絶縁膜開口内に露
出する電子供給層の平面形状と一致したものであり、 上記ソース,ドレイン電極は、その平面形状が、該絶縁
膜開口内に露出するコンタクト層の平面形状と一致した
ものであることを特徴とする半導体装置。 - 【請求項13】 請求項12記載の半導体装置におい
て、 上記ゲート電極とソース,ドレイン電極とは、異なる高
融点金属材料から構成されていることを特徴とする半導
体装置。 - 【請求項14】 高電子移動度トランジスタを製造する
方法であって、 半導体基板上に、チャネル層,電子供給層,コンタクト
層,及び絶縁膜を順次形成する工程と、 該絶縁膜に、ソース,ドレイン電極に対応する第1,第
2の絶縁膜開口を形成する工程と、 第1の高融点金属材料の堆積により、高融点金属層を、
その段切れが該第1,第2の絶縁膜開口の上部で生じる
よう形成する工程と、 該高融点金属層を、該第1,第2の絶縁膜開口内のコン
タクト層上に形成された部分のみが残るよう選択的に除
去して、ソース,ドレイン電極を形成する工程と、 該絶縁膜及びコンタクト層の、ソース,ドレイン電極間
の部分を、該電子供給層が露出するまで選択的にエッチ
ングして、ゲート電極に対応する第3の絶縁膜開口を形
成する工程と、 その後、上記第1の高融点金属材料とは異なる第2の高
融点金属材料の堆積により、高融点金属層を、その段切
れが該第3の絶縁膜開口の上部にて生じるよう形成する
工程と、 該第2の高融点金属層を、その第3の絶縁膜開口内の電
子供給層上の部分のみが残るよう選択的に除去して、ゲ
ート電極を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項15】 請求項12記載の半導体装置におい
て、 上記ゲート電極とソース,ドレイン電極とは、同一の高
融点金属材料から構成されていることを特徴とする半導
体装置。 - 【請求項16】 高電子移動度トランジスタを製造する
方法であって、 半導体基板上に、チャネル層,電子供給層,コンタクト
層,及び絶縁膜を順次形成する工程と、 該絶縁膜に、ソース,ドレイン電極に対応した第1,第
2の絶縁膜開口及びゲート電極に対応した第3の絶縁膜
開口を形成する工程と、 該第3の絶縁膜開口内に露出するコンタクト層を選択的
にエッチングして、該第3の絶縁膜開口内にチャネル層
を露出させる工程と、 高融点金属材料の堆積により、高融点金属層を、その段
切れが上記各絶縁膜開口の上部にて生じるよう形成する
工程と、 該高融点金属層を、該第1,第2の絶縁膜開口内のコン
タクト層上に形成された部分、及び第3の絶縁膜開口内
の電子供給層上に形成された部分のみが残るよう選択的
に除去して、ソース,ドレイン電極及びゲート電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項17】 請求項15記載の半導体装置におい
て、 上記ゲート電極からソース電極までの距離と、ゲート電
極からドレイン電極までの距離とが異なっていることを
特徴とする半導体装置。 - 【請求項18】 請求項16記載の半導体装置の製造方
法において、 上記絶縁膜開口の形成工程では、 該ゲート電極に対応した第3の絶縁膜開口が、ソース,
ドレイン電極に対応した第1,第2の絶縁膜開口の中間
地点より一方側にずれて位置するようこれらの絶縁膜開
口を形成することを特徴とする半導体装置の製造方法。 - 【請求項19】 下層電極と上層電極との間に誘電体層
あるいは圧電体層を挟持してなる素子構造を有する半導
体装置であって、 該誘電体層あるいは圧電体層は、 その中央部から周辺部にかけて徐々にその層厚が減少し
た構造となっていることを特徴とする半導体装置。 - 【請求項20】 絶縁性の表面領域を有する基板上に下
部電極を形成する工程と、 該下地電極上に所定の開口を有するマスク層を形成する
工程と、 誘電体材料あるいは圧電体材料の堆積により、誘電体層
あるいは圧電体層を、その段切れが該マスク層開口の上
部にて生じ、かつその中央部から周辺部にかけて徐々に
その層厚が減少するよう形成する工程と、 該誘電体層あるいは圧電体層を、該マスク開口内に形成
された部分のみが残るよう選択的に除去する工程と、 該マスク層を除去した後、残った誘電体層あるいは圧電
体層上に上部電極を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
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