JPH10150185A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10150185A
JPH10150185A JP8309168A JP30916896A JPH10150185A JP H10150185 A JPH10150185 A JP H10150185A JP 8309168 A JP8309168 A JP 8309168A JP 30916896 A JP30916896 A JP 30916896A JP H10150185 A JPH10150185 A JP H10150185A
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forming
layer
gate electrode
opening
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Yuuki Oku
友希 奥
Naoto Yoshida
直人 吉田
Shinichi Miyaguni
晋一 宮国
Toshihiko Shiga
俊彦 志賀
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Abstract

(57)【要約】 【課題】 ＳＡＧＦＥＴにおいて、ゲート電極６ａのゲ
ート長が、半導体基板１の表面に形成した凹状堀込み部
１ａの平面形状により定まることとなり、ゲート長の制
御を凹状堀込み部１ａの平面形状により簡単に行えるよ
うにする。 【解決手段】 半導体基板１の表面に形成した凹状堀込
み部１ａの両側部分に、ソース，ドレイン領域を構成す
るｎ′拡散層３ａ，３ｂ及びｎ+ 拡散層４ａ，４ｂを形
成するとともに、該凹状堀込み部１ａ内にゲート電極６
ａを埋め込み配置し、該ゲート電極６ａを、その平面形
状が該凹状堀込み部１ａ底面の形状と一致した構造とし
た。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法に関し、特に化合物半導体系モノリシックＩ
Ｃ内に搭載される電界効果型トランジスタ（ＦＥＴ），
高電子移動度トランジスタ（ＨＥＭＴ），ＭＩＭキャパ
シタおよびバルク超音波フィルタ（ＦＢＡＲ）の構造、
及びこれらの素子の製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓＭＭＩＣ（Monolithic Microwa
ve Integrated Circuits）を初めとする化合物半導体系
モノリシックＩＣは、その化合物半導体材料の優れた電
子輸送特性を、該ＩＣに搭載されるＦＥＴ（Field Effe
ct Transistor)素子の高速化実現に最も有効に利用でき
るデバイスである。このため、化合物半導体系ＭＭＩＣ
は、衛星用集積回路，移動体マイクロ波集積回路，ミリ
波集積回路等を扱う技術分野への応用が図られており、
近年の移動体無線の発展によりさらにその需要が見込ま
れている。
【０００３】ところで、上記ＭＭＩＣの用途は、移動体
無線や衛星用の機器における高出力アンプであるため、
トランジスタの高周波特性の向上だけでなく、トランジ
スタ自身の発熱に耐え、かつ、過酷な環境下で長期の使
用に耐えられるものでなければならない。したがって、
このようなＭＭＩＣには特に高い信頼性が要求されるの
が常である。特に、ＦＥＴの信頼性を左右するゲート電
極やソース，ドレイン電極では、化合物半導体とのショ
ットキー接合やオーミック接合を利用しているため、そ
の信頼性の向上を図るには、金属，半導体間の固相反応
を十分に抑制できるよう工夫する必要がある。
【０００４】一般に、耐熱性向上のためにはゲート電極
に高融点金属を用いる。例えば、自己整合型の高融点金
属電極を有する電界効果トランジスタは、プレナー型の
素子構造となっている。このようなプレナー型の電界効
果トランジスタは、高出力アンプに用いるとＧａＡｓ表
面近傍に過大な電流が流れる、動作が不安定でしかも電
気的耐圧が小さいものである。このため、プレナー型の
電界効果トランジスタは、専らスイッチ素子や低雑音増
幅器として用いられる。
【０００５】ところが、携帯電話の送信部に必要とされ
るトランジスタは、高出力でしかも安価なものでなけれ
ばならないため、携帯電話の送信部のトランジスタに
は、該プレナー型のＦＥＴ構造が採用されている。
【０００６】また、プレナー型の電界効果トランジスタ
では達成できない優れた高出力特性を得るには、化合物
半導体基板にリセスまたは掘り込み部を形成し、その中
央に高融点金属ゲートを配置した素子構造が有効であ
る。このような素子構造では、基板表面近傍に過大な電
流が流れることはなく、この素子構造を有するトランジ
スタは高出力アンプの回路素子として使用できる。
【０００７】しかしながら、上記のような素子構造を実
現するには、高価なエピタキシャル基板を用いることが
必要であり、特に低価格を要求される携帯電話の送信部
に必要とされるトランジスタには、上記素子構造は不向
きである。したがって、比較的、低価格を要求されない
衛星用機器の高出力アンプにこの構造を適用することが
多い。
【０００８】また、高出力特性を向上させた、マイクロ
波帯だけでなくミリ波帯で使用できる高出力デバイス
を、ＧａＡｓ系半導体素子を用いて実現することは不可
能であり、現在各社、各研究所がその開発にしのぎを削
っているところである。このような高周波高出力デバイ
スを実現可能な半導体素子の候補の一つとして、電子の
移動度がＧａＡｓに比べて２倍のＩｎＧａＡｓを用いる
ことのできるＩｎＰ系ＨＥＭＴは最も有望であり、その
実現が近いとされている素子である。
【０００９】しかしながら、ＩｎＰ系ＨＥＭＴを構成し
ているＩｎＧａＡｓ，ＡｌＩｎＡｓは、金属材料との固
相反応が顕著で信頼性に乏しいため、ゲート電極だけで
なくソース，ドレイン電極にも高融点金属を用いる必要
があると言われており、このような高融点金属からなる
ソース，ドレイン電極を有するＨＥＭＴは、その作製が
困難であり、いまだに実現されていない。
【００１０】さらに、トランジスタに限らず、他の回路
素子にも当然低価格化や高性能化という要求はあり、そ
のためにキャパシタやフィルターの小型化が要求される
のは必至である。
【００１１】本件で対象とするキャパシタは、ＭＩＭ
（Metal-Insurator-Metal ）キャパシタと言われる、誘
電体薄膜を金属層でサンドイッチした構造を有するもの
で、ＭＭＩＣにおいて、インピーダンス整合回路、ＲＦ
カット用フィルター（ハイパスフィルター）、ＤＣカッ
ト用キャパシタとして用いられる。
【００１２】また、本件で対象とするフィルターは、バ
ルク超音波フィルターと言われるもので、構造上はＭＩ
Ｍキャパシタと同じであるが、対向する金属層間に介在
する薄膜として圧電体膜を用いている点がＭＩＭキャパ
シタとは異なっている。このフィルターは、回路中のミ
キサの後段に配置され、定められた周波数以外の電波が
伝搬されるのを防ぐという働きをするものであり、フィ
ルターでの電力のロスを小さくすることが効率の向上の
点から求められている。特に、バルク超音波フィルター
は２ＧＨZ 以上で使えることから今後の移動体電話には
必須の素子である。
【００１３】そこで、このような状況下にて本件発明者
の奥らは、安価な高出力アンプを実現する手法として、
高融点金属ゲート電極をリセス底面の中央に自己整合的
に配置し、かつソース，ドレイン領域形成のためのイオ
ン注入プロセスとして自己整合プロセスを用いた半導体
装置及びその製造方法をすでに開発しており（特願平６
−１５４７１７号，特願平７−６６０９４号に添付の明
細書参照）、以下、従来技術として、これらの半導体装
置及びその製造方法について詳しく説明する。
【００１４】図２９(e) は、特願平６−１５４７１７号
に添付の明細書に記載された従来の半導体装置を示す断
面図であり、図において、２０１は従来のリセスゲート
構造を有する自己整合型ＦＥＴ（以下，ＳＡＧＦＥＴと
もいう。）で、そのゲート電極１６ａが基板表面の凹状
リセス１ａに対して自己整合的に形成されたものであ
る。このＦＥＴ２０１の化合物半導体基板１の表面には
凹状リセス１ａが形成されており、該凹状リセス１ａの
底面中央部には、ショットキー電極として高融点金属材
料からなる高融点金属ゲート電極１６ａが配置されてい
る。該半導体基板１のゲート電極直下部分にはｎ拡散層
２が形成され、また該凹状リセス１ａの底面部の、該ｎ
拡散層２の両側部分には、低濃度拡散層（ｎ′拡散層）
３ａ，３ｂが形成されている。さらに、該半導体基板１
の、該ｎ拡散層２及びｎ′拡散層３ａ，３ｂの下側部分
には、ｐ拡散層５が形成されている。
【００１５】また、上記半導体基板１の凹状リセス１ａ
の両側には、ソース，ドレイン領域としてのｎ+ 拡散層
４ａ，４ｂが形成されており、基板上の全面が絶縁膜１
７により覆われている。この絶縁膜１７の、ｎ+ 拡散層
４ａ，４ｂ上の部分には、該凹状リセス１ａのエッジか
ら所定距離離れた位置に開口部１７ａ，１７ｂが形成さ
れており、該絶縁膜開口内には、オーミック電極として
ソース，ドレイン電極８ａ，８ｂが配置されている。
【００１６】ここで、高融点金属ゲート電極１６ａは上
述したようにリセス１ａの中央部に位置し、その上面が
平坦な構造となっている。このゲート電極１６ａからｎ
+ ソース拡散層４ａまでの距離と、該ゲート電極１６ａ
からｎ+ ドレイン拡散層４ｂまでの距離とは同一であ
る。また、ｎ拡散層２は高融点金属ゲート電極１６ａの
直下にだけ存在しており、これがチャネル領域となって
いる。また、ｎ′拡散層３ａ，３ｂは、ｎ拡散層２を除
くリセス１ａの底面部にのみ存在し、さらにｎ+拡散層
４ａ，４ｂはリセス１ａの外側に存在し、その厚さはｎ
拡散層２、ｎ′拡散層３ａ，３ｂよりも厚くなってい
る。また、ｎ+ 拡散層４ａ，４ｂの下端位置は、上記ｎ
拡散層２及びｎ′拡散層３ａ，３ｂとｐ拡散層５との境
界位置と一致している。
【００１７】次に製造方法について説明する。図２７
(a) 〜(f) ，図２８(a) 〜(e) ，図２９(a) 〜(e) は、
上記ＳＡＧＦＥＴ２０１の製造方法を説明するための図
である。まず、図２７(a) に示すように、化合物半導体
基板１上にＳｉＯ2 を３０００オングストローム程度の
厚さに堆積して絶縁膜４１を形成し、その後、所定パタ
ーンの開口４２ａを有するレジスト４２を形成する。
【００１８】次に、図２７(b) に示すように、上記レジ
スト４２をマスクとして絶縁膜４１を選択的にエッチン
グして絶縁膜開口４１ａを形成する。このときのエッチ
ング方法には、エッチング端面を基板表面に対して垂直
に加工するのが容易なＲＩＥ（リアクティブイオンエッ
チング）を用いる。
【００１９】次に、図２７(c) に示すように、レジスト
４２を除去した後、化合物半導体基板１に上記絶縁膜４
１をマスクとして、Ｃｌ2 ガスによるドライエッチング
処理を施して、５００オングストローム程度の深さの凹
状リセス１ａを形成する。なおこの凹状リセス１ａの形
成は、酒石酸と過酸化水素との比率が５０：１である水
溶液を用いるウエットエッチングにより行ってもよい。
【００２０】また、上記説明では、レジスト４２を除去
した後、リセス１ａの形成を行ったが、レジスト４２の
除去とリセス形成の順序は逆でも良い。
【００２１】次に、図２７(d) に示すように、絶縁膜４
１をマスクとしてイオン注入を行って、上記リセス１ａ
の底面部分にｎ拡散層２を、その下側にｐ拡散層５を形
成する。このときマスクとする絶縁膜４１の中にもイオ
ンが注入されるが、その濃度は１０17ｃｍ-3程度であ
り、組成変化はほとんどない。また、ｎ拡散層２の形成
のための注入イオンはＳｉイオンで、ｐ拡散層５の形成
用の注入イオンはＭｇイオンである。さらに、Ｓｉイオ
ンの加速エネルギーは６０ＫｅＶ、そのドーズ量は７×
１０12ｃｍ-2程度、Ｍｇイオンの加速エネルギーは３０
０ＫｅＶ、そのドーズ量は５×１０12ｃｍ-2程度として
いる。
【００２２】また、上記イオンの注入深さは、加速エネ
ルギーの高いＭｇイオンでも１０００オングストローム
程度なので、３０００オングストロームのＳｉＯ2 膜か
らなる絶縁膜４１は、十分イオン注入マスクとしての役
目を果たす。
【００２３】次に図２７(e) に示すように、高融点金属
薄膜１６を全面に被着する。この際、リセス１ａの開口
上部にて高融点金属薄膜１６に段切れが発生しないよう
にする。ここで、高融点金属薄膜１６の材料としては、
ＷＳｉ，ＷＳｉＮ，ＷＮ，ＴｉＷ等を用いる。またこの
とき、高融点金属薄膜１６の膜厚と、リセス１ａ両側の
段差部における高融点金属薄膜１６によるカバレッジ部
の横幅（ゲート長方向における寸法）とにより、上記
ｎ′拡散層３ａ，３ｂの横幅とゲート長とが決定され
る。
【００２４】例えば、上記カバレッジ部の横幅が０．２
５μｍ，リセス開口部の横幅が１．０μｍである場合、
ゲート長は０．５μｍとなる。また、高融点金属薄膜１
６の被着方法としては、スパッタ蒸着やブランケットＣ
ＶＤを用いることができ、スパッタ蒸着を用いた場合、
高融点金属薄膜１６の、ゲート電極となるべき部分の上
面が凸状に湾曲した形状となり、ブランケットＣＶＤを
用いた場合は、この部分は平坦な形状となる。
【００２５】次に、図２７(f) に示すように、上記高融
点金属薄膜１６上に第２のレジスト４５を形成する。こ
のとき第２のレジストは、高融点金属薄膜１６の、リセ
ス１ａに対応する凹部１６ｂを十分に平坦化できる程度
の厚さ、ここでは１μｍに塗布する。また上記第２のレ
ジスト４５としては、ＲＩＥ耐性があるものを用いる。
【００２６】次に、図２８(a) に示すように第２のレジ
スト４５をＯ2 アッシング等の、ウエハ面内での均一性
の高いエッチング処理によりエッチングする。このエッ
チング処理では、高融点金属薄膜１６が露出したところ
でエッチングを停止する。この場合、高融点金属薄膜１
６の凹部１６ｂ内に埋め込まれた第２のレジスト４５ａ
のウエハ全面に占める割合は小さいので、エッチング中
のＣＯの発光量は、高融点金属薄膜１６が露出したとこ
ろで急激に低下する。このためエッチング中にＣＯの発
光をモニタするようにしておけば、高融点金属薄膜１６
が露出したところで急激に低下するＣＯの発光量を検知
してエッチングを停止させることができ、制御性良くレ
ジスト４５ａを残すことができる。
【００２７】次に、図２８(b) に示すように、レジスト
４５ａをマスクとして高融点金属薄膜１６をエッチング
する。このときエッチング処理は、プラズマエッチング
やＥＣＲ（マイクロ波プラズマ）エッチング等の低ダメ
ージのエッチング方法により行い、ｎ拡散層２をエッチ
ングしたり、これにダメージを与えたりしないようにす
る。また、エッチングガスにはＳＦ6 やＣＦ4 ＋Ｏ2 を
用い、エッチング処理は、絶縁膜４１が露出した時点
（終点）から数十秒程度（膜厚ではおよそ３０００オン
グストローム程度）オーバエッチングして停止させる。
このときＦラジカルの発光、ＳｉＦの発光をモニタすれ
ば容易に終点検出できる。
【００２８】次に、図２８(c) に示すように、第２のレ
ジスト４５ａを除去し、ｎ′拡散層３ａ，３ｂを形成す
るためのＳｉイオンの注入を行う。このときの注入エネ
ルギーは、ｎ′拡散層３の深さをｎ拡散層２の深さと同
じ深さにするため、ｎ拡散層２の注入時と同じ６０Ｋｅ
Ｖとする。またこの時のイオンのドーズ量は、必要とす
る素子の耐圧，相互コンダクタンスに応じて決めればよ
い。
【００２９】次に、図２８(d) に示すように第３のレジ
スト４７を形成する。このレジスト膜４７の膜厚は、リ
セス開口部と高融点金属ゲート電極１６ａとを十分に埋
め込める１μｍ程度とする。
【００３０】次に、図２８(e) に示すように第３のレジ
スト４７をＯ2 アッシャ等の方法でエッチングし、絶縁
膜４１が露出したところでエッチングを停止する。この
ときの終点検出の原理や方法は上記第２のレジスト４５
のエッチングの場合と同じである。ここでは、あとのｎ
+ 拡散層４ａ，４ｂを形成するためのイオン注入工程に
おいて、基板上のＦＥＴの形成領域以外の部分をマスク
するレジストと、上記リセス１ａ内に残したレジスト４
７ａとが混ざらないよう、該レジスト４７ａにDeep−Ｕ
Ｖキュア処理を施して、レジストの改質を行う必要があ
る。
【００３１】次に、図２９(a) に示すように絶縁膜４１
を除去する。この時、絶縁膜４１の除去は、例えばバッ
ファードフッ酸（ＨＦ：ＮＨ4 Ｆ＝３０：１）で行い、
高融点金属ゲート電極１６ａや第３のレジスト４７ａ、
さらには化合物半導体基板１にダメージを与えず、また
絶縁膜の残渣を残さないことが重要である。
【００３２】次に、図２９(b) に示すように、高融点金
属ゲート電極１６ａとレジスト４７ａをマスクにして、
ｎ+ 拡散層４ａ，４ｂを形成するためのＳｉイオンの注
入を行う。この際、図には示されていないが、基板上
の、ＦＥＴの形成領域以外の領域は、他のレジストによ
りマスクされている。また、このときのイオン注入のエ
ネルギーは、上記レジスト４７ａで阻止できる程度，具
体的には６０から７０ＫｅＶに設定し、ｎ+ 拡散層４
ａ，４ｂの底面が、できるだけｎ拡散層２、ｎ′拡散層
３ａ，３ｂの下端面と同じ深さになるようにすることが
望ましい。またこの場合のイオンのドーズ量は５×１０
13ｃｍ-2程度とする。
【００３３】次に、図２９(c) に示すように第３のレジ
スト４７ａを除去し、イオン注入層を活性化させるため
のアニール処理を行う。このアニール処理は、ウエハを
砒素圧のかかった雰囲気中に保持して温度約８００℃で
３０分程度加熱することにより行う。
【００３４】次に、図２９(d) に示すように、パッシベ
ーションのための絶縁膜１７を全面に被着する。この絶
縁膜１７には、短チャネル効果抑制のため、基板との間
に生ずるストレスが１×１０9 ｄｙｎ／ｃｍ2 以下のも
のを用いることが好ましく、例えばプラズマＣＶＤで形
成したＳｉＯＮ膜等を用いる。
【００３５】最後に、上記絶縁膜１７上に、ソース，ド
レイン電極の形成領域に対応する開口を持つレジスト
（図示せず）を形成し、これをマスクとして絶縁膜１７
をエッチングして開口１７ａ，１７ｂを形成した後、ソ
ース，ドレイン電極８ａ，８ｂとなるオーミック金属
を、蒸着，リフトオフにより該絶縁膜開口内に形成す
る。その後シンター処理を行うことでＦＥＴ２０１の形
成プロセスは完了する。
【００３６】ここでは、上記ソース，ドレイン電極８
ａ，８ｂは、Ｎｉ層上にＡｕＧｅ系の合金を積層した構
造としてコンタクト抵抗を下げている。
【００３７】図２９(e) に示すように完成したＦＥＴ２
０１は、その高融点金属ゲート電極１６ａの上面は滑ら
かで平坦な形状となっている。
【００３８】ところが、このＦＥＴ２０１では、高融点
金属からなるゲート電極１６ａをリセス底面の中央に配
置しているので、高出力化を図ることができ、またソー
ス，ドレイン領域４ａ，４ｂをイオン注入プロセスによ
りゲート電極１６ａに対して自己整合的に形成している
ので、工程の簡略化による素子の低価格化を図ることが
できる反面、チャネル電流がゲート電極横のｎ′拡散層
３ａ，３ｂと絶縁膜１７の界面に発生したトラップの影
響を受けやすく、また、ｎ′拡散層３ａ，３ｂの横幅
（ゲート長方向の寸法）の制御が困難であると言う問題
点があった。
【００３９】さらに、ｐ拡散層５は、濃度の異なるｎ拡
散層２及びｎ′拡散層３ａ，３ｂに共通して設けられて
いるので、ｐ拡散層５の最適化、つまりｎ拡散層２とｐ
拡散層５との境界面、及びｎ′拡散層３ａ，３ｂとｐ拡
散層５との境界面の位置の最適化が行えず、このため、
高周波特性の向上と短チャネル効果の抑制を両立させる
ことができないという問題もあった。
【００４０】また、本件発明者の奥らは、これらの問題
点を解決した改良型のＦＥＴをすでに開発しており、以
下、この改良型の従来のＦＥＴ（特願平７−６６０９４
号の添付明細書参照）について説明する。
【００４１】図３３(d) は特願平７−６６０９４号の添
付明細書に記載された従来の半導体装置を示す断面図で
あり、図において、２０２は従来のリセスゲート構造を
有する上記改良型のＦＥＴで、その化合物半導体基板１
の表面には凹状リセス１ａが形成されており、該凹状リ
セス１ａの中央にはさらに凹部１ｂが形成されている。
該凹状リセス１ａの底面中央の凹部１ｂには、ショット
キー電極として高融点金属材料からなる断面略Ｔ字型の
高融点金属ゲート電極２６ａが配置されている。該半導
体基板１のゲート電極下側部分には、チャネル領域とし
てのｎ拡散層２が形成され、また該凹状リセス１ａの底
面の凹部１ｂの両側には、低濃度ソース，ドレイン領域
としてのｎ′拡散層３ａ，３ｂが形成されている。
【００４２】また、上記半導体基板１の凹状リセス１ａ
の両側には、上記ＦＥＴ２０１と同様、高濃度ソース，
ドレイン領域としてのｎ+ 拡散層４ａ，４ｂが形成され
ており、該拡散層４ａ，４ｂの表面、リセス１ａの内
面、及びゲート電極２６ａの表面が、パッシベーション
膜としての絶縁膜２７により覆われている。
【００４３】この絶縁膜２７の、該凹状リセス１ａのエ
ッジから所定距離離れたｎ+ 拡散層４ａ，４ｂ上の部分
には開口部２７ａ，２７ｂが形成されており、該絶縁膜
開口内には、オーミック電極としてソース，ドレイン電
極８ａ，８ｂが配置されている。
【００４４】ここで、高融点金属ゲート電極２６ａのソ
ース側下端からｎ+ ソース拡散層４ａまでの距離と、ゲ
ート電極２６ａのドレイン側下端からｎ+ ドレイン拡散
層４ｂまでの距離は等しくなっている。また、ｎ拡散層
２は高融点金属ゲート電極２６ａの直下にだけ存在して
チャネル領域となっており、ｎ′拡散層３ａ，３ｂは、
リセス１ａ底面のｎ拡散層２を除く部分にだけ存在し、
ｎ+ 拡散層４ａ，４ｂはリセス外に存在している。この
ｎ+ 拡散層４ａ，４ｂの厚さは、ｎ拡散層２及びｎ′拡
散層３ａ，３ｂよりも厚い。
【００４５】このような構造の改良型のＦＥＴ２０２で
は、高融点金属ゲート電極２６ａがリセス１ａ内の、さ
らに一段半導体基板を掘り込んだ凹部１ｂの中央に位置
しているため、チャネル電流は、ｎ′拡散層３ａ，３ｂ
と絶縁膜２７の界面に存在する空乏層の影響を受けにく
い。また、通常、ｎ′拡散層３ａ，３ｂと絶縁膜２７の
界面にはキャリヤトラップが発生していることから、上
記のように空乏層の影響を受けにくいということはトラ
ップへのキャリヤの充放電時間が応答速度を律速しない
ことを意味する。つまり、ＦＥＴの相互コンダクタンス
ｇｍ及び動作速度の低下が起こらない。
【００４６】次にこの改良型のＦＥＴ２０２の製造方法
について説明する。図３０(a) 〜(e) ，図３１(a) 〜
(d) ，図３２(a) 〜(d) ，図３３(a) 〜(d)は、上記Ｓ
ＡＧＦＥＴ２０２の製造方法を説明するための図であ
る。まず、図３０(a) に示すように、化合物半導体基板
１上に絶縁膜４１を４０００オングストローム程度の厚
さに被着し、該絶縁膜４１上に所定パターンの開口４２
ａを有するレジスト４２を形成する。
【００４７】次に図３０(b) に示すように、上記レジス
ト膜４２をマスクとして絶縁膜４１をエッチングして、
絶縁膜４１に開口４１ａを形成する。ここで、上記絶縁
膜４１にはＳｉＯ2 膜を用いており、また、絶縁膜４１
のエッチング処理には、エッチング端面を基板表面に対
して垂直に加工することが容易なＲＩＥを用いる。
【００４８】次に、図３０(c) に示すように、レジスト
膜４２を除去し、その後、該絶縁膜４１をマスクとして
化合物半導体基板１をエッチングして、該基板１に５０
０オングストローム程度の深さの凹状リセス１ａを形成
する。このとき、レジスト膜４２の除去とリセス１ａの
形成の順序は逆でも良い。上記のように化合物半導体基
板１にリセス１ａを形成するエッチング処理には、酒石
酸と過酸化水素との割合が５０：１の水溶液によるエッ
チング処理を用いてもよいし、Ｃｌ2 ガスによるドライ
エッチング処理を用いてもよい。図３０(c) は、ドライ
エッチングを用いてエッチング端面を垂直に加工した凹
状リセス１ａを示している。
【００４９】次に、図３０(d) に示すように、絶縁膜４
３を全面に被着する。この際、リセス１ａの開口部にて
絶縁膜４３の段切れが発生しないようにする。また上記
絶縁膜４３の材料にはＳｉＮ等を用いる。このように絶
縁膜４３を形成した状態でのリセス開口端の段差部にお
ける絶縁膜４３のガバレッジ部の横幅と、この絶縁膜４
３の膜厚とによって、上記ｎ′拡散層３ａ，３ｂの横
幅、さらにはゲート長が決定される。例えば、カバレッ
ジ部の横幅が０．２５μｍ，リセス開口部の幅（ゲート
長方向の寸法）が１．０μｍである場合、ゲート長は
０．５μｍとなる。また、絶縁膜４３の被着方法には、
プラズマＣＶＤあるいはブランケットＣＶＤを用いるこ
とができ、前者を用いた場合は、絶縁膜４３のリセス中
央部の上面が凸状に湾曲した形状となり、後者を用いた
場合は、この部分は平坦な形状となる。
【００５０】次に、図３０(e) に示すように、全面に第
２のレジスト４５を塗布する。このとき、該レジスト４
５の塗布は、その膜厚が絶縁膜４３の凹部４３ｂを十分
に平坦化できる程度の膜厚になるよう行う。例えば、第
２のレジスト４５は、ＲＩＥ耐性があるものを用い、約
１μｍの膜厚に塗布する。
【００５１】次に、図３１(a) に示すように、第２のレ
ジスト４５をＯ2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングし、絶縁膜４
３が露出したところでエッチングを停止する。このとき
絶縁膜４３の凹部４３ｂに埋め込まれているレジスト４
５ａのウエハ全面に占める割合は小さいので、エッチン
グ中にＣＯの発光をモニタしておけば、絶縁膜４３が露
出したところでＣＯの発光量が急激に低下するのを検出
できる。従って、このＣＯの発光量の低下を検出して、
エッチングを停止させるようにすれば、制御性良くレジ
スト４５ａを絶縁膜４３の凹部４３ｂに残すことができ
る。
【００５２】次に、図３１(b) に示すように、第２のレ
ジスト４５をマスクにして絶縁膜４３をエッチングす
る。このとき絶縁膜のエッチング処理には、プラズマエ
ッチングやＥＣＲ（マイクロ波プラズマ）エッチング等
の低ダメージのエッチング方法を用い、ＧａＡｓ表面を
エッチングしたり、ダメージを与えたりしないようにす
る。例えば、エッチングガスにはＳＦ6 やＣＦ4 ＋Ｏ2
を用い、絶縁膜４３のエッチングにより絶縁膜４１が露
出したところでエッチングを停止させる。この結果、絶
縁膜４３によるダミーゲート４３ａが作製される。この
ときＦラジカルの発光やＳｉＦの発光をモニタするよう
にすれば、容易にエッチング終点の検出を行うことがで
きる。
【００５３】次に、図３１(c) に示すように、第２のレ
ジスト４５ａを除去し、その後、ｎ′拡散層３ａ，３ｂ
を形成するためのＳｉのイオン注入を行う。このときの
注入エネルギーは、ｎ′拡散層３ａ，３ｂの厚さが約１
０００オングストロームとなるよう、６０ＫｅＶとす
る。また、このときのイオンのドーズ量は、必要とする
素子の耐圧，相互コンダクタンスに応じて決めればよ
い。
【００５４】次に、図３１(d) に示すように、第３のレ
ジスト４７を全面に塗布する。このときのレジスト４７
の膜厚は、リセス開口部と絶縁膜４３によるダミーゲー
ト４３ａを十分に埋め込める１μｍ程度でよい。
【００５５】次に、図３２(a) に示すように、第３のレ
ジスト４７をＯ2 アッシャ等の方法によりエッチング
し、絶縁膜４１が露出したところでエッチングを停止す
る。このときの終点検出の原理や方法は第２のレジスト
４５のエッチングの場合と同じである。ここでは、その
後のｎ+ 拡散層４ａ，４ｂの形成のためのイオン注入工
程において、ＦＥＴの形成領域以外の基板上の領域をマ
スクするレジストと、上記絶縁膜によるダミーゲート４
３ａの両横に埋め込まれた第３のレジスト４７ａとが混
ざらないよう、レジスト４７ａのDeep−ＵＶキュアを行
い、このレジスト４７ａを改質することが必要である。
【００５６】次に、図３２(b) に示すように、ダミーゲ
ート４３ａを除去する。その除去方法は、例えばＳ
Ｆ6 ，ＮＦ3 等のエッチングガスによるプラズマエッチ
ング処理を用いる。このとき、絶縁膜４１としてＳｉＯ
膜、絶縁膜４３としてＳｉＮ膜を用いている場合、レジ
スト４７及びＳｉＯ膜のエッチング速度は１００オング
ストローム／ｍｉｎ、ＳｉＮ膜のエッチング速度は２０
０オングストローム／ｍｉｎであるので、ＳｉＮ膜から
なるダミーゲート４３ａだけが選択的に除去できる。そ
してさらにダミーゲートを除去した基板部分をエッチン
グする。
【００５７】このときのエッチング処理には、化合物半
導体基板１にリセス１ａを形成した時のように、酒石酸
と過酸化水素との割合が５０：１の水溶液によるエッチ
ング処理を用いてもよいし、Ｃｌ2 ガスによるドライエ
ッチング処理を用いてもよいが、高融点金属ゲート電極
２６ａとｎ′拡散層３ａ，３ｂの接触を避けるために
は、前者の処理のほうが好ましい。ただし、Ｃｌ2 ガス
によるドライエッチング処理を用いても、これが等方性
のエッチング処理であれば、高融点金属ゲート電極２６
ａとｎ′拡散層３ａ，３ｂの接触を避けることができ
る。なお、高融点金属ゲート電極２６ａとｎ′拡散層３
ａ，３ｂの接触を避けることは、ＦＥＴのゲート耐圧を
大きくするために有効な手法である。
【００５８】次に、図３２(c) に示すように、ｎ拡散層
２を形成するためのＳｉのイオン注入を行う。このとき
の注入エネルギーは、ｎ拡散層２の厚さが約１０００オ
ングストロームとなるよう６０ＫｅＶとする。また、そ
のドーズ量は必要とするピンチオフ電圧に応じて決めれ
ばよい。
【００５９】次に、図３２(d) に示すように、高融点金
属薄膜２６を全面に被着する。ここでは、高融点金属薄
膜２６の材料には、ＷＳｉ，ＷＳｉＮ，ＷＮ，ＴｉＷ等
を用い、高融点金属薄膜２６の膜厚は、リセス部分で段
切れが生じない程度の厚膜にする。
【００６０】次に、図３３(a) に示すように、ゲートパ
ターンに対応したパターンを有するレジスト４８を作製
し、それをマスクとして高融点金属薄膜２６をエッチン
グする。このときエッチングは、ＲＩＥなどのエッチン
グ端面の垂直加工が容易な方法で行い、エッチングガス
にはＣＦ4 ＋Ｏ2 を用いる。また、エッチング処理は、
絶縁膜４１が露出したところ（終点）から数十秒程度
（膜厚でおよそ３０００オングストロームに相当）オー
バエチングした後、停止させる。このときＳｉＦの発光
をモニタするようにすれば容易に終点検出を行うことが
できる。
【００６１】さらに、絶縁膜４１のエッチングをバッフ
ァードフッ酸（ＨＦ：ＮＨ４Ｆ＝３０：１）を用いて行
い、高融点金属ゲート電極２６ａや第３のレジスト４７
ａ、化合物半導体基板１にダメージを与えず、また残渣
を残さないようにする。ここで、その後のｎ+ 拡散層形
成のためのイオン注入工程において、ＦＥＴの形成領域
以外の基板上の領域をマスクするレジスト及び上記ダミ
ーゲートの両横に埋め込まれたレジスト４７と、上記レ
ジスト４８とが混ざらないよう、該レジスト４８のDeep
−ＵＶキュアを行って該レジスト４８を改質することが
必要である。
【００６２】次に、図３３(b) に示すように、高融点金
属ゲート電極２６ａとレジスト４７ａ、レジスト４８を
マスクにして、ｎ+ 拡散層４ａ，４ｂを形成するための
Ｓｉのイオン注入を行う。この際、図には示されていな
いがＦＥＴの形成領域以外の基板上の領域はレジストで
マスクされている。このときのＳｉイオンの注入のエネ
ルギーは、約１５０ＫｅＶの高エネルギーとし、ｎ+ 拡
散層４ａ，４ｂの深さが、できるだけｎ拡散層２、ｎ′
拡散層３ａ，３ｂの底面と同じ深さになるようにするこ
とが望ましい。また、このときのイオンのドーズ量は５
×１０13ｃｍ-2程度とする。
【００６３】次に、図３３(c) に示すように、第３のレ
ジスト４７ａ及びレジスト４８を除去し、その後、イオ
ン注入層を活性化させるためのアニール処理を行う。こ
のアニール処理は、基板を砒素圧のかかった雰囲気中に
保持して、温度約８００℃で３０分程度加熱することに
より行う。
【００６４】次に、図３３(d) に示すように、パッシベ
ーションのための絶縁膜２７を被着する。このときの絶
縁膜２７には、短チャネル効果抑制のために、下地部材
との間で生ずるストレスが１×１０9 ｄｙｎ／ｃｍ2 以
下のものを用いることが好ましく、例えばプラズマＣＶ
Ｄで形成したＳｉＯＮ膜等を用いる。
【００６５】最後に、ソース，ドレイン電極の配置領域
に対応した開口部を持つレジスト膜をマスクとして絶縁
膜２７をエッチングして絶縁膜開口２７ａ，２７ｂを形
成した後、ソース，ドレイン電極８ａ，８ｂとなるオー
ミック金属を蒸着リフトオフ法で形成し、シンター処理
を行って、ＦＥＴ２０２を完成する。ここでは、ソー
ス，ドレイン電極８ａ，８ｂには、Ｎｉ層上にＡｕＧｅ
系の合金を積層した構造として、コンタクト抵抗の低下
を図っている。
【００６６】上記の方法で作製されたＦＥＴ２０２は、
以下の利点を有する。第１の利点は、ダミーゲート４３
ａを使っているため、作製されたＦＥＴのゲート電極２
６ａの膜厚とｎ′拡散層３ａ，３ｂの横幅とを独立して
決定できる点である。つまり、図２７〜図２９に示す方
法では、ｎ′拡散層３ａ，３ｂの横幅を大きくするには
高融点金属薄膜１６の膜厚を大きくしなければならず、
この場合、ＦＥＴのゲート電極１６ａの膜厚が大きくな
ってしまう。このことは、ｎ′拡散層３ａ，３ｂの横幅
の変更に伴って、ゲート電極１６ａにより基板へかかる
ストレス（ゲートストレス）やゲート電極の加工形状に
よるＦＥＴ特性への影響も変化することを意味し、トラ
ンジスタ特性の安定化を損なう恐れがある。
【００６７】図３０〜図３３に示す方法で作製したＦＥ
Ｔ２０２では、ダミーゲート４３ａを用いてｎ′拡散層
３ａ，３ｂの横幅を設定しているので、ゲート電極２６
ａの膜厚とｎ′拡散層３ａ，３ｂの横幅を独立して決定
できる。つまり、ｎ′拡散層３ａ，３ｂの横幅を変えて
も、上記ゲートストレスや加工形状によるＦＥＴ特性へ
の影響が変化しないので、トランジスタ特性の安定化を
損なう恐れがない。
【００６８】第２の利点は、ｎ+ 拡散層４ａ，４ｂを形
成するための注入エネルギーを大きくできるので、ｎ+
拡散層４ａ，４ｂの深さを、ｎ拡散層２、ｎ′拡散層３
ａ，３ｂの底面と同じ深さにできる点である。図２７〜
図２９に示す方法では、イオン注入のエネルギーは、レ
ジスト４７で注入イオンを阻止できる６０から７０Ｋｅ
Ｖにしか設定できず、ｎ+ 拡散層４ａ，４ｂの底面をｎ
拡散層２、ｎ′拡散層３ａ，３ｂの底面と同じ深さにす
ることができない。このことは、ゲート，ソース間、及
びゲート，ドレイン間の抵抗の増加を引き起し、相互コ
ンダクタンスｇｍの低下を招くこととなる。
【００６９】これに対し、図３０〜図３３に示す方法で
作製したＦＥＴ２０２では、イオン注入のエネルギーが
１５０ＫｅＶと高くても、注入イオンをレジスト４７
ａ、レジスト４８及び高融点金属薄膜２６ａでもって阻
止することができ、ｎ+ 拡散層４ａ，４ｂの底面をｎ拡
散層２、ｎ′拡散層３ａ，３ｂの底面と同じ深さにする
ことができる。この場合は、ゲート，ソース間、ゲー
ト，ドレイン間の抵抗を極限まで低減できるので、最大
の相互コンダクタンスｇｍを得ることができる。もちろ
ん前述したように、ゲート電極を基板表面のリセス内に
埋め込んでいる利点，つまり基板表面で過大な電流が流
れることがないという利点があることは、言うまでもな
い。
【００７０】また、この方法では、チャネル領域として
のｎ拡散層２と、ｎ′ソース，ドレイン拡散層３ａ，３
ｂとは、これらの拡散層を形成するためのイオン注入工
程が全く独立したものとなっているので、上記ｎ拡散層
２を形成するためのイオン注入工程で、その下側のｐ拡
散層を形成するためのイオン注入を行い、上記ｎ′拡散
層３ａ，３ｂを形成するためのイオン注入工程で、その
下側のｐ′拡散層５１のイオン注入を行うことにより、
ｐ型の拡散層の最適化を行うことができる。
【００７１】なお、特願平７−６６０９４号添付の明細
書には、ｎ拡散層２及びｎ′拡散層３ａ，３ｂの下側に
だけｐ拡散層を有するリセス型ＳＡＧＦＥＴ、ｎ拡散層
２の下側にだけ、あるいはｎ′拡散層３ａ，３ｂの下側
にだけｐ′拡散層を有するリセス型ＳＡＧＦＥＴの構造
および製造方法についても記載されているがここでは割
愛する。
【００７２】次に、高出力特性のさらなる向上を図り、
マイクロ波帯だけでなくミリ波帯の高出力デバイスを実
現可能なＩｎＰ系ＨＥＭＴについて説明する。
【００７３】ＩｎＰ系ＨＥＭＴは、例えば、Loi D. Ngu
yen, et al.,IEEE Transactions onelectron devices,
vol.39, 1992, p2007-2014 に記載されている構造を有
しており、その動作周波数の高さからミリ波帯での低雑
音アンプとして作製されている。
【００７４】しかしながら、そのゲート電極には、Ｔｉ
／Ｐｔ／Ａｕ構造（Ｔｉ層上にＰｔ層，Ａｕ層を積層し
た構造）が、またソース，ドレイン電極にはＡｕＧｅ／
Ｎｉ／Ａｕ構造（ＡｕＧｅ層上にＮｉ層，Ａｕ層を積層
した構造）が用いられているので、これらの電極と、Ｉ
ｎＰ系ＨＥＭＴを構成している化合物半導体であるＩｎ
ＧａＡｓ，ＡｌＩｎＡｓとの固相反応が顕著で信頼性に
乏しく、このため、高出力デバイスとして用いるには、
ゲート電極だけでなくソース，ドレイン電極にも高融点
金属を用いることが必要と言われている。
【００７５】その試みの一つとして、ソース，ドレイン
電極にだけ高融点金属であるＷＳｉを用いて信頼性を向
上させた、文献（H.Sasaki, et al., IPRM, 1995, p745
-748）に紹介されているＩｎＰ−ＨＥＭＴの試作例があ
る。
【００７６】しかしながら、この文献記載の構成では、
ゲート電極材料にＴｉを用いている上に、ソース，ドレ
イン電極の構成材料であるＷＳｉの加工に、フッ素系ガ
スを用いるので、ゲート電極とＡｌＩｎＡｓの固相反応
がみられる上に、ＡｌＩｎＡｓ層へのＦの拡散が見ら
れ、高出力デバイスに対する十分な信頼性の向上は達成
できていない。
【００７７】従って、ゲート電極に高融点金属材料を用
い、しかもゲート電極の加工プロセスでフッ素系ガスを
用いないようにすることが要求されるが、高融点金属材
料の加工用ガスとして、フッ素系ガス以外に適当なもの
がなく、このような要求を満たすことは困難で、いまだ
に実現していない。
【００７８】次に、現状の化合物半導体ＭＭＩＣに用い
られるＭＩＭキャパシタの構造と特徴について説明す
る。ＭＩＭキャパシタに用いられる誘電体層には、プラ
ズマＣＶＤで作製したＳｉＮ膜、ＳｉＯＮ膜が用いられ
る。これは、化合物半導体であるＧａＡｓ，ＩｎＰで
は、これらを酸化することで良好な膜質の絶縁膜を得る
ことができず，シリコンデバイスで実績のあるシリコン
熱酸化膜（ＳｉＯ2 ）を絶縁膜として用いることができ
ないためである。
【００７９】通常、化合物ＭＭＩＣのキャパシタの作製
方法は、蒸着リフトオフ法で形成したメタル層と、その
上にプラズマＣＶＤで堆積したＳｉＮ膜あるいはＳｉＯ
Ｎ膜と、さらにその上側に蒸着リフトオフ法で形成した
メタル層とからなるＭＩＭ構造が用いられている。この
キャパシタの容量を大きくするには、誘電体層の厚さを
薄くするか、誘電体材料の比誘電率を大きくするかのど
ちらかである。
【００８０】まず、前者の方法では、例えば、誘電体層
としてのＳｉＮ膜の厚さを現状の１０００オングストロ
ームから５００オングストロームにすれば２倍の容量が
得られる。しかしながら、この場合は、絶縁耐圧が１０
０Ｖから５０Ｖに低下してしまい、化合物ＭＭＩＣのキ
ャパシタとしては、信頼性が不十分なものとなってしま
う。一方、後者の方法を採用すれば、例えば、誘電体材
料として、ＳｒＴｉＯ3 などの比誘電率が１００程度の
強誘電体を用いれば、絶縁耐圧を低下させることなく、
容量を数倍向上させることができる。ただし、この場
合、絶縁耐圧確保のため誘電体層の膜厚を厚くしなけれ
ばならないので、比誘電率が通常の誘電体材料に比べて
１００倍程度の強誘電体材料を用いても、ＭＩＭキャパ
シタの容量は１００倍にはならない。
【００８１】しかしながら、強誘電体材料の形成加工に
はいくつかの問題があるため、化合物ＭＭＩＣへの適用
は限られたものになっている。一つは、金属膜との間で
生ずるその大きいストレスであり、しかも、絶縁耐圧確
保のため膜厚を厚くするので、誘電体層の剥がれなどが
発生しやすいというものである。二つめは、加工にウェ
ットエッチングを用いれば加工精度が悪く、パターンエ
ッジが大きくサイドエッチングされた構造になり、余
程、エッチングパターンにマージンをとらないと、ＭＩ
Ｍキャパシタを構成する誘電体層自体もエッチングされ
てしまうこととなり、一方、加工精度を向上させるには
ＨＢｒガスを用いたドライエッチングを用いればよい
が、このガスは腐食性が大きく取り扱いが不便であると
いうものである。
【００８２】したがって、強固なデバイス構造を有し、
加工が容易で精度の高いＭＩＭキャパシタの作製方法が
望まれている。
【００８３】なお、バルク超音波フィルターも、ＭＩＭ
構造における誘電体層を圧電体層に置き換えた、ＭＩＭ
キャパシタと同様な構造となっており、上述したＭＩＭ
キャパシタと同様な問題，つまり特性向上のため圧電体
層を厚くすると、圧電体層が剥がれやすくなり、またそ
の加工にウエットエッチングを用いる場合エッチングパ
ターンのマージンを大きくしなければならず、加工精度
向上のためドライエッチングを用いた場合、エッチング
ガスの腐食性が強く取り扱いが不便であるという問題を
有している。
【００８４】
【発明が解決しようとする課題】以下、上述した従来の
ＦＥＴ，ＨＥＭＴ，ＭＩＭキャパシタ及びバルク超音波
フィルターについての問題点をまとめて示す。まず、図
３３(d) に示す従来のＦＥＴ２０２では、ｎ′拡散層３
ａ，３ｂと絶縁膜２７との界面に発生したトラップの影
響を低減でき、ｎ′拡散層３ａ，３ｂの横幅の制御が容
易であり、更に、ｐ拡散層５の最適化が行えるので、高
周波特性の向上と短チャネル効果の抑制を同時に満足さ
せることができる反面、リセス内部にエッチングで形成
した高融点金属ゲート電極２６ａ、厳密にはダミーゲー
ト４３ａのゲート長は、リセス１ａの内部をオーバーエ
ッチングしている時間と、プロセスのばらつきで決まる
ため、ゲート長の制御が困難であるという問題点があっ
た。
【００８５】また、従来のＩｎＰ系ＨＥＭＴでは、ミリ
波帯での動作に十分な高周波特性を有するが、高出力デ
バイスに十分な信頼性は確保されていないという問題点
があった。
【００８６】さらに、従来のＭＩＭキャパシタやバルク
超音波フィルターでは、耐圧の向上と容量増大を図るた
め、誘電体層として、膜厚の厚い強誘電体層を用いる
と、強誘電体層が剥離しやすく、デバイス構造が脆弱な
ものとなる。また、強誘電体材料に対する加工精度の高
いエッチング処理では、腐食性の強いエッチングガスを
用いなければならず、加工時の取り扱いと加工精度とを
共に望ましいものとすることはできないという問題点が
あった。
【００８７】この発明は上記のような問題点を解消する
ためになされたもので、電力増幅用ＭＭＩＣに搭載され
るＳＡＧＦＥＴにおける、ｎ′ソース，ドレイン拡散層
と絶縁膜の界面に発生したトラップの影響の低減、及び
ソース，ドレイン領域やチャネル領域の下側に形成され
るｐ拡散層の最適化が可能であり、さらに、ゲート長の
制御を簡単に行うことができる半導体装置及びその製造
方法を得ることを目的とする。
【００８８】また、本発明は、電力増幅用ＭＭＩＣに搭
載されるＩｎＰ系ＨＥＭＴにて、ゲート，ソース，ドレ
イン電極に高融点金属材料を用い、しかもその加工プロ
セスに起因する半導体層の劣化を排除でき、これにより
高出力デバイスとして十分な信頼性を確保できる半導体
装置および半導体装置の製造方法を提供することを目的
とする。
【００８９】また、本発明は、電力増幅用ＭＭＩＣに搭
載されるＭＩＭキャパシタ及びバルク超音波フィルター
のデバイス構造を強固なものとし、しかもその構成部材
の加工を容易かつ精度良く行うことがてきる半導体装置
及びその製造方法を得ることを目的とする。
【００９０】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置は、下地部材上に形成された凹部への高
融点金属材料の埋め込みにより、該凹部内からはみ出さ
ないよう自己整合的に形成された素子構成部材を備え、
該素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたものである。
【００９１】この発明（請求項２）に係る半導体装置の
製造方法は、下地部材の表面部分に凹部を形成する工程
と、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成する工程と、上記高融点金属層を、そ
の凹部内の部分のみが素子構成部材として残るよう選択
的に除去する工程とを含み、上記工程により、その平面
形状が凹部底面の形状と一致した素子構成部材が形成さ
れるようにしたものである。
【００９２】この発明（請求項３）に係る半導体装置
は、その表面に凹部が形成された半導体基板と、該半導
体基板の凹部の底面部分に形成されたチャネル領域と、
該半導体基板の凹部両側部分に形成されたソース，ドレ
イン領域と、該半導体基板の凹部内への高融点金属材料
の埋め込みにより、該凹部内からはみ出さないよう自己
整合的に形成されたゲート電極とを備え、該ゲート電極
を、その平面形状が、該凹部底面の形状と一致した構造
としたものである。
【００９３】この発明（請求項４）に係る半導体装置の
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
るよう形成する工程と、該高融点金属層を、その半導体
基板の凹部底面上に形成された部分のみが残るよう選択
的に除去して、該凹部内にゲート電極を形成する工程
と、該絶縁膜を除去した後、上記半導体基板の凹部両側
部分にソース，ドレイン領域を形成する工程と、該ソー
ス，ドレイン領域上に、該ゲート電極から所定距離離し
てソース，ドレイン電極を形成する工程とを含むもので
ある。
【００９４】この発明（請求項５）は上記請求項４記載
の半導体装置の製造方法において、上記ソース，ドレイ
ン領域の形成工程として、上記絶縁膜のエッチングによ
りそのゲート電極側エッジを後退させる工程、その後、
該エッジが後退した絶縁膜に対して自己整合的に位置決
めされたマスク層を用いて、第１の選択的なイオン注入
を行う工程、及び該マスク層を除去した後、ゲート電極
をマスクとする第２の選択的なイオン注入を行う工程を
含むものである。
【００９５】この発明（請求項６）は上記請求項４記載
の半導体装置の製造方法において、上記ソース，ドレイ
ン領域の形成工程として、上記絶縁膜開口に対して自己
整合的に位置決めされたダミーゲート部材を形成する工
程、該絶縁膜を除去した後、該ダミーゲート部材をマス
クとして第１の選択的なイオン注入を行う工程、該ダミ
ーゲート部材の側壁部分にこれに対して自己整合的にサ
イドウォールを形成する工程、及び該ダミーゲート部材
とサイドウォールとをマスクとして第２の選択的なイオ
ン注入を行う工程を含むものである。
【００９６】この発明（請求項７）は、上記請求項４記
載の半導体装置の製造方法において、上記ソース，ドレ
イン領域の形成工程として、上記絶縁膜に対するエッチ
ング選択性を有する成膜材料の塗布，及びそのエッチン
グ処理によりダミーゲート部材を形成する工程、該ダミ
ーゲート部材をマスクとする選択的なエッチングにより
絶縁膜を除去した後、該ダミーゲート部材をマスクとし
て第１の選択的なイオン注入を行う工程、該ダミーゲー
ト部材の側壁部分にこれに対して自己整合的にサイドウ
ォールを形成する工程、及び該ダミーゲート部材及び該
サイドウォールをマスクとして第２の選択的なイオン注
入を行う工程を含むものである。
【００９７】この発明（請求項８）は、上記請求項３記
載の半導体装置において、上記ゲート電極を、その側面
部が上記ソース，ドレイン領域のゲート電極側端面であ
る凹部内側面全体と接する構造としたものである。
【００９８】この発明（請求項９）に係る半導体装置の
製造方法は、電界効果型トランジスタを製造する方法で
あって、半導体基板上に絶縁膜を形成する工程と、該絶
縁膜に開口を形成するとともに、該半導体基板の表面に
該絶縁膜開口と同一の平面パターンを有する凹部を形成
する工程と、該半導体基板の凹部底面部にチャネル領域
を形成する工程と、高融点金属材料の堆積により、高融
点金属層を、その段切れが該絶縁膜開口の上部にて生じ
ないよう形成する工程と、該絶縁膜上の高融点金属層を
除去して、該絶縁膜開口内の高融点金属層をゲート電極
として残す工程と、該絶縁膜を除去した後、半導体基板
の凹部両側部分にソース，ドレイン領域を形成する工程
と、該ソース，ドレイン領域上に、該ゲート電極から所
定距離離してソース，ドレイン電極を形成する工程とを
含むものである。
【００９９】この発明（請求項１０）は、上記請求項８
記載の半導体装置において、上記ゲート電極を、直方体
形状を有し、かつその側面下端部が上記ソース，ドレイ
ン領域のゲート電極側端面である凹部内側面全体と接す
る構造としたものである。
【０１００】この発明（請求項１１）に係る半導体装置
の製造方法は、電界効果型トランジスタを製造する方法
であって、半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口を形成するとともに、該半導体基板の表面
に該絶縁膜開口と同一の平面パターンを有する凹部を形
成する工程と、該半導体基板の凹部底面部にチャネル領
域を形成する工程と、上記半導体基板内の凹部底面にの
み膜厚の薄い高融点金属を選択的に形成した後、選択Ｃ
ＶＤ法により、該絶縁膜開口内を高融点金属材料により
埋め込む工程と、該絶縁膜を除去した後、該半導体基板
の凹部両側部分にソース，ドレイン領域を形成する工程
と、該ソース，ドレイン領域上に、該ゲート電極から所
定距離離してソース，ドレイン電極を形成する工程とを
含むものである。
【０１０１】この発明（請求項１２）に係る半導体装置
は、半導体基板上に形成されたチャネル層と、該チャネ
ル層上に形成された電子供給層と、該電子供給層上に形
成されたゲート電極と、該電子供給層上のゲート電極両
側の領域に形成されたコンタクト層と、該コンタクト層
上に形成され、所定の開口を有する絶縁膜と、該絶縁膜
開口内に配置されたソース，ドレインオーミック電極と
を備え、該ゲート電極を、その平面形状が、該絶縁膜開
口内に露出する電子供給層の平面形状と一致した構造と
し、上記ソース，ドレイン電極を、その平面形状が、該
絶縁膜開口内に露出するコンタクト層の平面形状と一致
した構造としたものである。
【０１０２】この発明（請求項１３）は、請求項１２記
載の半導体装置において、上記ゲート電極とソース，ド
レイン電極とを、互いに異なる高融点金属材料から構成
したものである。
【０１０３】この発明（請求項１４）に係る半導体装置
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層，電子供給
層，コンタクト層，及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース，ドレイン電極に対応する第１，第
２の絶縁膜開口を形成する工程と、第１の高融点金属材
料の堆積により、高融点金属層を、その段切れが該第
１，第２の絶縁膜開口の上部で生じるよう形成する工程
と、該高融点金属層を、該第１，第２の絶縁膜開口内の
コンタクト層上に形成された部分のみが残るよう選択的
に除去して、ソース，ドレイン電極を形成する工程と、
該絶縁膜及びコンタクト層の、ソース，ドレイン電極間
の部分を、該電子供給層が露出するまで選択的にエッチ
ングして、ゲート電極に対応する第３の絶縁膜開口を形
成する工程と、その後、上記第１の高融点金属材料とは
異なる第２の高融点金属材料の堆積により、高融点金属
層を、その段切れが該第３の絶縁膜開口の上部にて生じ
るよう形成する工程と、該第２の高融点金属層を、その
第３の絶縁膜開口内の電子供給層上の部分のみが残るよ
う選択的に除去して、ゲート電極を形成する工程とを含
むものである。
【０１０４】この発明（請求項１５）は、上記請求項１
２記載の半導体装置において、上記ゲート電極とソー
ス，ドレイン電極とを、同一の高融点金属材料から構成
したものである。
【０１０５】この発明（請求項１６）に係る半導体装置
の製造方法は、高電子移動度トランジスタを製造する方
法であって、半導体基板上に、チャネル層，電子供給
層，コンタクト層，及び絶縁膜を順次形成する工程と、
該絶縁膜に、ソース，ドレイン電極に対応した第１，第
２の絶縁膜開口及びゲート電極に対応した第３の絶縁膜
開口を形成する工程と、該第３の絶縁膜開口内に露出す
るコンタクト層を選択的にエッチングして、該第３の絶
縁膜開口内にチャネル層を露出させる工程と、高融点金
属材料の堆積により、高融点金属層を、その段切れが上
記各絶縁膜開口の上部にて生じるよう形成する工程と、
該高融点金属層を、該第１，第２の絶縁膜開口内のコン
タクト層上に形成された部分、及び第３の絶縁膜開口内
の電子供給層上に形成された部分のみが残るよう選択的
に除去して、ソース，ドレイン電極及びゲート電極を形
成する工程とを含むものである。
【０１０６】この発明（請求項１７）は、上記請求項１
５記載の半導体装置において、上記ゲート電極からソー
ス電極までの距離と、ゲート電極からドレイン電極まで
の距離とを異ならせたものである。
【０１０７】この発明（請求項１８）は、上記請求項１
６記載の半導体装置の製造方法において、上記絶縁膜開
口の形成工程では、該ゲート電極に対応した第３の絶縁
膜開口が、ソース，ドレイン電極に対応した第１，第２
の絶縁膜開口の中間地点より一方側にずれて位置するよ
うこれらの絶縁膜開口を形成するようにしたものであ
る。
【０１０８】この発明（請求項１９）に係る半導体装置
は、下層電極と上層電極との間に誘電体層あるいは圧電
体層を挟持してなる素子構造を有する半導体装置であっ
て、該誘電体層あるいは圧電体層を、その中央部から周
辺部にかけて徐々にその層厚が減少した構造としたもの
である。
【０１０９】この発明（請求項２０）に係る半導体装置
の製造方法は、絶縁性の表面領域を有する基板上に下部
電極を形成する工程と、該下地電極上に所定の開口を有
するマスク層を形成する工程と、誘電体材料あるいは圧
電体材料の堆積により、誘電体層あるいは圧電体層を、
その段切れが該マスク層開口の上部にて生じ、かつその
中央部から周辺部にかけて徐々にその層厚が減少するよ
う形成する工程と、該誘電体層あるいは圧電体層を、該
マスク開口内に形成された部分のみが残るよう選択的に
除去する工程と、該マスク層を除去した後、残った誘電
体層あるいは圧電体層上に上部電極を形成する工程とを
含むものである。
【０１１０】
【発明の実施の形態】まず、本発明の基本原理について
説明する。図１(a) 〜(h) は本発明の半導体装置におけ
るゲート電極の基本構造及びその製造方法を説明するた
めの図である。図１(h) において、１は化合物半導体基
板であり、その表面には所定の平面パターンを有する凹
部１ａが形成されており、該凹部１ａ内には自己整合的
に高融点金属ゲート電極６ａが埋め込み配置されてい
る。ここで、該高融点金属ゲート電極６ａは、その平面
形状が凹部１ａの底面の形状と一致したものとなってい
る。またその断面形状は、その中心部から周辺部にかけ
て徐々に膜厚が減少した形状となっている。つまり、上
記高融点金属ゲート電極６ａは、その表面がなだらかに
凸状に湾曲した形状となっており、また、その周縁のエ
ッジ部分も、なめらかに裾を引いた形状となっている。
【０１１１】なお、図中、４１，４２，１５はそれぞ
れ、上記ゲート電極６ａの形成プロセスにて用いられる
絶縁膜，第１，第２のレジストであり、絶縁膜４１は、
所定パターンの開口４１ａが形成され、基板表面の選択
エッチング、及びゲート電極６ａのパターニングを行う
ためのマスク層として用いられる。また、レジスト４２
は、上記絶縁膜４１の選択エッチングのための開口４２
ａを有し、レジスト１５は、そのエッチバックにより基
板凹部内に埋め込まれた部分１５ａが、絶縁膜４１及び
その上の高融点金属層６ｂを除去する際のマスクとなる
ものである。
【０１１２】このようなゲート電極の構造では、該ゲー
ト電極６ａのゲート長が該凹部１ａの平面形状により定
まることとなり、ゲート長の制御を凹部１ａの平面形状
により容易に行うことができる。また、該凹部１ａ内の
ゲート電極６ａと、該凹部両側に配置されるソース，ド
レイン領域を構成する拡散層との配置間隔を精度よく、
しかも容易に制御することも可能である。
【０１１３】次に、上記ゲート電極構造の形成方法につ
いて説明する。まず、図１(a) に示すように、化合物半
導体基板１上に絶縁膜４１を６０００オングストローム
程度の厚さに被着し、次に所定パターンの開口４２ａを
有する第１のレジスト４２を形成する。
【０１１４】次に図１(b) に示すように、上記レジスト
４２をマスクとして絶縁膜４１をエッチングし、該絶縁
膜４１に開口４１ａを形成する。ここで絶縁膜４１には
ＳｉＯ2 膜を用い、そのエッチング方法には、エッチン
グ端面を垂直に加工することが容易なＲＩＥを用いる。
【０１１５】次に、図１(c) に示すように、レジスト４
２を除去し、該絶縁膜４１をマスクとして化合物半導体
基板１を選択的にエッチングして、該化合物半導体基板
１に５００オングストローム程度の深さの凹状堀込み部
１ａを形成する。このとき、レジスト４２の除去と掘り
込み形成の順序は逆でも良い。化合物半導体基板１に凹
状堀込み部１ａを形成するには、酒石酸と過酸化水素と
の混合比が５０：１の水溶液によるエッチング処理を用
いてもよいし、Ｃｌ2 ガスによるドライエッチング処理
を用いてもよい。なお、図１(c) は、ドライエッチング
で形成したその側壁が垂直な掘込み凹部１ａを示してい
る。
【０１１６】次に、図１(d) に示すように、高融点金属
薄膜６を全面に被着する。この際、凹状堀込み部１ａの
開口上部にて高融点金属薄膜６の段切れが発生するよう
にする。また、高融点金属薄膜６にはＷ，ＷＳｉ，ＷＳ
ｉＮ，ＷＮ，ＴｉＷ，またはこれらを組み合わせた積層
構造を用いることができる。例えば、下層金属としてＷ
Ｓｉを用いた場合は上層金属としてその他の金属材料を
用いる。さらに、下層金属としてはＷやＷＳｉＮを用い
ることができ、ＷＳｉ以外の金属材料は上層金属として
用いることができる。
【０１１７】このとき、高融点金属薄膜６の膜厚を４０
００オングストローム以下にすれば確実に段切れを起こ
させることができる。また、高融点金属薄膜６の被着方
法はスパッタ蒸着が望ましく、スパッタ蒸着を用いる
と、この高融点金属薄膜６の、ゲート電極となる凹状堀
込み部１ａ内の部分６ａの表面が凸状に湾曲した形状と
なる。具体的には、高融点金属薄膜の段切れを起こさせ
るスパッタ条件としては、蒸着時の雰囲気の圧力を１０
ｍTorrとし、基板とターゲットまでの距離を５ｃｍとす
る。
【０１１８】次に、図１(e) に示すように、第２のレジ
スト１５を塗布する。このとき、レジスト１５の膜厚
は、基板表面の、凹状堀込み部１ａに対応する部分を十
分に平坦化できる膜厚にする。具体的には、上記第２の
レジスト１５にはＲＩＥ耐性があるものを用い、その膜
厚を約１μｍの膜厚にする。
【０１１９】次に、図１(f) に示すように第２のレジス
ト１５を、Ｏ2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜４１
上の高融点金属薄膜６ｂが露出したところでエッチング
処理を停止する。このとき、凹状堀込み部１ａ内に埋め
込まれたレジスト１５ａの露出面がウエハ全面に占める
割合は小さいので、エッチング中に、高融点金属薄膜６
ｂが露出したところでＣＯの発光量は急激に低下する。
このためエッチング中にＣＯの発光をモニタし、ＣＯの
発光量の急激な低下を検出した時エッチングを停止させ
るようにすれば、制御性良くレジスト１５ａを凹状堀込
み部１ａ内に残すことができる。
【０１２０】次に、図１(g) に示すように、レジスト１
５ａをマスクにして高融点金属薄膜６ｂをエッチングす
る。このときエッチング処理としては、プラズマエッチ
ング，ＥＣＲ（マイクロ波プラズマ）エッチングやＲＩ
Ｅ（反応性イオンエッチング）等のエッチング処理を用
い、レジスト１５ａに対して高融点金属薄膜６ｂを選択
的にイオンエッチングする。この場合エッチングガスに
はＳＦ6 やＣＦ4 ＋Ｏ2 を用い、上記エッチング処理
は、エッチング中に絶縁膜４１が露出した時点（終点）
から数十秒程度（膜厚ではおよそ３０００オングストロ
ーム程度）オーバエッチングを行ってから停止させる。
このときＦラジカルの発光、ＳｉＦの発光をモニタする
ようにすれば容易にエッチング終点の検出ができる。
【０１２１】次に、図１(h) に示すように、絶縁膜４１
をエッチングにより除去し、その後レジスト１５ａを除
去する。なお、上記絶縁膜のエッチングは、フッ酸を用
いて行ってもよく、また、プラズマエッチング，ＥＣＲ
（マイクロ波プラズマ）エッチングやＲＩＥ（反応性イ
オンエッチング）を用いてもよい。反応性イオンエッチ
ングの場合、エッチングガスには、第２のレジスト１５
ａに対して絶縁膜４１を選択的に除去できるＣＨＦ3 ＋
Ｏ2 を用いる。
【０１２２】なお、上記基板表面の凹部内に高融点金属
ゲート電極を埋め込んだ電極構造は、配線部分の平坦度
を高めるための配線構造として用いることもでき、この
場合、配線層としての金属薄膜は、絶縁膜の表面に形成
された凹状堀込み部１ａ内に配置するようにする。
【０１２３】以下、本発明の実施の形態について説明す
る。
【０１２４】実施の形態１．図２は本発明の実施の形態
１による半導体装置を説明するための図であり、図２
(a) は、電力増幅用ＭＭＩＣに搭載されたＳＡＧＦＥＴ
の構造を示す平面図、図２(b) はそのIIｂ−IIｂ線断面
の構造を示す図である。
【０１２５】図において、１００ａは、電力増幅用ＭＭ
ＩＣに搭載された複数のＦＥＴのうちの１つであり、そ
の化合物半導体基板１の表面には凹状掘込み部１ａが形
成されており、該凹状掘込み部１ａ内には高融点金属材
料からなるショットキーゲート電極６ａが配置されてお
り、該ゲート電極６ａの直下部分、つまり凹状掘込み部
１ａの底面部分にはチャネル領域を構成するｎ拡散層２
が形成されている。また、上記基板１の、該凹状掘込み
部１ａの両側にはゲート電極６ａから所定距離離して、
ソース，ドレイン領域を構成する、該ｎ拡散層２より濃
度が高いｎ+ 拡散層（以下，ｎ+ ソース拡散層，ｎ+ ド
レイン拡散層ともいう。）４ａ，４ｂが形成されてお
り、該ｎ拡散層２とｎ+ 拡散層４ａ，４ｂとの間には、
濃度がｎ拡散層２より高く、ｎ+ 拡散層４ａ，４ｂより
低い低濃度のｎ′拡散層３ａ，３ｂが形成されている。
【０１２６】上記ゲート電極６ａの直下，つまりｎ拡散
層２の下側にのみｐ拡散層５が形成されており、上記
ｎ′拡散層３ａ，３ｂの下側には、該ｐ拡散層５より濃
度の高いｐ′拡散層５１が、さらにｎ+ 拡散層４ａ，４
ｂの下側には、該ｐ′拡散層５１より濃度が高いｐ″拡
散層５２が形成されている。
【０１２７】また、上記ゲート電極６ａ、ｎ′拡散層３
ａ，３ｂ及びｎ+ 拡散層４ａ，４ｂの表面はパッシベー
ションとしての絶縁膜７により覆われており、該絶縁膜
７の、ｎ+ 拡散層４ａ，４ｂ上の所定部分に形成された
開口７ａ，７ｂには、ソース，ドレイン電極８ａ，８ｂ
を構成するオーミック金属層が形成されている。
【０１２８】そして、本実施の形態１では、高融点金属
ゲート電極６ａは凹状掘込み部１ａ内に位置し、その平
面形状が該凹状掘込み部１ａの底面の形状と一致してい
る。またこのゲート電極６ａからｎ+ ソース，ドレイン
拡散層４ａ，４ｂまでの距離は、等しくなっている。さ
らに、該ゲート電極６ａは、その上面が凸状に湾曲した
滑らかな形状となっている。言い換えると、該ゲート電
極６は、その厚さが中央部から周辺部にかけて徐々に減
少した断面形状を有している。
【０１２９】また、チャネル領域を構成するｎ拡散層２
及びその下側のｐ拡散層５は、上記凹状掘込み部１ａの
下側にのみ位置しており、ｎ′拡散層３ａ，３ｂ及びそ
の下側のｐ′拡散層５１、さらにｎ+ 拡散層４ａ，４ｂ
及びその下側のｐ″拡散層５２は上記凹状掘込み部１ａ
の外側に位置している。さらにｎ拡散層２の底面の深さ
と、ｎ′拡散層３ａ，３ｂ及びｎ+ 拡散層４ａ，４ｂの
底面の深さとがほぼ一致している。
【０１３０】このような構造のＳＡＧＦＥＴ１００ａで
は、化合物半導体基板１の表面における凹状堀込み部１
ａ内にゲート電極６ａを埋め込み配置し、該ゲート電極
６ａを、その平面形状が該凹状堀込み部１ａの底面の形
状と一致した構造としたので、該ゲート電極６ａのゲー
ト長が該凹状堀込み部１ａの平面形状により定まること
となり、ゲート長の制御を凹状堀込み部１ａの平面形状
により容易に行うことができる。また、該凹状堀込み部
１ａ内のゲート電極６ａと、該凹状堀込み部１ａ両側に
配置されるソース，ドレイン領域を構成するｎ′拡散層
３ａ，３ｂ及びｎ+ 拡散層４ａ，４ｂとの配置間隔を精
度よく、しかも容易に制御することができる。
【０１３１】また、ｎ拡散層２の底面とｎ′拡散層３
ａ，３ｂの底面とがほぼ同じ深さになっているので、チ
ャネル電流はｎ′拡散層３ａ，３ｂでは化合物半導体基
板表面から離れたところを流れる。また、ｎ′拡散層３
ａ，３ｂの底面とｎ+ 拡散層４の底面もほぼ同じ深さに
なっているので、ｎ+ 拡散層４ａ，４ｂにおいてもチャ
ネル電流は、化合物半導体表面から離れたところを流れ
ることになる。言い換えると、本実施の形態１のＳＡＧ
ＦＥＴ１００ａでは、チャネル電流が半導体基板表面の
影響、つまり界面凖位，界面トラップ，表面空乏層等の
影響を受けることがほとんどない。このため、ゲート電
極へのパルス電圧の印加に対するソース，ドレイン電流
の応答であるパルス応答が速くなる。
【０１３２】また、ｎ′拡散層３ａ，３ｂ及びｎ+ 拡散
層４ａ，４ｂは凹状堀込み部１ａの両側に位置している
ため、これらの拡散層は該凹状堀込み部１ａの深さに合
わせて厚くすることができ、これにより相互コンダクタ
ンスｇm （あるいはｋ値）の向上を図ることができる。
【０１３３】この場合、特にｎ′拡散層３ａ，３ｂを厚
くしても、その底面の位置はｎ拡散層２の底面の位置よ
り深くならないので、ｎ拡散層２を薄くして相互コンダ
クタンスｇm の向上を図ったときのソースゲート間抵抗
Ｒｓを短チャネル効果を劣化させることなく小さくでき
る。
【０１３４】次に製造方法について説明する。図３〜図
５は、上記ＳＡＧＦＥＴの製造方法を説明するための図
であり、図３(a) 〜(f) ，図４(a) 〜(f) ，図５(a) 〜
(d) は、製造過程におけるＦＥＴの断面構造をその主要
工程別に示している。
【０１３５】まず、図３(a) に示すように、化合物半導
体基板１上に絶縁膜４１を６０００オングストローム程
度の厚さに被着し、該絶縁膜４１上に所定パターンの開
口４２ａを有する第１のレジスト４２を形成する。次
に、図３(b) に示すように、上記レジスト４２をマスク
として絶縁膜４１をエッチングして絶縁膜開口４１ａを
形成する。ここでは上記絶縁膜４１にはＳｉＯ2 膜を用
い、そのエッチング方法には、エッチング端面の垂直な
加工が容易であるＲＩＥを用いる。
【０１３６】次に、図３(c) に示すように、レジスト４
２を除去した後、化合物半導体基板１の表面に、５００
オングストローム程度の深さの凹状掘込み部１ａをエッ
チングにより形成する。このとき、レジスト４２の除去
と凹状掘込み部１ａの形成の順序は逆でも良い。また、
化合物半導体基板１に凹状掘込み部１ａを形成するエッ
チング処理には、Ｃｌ2 ガスを用いたドライエッチング
処理を用いることが好ましい。なお、図３(c) には、ド
ライエッチングによりそのエッチング端面が基板表面に
対して垂直になるよう加工した凹状掘込み部１ａを示し
ている。
【０１３７】次に、図３(d) に示すように、ｎ型不純物
を絶縁膜４１の開口４１ａ内に露出する基板領域にイオ
ン注入し、ｎ拡散層２及びｐ拡散層５を形成する。この
とき絶縁膜４１がイオン注入用マスクになるので、絶縁
膜４１の中にもイオンが注入されるが、該絶縁膜中のイ
オンの濃度は１０17ｃｍ-3程度であり、絶縁膜４１の組
成変化はほとんどない。ここではｎ層形成用の注入イオ
ンにはＳｉイオン、ｐ層形成用の注入イオンにはＭｇイ
オンを用いる。そして例えば、Ｓｉイオンの加速エネル
ギーは６０ＫｅＶ、そのドーズ量は７×１０12ｃｍ-2程
度とし、Ｍｇイオンの加速エネルギーは３００ＫｅＶ、
そのドーズ量は５×１０12ｃｍ-2程度としている。この
場合、Ｍｇイオンの注入深さは、１０００オングストロ
ーム程度であるため、膜厚６０００オングストロームの
ＳｉＯ2 膜からなる絶縁膜４１は、十分イオン注入用マ
スクとして作用することとなる。
【０１３８】次に、図３(e) に示すように、高融点金属
薄膜６を、その段切れが上記絶縁膜開口４１ａの上部に
て生ずるよう全面に被着する。高融点金属薄膜６は、
Ｗ，ＷＳｉ，ＷＳｉＮ，ＷＮ，あるいはＴｉＷからなる
単層構造や、これらを組み合わせた積層構造とすること
ができる。積層構造とする場合のこれらの金属材料の組
み合わせは、本発明の基本原理で説明したものと同一で
ある。さらに、上記高融点金属薄膜６の被着方法として
は、スパッタ蒸着法が好ましく、スパッタ蒸着を用いた
場合、凹状掘込み部１ａ内に被着された、ゲート電極と
なる高融点金属層６ａは、その上面が滑らかに凸状に湾
曲した断面形状となる。この場合のスパッタ条件も、上
記本発明の基本原理で説明したものと同一である。
【０１３９】次に、図３(f) に示すように、第２のレジ
スト１５を、凹状掘込み部１ａでの高融点金属薄膜６の
窪みを十分に平坦化できる膜厚（約１μｍ）に塗布す
る。この第２のレジスト１５にはＲＩＥ耐性があるもの
を用いる。
【０１４０】次に、図４(a) に示すように、第２のレジ
スト１５をＯ2 アッシング等のウエハ面内での均一性の
高いエッチング処理を用いてエッチングし、絶縁膜４１
上の高融点金属薄膜６ｂが露出したところでエッチング
を停止する。この場合、高融点金属薄膜６の窪み部分に
埋め込まれたレジスト１５ａのウエハ全面に占める割合
は小さいので、高融点金属薄膜６が露出したところでＣ
Ｏの発光量は急激に低下する。このため、エッチング中
にＣＯの発光をモニタし、ＣＯの発光量の急激な低下を
検出して、エッチングを停止するようにすれば、制御性
良くレジスト１５ａを残すことができる。
【０１４１】次に、図４(b) に示すように、レジスト１
５ａをマスクにして高融点金属薄膜６ｂをエッチングす
る。このエッチング処理には、プラズマエッチング，Ｅ
ＣＲ（マイクロ波プラズマ）エッチングやＲＩＥ（反応
性イオンエッチング）等のエッチング処理を用い、レジ
スト１５ａに対して高融点金属薄膜６ｂを選択的にエッ
チングする。また、エッチングガスにはＳＦ6 やＣＦ4
＋Ｏ2 を用い、エッチング処理は、絶縁膜４１が露出し
た時点（終点）から数十秒程度（膜厚ではおよそ３００
０オングストローム程度）オーバエチングして停止させ
る。このとき、Ｆラジカルの発光、ＳｉＦの発光をモニ
タするようにすれば、容易にエッチング終点の検出を行
うことができる。
【０１４２】次に、図４(c) に示すようにレジスト１５
ａを除去し、図４(d) に示すように絶縁膜４１をエッチ
ングしてそのゲート電極側エッジを後退させて、開口幅
の広い開口４１ｂを形成する。次に、図４(e) に示すよ
うに、第３のレジストを全面に塗布し、この第３のレジ
ストをＯ2 アッシャ等の方法で、絶縁膜４１が露出する
までエッチングして、上記絶縁膜開口４１ｂ内に第３の
レジスト１７ｃを埋め込む。上記第３のレジストの塗布
膜厚は、絶縁膜４１の開口部分がその内部の高融点金属
ゲート電極６ａとともに、十分に埋め込める程度の膜
厚，具体的には１μｍ程度とする。また、このときの終
点検出の原理や方法は、上記第２のレジスト１５のエッ
チングの場合と同じである。ここでは、あとのｎ+ 層形
成のためのイオン注入工程においてＦＥＴの形成領域以
外の基板上の領域をマスクするレジストと、上記高融点
金属ゲート６ａ上に形成された第３のレジスト１７ｃと
が混ざらないよう、このレジスト１７ｃのDeep−ＵＶキ
ュアを行い、このレジスト１７ｃを改質することが必要
である。
【０１４３】次に、図４(f) に示すように絶縁膜４１
を、例えばバッファードフッ酸（ＨＦ：ＮＨ４Ｆ＝３
０：１）を用いて除去する。この際、高融点金属ゲート
電極６ａや第３のレジスト１７ｃ、化合物半導体基板１
にダメージを与えず、また、絶縁膜４１の残差を残さな
いようにすることが重要である。
【０１４４】次に、図５(a) に示すように、レジスト１
７ｃをマスクにして、ｎ+ 拡散層４ａ，４ｂを形成する
ためのＳｉのイオン、ｐ″拡散層５２を形成するための
Ｍｇイオンの注入を行う。この際、ＦＥＴの形成領域以
外の基板上の領域は、レジスト（図示せず）でマスクさ
れている。ここで、上記Ｓｉイオンの注入エネルギー
は、レジスト１７ｃで阻止できる１００ＫｅＶに設定
し、できるだけｎ+ 拡散層４ａ，４ｂの深さが、ｎ拡散
層２の底面と同じ深さになるようにすることが望まし
い。また、Ｓｉイオンのドーズ量は５×１０13ｃｍ-2程
度としている。一方、Ｍｇイオンの注入に関しては、そ
の加速エネルギーを３００ＫｅＶ，そのドーズ量を５×
１０12ｃｍ-2程度とする。
【０１４５】次に、図５(b) に示すように、第３のレジ
スト１７ｃを除去した後、ＦＥＴの形成領域に開口を有
するイオン注入用のレジストマスク（図示せず）を形成
し、ｎ′拡散層３ａ，３ｂを形成するためのＳｉイオン
の注入、ｐ′拡散層５１を形成するためのＭｇイオンの
注入を行う。このときの注入エネルギーは、ｎ′拡散層
３ａ，３ｂの深さがｎ拡散層２及びｎ+ 拡散層４ａ，４
ｂの底面と同じ深さになるよう、ｎ+ 拡散層４ａ，４ｂ
の形成時と同じ１００ＫｅＶとし、そのドーズ量は必要
とする素子耐圧，相互コンダクタンスに応じて決めれば
よい。また、Ｍｇイオンの注入エネルギーは、上記ｐ″
拡散層５２の形成時と同等の加速エネルギー３００Ｋｅ
Ｖとし、そのドーズ量は５×１０12ｃｍ-2程度とする。
その後、上記レジストマスクを除去し、アニール処理を
行って、イオン注入層を活性化させる。このアニール処
理は、ウエハをアルシン（ＡｓＨ3 ）等の砒素圧のかか
った雰囲気中に保持して、温度約８００℃で３０分程度
加熱する処理である。
【０１４６】次に、図５(c) に示すように、パッシベー
ションのための絶縁膜７を被着する。この絶縁膜７に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが１×１０9 ｄｙｎ／ｃｍ2 以下のものを用
いることが好ましく、例えばプラズマＣＶＤで形成した
ＳｉＯＮ膜等を用いる。
【０１４７】最後に、ソース，ドレイン電極領域に開口
部を持つレジスト膜（図示せず）をマスクとして絶縁膜
７をエッチングして絶縁膜７に開口７ａ，７ｂを形成
し、その後、ソース，ドレイン電極８ａ，８ｂとなるオ
ーミック金属の蒸着リフトオフ処理を行う。そして、シ
ンター処理を行ってＦＥＴ１００ａを完成する（図５
(d) ）。
【０１４８】ここで、ソース，ドレイン電極８ａ，８ｂ
は、Ｎｉ層上にＡｕＧｅ系の合金を積層した積層構造と
し、コンタクト抵抗を下げるようにしている。
【０１４９】この実施の形態１のＦＥＴの製造方法で
は、化合物半導体基板１に、所定パターンの開口４１ａ
を有する絶縁膜４１を形成した後、該絶縁膜４１をマス
クとして基板をエッチングしてその表面に凹状掘込み部
１ａを形成し、その後、高融点金属材料を、該絶縁膜開
口４１ａの上部にて段切れが生ずるよう全面に被着し
て、該凹状掘込み部１ａ内にゲート電極となる高融点金
属層６ａを形成するので、高融点金属ゲート電極６ａの
形成に高融点金属層のエッチング処理といった制御性の
悪い処理を用いる必要がなく、該ゲート電極６ａを、そ
の平面形状を上記凹状堀込み部１ａの平面形状に一致さ
せて高い寸法精度でもって、しかも簡単に形成すること
ができる。この場合、ゲート長を凹状掘込み部１ａの幅
により精度よく決定することができる。
【０１５０】また、上記絶縁膜４１の開口端をエッチン
グにより後退させた後、この絶縁膜４１の開口に自己整
合したレジスト１７ｃをマスクとしてイオン注入を行っ
てｎ+ 拡散層４ａ，４ｂを形成し、さらにこの絶縁膜４
１を除去した状態でイオン注入を行ってｎ′拡散層３
ａ，３ｂを形成するので、このｎ′拡散層３ａ，３ｂの
横幅を上記絶縁膜４１のエッチングによる開口端の後退
量により所要の寸法に設定することができる。
【０１５１】また、ｐ拡散層５はｎ拡散層２の形成工
程、ｐ′拡散層５１はｎ′拡散層３ａ，３ｂの形成工
程、ｐ拡散層５２はｎ+ 拡散層４ａ，４ｂの形成工程に
て形成するので、これらのｐ型拡散層の最適化、つまり
その上のｎ型拡散層との境界部分の位置を最適化するこ
とができる。
【０１５２】またさらに、ソース，ドレイン領域を構成
するｎ′拡散層３ａ，３ｂを形成する工程では、絶縁膜
４１のエッチングにより、その開口４１ａのゲート電極
側エッジを後退させた後、該エッジが後退した絶縁膜４
１に対して自己整合的に位置決めされたレジスト１７ｃ
をマスクとして、選択的なイオン注入を行うので、上記
半導体基板１上での絶縁膜４１の除去に、レジスト１７
ｃをマスクとするウエットエッチングを用いることがで
きる。この場合、ソース，ドレイン領域を構成する高濃
度拡散層に、上記絶縁膜４１の除去にドライエッチング
を用いた場合のようなダメージが入るのを回避でき、こ
れによりソース，ドレイン領域とオーミック電極とのコ
ンタクト抵抗の増大を防ぐことができる。
【０１５３】実施の形態２．次に、本発明の実施の形態
２として、上記実施の形態１で説明したものとは異な
る、ＳＡＧＦＥＴの製造方法について説明する。図６，
図７，図８は、この実施の形態２のＳＡＧＦＥＴの製造
方法を説明するための図であり、図６(a) 〜(f) ，図７
(a) 〜(f) ，図８(a) 〜(c) は、製造過程におけるＦＥ
Ｔの断面構造をその主要工程別に示している。
【０１５４】図８(c) において、１００ｂは、この実施
の形態２の方法により製造されたＳＡＧＦＥＴであり、
その構造は、上記実施の形態１のＦＥＴ１００ａと全く
同一である。
【０１５５】次に、製造方法について説明する。まず、
図６(a) に示すように、化合物半導体基板１上に絶縁膜
４１及びレジスト４２を形成し、該レジスト４２に開口
パターンを形成した後、実施の形態１における図３(b)
〜(e) に示す処理と同様の処理を行って、高融点金属材
料６を、その段切れが絶縁膜開口４２ａの上部で生ずる
よう全面に被着する（図６(b) 〜(e) ）。
【０１５６】その後、図６(f) に示すように、絶縁膜６
１として、例えば、ＳｉＮ膜をプラズマＣＶＤで全面に
被着する。このとき、絶縁膜６１の膜厚は、絶縁膜開口
４１ａ部分が十分平坦化される程度（約１μｍ）の膜厚
とする。上記絶縁膜６１としてのＳｉＮ膜には、フッ酸
耐性があるものを用いる。フッ酸耐性の高いＳｉＮ膜
は、その成膜時に、プラズマＣＶＤ処理におけるガス流
量比ＳｉＨ4 ／ＮＨ3 を大きくし、Ｓｉリッチにするこ
とで得られる。
【０１５７】次に、図７(a) に示すように、Ｓｉリッチ
なＳｉＮ膜である絶縁膜６１を、ＣＨＦ3 ＋Ｏ2 ガスを
用いたＲＩＥ，ＥＣＲエッチング等のウエハ面内均一性
の高いエッチング方法を用いてエッチングし、絶縁膜４
１上の高融点金属薄膜６ｂが露出したところでエッチン
グを停止する。上記絶縁膜開口４１ａ内に埋め込まれた
絶縁膜６１ａの、ウエハ全面に占める割合は小さいの
で、エッチング中のＣＯの発光量は高融点金属薄膜６ｂ
が露出したところで急激に低下する。このため、エッチ
ング中にＣＯの発光をモニタし、ＣＯの発光量の急激な
低下を検出してエッチングを停止させるようにすれば、
制御性良く、ＳｉリッチなＳｉＮ膜である絶縁膜６１
の、絶縁膜開口４１ａ内に埋め込まれた部分６１ａを残
すことができる。
【０１５８】次に、図７(b) に示すように、Ｓｉリッチ
なＳｉＮ膜である絶縁膜６１ａと高融点金属薄膜６ｂと
に対してエッチング処理を施す。このときエッチング処
理は、プラズマエッチング，ＥＣＲ（マイクロ波プラズ
マ）エッチングやＲＩＥ（反応性イオンエッチング）等
のエッチングを用いる。この場合、上記絶縁膜６１ａと
高融点金属薄膜６ｂとは等速でエッチングされることと
なる。ここでエッチングガスには、ＳＦ6 やＣＦ4 ＋Ｏ
2 を用い、エッチングにより絶縁膜４１が露出したとこ
ろ（終点）から数十秒程度（膜厚では３０００オングス
トローム程度）オーバエチングしてエッチングを停止さ
せる。このときＦラジカルの発光あるいはＳｉＦの発光
をモニタするようにすれば、容易にエッチング終点の検
出を行うことができる。
【０１５９】次に、図７(c) に示すように、絶縁膜４１
をフッ酸により、ＳｉリッチなＳｉＮ膜からなる絶縁膜
６１ａに対して選択的に除去する。このときの選択比は
２０以上にすることが可能なので、ＳｉリッチなＳｉＮ
膜からなる絶縁膜６１ａをダミーゲートとして残すこと
ができる。次に、図７(d) に示すようにｎ′拡散層３
ａ，３ｂを形成するためのＳｉイオンの注入、ｐ′拡散
層５１を形成するためのＭｇイオンの注入を行う。この
ときＳｉイオンの注入エネルギーは、Ｓｉイオンの注入
により形成されるｎ′拡散層３ａ，３ｂの深さが、ｎ拡
散層２の底面と同じ深さになるよう、凹状掘込み部１ａ
の深さに応じた高いエネルギー、例えば１００ＫｅＶ程
度で注入する。なお、Ｓｉイオンのドーズ量は必要とす
る素子の耐圧，相互コンダクタンスに応じて決めればよ
い。また、Ｍｇイオンの注入は、ｐ拡散層５の形成時と
同様、加速エネルギー３００ＫｅＶ、ドーズ量５×１０
12ｃｍ-2程度でもって行う。
【０１６０】次に、図７(e) に示すように、サイドウォ
ールの形成が容易な絶縁膜としてＳｉＯ2 膜を全面に被
着した後、これを、ＥＣＲ（マイクロ波プラズマ）エッ
チングやＲＩＥ（反応性イオンエッチング）等のエッチ
ング等の方法でエッチングし、絶縁膜６１ａの側壁にの
みＳｉＯ2 膜をサイドウォール１１として残す。ここ
で、全面に形成する絶縁膜（ＳｉＯ2 膜）の膜厚を５０
００オングストロームにすればサイドウオール１１の幅
としては、０．３μｍが確保できる。
【０１６１】次に、図７(f) に示すように、ｎ+ 拡散層
４ａ，４ｂを形成するためのＳｉイオンの注入、ｐ″拡
散層５２を形成するためのＭｇイオンの注入を行う。こ
のときのＳｉイオンの注入エネルギーは、ｎ+ 拡散層４
ａ，４ｂの底面がｎ拡散層２，ｎ′拡散層３ａ，３ｂの
底面と同じ深さになるよう、凹状掘込み部１ａの深さに
応じて高いエネルギー、例えば１００ＫｅＶで注入すれ
ばよい。また、Ｓｉイオンのドーズ量は必要とする素子
の耐圧，相互コンダクタンスに応じて決めればよい。さ
らに、Ｍｇイオンの注入は、ｐ拡散層５の形成時と同
様、加速エネルギー３００ＫｅＶ，ドーズ量５×１０12
ｃｍ-2程度でもって行う。
【０１６２】次に、図８(a) に示すように、絶縁膜６１
ａ及びサイドウォール１１を除去する。これらの絶縁膜
の除去は、例えばバッファードフッ酸（ＨＦ：ＮＨ4 Ｆ
＝３０：１）を用いて行い、高融点金属ゲート電極６ａ
や化合物半導体基板１にダメージを与えず、また絶縁膜
の残渣を残さないことが重要である。このとき、Ｓｉリ
ッチなＳｉＮ膜６１ａのエッチングレートは小さいが、
バッファードフッ酸によって高融点金属ゲート電極６ａ
や化合物半導体基板１はほとんどエッチングされないの
で、金属ゲート電極６ａ上の絶縁膜６１ａ及びサイドウ
ォールとしての絶縁膜１１だけを除去することができ
る。
【０１６３】次に、図８(b) に示すように、パッシベー
ションのための絶縁膜７を基板の全面に被着する。この
とき絶縁膜７には、短チャネル効果抑制のために、下地
部材との間で生ずるストレスが１×１０9 ｄｙｎ／ｃｍ
2 以下のものを用いることが好ましく、例えばプラズマ
ＣＶＤで形成したＳｉＯＮ膜等を用いる。
【０１６４】最後に、ソース，ドレイン電極の形成領域
に対応した開口を持つレジスト（図示せず）をマスクと
して絶縁膜７をエッチングして、絶縁膜開口７ａ，７ｂ
を形成した後、ソース，ドレイン電極８ａ，８ｂとなる
オーミック金属の蒸着，リフトオフ処理を行う。その
後、シンターを施してＦＥＴ１００ｂを完成する（図８
(c) ）。
【０１６５】この実施の形態２の製造方法では、ソー
ス，ドレイン領域の形成工程で、上記絶縁膜開口４１ａ
内に自己整合的に位置決めされたダミーゲート６１ａを
形成し、該絶縁膜４１を除去した後、該ダミーゲート６
１ａを用いて、第１の選択的なイオン注入を行い、その
後、該ダミーゲート６１ａの側壁部分にこれに対して自
己整合的にサイドウォール１１を形成し、該ダミーゲー
ト６１ａ及びサイドウォール１１をマスクとして第２の
選択的なイオン注入を行うので、上記実施の形態１にお
ける、ゲート長の制御性の向上，及びｐ型拡散層の最適
化の効果に加えて、サイドウォールにより、ゲート電極
の配置部分から、ソース，ドレイン領域を構成するｎ+
拡散層４ａ，４ｂまでの距離の設定を制御性よく行うこ
とができ、ソース抵抗やドレイン耐圧のばらつきを抑え
ることができる効果がある。
【０１６６】実施の形態３．次に、本発明の実施の形態
３として、上記実施の形態１，２で説明したものとは異
なるＳＡＧＦＥＴの製造方法について説明する。図９，
図１０，図１１は、上記実施の形態３のＳＡＧＦＥＴの
製造方法を説明するための図であり、図９(a) 〜(f) ，
図１０(a) 〜(f) ，図１１(a) 〜(f) は、製造過程にお
けるＦＥＴの断面構造をその主要工程別に示している。
図１１(f) において、１００ｃは、この実施の形態３の
方法により製造されたＳＡＧＦＥＴであり、その構造
は、上記実施の形態１，２のＦＥＴ１００ａ，１００ｂ
と全く同一である。
【０１６７】次に製造方法について説明する。まず、図
９(a) に示すように、化合物半導体基板１上に絶縁膜４
０を６０００オングストローム程度の厚さに被着し、続
いて絶縁膜７３を５００オングストローム程度の厚さに
被着し、その後、所定パターンの開口４２ａを有する第
１のレジスト４２を形成する。このときの絶縁膜４０と
してはＳｉＮ膜、絶縁膜７３としてはＳｉＯ膜を用い
る。
【０１６８】次に、図９(b) に示すように上記レジスト
４２をマスクとして、絶縁膜７３及び絶縁膜４０をエッ
チングして絶縁膜開口４０ａを形成する。このときエッ
チング方法には、エッチング端面が基板表面に対して垂
直になるよう絶縁膜を加工するのに必須なＣＨＦ3 ＋Ｏ
2 ガスによるＥＣＲエッチングを用いる。
【０１６９】次に、図９(c) に示すようにレジスト４２
を除去した後、上記絶縁膜７３，４０をマスクとして、
化合物半導体基板１の表面を選択的にエッチングして、
該基板表面に５００オングストローム程度の深さの凹状
掘込み部１ａを形成する。このとき、レジスト４２の除
去と掘り込み形成の順序は逆でも良い。上記化合物半導
体基板１に掘り込みを形成するためのエッチング処理に
は、Ｃｌ2 ガスによるドライエッチングを用いることが
好ましい。図９(c) には、ドライエッチングにより、エ
ッチング端面が基板表面に対して垂直に加工された凹状
掘込み部１ａを示している。
【０１７０】その後は、上記実施の形態１の図３(d) 〜
(f) ，図４(a) 〜(c) に示す処理と同様の処理を行っ
て、ゲート電極となる高融点金属層６ａを、基板表面の
凹状掘込み部１ａ内に形成する（図９(d) 〜(f) ，図１
０(a) 〜(c) ）。
【０１７１】次に、図１０(d) に示すように、絶縁膜７
４として、例えばＳｉＯ膜をプラズマＣＶＤにより１０
００オングストローム程度の厚さに被着する。このと
き、上記絶縁膜７４の膜厚は、絶縁膜開口４０ａ内の高
融点金属薄膜６ａの上面をカバーできる膜厚としてい
る。
【０１７２】次に、図１０(e) に示すように、塗布によ
る成膜が可能な絶縁材料としてＳＯＧを用い、これをウ
エハ全面に塗布して絶縁膜６３を形成し、続いてエッチ
ング処理を行う。つまり、まず、絶縁膜４０が露出する
までは、ＣＨＦ3 ＋Ｏ2 ガスを用いたＲＩＥ、ＥＣＲエ
ッチャ等のウエハ面内均一性の高いエッチング処理を行
い、その後は、エッチングガスをＳＦ6 に切り替えてエ
ッチング処理を行う。これにより、図１０(f) に示すよ
うに、絶縁膜４０及びその上の絶縁膜７３，７４が除去
され、高融点金属薄膜６ａ上にのみ絶縁膜７４及び６３
がダミーゲート６５として残る。
【０１７３】上記エッチングガスの切り換えは、エッチ
ング中のＣＯの発光量が変化したタイミングで行えばよ
い。これは、絶縁膜４０が露出したところでＣＯの発光
量は急激に低下するためである。なお、エッチング中の
Ｆの発光量も絶縁膜４０が露出したところで急激に増加
するので、エッチング中のＦの発光をモニタして、上記
エッチングガスの切り替えを行うこともできる。さら
に、このときのＳｉＮ膜からなる絶縁膜４０と、プラズ
マＣＶＤで形成したＳｉＯ膜からなる絶縁膜７４及びＳ
ＯＧ膜からなる絶縁膜６３とのエッチング選択比は、２
０以上にすることが可能なので、絶縁膜７４及び絶縁膜
６３をダミーゲート６５としてゲート電極６ａ上に残す
ことができる。
【０１７４】次に、図１１(a) に示すように、ｎ′拡散
層３ａ，３ｂを形成するためのＳｉイオンの注入、及び
ｐ′拡散層５１を形成するためのＭｇイオンの注入を行
う。このときのＳｉイオンの注入エネルギーは、ｎ′拡
散層３ａ，３ｂの底面がｎ拡散層２の底面と同じ深さに
なるよう、凹状掘込み部１ａの深さに応じて高いエネル
ギー、例えば１００ＫｅＶに設定する。また、この場合
のドーズ量は必要とする素子の耐圧，相互コンダクタン
スに応じて決めればよい。さらに、Ｍｇイオンの注入
は、ｐ拡散層５の形成時と同様、加速エネルギー３００
ＫｅＶ，ドーズ量５×１０12ｃｍ-2程度でもって行う。
【０１７５】次に、図１１(b) に示すように、サイドウ
ォールの形成が容易なＳｉＯ2 膜を全面に被着し、これ
を、ＥＣＲ（マイクロ波プラズマ）エッチングやＲＩＥ
（反応性イオンエッチング）等のエッチング等の方法で
エッチングして、上記ＳｉＯ2 を絶縁膜７４及び絶縁膜
６３からなるダミーゲートの側壁部にだけサイドウォー
ル６４として残す。このときサイドウォール形成のため
のＳｉＯ2 膜の膜厚を５０００オングストロームにすれ
ば、サイドウオール６４の幅としては０．３μｍを確保
できる。
【０１７６】次に、図１１(c) に示すように、ｎ+ 拡散
層４ａ，４ｂを形成するためのＳｉイオンの注入、ｐ″
拡散層５２を形成するためのＭｇイオンの注入を行う。
このときのＳｉイオンの注入エネルギーは、ｎ+ 拡散層
４ａ，４ｂの底面がｎ拡散層２及びｎ′拡散層３ａ，３
ｂの底面と同じ深さになるよう、凹状掘込み部１ａの深
さに応じた高いエネルギー、例えば１００ＫｅＶで行
う。また、Ｓｉイオンのドーズ量は必要とする素子の耐
圧，相互コンダクタンスに応じて決めればよい。さら
に、Ｍｇイオンの注入は、ｐ′拡散層５１の形成時と同
様、加速エネルギー３００ＫｅＶ，ドーズ量５×１０12
ｃｍ-2程度でもって行う。
【０１７７】次に、図１１(d) に示すように、例えばバ
ッファードフッ酸（ＨＦ：ＮＨ4 Ｆ＝３０：１）を用い
て、ゲート電極６ａ上の絶縁膜６３及び７４と、サイド
ウォール６４を除去する。このとき、高融点金属ゲート
電極６ａや化合物半導体基板１にダメージを与えず、ま
た絶縁膜の残渣を残さないことが重要である。この場
合、ダミーゲートを構成する絶縁膜６３，７４、サイド
ウォールを構成する絶縁膜６４は、ＳｉＯ2 膜であるの
で、エッチングレートは１０００オングストローム／ｍ
ｉｎと大きく、高融点金属ゲート電極６ａや化合物半導
体基板１をほとんどエッチングしないでこれらの絶縁膜
６３，６４，７４だけを除去することができる。
【０１７８】その後は、上記実施の形態１の図５(c) ，
(d) に示す工程と同様の処理を行って、パッシベーショ
ンのための絶縁膜７、及びソース，ドレイン電極８ａ，
８ｂを形成する（図１１(e) ，(f) ）。
【０１７９】このように本実施の形態３の製造方法で
は、ソース，ドレイン領域の形成工程で、上記絶縁膜４
１に対するエッチング選択性を有する絶縁膜６３及び７
４の形成及びそのエッチング処理により、該絶縁膜４１
の開口４１ａ内にダミーゲート６５を形成し、該ダミー
ゲート６５をマスクとする選択的なエッチングにより絶
縁膜４１を除去した後、該ダミーゲート６５をマスクと
して第１の選択的なイオン注入を行い、さらに該ダミー
ゲート６５の側壁部分にこれに対して自己整合的にサイ
ドウォール６４を形成し、その後、該ダミーゲート６５
及び該サイドウォール６４をマスクとして第２の選択的
なイオン注入を行うので、上記ダミーゲート６５とし
て、その側面が基板表面に対して垂直な直方体形状のも
のが形成され、その側面に形成されたサイドウォール６
４により、ゲート電極の配置部分から、ソース，ドレイ
ン領域を構成するｎ+ 拡散層４ａ，４ｂまでの距離が設
定されることとなる。この場合ダミーゲート６５が直方
体形状であるため、サイドウォール６４の幅の制御性が
向上することとなり、このため、上記実施の形態２に比
べて、ゲート電極６ａのエッジから該ｎ+ 拡散層４ａ，
４ｂまでの距離の制御性を一層高めることができる。
【０１８０】実施の形態４．図１２〜図１４は、本発明
の実施の形態４による半導体装置であるＦＥＴを説明す
るための図であり、図１２(a) 〜(f) ，図１３(a) 〜
(f) ，図１４(a) 〜(e) は、製造過程におけるＦＥＴの
断面構造をその主要工程別に示している。
【０１８１】図１４(e) において、１００ｄは、本実施
の形態４の電力増幅用ＭＭＩＣに搭載されたＳＡＧＦＥ
Ｔであり、図２と同一符号は実施の形態１のＦＥＴ１０
０ａと同一のものを示している。そしてこのＦＥＴ１０
０ｄでは、ゲート電極６ｄは、その両側部に、上端位置
が凹状堀込み部１ａの両側のｎ+ 拡散層４ａ，４ｂの表
面より高くなるよう形成された側壁部６ｄ1 を有してお
り、この側壁部６１ｄ1 の外側面は、凹状堀込み部１ａ
の内側面全体と接している。その他の構成は実施の形態
１のＦＥＴ１００ａと同一である。
【０１８２】このようなゲート電極６ｄの構造では、実
施の形態１における、ゲート長の制御性の向上，ｐ型拡
散層の最適化といった効果に加えて、以下のような効果
がある。
【０１８３】すなわち、本実施の形態４のＦＥＴ１００
ｄでは、凹状堀込み部１ａの側面とゲート電極６ｄとが
面接触しているため、ゲート電極６ａがｎ′拡散層３
ａ，３ｂの凹状堀込み部１ａの側壁部分に点接触してい
る上記実施の形態１のＦＥＴ１００ａのような、ゲート
電圧の印加時におけるゲート電極のエッジ付近での電界
集中はなく、ゲート電圧を印加したとき、ゲート電極の
エッジ付近では空乏層が、ｎ′拡散層３ａ，３ｂの凹状
堀込み部１ａの側壁部分に広がることとなり、このた
め、上記実施の形態１のものに比べて、チャネルの狭窄
や耐圧劣化が起こりにくいものとなっている。なお、実
施の形態１のＦＥＴ１００ａでは、実施の形態４のＦＥ
Ｔ１００ｄに比べてゲート電極６ａとｎ′拡散層３ａ，
３ｂとの接触面積が小さいので、ゲート，ソース間の容
量、ゲート，ドレイン間の容量が小さく、高周波特性に
優れている。
【０１８４】次に製造方法について説明する。まず、図
１２(a) に示すように、化合物半導体基板１上に絶縁膜
４１を６０００オングストローム程度の厚さに被着し、
次に該絶縁膜４１上に所定パターンの開口４２ａを有す
るレジスト４２を形成する。次に、図１２(b) に示すよ
うに上記レジスト４２をマスクとして絶縁膜４１をエッ
チングして開口４１ａを形成する。ここで上記絶縁膜４
１にはＳｉＯ膜を用い、そのエッチング処理には、エッ
チング端面を垂直に加工するのに必須なＣＨＦ3 ＋Ｏ2
ガスを用いたＥＣＲエッチングを用いる。
【０１８５】その後は、実施の形態１の図３(c) ，(d)
に示す処理と同様の処理を行って、化合物半導体基板１
に５００オングストローム程度の深さの凹状堀込み部１
ａを形成し（図１２(c) ）、ｎ拡散層２及びｐ拡散層５
を上記凹状堀込み部１ａの底面部分に形成する（図１２
(d) ）。
【０１８６】次に、図１２(e) に示すように、高融点金
属薄膜６を、その段切れが上記絶縁膜開口４１ａの上部
にて生じないよう全面に被着する。高融点金属薄膜６に
は、Ｗ，ＷＳｉ，ＷＳｉＮ，ＷＮ，あるいはＴｉＷから
なる単層構造、または、これらの材料を組み合わせた積
層構造のものを用いる。該積層構造におけるこれらの材
料の組み合わせは、上記本発明の基本原理で説明したも
のと同一である。
【０１８７】また、高融点金属薄膜６の被着方法は、ス
パッタ蒸着が好ましいが、この場合、絶縁膜開口４１ａ
の側壁に高融点金属薄膜６を十分に被着させて段切れが
生じないようするため、スパッタ蒸着を行う際の圧力
を、通常に比べて低くしたり、高融点金属薄膜６ｄの膜
厚を５０００オングストローム以上に厚くしたりする。
例えば、上記圧力は１ｍTorrとしてターゲットまでの距
離を２０ｃｍとする。なお、この場合も、ゲート電極と
して凹状堀込み部１ａ内に残る高融点金属薄膜６ｄの上
面は、凸状に湾曲した形状となる。
【０１８８】次に、図１２(f) に示すように、第２のレ
ジスト１５を、高融点金属薄膜６ｄの、基板堀込み部１
ａに対応する凹部が十分に平坦化される程度の膜厚（約
１μｍ）に塗布する。
【０１８９】次に、図１３(a) に示すように第２のレジ
スト１５をＯ2 アッシング等のウエハ面内での均一性の
高いエッチング方法を用いてエッチングし、高融点金属
薄膜６が露出したところでエッチングを停止する。この
ときの高融点金属薄膜６の凹部６ｄ2 に埋め込まれたレ
ジスト１５ａのウエハ全面に占める割合は小さいので、
高融点金属薄膜６が露出したところでＣＯの発光量は急
激に低下する。このため、エッチング中にＣＯの発光を
モニタし、ＣＯの発光量の急激な低下を検出してエッチ
ングを停止させるようにすれば、制御性良くレジスト１
５ａを高融点金属薄膜６の凹部６ｄ2 内に残すことがで
きる。
【０１９０】次に、図１３(b) に示すように、上記レジ
スト１５ａをマスクにして高融点金属薄膜６をエッチン
グする。このときエッチング処理には、プラズマエッチ
ング，ＥＣＲ（マイクロ波プラズマ）エッチングやＲＩ
Ｅ（反応性イオンエッチング）等のエッチングを行い、
レジスト１５ａに対して高融点金属薄膜６を選択的にエ
ッチングする。またエッチングガスには、ＳＦ6 やＣＦ
4 ＋Ｏ2 を用い、エッチングにより絶縁膜４１が露出し
たところでエッチングを停止させる。このときＦラジカ
ルの発光、ＳｉＦの発光をモニタすれば容易にエッチン
グ終点の検出を行うことができる。また、上記高融点金
属薄膜６のエッチング処理では、高融点金属薄膜６の一
部が、ゲート電極側壁部６ｄ1 として絶縁膜開口４１ａ
の側壁上に残るようにしている。
【０１９１】さらに、図１３(c) に示すように、第２の
レジスト１５ａを除去し、続いて、図１３(d) に示すよ
うに、絶縁膜４１を、例えばバッファードフッ酸（Ｈ
Ｆ：ＮＨ4 Ｆ＝３０：１）を用いて、絶縁膜開口４１ａ
内の高融点金属薄膜６ｄに対して選択的に除去する。こ
の際、ゲート電極となる高融点金属薄膜６ｄや化合物半
導体基板１にダメージを与えず、また絶縁膜の残渣を残
さないようにすることが重要である。
【０１９２】次に、図１３(e) に示すように、ｎ′拡散
層３ａ，３ｂを形成するためのＳｉイオンの注入、ｐ′
拡散層５１を形成するためのＭｇイオンの注入を行う。
このときのＳｉイオンの注入エネルギーは、ｎ′拡散層
３ａ，３ｂの底面がｎ層拡散層２の底面と同じ深さにな
るよう、上記凹状堀込み部１ａの深さに応じて高いエネ
ルギー、例えば１００ＫｅＶとする。また、この時のド
ーズ量は必要とする素子の耐圧，相互コンダクタンスに
応じて決めればよい。さらにＭｇイオンの注入は、ｐ拡
散層５の形成時と同様、加速エネルギー３００ＫｅＶ，
ドーズ量５×１０12ｃｍ-2程度でもって行う。
【０１９３】次に、図１３(f) に示すように、サイドウ
オールの形成が容易なＳｉＯ2 膜１１ｄを全面に被着
し、このＳｉＯ2 膜１１ｄを、ＥＣＲ（マイクロ波プラ
ズマ）エッチングやＲＩＥ（反応性イオンエッチング）
等のエッチング方法でエッチングする。このＳｉＯ2 膜
のエッチング処理は、ゲート電極としての高融点金属薄
膜６ｄの両側壁６ｄ1 面上に該ＳｉＯ2 膜１１ｄの一部
がサイドウォール１１ｄ1 として残るよう、所定量エッ
チングした時点で停止する。図１４(a) には、該サイド
ウォール１１ｄ1 が形成された状態を示している。ここ
で、上記ＳｉＯ2膜１１ｄの膜厚を５０００オングスト
ロームにすれば、サイドウオール１１ｄ1の幅として
０．３μｍ程度の寸法を確保できる。
【０１９４】次に、図１４(b) に示すように、ｎ+ 拡散
層４ａ，４ｂを形成するためのＳｉイオンの注入、ｐ″
拡散層５２を形成するためのＭｇイオンの注入を行う。
このときのＳｉイオンの注入エネルギーは、ｎ+ 拡散層
４ａ，４ｂの底面がｎ拡散層２，ｎ′拡散層３ａ，３ｂ
の深さと同じ深さになるよう、凹状堀込み部１ａの深さ
に応じて高いエネルギー、例えば１００ＫｅＶとする。
またそのドーズ量は必要とする素子の耐圧，相互コンダ
クタンスに応じて決めればよい。さらに、Ｍｇイオンの
注入は、上記ｐ′拡散層５１の形成時と同様、加速エネ
ルギー３００ＫｅＶ，ドーズ量５×１０12ｃｍ-2程度で
もって行う。
【０１９５】次に、図１４(c) に示すように、サイドウ
ォール１１ｄ1 を、例えばバッファードフッ酸（ＨＦ：
ＮＨ4 Ｆ＝３０：１）を用いて除去する。この際、高融
点金属ゲート電極６ｄや化合物半導体基板１にダメージ
を与えず、また絶縁膜の残渣を残さないことが重要であ
る。このとき、サイドウォール１１ｄ1 は、ＳｉＯ2膜
から構成されているので、バッファードフッ酸によるエ
ッチングレートは１０００オングストローム／ｍｉｎと
大きく、高融点金属ゲート電極６ｄや化合物半導体基板
１がエッチングされることはほとんどない。
【０１９６】次に、図１４(d) に示すように、パッシベ
ーションのための絶縁膜７を被着する。この絶縁膜７に
は、短チャネル効果抑制のため、下地部材との間で生ず
るストレスが１×１０9 ｄｙｎ／ｃｍ2 以下のものを用
いることが好ましく、例えばプラズマＣＶＤで形成した
ＳｉＯＮ膜等を用いる。
【０１９７】最後に、ソース，ドレイン電極の形成領域
に対応した開口を持つレジスト（図示せず）をマスクと
して、絶縁膜７をエッチングして絶縁膜開口７ａ，７ｂ
を形成した後、オーミック金属の蒸着リフトオフ処理に
より、ソース，ドレイン電極８ａ，８ｂを上記絶縁膜開
口７ａ，７ｂ内に形成する。その後、シンター処理を行
って、ＦＥＴ１００ｄを完成する（図１４(e) ）。上記
ソース，ドレイン電極８ａ，８ｂは、Ｎｉ層上にＡｕＧ
ｅ系の合金を積層した構造として、コンタクト抵抗を下
げている。
【０１９８】このように実施の形態４の製造方法では、
半導体基板１上に開口４１ａを有する絶縁膜４１を形成
し、該半導体基板の表面に、平面形状が該絶縁膜開口４
１ａと同一である凹状堀込み部１ａを形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口４１ａの上部にて生じないよう
行い、該絶縁膜４１上の高融点金属層をエッチバックに
より除去して、該絶縁膜開口４１ａ内の高融点金属層を
ゲート電極６ｄとして残し、さらに絶縁膜４１を除去し
た後、該半導体基板１の凹状堀込み部１ａ両側にｎ′ソ
ース，ドレイン拡散層３ａ，３ｂを形成するので、高融
点金属ゲート電極６ｄの形成には、制御性の悪い高融点
金属層の選択エッチング処理を用いる必要がなく、その
側面部がｎ′ソース，ドレイン拡散層３ａ，３ｂのゲー
ト電極側端面全体と接する構造のゲート電極６ｄを、そ
の平面形状を上記凹状堀込み部１ａの平面形状に一致さ
せて高い寸法精度でもってしかも簡単に形成することが
できる。
【０１９９】実施の形態５．図１５〜図１７は、本発明
の実施の形態５による半導体装置であるＦＥＴを説明す
るための図であり、図１５(a) 〜(f) ，図１６(a) 〜
(f) ，図１７(a) 〜(e) は、製造過程におけるＦＥＴの
断面構造をその主要工程別に示している。
【０２００】図１７(e) において、１００ｅは、本実施
の形態５の、電力増幅用ＭＭＩＣに搭載されたＳＡＧＦ
ＥＴであり、図２と同一符号は実施の形態１のＦＥＴ１
００ａと同一のものを示している。そしてこのＦＥＴ１
００ｅでは、ゲート電極６ｅは、直方体形状となってお
り、つまり、凹状堀込み部１ａの側壁とゲート電極６ｅ
とは面接触をしており、この点のみ実施の形態１のＦＥ
Ｔ１００ａと異なっている。
【０２０１】この実施の形態５のＦＥＴ１００ｅでは、
ゲート電極６ｅが直方体形状をしているので、以下のよ
うな利点がある。すなわち、本実施の形態５のＦＥＴ１
００ｅでは、凹状堀込み部１ａの側壁とゲート電極６ｅ
とは面接触をしているため、ゲート電極がｎ′拡散層３
ａ，３ｂの凹状堀込み部１ａの側壁部分に点接触してい
る実施の形態１のＦＥＴ１００ａのような、ゲート電圧
の印加時におけるゲート電極６ａのエッジ部分での電界
集中はなく、ゲート電圧を印加したときには、ゲート電
極６ｅのエッジ付近で空乏層が、ｎ′拡散層３ａ，３ｂ
の凹状堀込み部１ａの側壁部分に広がることになり、チ
ャネルの狭窄や耐圧劣化は起こしにくい。ただし、実施
の形態１のＦＥＴ１００ａでは、実施の形態５のＦＥＴ
１００ｅに比べて、ゲート電極６ａと凹状堀込み部１ａ
の側壁部分との接触面積が小さいため、ゲート，ソース
間の容量、ゲート，ドレイン間の容量が小さく、高周波
特性に優れている。
【０２０２】さらに、上記実施の形態５のＦＥＴ１００
ｅでは、ゲート電極６ｅがほぼ直方体形状となっている
ため、ゲート電極の断面積が実施の形態４のＦＥＴ１０
０ｄと比べて大きくゲート電極の低抵抗化が図れるとい
う利点がある。さらに、このＦＥＴ１００ｅでは、実施
の形態４に比べてＦＥＴの耐圧のばらつきを抑えること
ができるという利点もある。これは、ゲート電極６ｅを
直方体形状としたことにより、ゲート電極６ｅの側壁に
自己整合的に形成されるサイドウォール１１ｅの横幅の
制御性が、実施の形態４のゲート電極６ｄの構造に比べ
て高くなり、ｎ′拡散層３ａ，３ｂの横幅の再現性が向
上するためである。
【０２０３】次に、製造方法について説明する。まず、
図１５(a) に示すように、化合物半導体基板１上に絶縁
膜４１及びレジスト４２を形成し、該レジスト４２に所
定パターンの開口４２ａを形成した後、実施の形態１に
おける図３(b) 〜(d) に示す処理と同様の処理を行っ
て、凹状堀込み部１ａの底面部にｎ拡散層２及びｐ拡散
層５を形成する（図１５(b) 〜(d)）。
【０２０４】その後、図１５(e) に示すように、高融点
金属材料を全面に堆積して高融点金属薄膜６０を形成す
る。この際、高融点金属材料は、凹状堀込み部１ａ上の
絶縁膜開口４１ａの内壁に高融点金属材料がほとんど被
着しない程度に薄く堆積する。また、高融点金属薄膜６
０の被着方法はスパッタ蒸着が好ましいが、ここでは、
膜厚を１０００オングストローム以下に薄くする必要が
ある。
【０２０５】なお、高融点金属薄膜６０にはＷ，ＷＳ
ｉ，ＷＳｉＮ，ＷＮ，あるいはＴｉＷからなる単層構
造、または、これらの高融点金属材料を組み合わせた積
層構造を用いることができる。この積層構造における高
融点金属材料の組み合わせは、上記本発明の基本原理で
説明した高融点金属薄膜６のものと同一である。
【０２０６】次に、図１５(f) に示すように、第２のレ
ジスト１５を塗布する。このとき、上記第２のレジスト
１５は、絶縁膜開口４１ａ部分の凸凹を十分に平坦化で
きる膜厚（約１μｍ）に塗布する。また、第２のレジス
ト１５には、ＲＩＥ耐性があるものを用いる。
【０２０７】次に、図１６(a) に示すように、第２のレ
ジスト１５をＯ2 アッシング等のウエハ面内での均一性
の高いエッチング方法を用いてエッチングする。このエ
ッチング処理は、高融点金属薄膜６０が露出したところ
で停止する。ここで、上記絶縁膜開口４１ａ内に埋め込
まれたレジスト１５ｅのウエハ全面に占める割合は小さ
いので、エッチング中のＣＯの発光量は、高融点金属薄
膜６０が露出したところで急激に低下する。このため、
エッチング中にＣＯの発光をモニタし、ＣＯの発光量の
急激な低下を検出して、エッチングを停止させるように
すれば、制御性良くレジスト１５ｅを、絶縁膜開口４１
ａ内に残すことができる。
【０２０８】次に、図１６(b) に示すように、絶縁膜開
口４１ａ内のレジスト１５ｅをマスクにして、高融点金
属薄膜６０をエッチングする。このときエッチング処理
には、プラズマエッチング，ＥＣＲ（マイクロ波プラズ
マ）エッチングやＲＩＥ（反応性イオンエッチング）等
のエッチング処理を用い、レジスト１５ｅに対して選択
的に高融点金属薄膜６０のエッチングを行う。ここで、
エッチングガスにはＳＦ6 やＣＦ4 ＋Ｏ2 を用い、エッ
チング処理は、エッチングにより絶縁膜４１が露出した
ところで停止する。このときＦラジカルの発光、ＳｉＦ
の発光をモニタするようにすれば容易にエッチング終点
の検出ができる。なお、凹状堀込み部１ａ上の絶縁膜開
口の側壁にはほとんど高融点金属薄膜６０が被着してい
ないので、必ずしもジャストエッチである必要はなく、
若干オーバーエッチングとなっても問題ない。
【０２０９】さらに、図１６(c) に示すように、第２の
レジスト１５ｅを除去し、絶縁膜開口４１ａ内の基板領
域上に薄く高融点金属薄膜６０ａを残す。次に、図１６
(d)に示すように、タングステンの選択ＣＶＤ（以下、
Ｗ−ＣＶＤと略記する。）などの方法で、絶縁膜開口４
１ａ内に露出する高融点金属薄膜６０ａ上にタングステ
ンを選択的に堆積して、該開口４１ａを埋め込む。な
お、上記絶縁膜開口４１ａ内の基板表面上に薄く形成し
た高融点金属薄膜６０ａは、Ｗ−ＣＶＤにより絶縁膜開
口４１ａの内部だけに選択的にタングステンが成長する
ようにするためのものである。
【０２１０】次に、図１６(e) に示すように絶縁膜４１
を、例えばバッファードフッ酸（ＨＦ：ＮＨ4 Ｆ＝３
０：１）を用いて除去する。この際、高融点金属ゲート
電極６ｅとなる絶縁膜開口内に埋め込まれた高融点金属
膜や化合物半導体基板１にダメージを与えず、また絶縁
膜の残渣を残さないことが重要である。
【０２１１】次に、図１６(f) に示すようにｎ′拡散層
３ａ，３ｂを形成するためのＳｉイオンの注入、ｐ′拡
散層５１を形成するのためのＭｇイオンの注入を行う。
このときＳｉイオンの注入エネルギーは、Ｓｉイオンが
注入されたｎ′拡散層３の底面がｎ拡散層２の底面と同
じ深さになるよう、凹状堀込み部１ａの深さに応じた高
いエネルギー、例えば１００ＫｅＶとする。またこのと
きのＳｉイオンのドーズ量は必要とする素子の耐圧，相
互コンダクタンスに応じて決めればよい。さらに、Ｍｇ
イオンの注入は、上記ｐ拡散層５の形成時と同様、加速
エネルギー３００ＫｅＶ，ドーズ量５×１０12ｃｍ-2程
度でもって行う。
【０２１２】次に、図１７(a) に示すように、サイドウ
オールの形成が容易なＳｉＯ2 膜（図示せず）を全面に
被着し、これをＥＣＲ（マイクロ波プラズマ）エッチン
グやＲＩＥ（反応性イオンエッチング）等のエッチング
等の方法でエッチングする。このエッチング処理は、ゲ
ート電極としての高融点金属膜６ｅの側壁に上記ＳｉＯ
2 膜がサイドウォール１１ｅとして残った時点でエッチ
ングを停止する。ここで、ＳｉＯ2 膜の膜厚を５０００
オングストロームにすれば、サイドウオール１１ｅの幅
として０．３μｍの寸法を確保できる。
【０２１３】次に、図１７(b) に示すように、ｎ+ 拡散
層４ａ，４ｂを形成するためのＳｉイオンの注入、ｐ″
拡散層５２を形成するためのＭｇイオンの注入を行う。
このときＳｉイオンの注入エネルギーは、ｎ+ 拡散層４
ａ，４ｂの底面がｎ拡散層２，及びｎ′拡散層３の底面
と同じ深さになるよう、凹状堀込み部１ａの深さに応じ
た高いエネルギー、例えば１００ＫｅＶとする。またこ
のときＳｉイオンのドーズ量は必要とする素子の耐圧，
相互コンダクタンスに応じて決めればよい。さらに、Ｍ
ｇイオンの注入は、上記ｐ′拡散層５１の形成時と同
様、加速エネルギー３００ＫｅＶ，ドーズ量５×１０12
ｃｍ-2程度でもって行う。
【０２１４】次に、図１７(c) に示すように、サイドウ
ォールとしての絶縁膜１１ｅを、例えばバッファードフ
ッ酸（ＨＦ：ＮＨ4 Ｆ＝３０：１）で除去する。この
際、高融点金属ゲート電極６ｅや化合物半導体基板１に
ダメージを与えず、また絶縁膜の残渣を残さないことが
重要である。このとき、上記サイドウォール１１ｅはＳ
ｉＯ2 膜からなるので、エッチングレートは１０００オ
ングストローム／ｍｉｎと大きく、高融点金属ゲート電
極６ｅや化合物半導体基板１は上記バッファードフッ酸
によってはほとんどエッチングされないですむ。
【０２１５】次に、図１７(d) に示すように、パッシベ
ーションのための絶縁膜７を全面に被着する。この絶縁
膜７には、短チャネル効果抑制のため、下地部材との間
で生ずるストレスが１×１０9 ｄｙｎ／ｃｍ2 以下のも
のを用いることが好ましく、例えばプラズマＣＶＤで形
成したＳｉＯＮ膜等を用いる。
【０２１６】最後にソース，ドレイン電極の形成領域に
対応する開口を持つレジスト（図示せず）をマスクとし
て絶縁膜７をエッチングして絶縁膜開口７ａ，７ｂを形
成した後、オーミック金属の蒸着リフトオフ処理により
ソース，ドレイン電極８ａ，８ｂを形成し、その後シン
ター処理を行ってＦＥＴ１００ｅを完成する。このソー
ス，ドレイン電極８ａ，８ｂは、下層のＮｉ層上にＡｕ
Ｇｅ系の合金を積層した構造として、コンタクト抵抗を
下げている。
【０２１７】このような実施の形態５の製造方法では、
半導体基板１上に所定パターンの開口４１ａを有する絶
縁膜４１ａを形成し、該半導体基板の表面に、平面形状
が該絶縁膜開口４１ａと同一である凹状堀込み部１ａを
形成し、その後、該半導体基板の凹状堀込み部１ａの底
面にのみ膜厚の薄い高融点金属６０を選択的に形成し、
選択ＣＶＤ法により、該絶縁膜開口４１ａ内を高融点金
属材料により埋め込んでゲート電極６ｅを形成するの
で、高融点金属ゲート電極６ｅの形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、その側面部がｎ′ソース，ドレイン拡散層３
ａ，３ｂのゲート電極側端面全体と接した、直方体形状
のゲート電極６ｅを、その平面形状を上記凹状堀込み部
１ａの平面形状に一致させて高い寸法精度でもってしか
も簡単に形成することができる効果がある。
【０２１８】なお、上記実施の形態５における図１５
(e) に示す工程から図１６(d) に示す工程までの処理に
代えて、図１５(d) に示すように、絶縁膜開口４１ａ内
へ選択的なイオン注入により、凹状堀込み部１ａの底面
部分にｎ拡散層２及びｐ拡散層５を形成した後、図１８
(a) に示すように、バイアススパッタで高融点金属材料
を、絶縁膜開口４１ａが埋め込まれるよう全面に堆積し
て高融点金属膜６６を形成し、その後、図１８(b) に示
すように、該高融点金属膜６６をエッチバックして、絶
縁膜開口４１ａ内に高融点金属膜をゲート電極６６ｅと
して残すようにしてもよい。この場合、高融点金属膜６
６のエッチング処理は、絶縁膜４１が露出したところで
停止するようにする。
【０２１９】このようにバイアススパッタを用いて高融
点金属膜６６を絶縁膜開口４１ａ内に埋め込む方法で
は、図１５〜図１６に示す、選択ＣＶＤを用いる実施の
形態５の方法に比べて、工程を少なくすることができる
が、凹状堀込み部１ａ内に露出する基板表面に与えるダ
メージは、選択ＣＶＤを用いる方法の方が小さく、得ら
れるＦＥＴの特性の観点からは実施の形態５の方法が好
ましい。
【０２２０】また、上記実施の形態１〜５では、ゲート
電極の低抵抗化は特に行っていないが、使用する周波数
が高い場合は、高融点金属からなるゲート電極上に、低
抵抗金属を積層して、ゲート電極を低抵抗化を行って、
高周波応答性を高めるようにしてもよい。このように、
半導体デバイスで使用する周波数が高くなれば、電極上
に低抵抗金属を積層して高周波応答を高めることは、通
常行われている手法であり、その形成方法も、良く知ら
れた電極の頭だしのあとに低抵抗金属を被着するという
ものである。これらの製造方法は、例えば、特願平６−
１５４７１７号の添付明細書で詳しく述べられている。
【０２２１】実施の形態６．図１９及び図２０は、本発
明の実施の形態６の半導体装置及びその製造方法を説明
するための図であり、図１９(a) 〜(e) ，図２０(a) 〜
(e) は、電力増幅用ＭＭＩＣに搭載されたＩｎＰ系ＨＥ
ＭＴの製造プロセスをその主要工程順に示している。
【０２２２】図２０(e) において、１００ｆは、電力増
幅用ＭＭＩＣに搭載されたＩｎＰ系ＨＥＭＴであり、そ
のＩｎＰ基板１０１上には、ＡｌＩｎＡｓバッファ層１
０２を介して、ＩｎＧａＡｓチャネル層１０３，ｎ−Ａ
ｌＩｎＡｓ電子供給層１０４が順次積層されており、該
チャネル層１０３上の所定領域に高融点金属材料からな
るショットキーゲート電極１１０ｃが配設されている。
また、上記チャネル層１０３上の、ゲート電極両側の領
域には、ｎ+ −ＩｎＧａＡｓコンタクト層１０５を介し
て、高融点金属からなるオーミック性のソース，ドレイ
ン電極１０８ａ，１０８ｂが配置されている。ここで、
上記各電極１１０ｃ，１０８ａ，１０８ｂは、コンタク
ト層１０５上に形成された絶縁膜１０６の開口内に位置
しており、この絶縁膜１０６の各開口内は、他の絶縁膜
１１２ａ，１１２ｂにより埋め込まれている。
【０２２３】そして、上記絶縁膜１０６及び１１２ａ，
１１２ｂ上には所定パターンの低抵抗配線電極１１３
ｃ，１１３ａ，１１３ｂが形成されており、該絶縁膜１
１２ａ，１１２ｂに形成した開口を介して、上記ゲート
電極１１０ｃ，及びソース，ドレイン電極１０８ａ，１
０８ｂに電気的に接続されている。
【０２２４】また、上記ＨＥＭＴ１００ｆでは、電子供
給層１０４のゲート電極の配置部分の両側に形成された
コンタクト層１０５により、電子供給層１０４上にリセ
スが形成されており、上記ゲート電極１１０ｃはこのリ
セス中央部に配置されており、ゲート電極１１０ｃから
その両側のコンタクト層１０５までの距離は、ソース側
もドレイン側も同一となっている。
【０２２５】また、ソース，ドレイン電極１０８ａ，１
０８ｂは、その平面形状が、該コンタクト層の、上記絶
縁膜１０６の開口１０６ａ内に露出する領域の形状と一
致した構造となっている。また、ソース，ドレイン電極
１０８ａ，１０８ｂ及びゲート電極１１０ｃは、その膜
厚が中央部分から周辺部にかけて徐々に減少し、その表
面形状が凸状になめらかに湾曲した形状となっている。
さらに、この実施の形態６では、ソース，ドレイン電極
１０８ａ，１０８ｂと、ゲート電極１１０ｃとは、組成
比Ｘの異なるＷＳｉx から構成されている。また、上記
ソース，ドレイン電極１０８ａ，１０８ｂ上には、ゲー
ト電極１１０ｃを構成するＷＳｉx と同一組成のＷＳｉ
x からなる高融点金属層１１０ａ，１１０ｂが形成され
ており、これらの金属層１１０ａ，１１０ｂもその膜厚
が中央部分から周辺部にかけて徐々に減少し、その表面
形状が凸状になめらかに湾曲した形状となっている。
【０２２６】なお、上記ソース，ドレイン電極１０８
ａ，１０８ｂ及びゲート電極１１０ｃの構成材料はＷＳ
ｉx に限るものではなく、これらの電極は、本発明の基
本原理で示した、Ｗ，ＷＳｉ，ＷＳｉＮ，ＷＮ，あるい
はＴｉＷからなる単層構造、またはこれらの材料を組み
合わせた積層構造としてもよい。
【０２２７】このような構成のＩｎＰ系ＨＥＭＴ１００
ｆでは、ゲート電極１１０ｃ及びオーミック電極１０８
ａ，１０８ｂが高融点金属薄膜から構成されているの
で、高温状態でのゲート電極１１０ｃとｎ−ＡｌＩｎＡ
ｓ電子供給層１０４との反応、及びソース，ドレイン電
極１０８ａ，１０８ｂとｎ+ −ＩｎＧａＡｓコンタクト
層１０５との反応が抑制される。
【０２２８】また、上記ゲート電極１１０ｃ上には低抵
抗配線電極１１３ｃを形成しているので、ゲート電極の
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。このため、通電高温試験で
の寿命が向上するという効果がある。
【０２２９】さらに、絶縁膜１０６の開口１０６ｂ内に
配置されたゲート電極１１０ｃを、その平面形状が、絶
縁膜開口１０６ｂ内に露出する電子供給層１０４の平面
形状と一致した構造とし、上記絶縁膜１０６の開口１０
６ａ内に配置されたソース，ドレイン電極１０８ａ，１
０８ｂを、その平面形状が、該絶縁膜開口１０６ａ内に
露出するコンタクト層１０５の平面形状と一致した構造
としたので、該ゲート電極１１０ｃとソース，ドレイン
電極１０８ａ，１０８ｂとの配置間隔を、上記電子供給
層１０４上及びコンタクト層１０５上の絶縁膜開口１０
６ｂ，１０６ａの形成位置により、精度よくしかも容易
に制御することができる。
【０２３０】また、上記ゲート電極１１０ｃとソース，
ドレイン電極１０８ａ，１０８ｂとを、互いに異なる高
融点金属材料から構成したので、ショットキーゲート電
極及びオーミック性ソース，ドレイン電極として、それ
ぞれ最適な高融点金属材料を選択することができるとい
う効果もある。
【０２３１】またさらに、上記絶縁膜１０６及び１１２
ａ，１１２ｂをエッチバックするなどしてゲート電極に
つく寄生容量を低減させることにより、高周波特性の向
上を図ることもできる。
【０２３２】次に製造方法について説明する。まず、図
１９(a) に示すように、ＩｎＰ基板１０１上に、ＡｌＩ
ｎＡｓ層１０２を介して、ＩｎＧａＡｓ層１０３，ｎ−
ＡｌＩｎＡｓ層１０４，及びｎ+ −ＩｎＧａＡｓ層１０
５を順次形成し、該ｎ+ −ＩｎＧａＡｓ層１０５上に絶
縁膜１０６を６０００オングストローム程度の厚さに被
着する。
【０２３３】続いて、図１９(b) に示すように、ソー
ス，ドレイン電極の配置領域に対応する開口１０７ａを
有するレジスト１０７を形成し、上記レジスト１０７を
マスクとして絶縁膜１０６をエッチングして開口１０６
ａを形成する。ここで上記絶縁膜１０６にはＳｉＯ2 膜
を用い、この絶縁膜１０６のエッチング方法には、エッ
チング端面を基板表面に対して垂直となるよう加工する
ことが容易なＲＩＥを用いる。
【０２３４】次に、上記レジスト１０７を除去した後、
酒石酸エッチングにより、絶縁膜開口１０６ａ内に露出
するｎ+ −ＩｎＧａＡｓ層１０５のダメージ及び汚染を
除去する前処理を行い、その後、高融点金属薄膜をその
段切れが上記絶縁膜開口１０６ａ部分で生ずるよう全面
に被着する。この高融点金属薄膜は、本発明の基本原理
で説明したＦＥＴの製造方法における高融点金属薄膜と
同様、Ｗ，ＷＳｉ，ＷＳｉＮ，ＷＮ，あるいはＴｉＷか
らなる単層のもの、またはこれらの材料を組み合わせて
積層したものを用いる。また、上記高融点金属薄膜の被
着方法はスパッタ蒸着が好ましく、スパッタ蒸着を用い
ると、絶縁膜開口１０６ａ内に形成される高融点金属薄
膜の上面が滑らかに凸状に湾曲した形状となる。
【０２３５】その後は、例えば、実施の形態１のゲート
電極の形成工程における処理と同様の処理、つまりレジ
スト塗布（図３(f) ）、レジストのＯ2 アッシングによ
るエッチバック（図４(a) ）、高融点金属薄膜のエッチ
ング及びレジストの除去（図４(b) ）を行って、上記高
融点金属薄膜を、上記絶縁膜開口１０６ａ内にソース，
ドレインオーミック電極１０８ａ，１０８ｂとして残す
（図１９(c) ）。
【０２３６】次に、レジスト１０９を全面に塗布して上
記絶縁膜開口１０６ａを覆った後、該レジスト１０９に
ゲート電極の配置部分に対応する開口１０９ａを形成
し、その後、上記レジスト１０９をマスクとして絶縁膜
１０６をエッチングして開口１０６ｂを形成する。続い
て、上記絶縁膜開口１０６ｂ内に露出するｎ+ −ＩｎＧ
ａＡｓ層１０５に対してエッチング処理を施す（図１９
(d) ）。このエッチング処理は、エッチング端面が基板
表面に対して垂直となるよう行い、ｎ−ＡｌＩｎＡｓ層
１０４が露出したところでエッチングを停止する。具体
的には、上記エッチング処理は、Ｃｌ2 ガスに所定の添
加ガスを加えたものを用いたＥＣＲエッチングにより行
う。これはエッチング端面の垂直加工にはＥＣＲエッチ
ングが不可欠なためである。
【０２３７】なお、上記所定の添加ガスは、ｎ−ＡｌＩ
ｎＡｓ層１０４に対してｎ+ −ＩｎＧａＡｓ層１０５を
選択的にエッチングするためにＣｌ2 ガスに加えている
が、この場合の選択比は３程度である。そこで、ｎ+ −
ＩｎＧａＡｓ層１０５をＥＣＲエッチングでほぼ８０か
ら１００％エッチングした後、ウエットエッチングを用
いて、選択比の高いエッチング処理を行うようにすれ
ば、エッチング端面の垂直加工と高選択比のエッチング
の両方を実現できる。なお、このウェットエッチング処
理として代表的なものは、クエン酸と過酸化水素水の混
合液を用いたものである。
【０２３８】次に、レジスト１０９を除去し（図１９
(e) ）、さらに、上記オーミック電極１０８ａ，１０８
ｂの形成工程と同様な処理を行って、上記絶縁膜開口１
０６ｂ内のｎ−ＡｌＩｎＡｓ層１０４上に高融点金属ゲ
ート電極１１０ｃを形成する（図２０(a) ）。この際、
オーミック電極１０８ａ，１０８ｂ上には、ゲート電極
１１０ｃを構成する高融点金属材料からなる高融点金属
薄膜１１０ａ，１１０ｂが形成されることとなる。
【０２３９】次に、図２０(b) に示すように、レジスト
の塗布及びパターニングを行って、ゲート電極１１０ｃ
の配置部分に開口１１１ａを有し、かつソース，ドレイ
ン電極１０８ａ，１０８ｂ上を覆うレジスト膜１１１を
形成する。そしてこの状態で、図２０(c) に示すよう
に、選択ドライエッチングや選択ウェットエッチング等
の選択的なエッチング処理を行って、ｎ+ −ＩｎＧａＡ
ｓ層１０５をサイドエッチングして、そのゲート電極側
端面を後退させる。なお、この場合、ウェットエッチン
グを用いるほうがドライエッチングを用いるより、エッ
チング選択性に優れた加工が可能であるので、エッチン
グ処理は、クエン酸と過酸化水素水の混合液を用いて行
うのが好ましい。このときのエッチングレートは、数１
０オングストローム／ｍｉｎ程度であるので、ウェット
エッチングでも十分制御性良く、ｎ+ −ＩｎＧａＡｓ層
１０５の加工を行うことができる。
【０２４０】次に、図２０(d) に示すように、絶縁膜の
形成とそのエッチバックにより、絶縁膜開口１０６ａ内
のオーミック電極１０８ａ，１０８ｂ上、及び絶縁膜開
口１０６ｂ内のゲート電極１１０ｃ上にそれぞれ、サイ
ドウォール１１２ａ，１１２ｂを形成する。
【０２４１】そして、最後に、低抵抗金属を全面に被着
し、その不要部分を所定パターンのレジストをマスクと
してエッチング除去して、ソース，ドレイン電極１０８
ａ，１０８ｂとつながる低抵抗配線電極１１３ａ，１１
３ｂ、及びゲート電極１１０ｃとつながる低抵抗配線電
極１１３ｃを形成し、ＩｎＰ系ＨＥＭＴ１００ｆを完成
する（図２０(e) ）。
【０２４２】この実施の形態６のＩｎＰ系ＨＥＭＴ１０
０ｆの製造方法では、所定パターンの開口１０６ａ，１
０６ｂを有する絶縁膜１０６上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極１０８ａ，１０８ｂ及びゲート電極１１０
ｃを形成するので、ソース，ドレイン電極及びゲート電
極に、化合物半導体層との固相反応が起こりにくい高融
点金属層を用いても、そのパターニングが高融点金属層
の段切れにより行われることとなり、そのパターニング
に、高融点金属層のエッチング処理を用いる必要がな
く、高融点金属層の加工ガスであるフッ素系ガスに含ま
れるフッ素の化合物半導体層への拡散の問題を解消でき
る。つまり、高融点金属薄膜のドライエッチングによる
基板表面へのダメージや汚染の導入を抑えられる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
【０２４３】実施の形態７．図２１及び図２２は、本発
明の実施の形態７の半導体装置及びその製造方法を説明
するための図であり、図２１(a) 〜(e) 及び図２２(a)
〜(d) は、電力増幅用ＭＭＩＣに搭載されたＩｎＰ系Ｈ
ＥＭＴの製造プロセスをその主要工程順に示している。
【０２４４】図２２(d) において、１００ｇは、本実施
の形態７の電力増幅用ＭＭＩＣに搭載されたＩｎＰ系Ｈ
ＥＭＴで、このＩｎＰ系ＨＥＭＴ１００ｇでは、ゲート
電極１０８ｃは、ソース，ドレイン電極１０８ａ，１０
８ｂと同一の高融点金属材料により構成されており、そ
の他の構成は、図２０(e) に示す実施の形態６のＩｎＰ
系ＨＥＭＴ１００ｆと同一である。
【０２４５】ここで、上記ソース，ドレイン電極及びゲ
ート電極には、Ｗ，ＷＳｉ，ＷＳｉＮ，ＷＮ，あるいは
ＴｉＷからなる単層構造、またはこれらを組み合わせた
積層構造を用いることができ、積層構造におけるこれら
の材料の組み合わせは、本発明の基本原理で説明したＦ
ＥＴのゲート電極の場合と同一である。
【０２４６】このような構成のＩｎＰ系ＨＥＭＴ１００
ｇにおいても、上記実施の形態６と同様、ゲート電極１
０８ｃ及びオーミック電極１０８ａ，１０８ｂが高融点
金属薄膜から構成されているので、高温状態でのゲート
電極１０８ｃとｎ−ＡｌＩｎＡｓ電子供給層１０４との
反応、及びソース，ドレイン電極１０８ａ，１０８ｂと
ｎ+ −ＩｎＧａＡｓコンタクト層１０５との反応が抑制
される効果がある。
【０２４７】さらに、上記ゲート電極１０８ｃ上には低
抵抗配線電極１１３ｃを形成しているので、ゲート電極
材料に高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる。
【０２４８】また本実施の形態７では、オーミック電極
１０８ａ，１０８ｂの平面形状が、絶縁膜開口１０６ａ
の平面パターンと一致し、ゲート電極１０８ｃの平面形
状が、絶縁膜開口１０６ｂの平面パターンと一致してい
るので、これらの電極の位置精度を、上記開口１０６
ａ，１０６ｂの位置精度と同様極めて高いものとでき、
これらの電極の間隔を小さくすることができる。この結
果、通電高温試験での寿命が向上する効果があるととも
に、デバイスの作製精度が向上し、歩留まりが向上す
る。
【０２４９】また上記ゲート電極１０８ｃとソース，ド
レイン電極１０８ａ，１０８ｂとを、同一の高融点金属
材料から構成したので、上記ゲート電極とソース，ドレ
イン電極との位置決めを１回のパターニング処理で行う
ことができ、これらの配置間隔をより一層精度よく制御
できるとともに、これらの電極の形成工程を簡略化でき
る効果がある。
【０２５０】次に製造方法について説明する。まず、図
２１(a) に示すように、ＩｎＰ基板１０１上にＡｌＩｎ
Ａｓバッファー層１０２を介してＩｎＧａＡｓチャネル
層１０３，ｎ−ＡｌＩｎＡｓ電子供給層１０４及びｎ+
−ＩｎＧａＡｓコンタクト層１０５を順次形成し、その
後、絶縁膜１０６を６０００オングストローム程度の厚
さに被着する。
【０２５１】続いて、図２１(b) に示すように、ソー
ス，ドレイン電極及びゲート電極の配置領域に対応する
開口１０７ａ及び１０７ｂを有するレジスト１０７ｇを
形成し、上記レジスト１０７ｇをマスクとして絶縁膜１
０６をエッチングして開口１０６ａ，１０６ｂを形成す
る。ここで上記絶縁膜１０６にはＳｉＯ2 膜を用い、こ
の絶縁膜のエッチング方法には、エッチング端面を基板
表面に対して垂直となるよう加工することが容易なＲＩ
Ｅを用いる。
【０２５２】次に、レジスト１０７ｇを除去した後、再
度、レジストの塗布及びパターニングを行って、上記絶
縁膜開口１０６ｂを含むレジスト開口１１４ａを有する
レジスト１１４を形成し、該レジスト１１４によりオー
ミック電極に対応する絶縁膜開口１０６ａ部分を覆う
（図２１(c) ）。
【０２５３】続いて、上記絶縁膜開口１０６ｂ内に露出
するｎ+ −ＩｎＧａＡｓ層１０５に対してエッチング処
理を施す。このエッチング処理は、エッチング端面が基
板表面に対して垂直となるよう行い、またｎ−ＡｌＩｎ
Ａｓ層１０４が露出したところでエッチング処理を停止
する。具体的には、上記エッチング処理は、Ｃｌ2 ガス
に所定の添加ガスを加えたものを用いたＥＣＲエッチン
グにより行う。これはエッチング端面の垂直加工にはＥ
ＣＲエッチングが不可欠なためである。
【０２５４】なお、ここで、上記添加ガスは、ｎ−Ａｌ
ＩｎＡｓ層１０４に対してｎ+ −ＩｎＧａＡｓ層１０５
を選択的にエッチングするために加えているが、この場
合の選択比は３程度である。そこで、ｎ+ −ＩｎＧａＡ
ｓ層１０５をＥＣＲエッチングでほぼ８０から１００％
エッチングした後、ウエットエッチングを用いて、選択
比の高いエッチング処理を行うようにすれば、エッチン
グ端面の垂直加工と高選択比のエッチングの両方を実現
できる。このウェットエッチング処理として代表的なも
のは、クエン酸と過酸化水素水の混合液を用いたもので
ある。
【０２５５】次に、図２１(d) に示すように、上記レジ
スト１１４を除去した後、塩酸エッチングにより、絶縁
膜開口内に露出するコンタクト層表面、及び電子供給層
表面のダメージや汚染を除去する前処理を行う。ここ
で、塩酸を用いるのは、ゲート部分はｎ−ＡｌＩｎＡｓ
電子供給層１０４がむき出しになっており、酒石酸でエ
ッチングすると、ピンチオフ電圧が変化してしまうため
である。
【０２５６】その後、高融点金属薄膜を、その段切れが
上記各絶縁膜開口１０６ａ，１０６ｂにて生じるよう全
面に被着する。ここで、高融点金属薄膜には、Ｗ，ＷＳ
ｉ，ＷＳｉＮ，ＷＮ，あるいはＴｉＷからなる単層構
造、またはこれらを組み合わせた積層構造とすることが
できる。積層構造における組み合わせは、本発明の基本
原理で説明したＦＥＴのゲート電極の場合と同じであ
る。上記高融点金属薄膜の被着方法はスパッタ蒸着が好
ましく、スパッタ蒸着を用いた場合、ゲート電極となる
高融点金属薄膜１０８ｃ、及びオーミック電極となる高
融点金属薄膜１０８ａ，１０８ｂの上面は、凸状に滑ら
かに湾曲した形状となる。
【０２５７】その後は、例えば、実施の形態１における
処理と同様の処理、つまりレジスト塗布（図３(f) ）、
レジストのＯ2 アッシングによるエッチバック（図４
(a) ）、高融点金属薄膜のエッチング及びレジストの除
去（図４(b) ，(c) ）を行って、上記高融点金属薄膜
を、上記絶縁膜開口１０６ａ内にソース，ドレイン電極
１０８ａ，１０８ｂとして、また絶縁膜開口１０６ｂ内
にゲート電極１０８ｃとして残す（図２１(e) ）。
【０２５８】次に、上記実施の形態６の図２０(b) 〜
(e) に示す工程と同様の処理を行って、レジスト１１１
の形成（図２２(a) ）、該レジスト１１１をマスクとす
るｎ+−ＩｎＧａＡｓ層１０５のサイドエッチング（図
２２(b) ）、サイドウォール１１２ａ，１１２ｂ，１１
２ｃの形成（図２２(c) ）、及び低抵抗配線電極１１３
ａ，１１３ｂ，１１３ｃの形成（図２２(d) ）を行っ
て、ＩｎＰ系ＨＥＭＴ１００ｇを完成する。
【０２５９】この実施の形態７のＩｎＰ系ＨＥＭＴ１０
０ｇの製造方法では、所定パターンの開口１０６ａ，１
０６ｂを有する絶縁膜１０６上に高融点金属薄膜を、そ
の開口部にて段切れが生ずるよう形成し、その後、該開
口内をレジストで埋め込んだ状態で絶縁膜上の高融点金
属薄膜を除去して、該各開口内に高融点金属からなるオ
ーミック電極１０８ａ，１０８ｂ及びゲート電極１０８
ｃを形成するので、高融点金属薄膜の基板上でのパター
ニングは不要であり、高融点金属薄膜のドライエッチン
グによる基板表面へのダメージや汚染の導入を抑えられ
る。
【０２６０】また、絶縁膜１０６には一回のパターニン
グにより、ゲート電極の配置領域に対応する開口１０６
ｂ及びオーミック電極の配置領域に対応する開口１０６
ａを形成するので、これらの電極形成のための絶縁膜開
口の位置精度を極めて正確にできる。
【０２６１】実施の形態８．図２３及び図２４は、本発
明の実施の形態８による半導体装置及びその製造方法を
説明するための図であり、図２３(a) 〜(e) 及び図２４
(a) 〜(d) は、電力増幅用ＭＭＩＣに搭載されたＩｎＰ
系ＨＥＭＴの製造プロセスをその主要工程順に示してい
る。
【０２６２】図２４(d) において、１００ｈは、本実施
の形態８の電力増幅用ＭＭＩＣに搭載されたＩｎＰ系Ｈ
ＥＭＴで、このＩｎＰ系ＨＥＭＴ１００ｈでは、ゲート
電極１０８ｃからソース電極１０８ａまでの距離が、ゲ
ート電極１０８ｃからドレイン電極１０８ｂまでの距離
より短くなっている。その他の構成は、図２２(e) に示
す実施の形態７のＩｎＰ系ＨＥＭＴ１００ｇと同一であ
る。
【０２６３】このような構成の本実施の形態８のＩｎＰ
系ＨＥＭＴ１００ｈでは、上記実施の形態７と同様、ゲ
ート電極１０８ｃとソース，ドレイン電極１０８ａ，１
０８ｂとの配置間隔を、上記電子供給層１０４上及びコ
ンタクト層１０５上の絶縁膜開口１０６ｂ，１０６ａの
形成位置により、精度よくしかも容易に制御することが
できる効果、高温状態における、ゲート電極１０８ｃと
ｎ−ＡｌＩｎＡｓチャネル層１０４の反応、及びオーミ
ック電極１０８ａ，１０８ｂとｎ+ −ＩｎＧａＡｓコン
タクト層１０５との反応が抑制されるという効果、さら
に、低抵抗配線電極１１３ａ，１１３ｂ，１１３ｃによ
って、高融点金属を用いることで高くなったゲート抵抗
を小さくすることができる効果があり、さらにこれらに
加えて、ゲート，ソース間の距離をゲート，ドレイン間
の距離に比べて短くしているので、ゲート，ドレイン耐
圧を大きくすることができる効果がある。
【０２６４】この結果、通電高温試験での寿命が向上す
るとともに、デバイスの作製精度及び歩留まりが向上す
る上に、ドレイン側の耐圧の向上が図れる。
【０２６５】次に製造方法について説明する。まず、図
２３(a) に示すように、ＩｎＰ基板１０１上にＡｌＩｎ
Ａｓバッファー層１０２を介してＩｎＧａＡｓチャネル
層１０３，ｎ−ＡｌＩｎＡｓ電子供給層１０４及びｎ+
−ＩｎＧａＡｓコンタクト層１０５を順次形成し、その
後、絶縁膜１０６を６０００オングストローム程度の厚
さに被着する。
【０２６６】続いて、図２３(b) に示すように、ソー
ス，ドレイン電極及びゲート電極の配置領域に対応する
開口１０７ａ及び１０７ｂを有するレジスト１０７ｈを
形成し、上記レジスト１０７ｈをマスクとして絶縁膜１
０６をエッチングして開口１０６ａ，１０６ｂを形成す
る。このレジスト１０７ｈは、ゲート電極に対応する開
口１０７ｂが、ソース，ドレイン電極に対応する開口１
０７ａの中間位置からソース側にずれて位置している。
【０２６７】ここで、上記絶縁膜１０６にはＳｉＯ2 膜
を用い、この絶縁膜のエッチング方法には、エッチング
端面を基板表面に対して垂直となるよう加工することが
容易なＲＩＥを用いる。
【０２６８】その後は、上記実施の形態７の図２１(c)
〜(e) に示す処理と同様の処理を行う。つまり、絶縁膜
開口１０６ａを覆うレジスト１１４の形成、及びこのレ
ジスト１１４をマスクとする絶縁膜開口１０６ｂ内のｎ
+ −ＩｎＧａＡｓ層１０５のエッチング処理（図２３
(c) ）、レジスト１１４の除去（図２３(d) ）、高融点
金属薄膜の被着によるゲート電極１０８ｃ及びオーミッ
ク電極１０８ａ，１０８ｂの形成（図２３(e) ）を行
う。
【０２６９】さらに、上記実施の形態７の図２２(a) 〜
(d) に示す処理と同様の処理を行う。つまり、絶縁膜開
口１０６ａを覆うレジスト１１１の形成（図２４(a)
）、コンタクト層１０５のサイドエッチング（図２４
(b) ）、上記絶縁膜開口１０６ａ，１０６ｂ内でのサイ
ドウォール１１２ａ，１１２ｂ，１１２ｃの形成（図２
４(c) ）、及び低抵抗配線金属１１３ａ，１１３ｂ，１
１３ｃの形成（図２４(d)）を行って、ＩｎＰ系ＨＥＭ
Ｔ１００ｈを完成する。
【０２７０】このような実施の形態８のＩｎＰ系ＨＥＭ
Ｔの製造方法では、上記実施の形態７のものと同様、電
極の形成加工の際にドライエッチングによる基板へのダ
メージや汚染の導入が抑えられる。
【０２７１】さらに、ゲート電極１０８ｃ及びオーミッ
ク電極１０８ａ，１０８ｂの位置は、絶縁膜開口１０６
ａ，１０６ｂを形成する際のパターニング処理のみで決
まり、また、オーミック電極１０８ａ，１０８ｂの平面
形状が、絶縁膜開口１０６ａの平面パターンと一致し、
ゲート電極１０８ｃの平面形状が、絶縁膜開口１０６ｂ
の平面パターンと一致しているので、これらの位置精度
を極めて正確なものとでき、しかもゲート電極１０８ｃ
とオーミック電極１０８ａ，１０８ｂとの間隔を小さく
できる。
【０２７２】また上記絶縁膜開口１０６ａ，１０６ｂの
形成工程では、該ゲート電極１０８ｃに対応した絶縁膜
開口１０６ｂが、ソース，ドレイン電極１０８ａ，１０
８ｂに対応した絶縁膜開口１０６ａの中間地点よりソー
ス電極側にずれて位置するようこれらの絶縁膜開口を形
成するようにしたので、ドレイン耐圧の高い素子を作製
することが可能となる。
【０２７３】実施の形態９．図２５及び図２６は、本発
明の実施の形態９による半導体装置及びその製造方法を
説明するための図であり、図２５(a) 〜(e) 及び図２６
(a) 〜(e) は、電力増幅用ＭＭＩＣに搭載されたＭＩＭ
キャパシタの製造プロセスをその主要工程順に示してい
る。
【０２７４】図２６(e) において、１００ｉは、本実施
の形態９の電力増幅用ＭＭＩＣに搭載されたＭＩＭキャ
パシタで、化合物半導体基板１上に第１の絶縁膜２０１
を介して形成された下地電極２０２と、該下地電極２０
２上に形成された強誘電体からなる誘電体膜２０６ｉ
と、該誘電体膜２０６ｉ上に形成された上部電極２０８
とを備えている。
【０２７５】ここで、上記誘電体膜２０６ｉは、その上
面が凸状に湾曲した滑らかな形状となっており、またそ
の周辺のエッジ部は、その膜厚が外側ほど薄くなった、
なめらかな形状となっている。
【０２７６】次に製造方法について説明する。図２５
(a) に示すように、化合物半導体基板１上に第１の絶縁
膜２０１，下地電極２０２，第２の絶縁膜２０３，第３
の絶縁膜２０４を順次形成し、所定パターンの開口２０
５ａを有するレジスト２０５を形成する。ここで、例え
ば、第１の絶縁膜２０１にはＳｉＯ膜、第２の絶縁膜２
０３にはＳｉＮ膜、第３の絶縁膜２０４にはＳｉＯ膜を
用いる。
【０２７７】ここで、上記のように第２の絶縁膜２０３
にＳｉＮ膜、第３の絶縁膜２０４にＳｉＯ膜を用いるの
は、以下の図２５(b) に示すように、これらの絶縁膜に
開口を形成した後、これらの絶縁膜を選択的にエッチン
グして、第２の絶縁膜２０３の開口端を第３の絶縁膜２
０４の開口端から後退させるためである。
【０２７８】つまり、図２５(b) に示すように、上記レ
ジスト２０５をマスクとして、上記第３の絶縁膜２０４
及び第２の絶縁膜２０３に、ＣＨＦ3 ＋Ｏ2 ガスを用い
たＥＣＲエッチング処理を施す。この時、絶縁膜の開口
の側面は、基板表面と垂直となるよう加工される。この
ＥＣＲエッチング処理では、下地電極２０２が露出した
ところで、エッチングガスをＳＦ6 に切り換えて、Ｓｉ
Ｎ膜からなる第２の絶縁膜２０３のみサイドエッチング
を行う。
【０２７９】たとえば、第３の絶縁膜２０４としてのＳ
ｉＯ膜の膜厚を１０００オングストローム、第２の絶縁
膜２０３としてのＳｉＮ膜の膜厚を５０００オングスト
ロームとすると、第２の絶縁膜２０３の開口端２０３ａ
1 を第３の絶縁膜２０４の開口端２０４ａ1 から０．３
μｍ後退させることができる。ここで、下地電極２０２
には、Ｐｔ金属薄膜等のＥＣＲエッチング処理ではエッ
チングされない薄膜を用いる。このＰｔ金属薄膜膜の形
成にはスパッタ蒸着を用い、この際、基板温度を６００
℃〜７００℃付近にすると結晶化する。このように結晶
化させることは、その後の工程での強誘電体薄膜の形成
に重要な効果がある。
【０２８０】次に、レジスト２０５を除去した後（図２
５(c) ）、図２５(d) に示すように、強誘電体材料２０
６を上記絶縁膜開口２０３ａ，２０４ａ部分でその段切
れが生ずるよう堆積する。この強誘電体材料として、Ｓ
ｒＴｉＯ３，ＢａＳｒＴｉＯ３等を用いることにより、
比誘電率が１００に近い誘電体膜２０６ｉが得られる。
このように高い比誘電率をもつ誘電体膜２０６ｉの形成
は、スパッタ蒸着を用いて行い、この際、基板温度を６
００℃〜７００℃付近にすると、強誘電体材料は、下部
電極２０２としてのＰｔ膜上に結晶配向して成長するこ
ととなる。このように強誘電体材料を結晶配向させるこ
とは重要である。
【０２８１】次に、レジスト２０７をウエハ全面に塗布
し（図２５(e) ）、その後、レジスト２０７をその一部
２０７ａが上記絶縁膜開口２０３ａ部分に残るよう全面
エッチバックする。これにより、図２６(a) に示すよう
に、レジスト２０７ａを上記絶縁膜開口２０３ａ内に埋
め込むことができる。このときレジスト２０７ａ下側
の、ＭＩＭキャパシタの誘電体層２０６ｉは完全にレジ
スト２０７ａにより覆われている。その後、絶縁膜２０
４上の強誘電体層２０６をフッ酸系のエッチング溶液を
用いてエッチングする（図２６(b) ）。
【０２８２】そしてさらに、第３の絶縁膜（ＳｉＯ膜）
２０４及び第２の絶縁膜（ＳｉＮ膜）２０３を、フッ酸
を用いたエッチング処理、又はＣＨＦ3 ＋Ｏ2 ガスを用
いたＥＣＲエッチング処理でもって除去して、図２６
(c) に示すように、下部電極２０２上に誘電体膜２０６
ｉとその上のレジスト２０７ａだけを残す。
【０２８３】その後、図２６(d) に示すようにレジスト
２０７ａを除去し、最後に、上部電極２０８を蒸着リフ
トオフ処理により、上記誘電体膜２０６ｉ上に形成し
て、ＭＩＭキャパシタ１００ｉを完成する（図２６(e)
）。
【０２８４】このように本実施の形態９では、下部電極
２０２上に形成された誘電体膜２０６ｉは、そのエッジ
部分が滑らかに膜厚が減少した形状となっているので、
これを、下部電極２０２との間で生ずるストレスが大き
い材料から構成しても、剥がれの発生し始める周辺部分
の膜厚が薄いことから、下部電極にかかる力は弱く、膜
剥がれ等を発生しにくくすることができ、安定して歩留
まり良く、容量の大きいＭＩＭキャパシタを製造するこ
とができる。
【０２８５】また、上記誘電体膜２０６ｉのパターニン
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、誘電体層２０６
ｉの加工を容易にかつ高い精度でもって行うことができ
る。
【０２８６】実施の形態１０．図２６(f) は本発明の実
施の形態１０の半導体装置として、電力増幅用ＭＭＩＣ
に搭載されたバルク超音波フィルタを説明するための図
である。
【０２８７】図において、１００ｊは本実施の形態のバ
ルク超音波フィルタ（ＦＢＡＲ素子）であり、このＦＢ
ＡＲ素子１００ｊでは、実施の形態９のＭＩＭキャパシ
タ１００ｉにおける強誘電体材料からなる誘電体膜２０
６ｉに代えて、ＰｂＴｉＯ３やＢａＴｉＯ３等の圧電体
材料からなる圧電体膜２０６ｊを備えており、基板１
を、この圧電体膜２０６ｊの下側部分を除去して空洞１
ｃを形成した構造としている。その他の構成は、上記実
施の形態９のＭＩＭキャパシタ１００ｉと同一である。
【０２８８】ここで、圧電体膜２０６ｊの成膜方法や成
膜原理は、上記ＳｒＴｉＯ３やＢａＳｒＴｉＯ３を構成
材料とする誘電体膜２０６ｉのものと同一である。ま
た、バルク超音波フィルタの素子構造では、図２６(f)
に示すように、下地電極２０２，圧電体膜２０６ｊ及び
上部電極２０８の積層部を、中空にうかせる工夫が必要
となり、上記のように基板１を、その積層部の直下部分
を除去して空洞１ｃを形成した構造としているが、この
ような構造の加工方法の一例としては、基板裏面側から
のエッチングや、サイドエッチングを用いることができ
る。
【０２８９】このような構成の実施の形態１０において
も、上記実施の形態９のＭＩＭキャパシタ１００ｉと同
様、下部電極２０２上に形成された圧電体膜２０６ｊ
は、そのエッジ部分が滑らかに膜厚が減少した形状とな
っているので、これを、下部電極２０２との間で生ずる
ストレスが大きい材料で構成しても、剥がれの発生し始
める周辺部分では膜厚が薄いことから下部電極にかかる
力は弱く、膜剥がれ等を発生しにくくすることができ、
安定して歩留まり良くバルク超音波フィルターを製造す
ることができる。
【０２９０】また、上記圧電体膜２０６ｊのパターニン
グが、そのマスク開口部での段切れにより行われること
となるので、そのパターニングには、加工精度の悪いウ
ェットエッチング処理や腐食性の強いガスを用いたドラ
イエッチング処理を用いる必要がなく、圧電体膜２０６
ｊの加工を容易にかつ高い精度でもって行うことができ
る。
【０２９１】
【発明の効果】以上のように本発明（請求項１）に係る
半導体装置によれば、下地部材表面の凹部内に形成され
た素子構成部材を、その平面形状が該凹部底面の形状と
一致した構造としたので、該素子構成部材のパターン幅
が該凹部の平面形状により定まることとなり、素子構成
部材のパターン幅の制御を凹部の平面形状により容易に
行うことができる。例えば、該素子構成部材がゲート電
極である場合、ゲート長の制御を凹部の平面形状により
簡単に行うことができる効果がある。
【０２９２】また、該凹部内の素子構成部材と、該凹部
両側に配置される他の素子構成部材との配置間隔を精度
よく制御することができる効果もある。
【０２９３】本発明（請求項２）に係る半導体装置の製
造方法によれば、下地部材の表面部分に凹部を形成した
後、該下地部材の表面上での高融点金属材料の堆積によ
り、高融点金属層を、その段切れが該凹部の開口上部に
て生ずるよう形成するので、素子構成部材の形成に高融
点金属層のエッチング処理といった制御性の悪い処理を
用いる必要がなく、該素子構成部材を、その平面形状を
上記凹部の平面形状に一致させて高い寸法精度でもっ
て、しかも簡単に形成することができる効果がある。
【０２９４】本発明（請求項３）に係る半導体装置によ
れば、半導体基板表面の凹部両側部分にソース，ドレイ
ン領域を形成するとともに、該凹部内にゲート電極を埋
め込み配置し、該ゲート電極を、その平面形状が該凹部
底面の形状と一致した構造としたので、該ゲート電極の
ゲート長が該凹部の平面形状により定まることとなり、
ゲート長の制御を凹部の平面形状により容易に行うこと
ができる効果がある。
【０２９５】また、該凹部内のゲート電極と、該凹部両
側に配置されるソース，ドレイン領域を構成する拡散層
との配置間隔を精度よく、しかも容易に制御することが
できる効果もある。
【０２９６】本発明（請求項４）に係る半導体装置の製
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口のパターンと同一である凹部を形成
し、その後、高融点金属材料の堆積による高融点金属層
の形成を、その段切れが該絶縁膜開口の上部にて生じる
よう行って、該凹部内に高融点金属ゲート電極を形成す
るので、高融点金属ゲート電極の形成に高融点金属層の
エッチング処理といった制御性の悪い処理を用いる必要
がなく、該ゲート電極を、その平面形状を上記凹部の平
面形状に一致させて高い寸法精度でもって、しかも簡単
に形成することができる効果がある。
【０２９７】本発明（請求項５）によれば、上記請求項
４記載の半導体装置の製造方法において、ソース，ドレ
イン領域の形成工程では、上記絶縁膜のエッチングによ
りゲート電極側エッジを後退させた後、該エッジが後退
した絶縁膜に対して自己整合的に位置決めされたマスク
層を用いて、選択的なイオン注入を行うので、上記絶縁
膜にＳｉＯ膜、該マスク層にレジストを用いることによ
り、半導体基板上での絶縁膜の除去をウエットエッチン
グにより行うことができる。この場合、ソース，ドレイ
ン領域を構成する高濃度拡散層に、ドライエッチングを
用いた場合のようなダメージが入るのを回避でき、これ
によりソース，ドレイン領域とオーミック電極とのコン
タクト抵抗の増大を防ぐことができる。
【０２９８】本発明（請求項６）によれば、上記請求項
４記載の半導体装置の製造方法において、ソース，ドレ
イン領域の形成工程では、上記絶縁膜開口内に自己整合
的に位置決めされたダミーゲート部材を形成し、該絶縁
膜を除去した後、該ダミーゲート部材を用いて、第１の
選択的なイオン注入を行い、その後、該ダミーゲート部
材の側壁部分にこれに対して自己整合的にサイドウォー
ルを形成し、該ダミーゲート部材及びサイドウォールを
マスクとして第２の選択的なイオン注入を行うので、サ
イドウォールにより、ゲート電極の配置部分から、ソー
ス，ドレイン領域を構成する高濃度拡散層までの距離の
設定を制御性よく行うことができ、ソース抵抗やドレイ
ン耐圧のばらつきを抑えることができる効果がある。
【０２９９】本発明（請求項７）によれば、上記請求項
４記載の半導体装置の製造方法において、ソース，ドレ
イン領域の形成工程では、上記絶縁膜に対するエッチン
グ選択性を有する成膜材料の塗布，及びそのエッチング
処理によりダミーゲート部材を形成し、該ダミーゲート
部材をマスクとする選択的なエッチングにより絶縁膜を
除去した後、該ダミーゲート部材をマスクとして第１の
選択的なイオン注入を行い、さらに該ダミーゲート部材
の側壁部分にこれに対して自己整合的にサイドウォール
を形成し、その後、該ダミーゲート部材及び該サイドウ
ォールをマスクとして第２の選択的なイオン注入を行う
ので、上記ダミーゲート部材として、その側面が基板表
面に対して垂直な直方体形状のものが形成され、その側
面に形成されたサイドウォールにより、ゲート電極の配
置部分から、ソース，ドレイン領域を構成する高濃度拡
散層までの距離が設定されることとなる。このため、ゲ
ート電極のエッジから該高濃度拡散層までの距離の制御
性を一層高めることができる。
【０３００】本発明（請求項８）によれば、上記請求項
３記載の半導体装置において、上記凹部内に配置された
ゲート電極を、その側面部が上記ソース，ドレイン領域
のゲート電極側端面である凹部内側面全体と接する構造
としたので、ゲート長の制御が容易であるという効果に
加えて、ゲート電極にゲート電圧を印加したとき、ゲー
ト電極の両側エッジ部分では空乏層がゲート電極側面に
沿って、ソース，ドレイン領域のゲート電極側面との接
触部分に広がることとなり、これによりゲート電極のエ
ッジ部分での電界集中によるチャネルの狭窄やドレイン
耐圧の劣化を回避することができる効果がある。
【０３０１】本発明（請求項９）に係る半導体装置の製
造方法によれば、半導体基板上に所定パターンの開口を
有する絶縁膜を形成し、該半導体基板の表面に、平面形
状が該絶縁膜開口と同一である凹部を形成し、その後、
高融点金属材料の堆積による高融点金属層の形成を、そ
の段切れが該絶縁膜開口の上部にて生じないよう行い、
該絶縁膜上の高融点金属層を除去して、該絶縁膜開口内
の高融点金属層をゲート電極として残し、さらに絶縁膜
を除去した後、該半導体基板の凹部両側にソース，ドレ
イン領域を形成するので、高融点金属ゲート電極の形成
に、制御性の悪い高融点金属層のエッチング処理を用い
る必要がなく、その側面部がソース，ドレイン領域のゲ
ート電極側端面である凹部内側面全体と接する構造のゲ
ート電極を、その平面形状を上記凹部の平面形状に一致
させて高い寸法精度でもってしかも簡単に形成すること
ができる効果がある。
【０３０２】本発明（請求項１０）によれば、上記請求
項８記載の半導体装置において、上記ゲート電極を、直
方体形状を有し、かつ、その側面下端部が上記ソース，
ドレイン領域のゲート電極側端面である凹部内側面全体
と接する構造としたので、ゲート長の制御が容易である
という効果、及びゲート電極のエッジ部分での電界集中
によるチャネルの狭窄やドレイン耐圧の劣化を回避でき
るという効果に加えて、ゲート電極の断面積増大により
その低抵抗化を図ることができる効果がある。また、ゲ
ート電極を直方体形状としたことにより、ゲート電極の
側壁に形成されるサイドウォールの横幅の制御性が向上
して、ソース，ドレイン領域を構成する低濃度拡散層の
横幅の再現性が高まり、ドレイン耐圧のばらつきを抑え
ることができる効果もある。
【０３０３】本発明（請求項１１）に係る半導体装置の
製造方法によれば、半導体基板上に所定パターンの開口
を有する絶縁膜を形成し、該半導体基板の表面に、平面
形状が該絶縁膜開口と同一である凹部を形成し、その
後、該半導体基板の凹部底面にのみ膜厚の薄い高融点金
属を選択的に形成し、選択ＣＶＤ法により、該絶縁膜開
口内を高融点金属材料により埋め込んでゲート電極を形
成するので、高融点金属ゲート電極の形成に高融点金属
層のエッチング処理といった制御性の悪い処理を用いる
必要がなく、その側面部がソース，ドレイン領域のゲー
ト電極側端面である凹部内側面全体と接した、直方体形
状のゲート電極を、その平面形状を上記凹部の平面形状
に一致させて高い寸法精度でもってしかも簡単に形成す
ることができる効果がある。
【０３０４】本発明（請求項１２）に係る半導体装置に
よれば、絶縁膜開口内に配置されたゲート電極を、その
平面形状が、絶縁膜開口内に露出する電子供給層の平面
形状と一致した構造とし、上記絶縁膜開口内に配置され
たソース，ドレイン電極を、その平面形状が、該絶縁膜
開口内に露出するコンタクト層の平面形状と一致した構
造としたので、該ゲート電極とソース，ドレイン電極と
の配置間隔を、上記電子供給層上及びコンタクト層上の
絶縁膜開口の形成位置により、精度よくしかも容易に制
御することができる効果がある。
【０３０５】本発明（請求項１３）によれば、請求項１
２記載の半導体装置において、上記ゲート電極とソー
ス，ドレイン電極とを、互いに異なる高融点金属材料か
ら構成したので、上記ゲート電極とソース，ドレイン電
極との配置間隔を精度よくしかも容易に制御できるとい
う効果に加えて、ショットキーゲート電極及びオーミッ
ク性ソース，ドレイン電極として、それぞれ最適な高融
点金属材料を選択することができる効果がある。
【０３０６】本発明（請求項１４）に係る半導体装置の
製造方法によれば、半導体基板上に、チャネル層，電子
供給層，コンタクト層，及び絶縁膜を順次形成し、該絶
縁膜に第１，第２の絶縁膜開口を形成した後、第１の高
融点金属材料の堆積による高融点金属層の形成を、その
段切れが該第１，第２の絶縁膜開口の上部で生じるよう
行い、絶縁膜上の高融点金属層を除去してこれらの絶縁
膜開口内にソース，ドレイン電極を形成し、さらに該絶
縁膜に第３の絶縁膜開口を形成し、該開口内に露出する
コンタクト層をエッチング除去した後、上記第１の高融
点金属材料とは異なる第２の高融点金属材料の堆積によ
る高融点金属層の形成を、その段切れが該第３の絶縁膜
開口の上部にて生じるよう行い、絶縁膜膜上の第２の高
融点金属層を除去して該絶縁膜開口内にゲート電極を形
成するので、ソース，ドレイン電極及びゲート電極に、
化合物半導体層との固相反応が起こりにくい高融点金属
層を用いても、そのパターニングが高融点金属層の段切
れにより行われることとなり、そのパターニングに、高
融点金属層のエッチング処理を用いる必要がなく、高融
点金属層の加工ガスであるフッ素系ガスに含まれるフッ
素の化合物半導体層への拡散の問題を解消できる。これ
により、高出力デバイスにおける十分な信頼性を確保す
ることが可能となる。
【０３０７】本発明（請求項１５）によれば、上記請求
項１２記載の半導体装置において、上記ゲート電極とソ
ース，ドレイン電極とを、同一の高融点金属材料から構
成したので、上記ゲート電極とソース，ドレイン電極と
の位置決めを１回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果が
ある。
【０３０８】本発明（請求項１６）に係る半導体装置の
製造方法によれば、半導体基板上に、チャネル層，電子
供給層，コンタクト層，及び絶縁膜を順次形成し、該絶
縁膜に、ソース，ドレイン電極に対応した第１，第２の
絶縁膜開口及びゲート電極に対応した第３の絶縁膜開口
を形成した後、該第３の絶縁膜開口内に露出するコンタ
クト層を選択的にエッチングして、該第３の絶縁膜開口
内にチャネル層を露出させ、その後、高融点金属材料の
堆積による高融点金属層の形成を、その段切れが上記各
絶縁膜開口の上部にて生じるよう行い、該高融点金属層
を、該第１，第２の絶縁膜開口内のコンタクト層上に形
成された部分、及び第３の絶縁膜開口内の電子供給層上
に形成された部分のみが残るよう選択的に除去して、ソ
ース，ドレイン電極及びゲート電極を形成するので、ソ
ース，ドレイン電極及びゲート電極に、化合物半導体層
との固相反応が起こりにくい高融点金属層を用いても、
そのパターニングが高融点金属層の段切れにより行われ
ることとなり、そのパターニングに、高融点金属層のエ
ッチング処理を用いる必要がなく、高融点金属層の加工
ガスであるフッ素系ガスに含まれるフッ素の化合物半導
体層への拡散の問題を解消できる。これにより、高出力
デバイスにおける十分な信頼性を確保することが可能と
なる。また、上記ゲート電極とソース，ドレイン電極と
の位置決めを１回のパターニング処理で行うことがで
き、これらの配置間隔をより一層精度よく制御できると
ともに、これらの電極の形成工程を簡略化できる効果も
ある。
【０３０９】本発明（請求項１７）によれば、上記請求
項１５記載の半導体装置において、上記ゲート電極から
ソース電極までの距離と、ゲート電極からドレイン電極
までの距離とを異ならせたので、上記ゲート電極とソー
ス，ドレイン電極との配置間隔をより一層精度よく制御
でき、さらにこれらの電極の形成工程を簡略化できると
いう効果に加えて、ゲート電極をドレイン電極から遠ざ
かるようソース電極側に寄せて配置することにより、ド
レイン耐圧の向上を図ることができる効果がある。
【０３１０】本発明（請求項１８）によれば、上記請求
項１６記載の半導体装置の製造方法において、上記絶縁
膜開口の形成工程では、該ゲート電極に対応した第３の
絶縁膜開口が、ソース，ドレイン電極に対応した第１，
第２の絶縁膜開口の中間地点より一方側にずれて位置す
るようこれらの絶縁膜開口を形成するようにしたので、
高出力デバイスにおける十分な信頼性の確保、ゲート電
極とソース，ドレイン電極との配置間隔の制御性の向
上、これらの電極の形成工程の簡略化という効果に加え
て、ドレイン耐圧の高い素子を作製することが可能とな
る。
【０３１１】本発明（請求項１９）に係る半導体装置に
よれば、下層電極と上層電極との間に誘電体層あるいは
圧電体層を挟持してなる素子構造を有する半導体装置で
あって、該誘電体層あるいは圧電体層を、その中央部か
ら周辺部にかけて徐々にその層厚が減少した構造とした
ので、誘電体層あるいは圧電体層が剥がれにくくなり、
強固なデバイス構造を実現できる。この場合、例えば、
誘電体層を厚くして絶縁耐圧を高めることもできる。
【０３１２】本発明（請求項２０）に係る半導体装置の
製造方法によれば、絶縁性の表面領域を有する基板上に
下部電極を形成し、その上に所定の開口を有するマスク
層を形成した後、誘電体材料あるいは圧電体材料の堆積
による誘電体層あるいは圧電体層の形成を、その段切れ
が該マスク層開口の上部にて生じ、かつその中央部から
周辺部にかけて徐々にその層厚が減少するよう行い、さ
らにマスク層及びその上の誘電体層あるいは圧電体層を
除去した後、残った誘電体層あるいは圧電体層上に上部
電極を形成するので、誘電体層あるいは圧電体層のパタ
ーニングが、そのマスク開口部での段切れにより行われ
ることとなる。つまり、そのパターニングには、加工精
度の悪いウェットエッチング処理や腐食性の強いガスを
用いたドライエッチング処理を用いる必要がなく、誘電
体層あるいは圧電体層の加工を容易にかつ高い精度でも
って行うことができる。しかもこの場合、マスク開口内
に形成される誘電体層あるいは圧電体層は、その中央部
から周辺部にかけて徐々にその層厚が減少した、剥がれ
にくいものとなり、これらの誘電体層，圧電体層を素子
構成部材として用いるＭＩＭキャパシタやバルク超音波
フィルタなどを強固なデバイス構造とすることができ
る。
【図面の簡単な説明】
【図１】 本発明の基本原理を説明するための断面図で
あり、図１(a) 〜(h) は本発明のゲート電極構造及びそ
の製造方法を工程順に示している。
【図２】 本発明の実施の形態１による半導体装置を説
明するための図であり、図２(a) は、電力増幅用ＭＭＩ
Ｃに搭載されたＳＡＧＦＥＴの構造を示す平面図、図２
(b) は、そのIIｂ−IIｂ線断面の構造を示す図である。
【図３】 上記実施の形態１のＳＡＧＦＥＴの製造方法
を説明するための図であり、図３(a) 〜(d) はチャネル
領域の形成工程、図３(e) ，(f) は高融点金属ゲート電
極の形成工程の一部を示している。
【図４】 上記実施の形態１のＳＡＧＦＥＴの製造方法
を説明するための図であり、図４(a) 〜(c) は高融点金
属ゲート電極の形成工程の一部、図４(d) 〜(f) はｎ+
ソース，ドレイン拡散層の形成工程の一部を示してい
る。
【図５】 上記実施の形態１のＳＡＧＦＥＴの製造方法
を説明するための図であり、図５(a) はｎ+ ソース，ド
レイン拡散層の形成工程の一部、図５(b) はｎ′ソー
ス，ドレイン拡散層の形成工程、図５(c) ，(d) はソー
ス，ドレイン電極の形成工程を示している。
【図６】 本発明の実施の形態２によるＳＡＧＦＥＴの
製造方法を説明するための図であり、図６(a) 〜(d) は
チャネル領域の形成工程、図６(e) ，(f) は高融点金属
ゲート電極の形成工程の一部を示している。
【図７】 上記実施の形態２のＳＡＧＦＥＴの製造方法
を説明するための図であり、図７(a) ，(b) は高融点金
属ゲート電極の形成工程の一部、図７(c) 〜(d) はｎ′
ソース，ドレイン拡散層の形成工程、図７(e) ，(f) は
ｎ+ ソース，ドレイン拡散層の形成工程を示している。
【図８】 上記実施の形態２のＳＡＧＦＥＴの製造方法
を説明するための図であり、図８(a) 〜(c) はソース，
ドレイン電極の形成工程を示している。
【図９】 本発明の実施の形態３によるＳＡＧＦＥＴの
製造方法を説明するための図であり、図９(a) 〜(d) は
チャネル領域の形成工程、図９(e) ，(f) は高融点金属
ゲート電極の形成工程の一部を示している。
【図１０】 上記実施の形態３のＳＡＧＦＥＴの製造方
法を説明するための図であり、図１０(a) ，(b) は高融
点金属ゲート電極の形成工程の一部、図１０(c) 〜(f)
はｎ′ソース，ドレイン拡散層の形成工程の一部を示し
ている。
【図１１】 上記実施の形態３のＳＡＧＦＥＴの製造方
法を説明するための図であり、図１１(a) は、ｎ′ソー
ス，ドレイン拡散層の形成工程の一部、図１１(b) ，
(c) はｎ+ ソース，ドレイン拡散層の形成工程、図１１
(d) 〜(f) はソース，ドレイン電極の形成工程を示して
いる。
【図１２】 本発明の実施の形態４によるＳＡＧＦＥＴ
を説明するための図であり、図１２(a) 〜(d) はチャネ
ル領域の形成工程、図１２(e) ，(f) は高融点金属ゲー
ト電極の形成工程の一部を示している。
【図１３】 上記実施の形態４のＳＡＧＦＥＴの製造方
法を説明するための図であり、図１３(a) ，(b) は高融
点金属ゲート電極の形成工程の一部、図１３(c) 〜(e)
はｎ′ソース，ドレイン拡散層の形成工程、図１３(f)
はｎ+ ソース，ドレイン拡散層の形成工程の一部を示し
ている。
【図１４】 上記実施の形態４のＳＡＧＦＥＴの製造方
法を説明するための図であり、図１４(a) ，(b) はｎ+
ソース，ドレイン拡散層の形成工程の一部、図１４(c)
〜(e) はソース，ドレイン電極の形成工程を示してい
る。
【図１５】 本発明の実施の形態５によるＳＡＧＦＥＴ
の製造方法を説明するための図であり、図１５(a) 〜
(d) はチャネル領域の形成工程、図１５(e) ，(f) は高
融点金属ゲート電極の形成工程の一部を示している。
【図１６】 上記実施の形態５のＳＡＧＦＥＴの製造方
法を説明するための図であり、図１６(a) 〜(d) は高融
点金属ゲート電極の形成工程の一部、図１６(e) ，(f)
はｎ′ソース，ドレイン拡散層の形成工程を示してい
る。
【図１７】 上記実施の形態５によるＳＡＧＦＥＴを説
明するための図であり、図１７(a) ，(b) はｎ+ ソー
ス，ドレイン拡散層の形成工程、図１７(c) 〜(e) はソ
ース，ドレイン電極の形成工程を示している。
【図１８】 図１８(a) ，(b) は、上記実施の形態５の
ＳＡＧＦＥＴの製造方法におけるゲート電極の形成工程
とは異なるゲート電極の形成工程を示す図である。
【図１９】 本発明の実施の形態６によるＩｎＰ系ＨＥ
ＭＴを説明するための図であり、図１９(a) はＨＥＭＴ
における半導体層構造の形成工程、図１９(b) ，(c) は
高融点金属オーミック電極の形成工程、図１９(d) ，
(e) は高融点金属ゲート電極の形成工程の一部を示して
いる。
【図２０】 上記実施の形態６によるＩｎＰ系ＨＥＭＴ
を説明するための図であり、図２０(a) は高融点金属ゲ
ート電極の形成工程の一部、図２０(b) ，(c) はコンタ
クト層のサイドエッチング工程、図２０(d) ，(e) は低
抵抗配線電極の形成工程を示している。
【図２１】 本発明の実施の形態７によるＩｎＰ系ＨＥ
ＭＴを説明するための図であり、図２１(a) はＨＥＭＴ
における半導体層構造の形成工程、図２１(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
【図２２】 上記実施の形態７によるＩｎＰ系ＨＥＭＴ
を説明するための図であり、図２２(a) ，(b) はコンタ
クト層のサイドエッチング工程、図２２(c)，(d) は低
抵抗配線電極の形成工程を示している。
【図２３】 本発明の実施の形態８によるＩｎＰ系ＨＥ
ＭＴを説明するための図であり、図２３(a) はＨＥＭＴ
における半導体層構造の形成工程、図２３(b) 〜(e) は
高融点金属オーミック電極及び高融点金属ゲート電極の
形成工程を示している。
【図２４】 上記実施の形態８によるＩｎＰ系ＨＥＭＴ
を説明するための図であり、図２４(a) ，(b) はコンタ
クト層のサイドエッチング工程、図２４(c)，(d) は低
抵抗配線電極の形成工程を示している。
【図２５】 本発明の実施の形態９によるＭＩＭキャパ
シタを説明するための図であり、図２５(a) は下部電極
の形成工程及びレジストマスクの形成工程、図２５(b)
，(c) は誘電体層のパターニング用マスクの形成工
程、図２５(d) は強誘電体材料の堆積工程、図２５(e)
は強誘電体材料の選択エッチング用マスクの形成工程の
一部を示している。
【図２６】 図２６(a) 〜(e) は上記実施の形態９によ
るＭＩＭキャパシタの説明図、図２６(f) は本発明の実
施の形態１０によるバルク超音波フィルターの説明図で
あり、図２６(a) は強誘電体材料の選択エッチング用マ
スクの形成工程の一部、図２６(b) は強誘電体材料の選
択エッチング工程、図２６(c) は選択エッチング用マス
クの除去工程、図２６(d) は誘電体層のパターニング用
マスクの除去工程、図２６(e) は上部電極の形成工程を
示しており、図２６(f) は、上記実施の形態１９のバル
ク超音波フィルターの断面構造を示している。
【図２７】 従来のＳＡＧＦＥＴを説明するための図で
あり、図２７(a) 〜(d) はチャネル領域の形成工程、図
２７(e) ，(f) は高融点金属ゲート電極の形成工程の一
部を示している。
【図２８】 従来のＳＡＧＦＥＴを説明するための図で
あり、図２８(a) ，(b) は高融点金属ゲートの形成工程
の一部、図２８(c) はｎ′ソース，ドレイン拡散層の形
成工程、図２８(d) ，(e) はｎ+ ソース，ドレイン拡散
層の形成工程の一部を示している。
【図２９】 従来のＳＡＧＦＥＴを説明するための図で
あり、図２９(a) ，(b) はｎ+ ソース，ドレイン拡散層
の形成工程の一部、図２９(c) 〜(e) 及びソース，ドレ
イン電極の形成工程を示している。
【図３０】 従来の改良型ＳＡＧＦＥＴを説明するため
の図であり、図３０(a) 〜(f) は、ダミーゲート電極の
形成工程の一部を示している。
【図３１】 従来の改良型ＳＡＧＦＥＴを説明するため
の図であり、図３１(a) ，(b) はダミーゲート電極の形
成工程の一部、図３１(c) はｎ′ソース，ドレイン拡散
層の形成工程、図３１(d) はチャネル領域の形成工程の
一部を示している。
【図３２】 従来の改良型ＳＡＧＦＥＴを説明するため
の図であり、図３２(a) 〜(c) はチャネル領域の形成工
程の一部、図３２(d) は高融点金属ゲート電極の形成工
程の一部を示している。
【図３３】 従来の改良型ＳＡＧＦＥＴを説明するため
の図であり、図３３(a) は高融点金属ゲート電極の形成
工程の一部、図３３(b) はｎ′ソース，ドレイン拡散層
の形成工程、図３３(c) ，(d) はソース，ドレイン電極
の形成工程を示している。
【符号の説明】
１ 化合物半導体基板、１ａ 凹状堀込み部、１ｃ 空
洞、２ ｎ拡散層、３ａ，３ｂ ｎ′拡散層、４ａ，４
ｂ ｎ+ 拡散層、５ ｐ拡散層、６ 高融点金属薄膜、
６ａ，６ｄ，６ｅ 高融点金属ゲート電極、６ｄ1 ゲ
ート電極側壁部、６ｄ2 凹部、７ パッシベーション
用絶縁膜、７ａ，７ｂ 絶縁膜開口、８ａ，８ｂ オー
ミック性ソース，ドレイン電極、１１，１１ｄ，１１
ｅ，６４サイドウォール、１５ 第２のレジスト、１５
ａ，１５ｅ レジスト残部、１７ｃ 第３のレジスト、
４０ 絶縁膜（ＳｉＮ膜）、４１ 絶縁膜（ＳｉＯ
膜）、４１ａ，４１ｂ 絶縁膜開口、４２ 第１のレジ
スト、４２ａ レジスト開口、４３ 絶縁膜、５１
ｐ′拡散層、５２ ｐ″拡散層、６０，６６ 高融点金
属薄膜、６１ 絶縁膜（ＳｉリッチなＳｉＮ膜）、６１
ａ 絶縁膜残部、６３絶縁膜（ＳＯＧ塗布膜）、６５
ダミーゲート、６６ｅ 高融点ゲート電極、７３，７４
絶縁膜、１００ａ〜１００ｅ ＳＡＧＦＥＴ、１００
ｆ，１００ｇ，１００ｈ ＩｎＰ系ＨＥＭＴ、１０１
ＩｎＰ基板、１０２ ＡｌＩｎＡｓバッファー層、１０
３ ＩｎＧａＡｓチャネル層、１０４ ｎ−ＡｌＩｎＡ
ｓ電子供給層、１０５ ｎ+ −ＩｎＧａＡｓコンタクト
層、１０６ 絶縁膜、１０６ａ，１０６ｂ 絶縁膜開
口、１０７，１０７ｈ，１０７ｇ，１０９，１１１，１
１１ａ，１１４ レジスト、１０７ａ，１０７ｂ，１０
９ａ，１１４ａ レジスト開口、１０８ａ，１０８ｂ
オーミック性ソース，ドレイン電極、１０８ｃ，１１０
ｃ 高融点金属ゲート電極、１１２ａ，１１２ｂ サイ
ドウォール、１１３ａ，１１３ｂ，１１３ｃ 低抵抗配
線電極、１００ｉ ＭＩＭキャパシタ、１００ｊ バル
ク超音波フィルタ、２０１ 第１の絶縁膜、２０２ 下
地電極、２０３ 第２の絶縁膜、２０３ａ1 ，２０４ａ
1 絶縁膜開口、２０４ 第３の絶縁膜、２０５，２０
７ レジスト、２０５ａ レジスト開口、２０６ｉ 誘
電体層、２０６ｊ 圧電体層、２０８ 上部電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 志賀 俊彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 下地部材上に形成された凹部への高融点
    金属材料の埋め込みにより、該凹部内からはみ出さない
    よう自己整合的に形成された素子構成部材を備え、 該素子構成部材は、その平面形状が該凹部底面の形状と
    一致したものであることを特徴とする半導体装置。
  2. 【請求項２】 下地部材の表面部分に凹部を形成する工
    程と、 該下地部材の表面上での高融点金属材料の堆積により、
    高融点金属層を、その段切れが該凹部の開口上部にて生
    ずるよう形成する工程と、 上記高融点金属層を、その凹部内の部分のみが素子構成
    部材として残るよう選択的に除去する工程とを含み、 上記工程により、その平面形状が上記凹部底面の形状と
    一致した素子構成部材が形成されることを特徴とする半
    導体装置の製造方法。
  3. 【請求項３】 その表面に凹部が形成された半導体基板
    と、 該半導体基板の凹部の底面部分に形成されたチャネル領
    域と、 該半導体基板の凹部両側部分に形成されたソース，ドレ
    イン領域と、 該半導体基板の凹部内への高融点金属材料の埋め込みに
    より、該凹部内からはみ出さないよう自己整合的に形成
    されたゲート電極とを備え、 該ゲート電極は、その平面形状が該凹部底面の形状と一
    致したものであることを特徴とする半導体装置。
  4. 【請求項４】 電界効果型トランジスタを製造する方法
    であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
    面に該絶縁膜開口と同一の平面パターンを有する凹部を
    形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
    程と、 高融点金属材料の堆積により、高融点金属層を、その段
    切れが該絶縁膜開口の上部にて生じるよう形成する工程
    と、 該高融点金属層を、その半導体基板の凹部底面上に形成
    された部分のみが残るよう選択的に除去して、該凹部内
    にゲート電極を形成する工程と、 該絶縁膜を除去した後、上記半導体基板の凹部両側部分
    にソース，ドレイン領域を形成する工程と、 該ソース，ドレイン領域上に、該ゲート電極から所定距
    離離してソース，ドレイン電極を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法に
    おいて、 上記ソース，ドレイン領域の形成工程として、 上記絶縁膜のエッチングによりそのゲート電極側エッジ
    を後退させる工程、 その後、該エッジが後退した絶縁膜に対して自己整合的
    に位置決めされたマスク層を用いて、第１の選択的なイ
    オン注入を行う工程、及び該マスク層を除去した後、ゲ
    ート電極をマスクとする第２の選択的なイオン注入を行
    う工程を含むものであることを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 請求項４記載の半導体装置の製造方法に
    おいて、 上記ソース，ドレイン領域の形成工程として、 上記絶縁膜開口に対して自己整合的に位置決めされたダ
    ミーゲート部材を形成する工程、 該絶縁膜を除去した後、該ダミーゲート部材をマスクと
    して第１の選択的なイオン注入を行う工程、 該ダミーゲート部材の側壁部分にこれに対して自己整合
    的にサイドウォールを形成する工程、及び該ダミーゲー
    ト部材とサイドウォールとをマスクとして第２の選択的
    なイオン注入を行う工程を含むものであることを特徴と
    する半導体装置の製造方法。
  7. 【請求項７】 請求項４記載の半導体装置の製造方法に
    おいて、 上記ソース，ドレイン領域の形成工程として、 上記絶縁膜に対するエッチング選択性を有する成膜材料
    の塗布，及びそのエッチング処理によりダミーゲート部
    材を形成する工程、 該ダミーゲート部材をマスクとする選択的なエッチング
    により上記絶縁膜を除去し、その後該ダミーゲート部材
    をマスクとして第１の選択的なイオン注入を行う工程、 該ダミーゲート部材の側壁部分にこれに対して自己整合
    的にサイドウォールを形成する工程、及び該ダミーゲー
    ト部材及び該サイドウォールをマスクとして第２の選択
    的なイオン注入を行う工程を含むものであることを特徴
    とする半導体装置の製造方法。
  8. 【請求項８】 請求項３記載の半導体装置において、 上記ゲート電極は、その側面部が上記ソース，ドレイン
    領域のゲート電極側端面である凹部内側面全体と接する
    構造となっていることを特徴とする半導体装置。
  9. 【請求項９】 電界効果型トランジスタを製造する方法
    であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
    面に該絶縁膜開口と同一の平面パターンを有する凹部を
    形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
    程と、 高融点金属材料の堆積により、高融点金属層を、その段
    切れが該絶縁膜開口の上部にて生じないよう形成する工
    程と、 該絶縁膜上の高融点金属層を除去して、該絶縁膜開口内
    の高融点金属層をゲート電極として残す工程と、 該絶縁膜を除去した後、上記半導体基板の凹部両側部分
    にソース，ドレイン領域を形成する工程と、 該ソース，ドレイン領域上に、該ゲート電極から所定距
    離離してソース，ドレイン電極を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項８記載の半導体装置において、 上記ゲート電極は、直方体形状を有し、かつ、その側面
    下端部が上記ソース，ドレイン領域のゲート電極側端面
    である凹部内側面全体と接する構造となっていることを
    特徴とする半導体装置。
  11. 【請求項１１】 電界効果型トランジスタを製造する方
    法であって、 半導体基板上に絶縁膜を形成する工程と、 該絶縁膜に開口を形成するとともに、該半導体基板の表
    面に該絶縁膜開口と同一の平面パターンを有する凹部を
    形成する工程と、 該半導体基板の凹部底面部にチャネル領域を形成する工
    程と、 上記半導体基板内の凹部底面にのみ膜厚の薄い高融点金
    属を選択的に形成した後、選択ＣＶＤ法により、該絶縁
    膜開口内を高融点金属材料により埋め込む工程と、 該絶縁膜を除去した後、該半導体基板の凹部両側部分に
    ソース，ドレイン領域を形成する工程と、 該ソース，ドレイン領域上に、該ゲート電極から所定距
    離離してソース，ドレイン電極を形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に形成されたチャネル層
    と、 該チャネル層上に形成された電子供給層と、 該電子供給層上に形成されたゲート電極と、 該電子供給層上の、該ゲート電極両側の領域に形成され
    たコンタクト層と、 該コンタクト層上に形成され、所定の開口を有する絶縁
    膜と、 該絶縁膜開口内に配置されたソース，ドレインオーミッ
    ク電極とを備え、 該ゲート電極は、その平面形状が、該絶縁膜開口内に露
    出する電子供給層の平面形状と一致したものであり、 上記ソース，ドレイン電極は、その平面形状が、該絶縁
    膜開口内に露出するコンタクト層の平面形状と一致した
    ものであることを特徴とする半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 上記ゲート電極とソース，ドレイン電極とは、異なる高
    融点金属材料から構成されていることを特徴とする半導
    体装置。
  14. 【請求項１４】 高電子移動度トランジスタを製造する
    方法であって、 半導体基板上に、チャネル層，電子供給層，コンタクト
    層，及び絶縁膜を順次形成する工程と、 該絶縁膜に、ソース，ドレイン電極に対応する第１，第
    ２の絶縁膜開口を形成する工程と、 第１の高融点金属材料の堆積により、高融点金属層を、
    その段切れが該第１，第２の絶縁膜開口の上部で生じる
    よう形成する工程と、 該高融点金属層を、該第１，第２の絶縁膜開口内のコン
    タクト層上に形成された部分のみが残るよう選択的に除
    去して、ソース，ドレイン電極を形成する工程と、 該絶縁膜及びコンタクト層の、ソース，ドレイン電極間
    の部分を、該電子供給層が露出するまで選択的にエッチ
    ングして、ゲート電極に対応する第３の絶縁膜開口を形
    成する工程と、 その後、上記第１の高融点金属材料とは異なる第２の高
    融点金属材料の堆積により、高融点金属層を、その段切
    れが該第３の絶縁膜開口の上部にて生じるよう形成する
    工程と、 該第２の高融点金属層を、その第３の絶縁膜開口内の電
    子供給層上の部分のみが残るよう選択的に除去して、ゲ
    ート電極を形成する工程とを含むことを特徴とする半導
    体装置の製造方法。
  15. 【請求項１５】 請求項１２記載の半導体装置におい
    て、 上記ゲート電極とソース，ドレイン電極とは、同一の高
    融点金属材料から構成されていることを特徴とする半導
    体装置。
  16. 【請求項１６】 高電子移動度トランジスタを製造する
    方法であって、 半導体基板上に、チャネル層，電子供給層，コンタクト
    層，及び絶縁膜を順次形成する工程と、 該絶縁膜に、ソース，ドレイン電極に対応した第１，第
    ２の絶縁膜開口及びゲート電極に対応した第３の絶縁膜
    開口を形成する工程と、 該第３の絶縁膜開口内に露出するコンタクト層を選択的
    にエッチングして、該第３の絶縁膜開口内にチャネル層
    を露出させる工程と、 高融点金属材料の堆積により、高融点金属層を、その段
    切れが上記各絶縁膜開口の上部にて生じるよう形成する
    工程と、 該高融点金属層を、該第１，第２の絶縁膜開口内のコン
    タクト層上に形成された部分、及び第３の絶縁膜開口内
    の電子供給層上に形成された部分のみが残るよう選択的
    に除去して、ソース，ドレイン電極及びゲート電極を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  17. 【請求項１７】 請求項１５記載の半導体装置におい
    て、 上記ゲート電極からソース電極までの距離と、ゲート電
    極からドレイン電極までの距離とが異なっていることを
    特徴とする半導体装置。
  18. 【請求項１８】 請求項１６記載の半導体装置の製造方
    法において、 上記絶縁膜開口の形成工程では、 該ゲート電極に対応した第３の絶縁膜開口が、ソース，
    ドレイン電極に対応した第１，第２の絶縁膜開口の中間
    地点より一方側にずれて位置するようこれらの絶縁膜開
    口を形成することを特徴とする半導体装置の製造方法。
  19. 【請求項１９】 下層電極と上層電極との間に誘電体層
    あるいは圧電体層を挟持してなる素子構造を有する半導
    体装置であって、 該誘電体層あるいは圧電体層は、 その中央部から周辺部にかけて徐々にその層厚が減少し
    た構造となっていることを特徴とする半導体装置。
  20. 【請求項２０】 絶縁性の表面領域を有する基板上に下
    部電極を形成する工程と、 該下地電極上に所定の開口を有するマスク層を形成する
    工程と、 誘電体材料あるいは圧電体材料の堆積により、誘電体層
    あるいは圧電体層を、その段切れが該マスク層開口の上
    部にて生じ、かつその中央部から周辺部にかけて徐々に
    その層厚が減少するよう形成する工程と、 該誘電体層あるいは圧電体層を、該マスク開口内に形成
    された部分のみが残るよう選択的に除去する工程と、 該マスク層を除去した後、残った誘電体層あるいは圧電
    体層上に上部電極を形成する工程とを含むことを特徴と
    する半導体装置の製造方法。
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