JPH08162478A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH08162478A JPH08162478A JP30060294A JP30060294A JPH08162478A JP H08162478 A JPH08162478 A JP H08162478A JP 30060294 A JP30060294 A JP 30060294A JP 30060294 A JP30060294 A JP 30060294A JP H08162478 A JPH08162478 A JP H08162478A
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- film
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Abstract
(57)【要約】
【目的】 ゲート長0.８μｍ以下の微細なゲート電極上
にセルフアラインで低抵抗層を重ねることにより、高周
波化特性の向上したマイクロ波集積回路を歩留まりよく
形成する。 【構成】 ゲート電極５の上部に堆積した酸化シリコン
膜を異方性エッチングしてゲート電極５上の開孔１９Ａ
の側壁にサイドウォールスペーサ１７Ａを形成した後、
ゲート電極５上の窒化シリコン膜１２をエッチングして
ゲート電極５の上端部を露出させ、その上にセルフアラ
インで低抵抗層を形成する。サイドウォールスペーサ１
７Ａを形成する際、窒化シリコン膜１２がエッチングス
トッパとなるので、ゲート電極５の側壁のサイドウォー
ルスペーサ８Ａが削れて基板１が露出するのを確実に防
止することができる。
にセルフアラインで低抵抗層を重ねることにより、高周
波化特性の向上したマイクロ波集積回路を歩留まりよく
形成する。 【構成】 ゲート電極５の上部に堆積した酸化シリコン
膜を異方性エッチングしてゲート電極５上の開孔１９Ａ
の側壁にサイドウォールスペーサ１７Ａを形成した後、
ゲート電極５上の窒化シリコン膜１２をエッチングして
ゲート電極５の上端部を露出させ、その上にセルフアラ
インで低抵抗層を形成する。サイドウォールスペーサ１
７Ａを形成する際、窒化シリコン膜１２がエッチングス
トッパとなるので、ゲート電極５の側壁のサイドウォー
ルスペーサ８Ａが削れて基板１が露出するのを確実に防
止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、ＧａＡｓ（ガリウムヒ素）など
の化合物半導体を用いたマイクロ波集積回路(Monolithi
c MicrowaveIntegrated Circuit; ＭＭＩＣ) の製造に
適用して有効な技術に関するものである。
製造技術に関し、特に、ＧａＡｓ（ガリウムヒ素）など
の化合物半導体を用いたマイクロ波集積回路(Monolithi
c MicrowaveIntegrated Circuit; ＭＭＩＣ) の製造に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】衛星通信用デバイスや移動体通信用デバ
イスなどに利用されるマイクロ波集積回路は、ＧａＡｓ
などの化合物半導体基板上に形成したＦＥＴ（Field-Ef
fective-Transistor) で集積回路（ＩＣ）を構成してい
る。従って、マイクロ波集積回路の高周波特性の改善な
らびに高集積化を実現するためには、ＦＥＴの高速化、
微細化が不可欠である。
イスなどに利用されるマイクロ波集積回路は、ＧａＡｓ
などの化合物半導体基板上に形成したＦＥＴ（Field-Ef
fective-Transistor) で集積回路（ＩＣ）を構成してい
る。従って、マイクロ波集積回路の高周波特性の改善な
らびに高集積化を実現するためには、ＦＥＴの高速化、
微細化が不可欠である。
【０００３】従来のＧａＡｓＦＥＴは、例えば特開昭５
７−１１３２８９号公報などに記載されているように、
タングステンシリサイド（ＷＳｉx ）などの高融点金属
シリサイドでゲート電極を形成している。しかし、高融
点金属シリサイドは、ＡｕやＡｌなどの低抵抗金属に比
べて電気抵抗が高いため、これがマイクロ波集積回路の
高周波特性の改善を妨げる一因となっている。
７−１１３２８９号公報などに記載されているように、
タングステンシリサイド（ＷＳｉx ）などの高融点金属
シリサイドでゲート電極を形成している。しかし、高融
点金属シリサイドは、ＡｕやＡｌなどの低抵抗金属に比
べて電気抵抗が高いため、これがマイクロ波集積回路の
高周波特性の改善を妨げる一因となっている。
【０００４】また、高集積化のためにＦＥＴのゲート長
を0.８μｍ程度以下に縮小したデバイスにおいては、ゲ
ート長の短縮によってゲート抵抗が高くなり、かえって
最大発振周波数（ｆmax ）の低下など、高周波化特性の
劣化が生じてしまう。一般に、ＦＥＴの遮断周波数（ｆ
T ）は、ゲート抵抗の平方根に逆比例することから、特
にゲート電極の長いＦＥＴを使ったデバイスでは、高周
波特性の劣化が顕著となる。
を0.８μｍ程度以下に縮小したデバイスにおいては、ゲ
ート長の短縮によってゲート抵抗が高くなり、かえって
最大発振周波数（ｆmax ）の低下など、高周波化特性の
劣化が生じてしまう。一般に、ＦＥＴの遮断周波数（ｆ
T ）は、ゲート抵抗の平方根に逆比例することから、特
にゲート電極の長いＦＥＴを使ったデバイスでは、高周
波特性の劣化が顕著となる。
【０００５】I.Hanyu, M.Nunokawa, K.Joshin, S.Ohmur
a, Y.Aoki, T.Aigo and Y.Hirachi;"Super low noise H
EMT's with a T-shaped WSi gate" electron Lett.,24,
21,pp.1327-1328(Oct,1988) には、半導体基板の表面を
エッチングして形成した凹溝内に断面形状がＴ字形のゲ
ート電極を形成した、いわゆるＴ形リセスゲート構造を
採用することによって、タングステンシリサイド・ゲー
トの低抵抗化を図る技術が記載されている。
a, Y.Aoki, T.Aigo and Y.Hirachi;"Super low noise H
EMT's with a T-shaped WSi gate" electron Lett.,24,
21,pp.1327-1328(Oct,1988) には、半導体基板の表面を
エッチングして形成した凹溝内に断面形状がＴ字形のゲ
ート電極を形成した、いわゆるＴ形リセスゲート構造を
採用することによって、タングステンシリサイド・ゲー
トの低抵抗化を図る技術が記載されている。
【０００６】また、K.Onodera et,al."A 630mS/mm GaAs
-MESFET with Au/WSiN RefractoryMetal Gate" IEEE El
ectron Device Lett.,vol 9,417(1988)には、タングス
テンシリサイド・ナイトライド（ＷＳｉＮ）で形成した
ゲート電極上にＡｕの低抵抗層を重ねたプレーナ積層ゲ
ート構造を採用することによって、ゲート電極の低抵抗
化を図る技術が記載されている。
-MESFET with Au/WSiN RefractoryMetal Gate" IEEE El
ectron Device Lett.,vol 9,417(1988)には、タングス
テンシリサイド・ナイトライド（ＷＳｉＮ）で形成した
ゲート電極上にＡｕの低抵抗層を重ねたプレーナ積層ゲ
ート構造を採用することによって、ゲート電極の低抵抗
化を図る技術が記載されている。
【０００７】
【発明が解決しようとする課題】前述したタングステン
シリサイド・ゲートの低抵抗化技術のうち、プレーナ積
層ゲート構造の場合は、ゲート電極の上層に厚い絶縁膜
とフォトレジストを順次堆積し、このフォトレジストと
絶縁膜をエッチバックしてゲート電極の上端部を露出さ
せた後、半導体基板の全面に堆積したＡｕの薄膜をフォ
トレジストをマスクしたエッチングで加工することによ
って低抵抗層を形成する。
シリサイド・ゲートの低抵抗化技術のうち、プレーナ積
層ゲート構造の場合は、ゲート電極の上層に厚い絶縁膜
とフォトレジストを順次堆積し、このフォトレジストと
絶縁膜をエッチバックしてゲート電極の上端部を露出さ
せた後、半導体基板の全面に堆積したＡｕの薄膜をフォ
トレジストをマスクしたエッチングで加工することによ
って低抵抗層を形成する。
【０００８】しかし、フォトレジストと絶縁膜とを半導
体基板の全面で均一にエッチバックしてすべてのゲート
電極の上端部を同時に露出させることは困難である。ま
た、ゲート長が0.８μｍ程度以下のゲート電極上にマス
ク合わせによって低抵抗層を精度よく重ねる合わせるこ
とも困難である。このような理由から、プレーナ積層ゲ
ート構造は、加工歩留まりが低く、量産が難しいという
問題がある。
体基板の全面で均一にエッチバックしてすべてのゲート
電極の上端部を同時に露出させることは困難である。ま
た、ゲート長が0.８μｍ程度以下のゲート電極上にマス
ク合わせによって低抵抗層を精度よく重ねる合わせるこ
とも困難である。このような理由から、プレーナ積層ゲ
ート構造は、加工歩留まりが低く、量産が難しいという
問題がある。
【０００９】同様に、Ｔ形リセスゲート構造の場合も、
リセスエッチングのばらつき、ゲート長のばらつきな
ど、プロセスの均一性、再現性に問題があるため、量産
が難しいという問題がある。
リセスエッチングのばらつき、ゲート長のばらつきな
ど、プロセスの均一性、再現性に問題があるため、量産
が難しいという問題がある。
【００１０】本発明の目的は、高融点金属シリサイドな
どで構成された、ゲート長が0.８μｍ程度以下の微細な
ゲート電極上にＡｕなどからなる低抵抗層を歩留まりよ
く形成することのできる技術を提供することにある。
どで構成された、ゲート長が0.８μｍ程度以下の微細な
ゲート電極上にＡｕなどからなる低抵抗層を歩留まりよ
く形成することのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板の主面上にＦＥＴのゲート電
極を形成した後、前記ゲート電極の側壁に第１のサイド
ウォールスペーサを形成する工程、（ｂ）前記半導体基
板の主面上に前記ゲート電極を覆う第１の絶縁膜、前記
第１の絶縁膜とエッチングレートが異なる第２の絶縁
膜、前記第２の絶縁膜とエッチングレートが異なる第３
の絶縁膜を順次堆積した後、前記ゲート電極の上部に前
記ゲート電極のゲート長よりも大径の開孔を設けたフォ
トレジストを前記第３の絶縁膜上に被着する工程、
（ｃ）前記フォトレジストをマスクにして前記第３の絶
縁膜と前記第２の絶縁膜とを順次異方性エッチングする
ことにより、前記開孔の底部の前記第１の絶縁膜を露出
させる工程、（ｄ）前記フォトレジストを除去した後、
前記半導体基板の主面上に前記第１および第３の絶縁膜
とエッチングレートが異なる第４の絶縁膜を堆積し、前
記第４の絶縁膜を異方性エッチングすることにより、前
記ゲート電極の上部における前記第２および第３の絶縁
膜の側壁に第２のサイドウォールスペーサを形成する工
程、（ｅ）前記第２のサイドウォールスペーサをマスク
にして前記ゲート電極の上部の前記第１の絶縁膜をエッ
チングすることにより、前記ゲート電極の上端部を露出
させる工程、（ｆ）前記半導体基板の主面上に前記ゲー
ト電極を構成する導電材料よりも電気抵抗の低い低抵抗
導電膜を堆積した後、前記低抵抗導電膜をパターニング
して前記ゲート電極上に低抵抗層を形成する工程、を含
むものである。
方法は、（ａ）半導体基板の主面上にＦＥＴのゲート電
極を形成した後、前記ゲート電極の側壁に第１のサイド
ウォールスペーサを形成する工程、（ｂ）前記半導体基
板の主面上に前記ゲート電極を覆う第１の絶縁膜、前記
第１の絶縁膜とエッチングレートが異なる第２の絶縁
膜、前記第２の絶縁膜とエッチングレートが異なる第３
の絶縁膜を順次堆積した後、前記ゲート電極の上部に前
記ゲート電極のゲート長よりも大径の開孔を設けたフォ
トレジストを前記第３の絶縁膜上に被着する工程、
（ｃ）前記フォトレジストをマスクにして前記第３の絶
縁膜と前記第２の絶縁膜とを順次異方性エッチングする
ことにより、前記開孔の底部の前記第１の絶縁膜を露出
させる工程、（ｄ）前記フォトレジストを除去した後、
前記半導体基板の主面上に前記第１および第３の絶縁膜
とエッチングレートが異なる第４の絶縁膜を堆積し、前
記第４の絶縁膜を異方性エッチングすることにより、前
記ゲート電極の上部における前記第２および第３の絶縁
膜の側壁に第２のサイドウォールスペーサを形成する工
程、（ｅ）前記第２のサイドウォールスペーサをマスク
にして前記ゲート電極の上部の前記第１の絶縁膜をエッ
チングすることにより、前記ゲート電極の上端部を露出
させる工程、（ｆ）前記半導体基板の主面上に前記ゲー
ト電極を構成する導電材料よりも電気抵抗の低い低抵抗
導電膜を堆積した後、前記低抵抗導電膜をパターニング
して前記ゲート電極上に低抵抗層を形成する工程、を含
むものである。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板の主面上にＦＥＴのゲート電
極を形成した後、前記ゲート電極の側壁に第１のサイド
ウォールスペーサを形成する工程、（ｂ）前記ゲート電
極の両側の前記半導体基板の主面上に前記ＦＥＴのソー
ス領域、ドレイン領域を構成する半導体層を形成する工
程、（ｃ）前記半導体基板の主面上に前記ゲート電極お
よび前記半導体層を覆う第１の絶縁膜、前記第１の絶縁
膜とエッチングレートが異なる第２の絶縁膜、前記第２
の絶縁膜とエッチングレートが異なる第３の絶縁膜を順
次堆積した後、前記ゲート電極の上部に前記ゲート電極
のゲート長よりも大径の第１の開孔を設けると共に前記
半導体層の上部に第２の開孔を設けたフォトレジストを
前記第３の絶縁膜上に被着する工程、（ｄ）前記フォト
レジストをマスクにして前記第３の絶縁膜と前記第２の
絶縁膜とを順次異方性エッチングすることにより、前記
第１および第２の開孔の底部の前記第１の絶縁膜を露出
させる工程、（ｅ）前記フォトレジストを除去した後、
前記半導体基板の主面上に前記第１および第３の絶縁膜
とエッチングレートが異なる第４の絶縁膜を堆積し、前
記第４の絶縁膜を異方性エッチングすることにより、前
記ゲート電極および前記半導体層のそれぞれの上部にお
ける前記第２および第３の絶縁膜の側壁に第２のサイド
ウォールスペーサを形成する工程、（ｆ）前記第２のサ
イドウォールスペーサをマスクにして前記ゲート電極お
よび前記半導体層のそれぞれの上部の前記第１の絶縁膜
をエッチングすることにより、前記ゲート電極および前
記半導体層のそれぞれの上端部を露出させる工程、
（ｇ）前記半導体基板の主面上に前記ゲート電極を構成
する導電材料よりも電気抵抗の低い低抵抗導電膜を堆積
した後、前記低抵抗導電膜をパターニングすることによ
り、前記ゲート電極上に低抵抗層を形成すると共に前記
半導体層上に電極を形成する工程、を含むものである。
方法は、（ａ）半導体基板の主面上にＦＥＴのゲート電
極を形成した後、前記ゲート電極の側壁に第１のサイド
ウォールスペーサを形成する工程、（ｂ）前記ゲート電
極の両側の前記半導体基板の主面上に前記ＦＥＴのソー
ス領域、ドレイン領域を構成する半導体層を形成する工
程、（ｃ）前記半導体基板の主面上に前記ゲート電極お
よび前記半導体層を覆う第１の絶縁膜、前記第１の絶縁
膜とエッチングレートが異なる第２の絶縁膜、前記第２
の絶縁膜とエッチングレートが異なる第３の絶縁膜を順
次堆積した後、前記ゲート電極の上部に前記ゲート電極
のゲート長よりも大径の第１の開孔を設けると共に前記
半導体層の上部に第２の開孔を設けたフォトレジストを
前記第３の絶縁膜上に被着する工程、（ｄ）前記フォト
レジストをマスクにして前記第３の絶縁膜と前記第２の
絶縁膜とを順次異方性エッチングすることにより、前記
第１および第２の開孔の底部の前記第１の絶縁膜を露出
させる工程、（ｅ）前記フォトレジストを除去した後、
前記半導体基板の主面上に前記第１および第３の絶縁膜
とエッチングレートが異なる第４の絶縁膜を堆積し、前
記第４の絶縁膜を異方性エッチングすることにより、前
記ゲート電極および前記半導体層のそれぞれの上部にお
ける前記第２および第３の絶縁膜の側壁に第２のサイド
ウォールスペーサを形成する工程、（ｆ）前記第２のサ
イドウォールスペーサをマスクにして前記ゲート電極お
よび前記半導体層のそれぞれの上部の前記第１の絶縁膜
をエッチングすることにより、前記ゲート電極および前
記半導体層のそれぞれの上端部を露出させる工程、
（ｇ）前記半導体基板の主面上に前記ゲート電極を構成
する導電材料よりも電気抵抗の低い低抵抗導電膜を堆積
した後、前記低抵抗導電膜をパターニングすることによ
り、前記ゲート電極上に低抵抗層を形成すると共に前記
半導体層上に電極を形成する工程、を含むものである。
【００１５】
【作用】上記した手段（１）、（２）によれば、ゲート
電極の上部にこのゲート電極のゲート長よりも大径の開
孔を設け、第４の絶縁膜を異方性エッチングして上記開
孔の側壁に第２のサイドウォールスペーサを形成する
際、第１の絶縁膜がエッチングストッパとなり、ゲート
電極の側壁の第１のサイドウォールスペーサが削れて基
板が露出するのを確実に防止することができる。これに
より、ゲート電極上に自己整合（self-alignment) で低
抵抗層を形成することができる。
電極の上部にこのゲート電極のゲート長よりも大径の開
孔を設け、第４の絶縁膜を異方性エッチングして上記開
孔の側壁に第２のサイドウォールスペーサを形成する
際、第１の絶縁膜がエッチングストッパとなり、ゲート
電極の側壁の第１のサイドウォールスペーサが削れて基
板が露出するのを確実に防止することができる。これに
より、ゲート電極上に自己整合（self-alignment) で低
抵抗層を形成することができる。
【００１６】上記した手段（２）によれば、ゲート電極
上の低抵抗層と、ソース領域、ドレイン領域上の電極と
を同時に形成することができるので、ＦＥＴの製造工程
を短縮することができる。
上の低抵抗層と、ソース領域、ドレイン領域上の電極と
を同時に形成することができるので、ＦＥＴの製造工程
を短縮することができる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１８】（実施例１）本発明の一実施例であるＧａ
Ａｓ・ＭＥＳＦＥＴの製造方法を図１〜図１７を用いて
説明する。
Ａｓ・ＭＥＳＦＥＴの製造方法を図１〜図１７を用いて
説明する。
【００１９】まず、図１に示すように、半絶縁性のＧａ
Ａｓ単結晶からなる基板１の主面上にイオン注入の保護
膜となる薄い酸化シリコン膜２をＣＶＤ法で堆積した
後、基板１の主面にｎ型不純物であるシリコン（Ｓｉ）
をイオン注入し、続いてｐ型不純物であるマグネシウム
（Ｍｇ）をイオン注入する。
Ａｓ単結晶からなる基板１の主面上にイオン注入の保護
膜となる薄い酸化シリコン膜２をＣＶＤ法で堆積した
後、基板１の主面にｎ型不純物であるシリコン（Ｓｉ）
をイオン注入し、続いてｐ型不純物であるマグネシウム
（Ｍｇ）をイオン注入する。
【００２０】次に、図２に示すように、基板１を８００
℃程度でアニールして上記２種の不純物を活性化するこ
とにより、基板１の主面にｐ型半導体領域３とｎ- 型チ
ャネル領域４とを形成する。
℃程度でアニールして上記２種の不純物を活性化するこ
とにより、基板１の主面にｐ型半導体領域３とｎ- 型チ
ャネル領域４とを形成する。
【００２１】次に、基板１の表面の酸化シリコン膜２を
エッチングで除去した後、図３に示すように、基板１の
主面上にゲート電極５を形成する。ゲート電極５は、ス
パッタ法で堆積した膜厚0.７μm 程度のタングステンシ
リサイド膜をパターニングして形成する。ゲート電極５
は、位相シフトマスクを用いた光露光方式または電子線
直接描画方式により、0.３μm 程度のゲート長で形成す
る。なお、ゲート電極５は、タングステンシリサイド以
外の各種高融点金属シリサイドや、高融点金属ナイトラ
イド、高融点金属あるいはこれらの積層膜で形成するこ
ともできる。
エッチングで除去した後、図３に示すように、基板１の
主面上にゲート電極５を形成する。ゲート電極５は、ス
パッタ法で堆積した膜厚0.７μm 程度のタングステンシ
リサイド膜をパターニングして形成する。ゲート電極５
は、位相シフトマスクを用いた光露光方式または電子線
直接描画方式により、0.３μm 程度のゲート長で形成す
る。なお、ゲート電極５は、タングステンシリサイド以
外の各種高融点金属シリサイドや、高融点金属ナイトラ
イド、高融点金属あるいはこれらの積層膜で形成するこ
ともできる。
【００２２】次に、図４に示すように、フォトレジスト
６をマスクにして基板１をドライエッチングすることに
より、基板１の主面に素子分離溝７を形成する。
６をマスクにして基板１をドライエッチングすることに
より、基板１の主面に素子分離溝７を形成する。
【００２３】次に、フォトレジスト６を除去した後、図
５に示すように、基板１の主面上にＣＶＤ法で酸化シリ
コン膜８を堆積し、これを異方性エッチングしてゲート
電極５の側壁にサイドウォールスペーサ８Ａを形成す
る。
５に示すように、基板１の主面上にＣＶＤ法で酸化シリ
コン膜８を堆積し、これを異方性エッチングしてゲート
電極５の側壁にサイドウォールスペーサ８Ａを形成す
る。
【００２４】次に、図６に示すように、フォトレジスト
９をマスクにしてゲート電極５の両側の基板１の主面に
ｎ型不純物であるＳｉをイオン注入し、ＦＥＴのソース
領域、ドレイン領域の一部を構成するｎ型半導体領域１
０を形成する。
９をマスクにしてゲート電極５の両側の基板１の主面に
ｎ型不純物であるＳｉをイオン注入し、ＦＥＴのソース
領域、ドレイン領域の一部を構成するｎ型半導体領域１
０を形成する。
【００２５】次に、フォトレジスト９をマスクにしてゲ
ート電極５の両側の酸化シリコン膜８をエッチングして
ｎ型半導体領域１０を露出させた後、フォトレジスト９
を除去し、続いて、図７に示すように、ｎ型半導体領域
１０の表面にＦＥＴのソース領域、ドレイン領域の一部
を構成するｎ+ ＧａＡｓ層１１を選択的にエピタキシャ
ル成長させる。ｎ+ ＧａＡｓ層１１の膜厚は、0.３〜0.
４μm 程度とする。
ート電極５の両側の酸化シリコン膜８をエッチングして
ｎ型半導体領域１０を露出させた後、フォトレジスト９
を除去し、続いて、図７に示すように、ｎ型半導体領域
１０の表面にＦＥＴのソース領域、ドレイン領域の一部
を構成するｎ+ ＧａＡｓ層１１を選択的にエピタキシャ
ル成長させる。ｎ+ ＧａＡｓ層１１の膜厚は、0.３〜0.
４μm 程度とする。
【００２６】図８は、本実施例のＦＥＴ４個分のゲート
電極５、ｎ+ ＧａＡｓ層１１（ソース領域、ドレイン領
域）を示す基板１の平面図である。このＦＥＴは、ｎ+
ＧａＡｓ層１１のゲート長方向の幅（Ｗ）が５μm 程
度、ゲート電極５の延在方向の長さ（Ｌ）が５０μm 程
度で構成される。
電極５、ｎ+ ＧａＡｓ層１１（ソース領域、ドレイン領
域）を示す基板１の平面図である。このＦＥＴは、ｎ+
ＧａＡｓ層１１のゲート長方向の幅（Ｗ）が５μm 程
度、ゲート電極５の延在方向の長さ（Ｌ）が５０μm 程
度で構成される。
【００２７】次に、図９に示すように、基板１の全面に
ＣＶＤ法で窒化シリコン膜１２、酸化シリコン膜１３お
よび窒化シリコン膜１４からなる三層の絶縁膜を堆積す
る。下層の窒化シリコン膜１２は膜厚0.１μm 程度で堆
積し、中間層の酸化シリコン膜１３は膜厚0.６μm 程度
で堆積し、上層の窒化シリコン膜１４は膜厚0.１μm程
度で堆積する。
ＣＶＤ法で窒化シリコン膜１２、酸化シリコン膜１３お
よび窒化シリコン膜１４からなる三層の絶縁膜を堆積す
る。下層の窒化シリコン膜１２は膜厚0.１μm 程度で堆
積し、中間層の酸化シリコン膜１３は膜厚0.６μm 程度
で堆積し、上層の窒化シリコン膜１４は膜厚0.１μm程
度で堆積する。
【００２８】上記三層の絶縁膜（１２，１３，１４）を
堆積することにより、前記素子分離溝７が埋め込まれ
る。このとき、素子分離溝７の径が大き過ぎると絶縁膜
の埋め込みが不十分となるので、素子分離溝７の径が三
層の絶縁膜（１２，１３，１４）の膜厚を合計した膜厚
（0.８μm 程度）の２倍以下となるようにあらかじめ設
定しておく。
堆積することにより、前記素子分離溝７が埋め込まれ
る。このとき、素子分離溝７の径が大き過ぎると絶縁膜
の埋め込みが不十分となるので、素子分離溝７の径が三
層の絶縁膜（１２，１３，１４）の膜厚を合計した膜厚
（0.８μm 程度）の２倍以下となるようにあらかじめ設
定しておく。
【００２９】次に、図１０に示すように、窒化シリコン
膜１４上にフォトレジスト１６を被着する。このフォト
レジスト１６は、ゲート電極５の上方とｎ+ ＧａＡｓ層
１１（ソース領域、ドレイン領域）の上方にそれぞれ開
孔１５Ａ、開孔１５Ｂが設けられる。図示のように、ゲ
ート電極５の上方に設けられた開孔１５Ａの側壁は、ゲ
ート電極５の端部から水平方向に距離（ａ）だけ離間し
ている。すなわち、開孔１５Ａは、ゲート電極５のマス
クパターンを距離（ａ）だけブローデン（拡大）したマ
スクパターンで形成される。この距離（ａ）は、例えば
0.５μｍ程度である。
膜１４上にフォトレジスト１６を被着する。このフォト
レジスト１６は、ゲート電極５の上方とｎ+ ＧａＡｓ層
１１（ソース領域、ドレイン領域）の上方にそれぞれ開
孔１５Ａ、開孔１５Ｂが設けられる。図示のように、ゲ
ート電極５の上方に設けられた開孔１５Ａの側壁は、ゲ
ート電極５の端部から水平方向に距離（ａ）だけ離間し
ている。すなわち、開孔１５Ａは、ゲート電極５のマス
クパターンを距離（ａ）だけブローデン（拡大）したマ
スクパターンで形成される。この距離（ａ）は、例えば
0.５μｍ程度である。
【００３０】次に、図１１に示すように、フォトレジス
ト１６をマスクにして上層の窒化シリコン膜１４と中間
層の酸化シリコン膜１３とを順次異方性エッチングす
る。このとき、まずＣＦ4 をソースガスに用いて窒化シ
リコン１４をエッチングし、続いてＣＦ4 にＣＯを添加
したソースガスを用いて酸化シリコン膜１３をエッチン
グする。そして、下層の窒化シリコン膜１２をエッチン
グストッパに用いてエッチングを停止する。このときの
エッチング量は、上層の窒化シリコン膜１４の膜厚と中
間層の酸化シリコン膜１３の膜厚とを合計した膜厚に、
その３０％程度のオーバーエッチ量を加えた量とすれば
よいので、その制御は容易である。
ト１６をマスクにして上層の窒化シリコン膜１４と中間
層の酸化シリコン膜１３とを順次異方性エッチングす
る。このとき、まずＣＦ4 をソースガスに用いて窒化シ
リコン１４をエッチングし、続いてＣＦ4 にＣＯを添加
したソースガスを用いて酸化シリコン膜１３をエッチン
グする。そして、下層の窒化シリコン膜１２をエッチン
グストッパに用いてエッチングを停止する。このときの
エッチング量は、上層の窒化シリコン膜１４の膜厚と中
間層の酸化シリコン膜１３の膜厚とを合計した膜厚に、
その３０％程度のオーバーエッチ量を加えた量とすれば
よいので、その制御は容易である。
【００３１】次に、フォトレジスト１６を除去した後、
図１２に示すように、基板１の全面にＣＶＤ法で酸化シ
リコン膜１７を堆積する。この酸化シリコン膜１７の膜
厚は、0.８μm 程度である。
図１２に示すように、基板１の全面にＣＶＤ法で酸化シ
リコン膜１７を堆積する。この酸化シリコン膜１７の膜
厚は、0.８μm 程度である。
【００３２】次に、図１３に示すように、酸化シリコン
膜１７を異方性エッチングしてゲート電極５およびｎ+
ＧａＡｓ層１１のそれぞれの上部の窒化シリコン膜１４
および酸化シリコン膜１３の側壁にサイドウォールスペ
ーサ１７Ａ，１７Ｂを形成する。これにより、ゲート電
極５の上方には、前記フォトレジスト１６の開孔１５Ａ
に比べてサイドウォールスペーサ１７Ａの水平方向の膜
厚分（の２倍）だけ径の小さい開孔１９Ａが形成され
る。同様に、ｎ+ ＧａＡｓ層１１（ソース領域、ドレイ
ン領域）の上方には、前記開孔１５Ｂよりも径の小さい
開孔１９Ｂが形成される。
膜１７を異方性エッチングしてゲート電極５およびｎ+
ＧａＡｓ層１１のそれぞれの上部の窒化シリコン膜１４
および酸化シリコン膜１３の側壁にサイドウォールスペ
ーサ１７Ａ，１７Ｂを形成する。これにより、ゲート電
極５の上方には、前記フォトレジスト１６の開孔１５Ａ
に比べてサイドウォールスペーサ１７Ａの水平方向の膜
厚分（の２倍）だけ径の小さい開孔１９Ａが形成され
る。同様に、ｎ+ ＧａＡｓ層１１（ソース領域、ドレイ
ン領域）の上方には、前記開孔１５Ｂよりも径の小さい
開孔１９Ｂが形成される。
【００３３】上記酸化シリコン膜１７の異方性エッチン
グは、ＣＦ4 にＣＯを添加したソースガスを用い、下層
の窒化シリコン膜１２をエッチングストッパに用いてエ
ッチングを停止する。このときのエッチング量は、酸化
シリコン膜１７の膜厚にその３０％程度のオーバーエッ
チ量を加えた量とすればよいので、その制御は容易であ
る。
グは、ＣＦ4 にＣＯを添加したソースガスを用い、下層
の窒化シリコン膜１２をエッチングストッパに用いてエ
ッチングを停止する。このときのエッチング量は、酸化
シリコン膜１７の膜厚にその３０％程度のオーバーエッ
チ量を加えた量とすればよいので、その制御は容易であ
る。
【００３４】このように、本実施例の製造方法によれ
ば、酸化シリコン膜１７を異方性エッチングして開孔１
５Ａ，１５Ｂの側壁にサイドウォールスペーサ１７Ａ，
１７Ｂを形成する際、下層の窒化シリコン膜１２がエッ
チングストッパとなるので、ゲート電極５の側壁のサイ
ドウォールスペーサ８Ａが削れて基板１が露出するのを
確実に防止することができる。
ば、酸化シリコン膜１７を異方性エッチングして開孔１
５Ａ，１５Ｂの側壁にサイドウォールスペーサ１７Ａ，
１７Ｂを形成する際、下層の窒化シリコン膜１２がエッ
チングストッパとなるので、ゲート電極５の側壁のサイ
ドウォールスペーサ８Ａが削れて基板１が露出するのを
確実に防止することができる。
【００３５】次に、図１４に示すように、サイドウォー
ルスペーサ１７Ａ，１７Ｂをマスクして開孔１９Ａ，１
９Ｂのそれぞれの底部の窒化シリコン膜１２と前記酸化
シリコン膜１３上に残った上層の窒化シリコン膜１４と
をＣＦ4 をソースガスに用いてエッチングする。このエ
ッチングにより、開孔１９Ａの底部にゲート電極５の上
端部が露出し、開孔１９Ｂの底部にｎ+ ＧａＡｓ層１１
の一部が露出する。
ルスペーサ１７Ａ，１７Ｂをマスクして開孔１９Ａ，１
９Ｂのそれぞれの底部の窒化シリコン膜１２と前記酸化
シリコン膜１３上に残った上層の窒化シリコン膜１４と
をＣＦ4 をソースガスに用いてエッチングする。このエ
ッチングにより、開孔１９Ａの底部にゲート電極５の上
端部が露出し、開孔１９Ｂの底部にｎ+ ＧａＡｓ層１１
の一部が露出する。
【００３６】次に、図１５に示すように、基板１の全面
に、例えばＥＢ（エレクトロンビーム）蒸着法で低抵抗
金属膜２０を堆積する。この低抵抗金属膜２０は、最下
層をオーミック金属（ＡｕＧｅ）で構成したＡｕ／Ｎｉ
／ＡｕＧｅの積層膜からなる。
に、例えばＥＢ（エレクトロンビーム）蒸着法で低抵抗
金属膜２０を堆積する。この低抵抗金属膜２０は、最下
層をオーミック金属（ＡｕＧｅ）で構成したＡｕ／Ｎｉ
／ＡｕＧｅの積層膜からなる。
【００３７】次に、図１６に示すように、フォトレジス
ト２１をマスクにして低抵抗金属膜２０をエッチングす
ることにより、ゲート電極５上に低抵抗層２０Ａを形成
し、ｎ+ ＧａＡｓ層１１上にオーミック電極２０Ｂを形
成する。
ト２１をマスクにして低抵抗金属膜２０をエッチングす
ることにより、ゲート電極５上に低抵抗層２０Ａを形成
し、ｎ+ ＧａＡｓ層１１上にオーミック電極２０Ｂを形
成する。
【００３８】このように、本実施例の製造方法によれ
ば、ゲート電極５上にセルフアラインで低抵抗層２０Ａ
を形成することができる。また、ゲート電極５上の低抵
抗層２０Ａとｎ+ ＧａＡｓ層１１上のオーミック電極２
０Ｂとを同時に形成することができる。
ば、ゲート電極５上にセルフアラインで低抵抗層２０Ａ
を形成することができる。また、ゲート電極５上の低抵
抗層２０Ａとｎ+ ＧａＡｓ層１１上のオーミック電極２
０Ｂとを同時に形成することができる。
【００３９】次に、フォトレジスト２１を除去した後、
図１７に示すように、低抵抗層２０Ａ、オーミック電極
２０Ｂの上層にＣＶＤ法で酸化シリコンの層間絶縁膜２
２を堆積する。続いてこの層間絶縁膜２２上にスパッタ
法で堆積したＡｕ膜をパターニングして配線２３を形成
し、最後に配線２３の上層にＣＶＤ法で酸化シリコンの
表面保護膜２４を堆積することにより、低抵抗ゲートを
有するＧａＡｓＭＥＳＦＥＴで構成されたＩＣが完成す
る。
図１７に示すように、低抵抗層２０Ａ、オーミック電極
２０Ｂの上層にＣＶＤ法で酸化シリコンの層間絶縁膜２
２を堆積する。続いてこの層間絶縁膜２２上にスパッタ
法で堆積したＡｕ膜をパターニングして配線２３を形成
し、最後に配線２３の上層にＣＶＤ法で酸化シリコンの
表面保護膜２４を堆積することにより、低抵抗ゲートを
有するＧａＡｓＭＥＳＦＥＴで構成されたＩＣが完成す
る。
【００４０】なお、本実施例では三層の絶縁膜を窒化シ
リコン膜１２、酸化シリコン膜１３、窒化シリコン膜１
４で構成したが、上層の窒化シリコン膜１４に代えて、
酸化アルミニウム、窒化アルミニウムあるいは金属膜な
どを使用することもできる。また、下層の窒化シリコン
膜１２に代えて、酸化アルミニウム、窒化アルミニウム
などを使用することもできる。
リコン膜１２、酸化シリコン膜１３、窒化シリコン膜１
４で構成したが、上層の窒化シリコン膜１４に代えて、
酸化アルミニウム、窒化アルミニウムあるいは金属膜な
どを使用することもできる。また、下層の窒化シリコン
膜１２に代えて、酸化アルミニウム、窒化アルミニウム
などを使用することもできる。
【００４１】（実施例２）前記実施例１では、ゲート電
極５上の低抵抗層２０Ａとｎ+ ＧａＡｓ層１１上のオー
ミック電極２０Ｂとを同時に形成したが、本実施例では
これらを別々にする。ゲート電極５の側壁にサイドウォ
ールスペーサ８Ａを形成した後、ゲート電極５の両側の
基板１の主面にｎ型半導体領域１０を形成するまでの工
程（図１〜図６参照）は前記実施例１と同じである。
極５上の低抵抗層２０Ａとｎ+ ＧａＡｓ層１１上のオー
ミック電極２０Ｂとを同時に形成したが、本実施例では
これらを別々にする。ゲート電極５の側壁にサイドウォ
ールスペーサ８Ａを形成した後、ゲート電極５の両側の
基板１の主面にｎ型半導体領域１０を形成するまでの工
程（図１〜図６参照）は前記実施例１と同じである。
【００４２】次に、図１８に示すように、ゲート電極５
の両側のｎ型半導体領域１０の表面にオーミック電極２
６を形成する。オーミック電極２６は、基板１上に、例
えばＥＢ蒸着法で堆積したＡｕ／Ｎｉ／ＡｕＧｅの積層
膜をパターニングして形成する。
の両側のｎ型半導体領域１０の表面にオーミック電極２
６を形成する。オーミック電極２６は、基板１上に、例
えばＥＢ蒸着法で堆積したＡｕ／Ｎｉ／ＡｕＧｅの積層
膜をパターニングして形成する。
【００４３】次に、図１９に示すように、基板１の全面
にＣＶＤ法で窒化シリコン膜２７、酸化シリコン膜２８
および窒化シリコン膜２９からなる三層の絶縁膜を堆積
し、素子分離溝７を埋め込む。
にＣＶＤ法で窒化シリコン膜２７、酸化シリコン膜２８
および窒化シリコン膜２９からなる三層の絶縁膜を堆積
し、素子分離溝７を埋め込む。
【００４４】次に、図２０に示すように、ゲート電極５
の上方に開孔３１を設けたフォトレジスト３２を窒化シ
リコン膜２９上に被着する。フォトレジスト３２の開孔
３１は、前記実施例１と同様、ゲート電極５のマスクパ
ターンを所定の距離だけブローデンしたマスクパターン
で形成する。
の上方に開孔３１を設けたフォトレジスト３２を窒化シ
リコン膜２９上に被着する。フォトレジスト３２の開孔
３１は、前記実施例１と同様、ゲート電極５のマスクパ
ターンを所定の距離だけブローデンしたマスクパターン
で形成する。
【００４５】次に、前記実施例１と同様、フォトレジス
ト３２をマスクにして上層の窒化シリコン膜２９と中間
層の酸化シリコン膜２８とを順次異方性エッチングした
後、フォトレジスト３２を除去し、続いて図２１に示す
ように、基板１の全面にＣＶＤ法で堆積した酸化シリコ
ン膜を異方性エッチングして、ゲート電極５の上部の窒
化シリコン膜２９および酸化シリコン膜２８の側壁にサ
イドウォールスペーサ３３を形成する。
ト３２をマスクにして上層の窒化シリコン膜２９と中間
層の酸化シリコン膜２８とを順次異方性エッチングした
後、フォトレジスト３２を除去し、続いて図２１に示す
ように、基板１の全面にＣＶＤ法で堆積した酸化シリコ
ン膜を異方性エッチングして、ゲート電極５の上部の窒
化シリコン膜２９および酸化シリコン膜２８の側壁にサ
イドウォールスペーサ３３を形成する。
【００４６】これにより、ゲート電極５の上方には、前
記フォトレジスト３２の開孔３１に比べてサイドウォー
ルスペーサ３３の水平方向の膜厚分（の２倍）だけ径の
小さい開孔３４が形成される。また、サイドウォールス
ペーサ３３を形成する際、下層の窒化シリコン膜２７が
エッチングストッパとなるので、ゲート電極５の側壁の
サイドウォールスペーサ８Ａが削れて基板１が露出する
ことはない。
記フォトレジスト３２の開孔３１に比べてサイドウォー
ルスペーサ３３の水平方向の膜厚分（の２倍）だけ径の
小さい開孔３４が形成される。また、サイドウォールス
ペーサ３３を形成する際、下層の窒化シリコン膜２７が
エッチングストッパとなるので、ゲート電極５の側壁の
サイドウォールスペーサ８Ａが削れて基板１が露出する
ことはない。
【００４７】次に、サイドウォールスペーサ３３をマス
クして開孔３４の底部の窒化シリコン膜２７と前記酸化
シリコン膜２８上に残った上層の窒化シリコン膜２９と
をエッチングしてゲート電極５の上端部を露出させた
後、図２２に示すように、基板１の全面にスパッタ法で
堆積したＡｕ、Ａｌなどの低抵抗金属膜をパターニング
して、ゲート電極５上にセルフアラインで低抵抗層３５
を形成する。
クして開孔３４の底部の窒化シリコン膜２７と前記酸化
シリコン膜２８上に残った上層の窒化シリコン膜２９と
をエッチングしてゲート電極５の上端部を露出させた
後、図２２に示すように、基板１の全面にスパッタ法で
堆積したＡｕ、Ａｌなどの低抵抗金属膜をパターニング
して、ゲート電極５上にセルフアラインで低抵抗層３５
を形成する。
【００４８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４９】前記実施例では、ＭＥＳＦＥＴの製造方法
に適用した例を説明したが、これに限定されるものでは
なく、ＨＩＧＦＥＴ(Hetero structure Insulated Gate
FET) などのヘテロ接合型ＦＥＴや、ＧａＡｓ以外の半
導体基板を用いた各種ＦＥＴの製造方法に広く適用する
ことができる。
に適用した例を説明したが、これに限定されるものでは
なく、ＨＩＧＦＥＴ(Hetero structure Insulated Gate
FET) などのヘテロ接合型ＦＥＴや、ＧａＡｓ以外の半
導体基板を用いた各種ＦＥＴの製造方法に広く適用する
ことができる。
【００５０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５１】（１）本発明によれば、高融点金属やその
シリサイド、ナイトライドなどからなるゲート電極上に
低抵抗層を形成することにより、ゲート電極を低抵抗化
することができるので、ＩＣの高周波化特性を向上させ
ることができる。特に、本発明は、ゲート長に対してゲ
ート幅が大きいＦＥＴで構成されるＩＣの高周波化特性
の向上に有効である。
シリサイド、ナイトライドなどからなるゲート電極上に
低抵抗層を形成することにより、ゲート電極を低抵抗化
することができるので、ＩＣの高周波化特性を向上させ
ることができる。特に、本発明は、ゲート長に対してゲ
ート幅が大きいＦＥＴで構成されるＩＣの高周波化特性
の向上に有効である。
【００５２】（２）本発明によれば、ゲート電極上にセ
ルフアラインで低抵抗層を形成することができるので、
高周波化特性の向上したＩＣを高歩留まりで製造するこ
とができる。
ルフアラインで低抵抗層を形成することができるので、
高周波化特性の向上したＩＣを高歩留まりで製造するこ
とができる。
【００５３】（３）本発明によれば、ゲート長が0.８μ
ｍ程度以下の微細なゲート電極上に歩留まりよく低抵抗
層を形成することができるので、ＧａＡｓＦＥＴのＩＣ
化、ＬＳＩ化を促進することができる。
ｍ程度以下の微細なゲート電極上に歩留まりよく低抵抗
層を形成することができるので、ＧａＡｓＦＥＴのＩＣ
化、ＬＳＩ化を促進することができる。
【図１】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図２】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図３】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図４】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図５】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図６】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図７】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図８】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部平面図である。
製造方法を示す基板の要部平面図である。
【図９】本発明の実施例１である半導体集積回路装置の
製造方法を示す基板の要部断面図である。
製造方法を示す基板の要部断面図である。
【図１０】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施例１である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施例２である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施例２である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施例２である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施例２である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施例２である半導体集積回路装置
の製造方法を示す基板の要部断面図である。
の製造方法を示す基板の要部断面図である。
１ 基板 ２ 酸化シリコン膜 ３ ｐ型半導体領域 ４ ｎ- 型チャネル領域４ ５ ゲート電極 ６ フォトレジスト ７ 素子分離領域 ８ 酸化シリコン膜 ８Ａ サイドウォールスペーサ ９ フォトレジスト １０ ｎ型半導体領域 １１ ｎ+ ＧａＡｓ層 １２ 窒化シリコン膜 １３ 酸化シリコン膜 １４ 窒化シリコン膜 １５Ａ 開孔 １５Ｂ 開孔 １６ フォトレジスト １７ 酸化シリコン膜 １７Ａ サイドウォールスペーサ １７Ｂ サイドウォールスペーサ １９Ａ 開孔 １９Ｂ 開孔 ２０ 低抵抗金属膜 ２０Ａ 低抵抗層 ２０Ｂ オーミック電極 ２１ フォトレジスト ２２ 層間絶縁膜 ２３ 配線 ２４ 表面保護膜 ２６ オーミック電極 ２７ 窒化シリコン膜 ２８ 酸化シリコン膜 ２９ 窒化シリコン膜 ３１ 開孔 ３２ フォトレジスト ３３ サイドウォールスペーサ ３４ 開孔 ３５ 低抵抗層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｂ
Claims (9)
- 【請求項１】 次の工程（ａ）〜（ｆ）を含むことを特
徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板の主面上にＦＥＴのゲート電極を形成
した後、前記ゲート電極の側壁に第１のサイドウォール
スペーサを形成する工程、（ｂ）前記半導体基板の主面
上に前記ゲート電極を覆う第１の絶縁膜、前記第１の絶
縁膜とエッチングレートが異なる第２の絶縁膜、前記第
２の絶縁膜とエッチングレートが異なる第３の絶縁膜を
順次堆積した後、前記ゲート電極の上部に前記ゲート電
極のゲート長よりも大径の開孔を設けたフォトレジスト
を前記第３の絶縁膜上に被着する工程、（ｃ）前記フォ
トレジストをマスクにして前記第３の絶縁膜と前記第２
の絶縁膜とを順次異方性エッチングすることにより、前
記開孔の底部の前記第１の絶縁膜を露出させる工程、
（ｄ）前記フォトレジストを除去した後、前記半導体基
板の主面上に前記第１および第３の絶縁膜とエッチング
レートが異なる第４の絶縁膜を堆積し、前記第４の絶縁
膜を異方性エッチングすることにより、前記ゲート電極
の上部における前記第２および第３の絶縁膜の側壁に第
２のサイドウォールスペーサを形成する工程、（ｅ）前
記第２のサイドウォールスペーサをマスクにして前記ゲ
ート電極の上部の前記第１の絶縁膜をエッチングするこ
とにより、前記ゲート電極の上端部を露出させる工程、
（ｆ）前記半導体基板の主面上に前記ゲート電極を構成
する導電材料よりも電気抵抗の低い低抵抗導電膜を堆積
した後、前記低抵抗導電膜をパターニングして前記ゲー
ト電極上に低抵抗層を形成する工程。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記フォトレジストに設けられる前記
開孔は、前記ゲート電極のマスクパターンを所定の距離
だけブローデンしたマスクパターンで形成することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項１記載の半導体集積回路装置の製
造方法であって、前記（ａ）工程の後、前記半導体基板
の主面に素子分離溝を形成し、その後、前記半導体基板
の主面上に前記第１、第２および第３の絶縁膜を堆積す
ることにより、前記素子分離溝をこれらの絶縁膜で埋め
込むことを特徴とする半導体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ＦＥＴは、化合物半導体基板の主
面上に形成されたショットキゲート型ＦＥＴであること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第２および第４の絶縁膜は、酸化
シリコン膜であり、前記第１および第３の絶縁膜は、窒
化シリコン膜、酸化アルミニウム膜、窒化アルミニウム
膜、金属膜のいずれかであることを特徴とする半導体集
積回路装置の製造方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ゲート電極は、高融点金属、高融
点金属シリサイドまたはそれらの積層材料からなること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法であって、前記低抵抗層は、ＡｕまたはＡｌから
なることを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 次の工程（ａ）〜（ｇ）を含むことを特
徴とする半導体集積回路装置の製造方法。 （ａ）半導体基板の主面上にＦＥＴのゲート電極を形成
した後、前記ゲート電極の側壁に第１のサイドウォール
スペーサを形成する工程、（ｂ）前記ゲート電極の両側
の前記半導体基板の主面上に前記ＦＥＴのソース領域、
ドレイン領域を構成する半導体層を形成する工程、
（ｃ）前記半導体基板の主面上に前記ゲート電極および
前記半導体層を覆う第１の絶縁膜、前記第１の絶縁膜と
エッチングレートが異なる第２の絶縁膜、前記第２の絶
縁膜とエッチングレートが異なる第３の絶縁膜を順次堆
積した後、前記ゲート電極の上部に前記ゲート電極のゲ
ート長よりも大径の第１の開孔を設けると共に前記半導
体層の上部に第２の開孔を設けたフォトレジストを前記
第３の絶縁膜上に被着する工程、（ｄ）前記フォトレジ
ストをマスクにして前記第３の絶縁膜と前記第２の絶縁
膜とを順次異方性エッチングすることにより、前記第１
および第２の開孔の底部の前記第１の絶縁膜を露出させ
る工程、（ｅ）前記フォトレジストを除去した後、前記
半導体基板の主面上に前記第１および第３の絶縁膜とエ
ッチングレートが異なる第４の絶縁膜を堆積し、前記第
４の絶縁膜を異方性エッチングすることにより、前記ゲ
ート電極および前記半導体層のそれぞれの上部における
前記第２および第３の絶縁膜の側壁に第２のサイドウォ
ールスペーサを形成する工程、（ｆ）前記第２のサイド
ウォールスペーサをマスクにして前記ゲート電極および
前記半導体層のそれぞれの上部の前記第１の絶縁膜をエ
ッチングすることにより、前記ゲート電極および前記半
導体層のそれぞれの上端部を露出させる工程、（ｇ）前
記半導体基板の主面上に前記ゲート電極を構成する導電
材料よりも電気抵抗の低い低抵抗導電膜を堆積した後、
前記低抵抗導電膜をパターニングすることにより、前記
ゲート電極上に低抵抗層を形成すると共に前記半導体層
上に電極を形成する工程。 - 【請求項９】 請求項１または８記載の半導体集積回路
装置の製造方法であって、前記低抵抗導電膜の最下層を
オーミック金属で構成することを特徴とする半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30060294A JPH08162478A (ja) | 1994-12-05 | 1994-12-05 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30060294A JPH08162478A (ja) | 1994-12-05 | 1994-12-05 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162478A true JPH08162478A (ja) | 1996-06-21 |
Family
ID=17886827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30060294A Pending JPH08162478A (ja) | 1994-12-05 | 1994-12-05 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
-
1994
- 1994-12-05 JP JP30060294A patent/JPH08162478A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008035403A1 (en) * | 2006-09-20 | 2008-03-27 | Fujitsu Limited | Field-effect transistor |
| US8969919B2 (en) | 2006-09-20 | 2015-03-03 | Fujitsu Limited | Field-effect transistor |
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