JP2605647B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2605647B2 JP33575494A JP33575494A JP2605647B2 JP 2605647 B2 JP2605647 B2 JP 2605647B2 JP 33575494 A JP33575494 A JP 33575494A JP 33575494 A JP33575494 A JP 33575494A JP 2605647 B2 JP2605647 B2 JP 2605647B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に化合物半導体集積回路の製造方法に関す
る。
【0002】
【従来の技術】化合物半導体FETは、シリコンに比べ
電子移動度が大きい等の理由でマイクロ波帯で広く用い
られている。なかでも化合物半導体マイクロ波モノリシ
ック集積回路(MMIC)は、抵抗体、容量、インダクタ
ンス等の受動素子をFETと同時に同一基板上に作製で
き、単体FETのみでは実現できない高度な機能を低価
格で実現でき、近年特にその重要性が高まっている。
【0003】以下、化合物半導体MMICの従来の製造
方法の一例を図12及び図13に基づいて説明する。図12
は、従来の化合物半導体MMICの製造方法を説明する
ための図であって、その主要工程A〜Dからなる工程順
断面図であり、図13は、図12に続く工程E〜Fからなる
工程順断面図である。
【0004】従来の化合物半導体MMICは、まず図12
工程Aに示すように、表面にエピタキシャル成長法又は
イオン注入法で動作層2を形成した半導体GaAs基板1
に、FET作製部を残して酸素、ボロン等をイオン注入
して注入絶縁層3を形成し、続いて基板全面に二酸化珪
素(SiO2)よりなる第1の絶縁膜4をCVD法等で形成
し、その上にゲ−ト電極パタ−ンに対応した開口を有す
るホトレジスト5を通常のホトレジスト工程で形成す
る。
【0005】次に、図12工程Bに示すように、ホトレジ
スト5をマスクとして第1の絶縁膜4にゲ−ト電極パタ
−ンに対応した開口を形成した後、ホトレジスト5を除
去し、続いてスパッタ法、メッキ法等によって金属膜を
形成し加工することによって、断面がT字型のゲ−ト電
極6及びキャパシタ下部電極7を同時に形成する。ここ
でゲ−ト電極6の断面をT字型にしているのは、ゲ−ト
長の微細化に対してゲ−ト抵抗の増大を防ぐためであ
る。
【0006】次に、図12工程Cに示すように、FETの
ソ−ス・ドレイン部の第1の絶縁膜4に開口を形成し、
この開口内にオ−ミック電極8を形成した後、全面にSi
O2よりなる表面平坦化絶縁膜9をエッチバック法等で形
成し、その後、キャパシタ開口パタ−ンを有するホトレ
ジスト10を形成し、RIE法によって平坦化絶縁膜9に
開口を形成する。続いて、図12工程Dに示すように、キ
ャパシタ用誘電体膜11を形成し、平坦化絶縁膜9にコン
タクトホ−ルを開口し、上層配線12を形成することによ
りMMICを作製する。
【0007】次に、図13工程Eに示すように、FETの
ゲ−ト電極6の上部にあたる位置に開口を有するホトレ
ジスト13を平坦化絶縁膜9上に形成し、このホトレジス
ト13をマスクとして平坦化絶縁膜9及び第1の絶縁膜4
の一部を、CF4ガスを用いた異方性のあるRIE法でド
ライエッチングする。続いて、同じくホトレジスト13を
マスクとしてバッファ−ド弗酸等を用いた湿式エッチン
グ法により、ゲ−ト電極6の周辺の第1の絶縁膜4をゲ
−ト電極6の基部が完全に露出するまでエッチングする
(図13工程E参照)。その後、ホトレジスト13を除去する
ことにより、図13工程Fに示すMMICが得られる。
【0008】ここで、FET周辺部の平坦化絶縁膜9及
び第1の絶縁膜4を除去する理由について説明する。図
12工程Dに示す構造のMMICを構成するFETは、T
字型ゲ−ト電極6の庇下部が第1の絶縁膜4で充たされ
ている。たとえ第1の絶縁膜4をゲ−ト電極6の形成後
に除去しても、その後の平坦化絶縁膜9を形成する際に
必然的にこの絶縁膜9で充たされるものである。そし
て、MMIC作製プロセスでこの絶縁膜平坦化技術を用
いないと、キャパシタ下部電極7やゲ−ト電極6の上部
の層間絶縁膜表面に段差が生じ、これが配線の段切れや
上層配線間の金属残りによるリ−ク等の原因となり、歩
留まりが著しく低下する。
【0009】また、T字型ゲ−ト電極6の庇下部が絶縁
膜で充たされている場合には、この絶縁膜の誘電率に起
因する分だけFETのゲ−ト・ドレイン間容量(Cgd)が
増大する。一方、FETの高周波利得は、最大有能利得
(MAG)で表され、この最大有能利得(MAG)は、次の式(1)
で示すことができるから、Cgdの増加分だけ高周波利得
が低減するという問題があった。
【0010】 [式(1)中 fT:電流遮断周波数 g:ドレイン・コンダ
クタンス Rg:ゲ−ト抵抗 Ri:真性抵抗 Rs:ソ−ス抵抗 Ls:ソ−ス・インダクダンス ]
【0011】従って、特性向上のためには、FETのゲ
−ト電極6の周辺の平坦化絶縁膜9及び絶縁膜4をエッ
チング除去する必要があった。そのため、上記した従来
の製造方法においても、図13工程E、同工程Fに示した
ように、ゲ−ト電極6周辺部の平坦化絶縁膜9及び絶縁
膜4をエッチング除去しているが、この方法としては、
前記したように、途中までドライエッチングを用い(図1
3工程E参照)、続いて湿式エッチングで除去する方法
(図13工程F参照)を採用している。
【0012】その理由は、最後までドライエッチング法
でゲ−ト電極6周辺部の平坦化絶縁膜9及び絶縁膜4を
除去すると、ゲ−ト電極6周辺部の動作層2がドライエ
ッチングによる損傷を受け、キャリアの減少や表面準位
の増加等が生じ、FET性能が劣化してしまうためであ
る。また、最初から湿式エッチングだけを用いると、こ
の湿式エッチングは等方性エッチングであるため、開口
が広がってしまうためである。
【0013】以上に理由から、上記従来法におけるドラ
イエッチング法による開口は、一定の厚さの絶縁膜が残
っている時点までしか用いることができない。そして、
途中までこの異方性のあるドライエッチングを用い、最
後に湿式エッチングを用いている(前記図13工程E及び
同工程F参照)。
【0014】
【発明が解決しようとする課題】このように従来の半導
体装置の製造方法では、ゲ−ト電極周辺部の平坦化絶縁
膜9及び絶縁膜4のエッチング除去においては、少なく
とも最後の一定の厚さの絶縁膜除去に湿式エッチングが
不可欠である。
【0015】しかしながら、湿式エッチングは、等方性
エッチングであるので、しかもFETの微細化及び小型
化に伴ってゲ−ト電極6とソ−ス・ドレイン電極との間
隔も微小になっている場合には、異方性ドライエッチン
グ法と併用しても、湿式エッチング時のサイドエッチン
グによって、絶縁膜除去領域がソ−ス・ドレイン電極で
あるオ−ミック電極8や上層配線12に達してしまうとい
う問題点があった。
【0016】例えば、第1の絶縁膜4の膜厚:500n
m、第1の絶縁膜4の開口幅:0.5μm、ゲ−ト電極6
の庇幅:1.5μm、オ−ミック電極8の間隔:5μm、ホ
トレジスト13の開口幅:2.3μm、湿式エッチングを行
う第1の絶縁膜の最大膜厚:500nmのとき、70%のオ
−バ−エッチングで絶縁膜1の開口部がオ−ミック電極
8に達してしまう。
【0017】この場合、オ−ミック電極8は、一般に、
金ゲルマニウム(AuGe)合金/ニッケル(Ni)/金(Au)の積
層膜を化合物半導体表面に成膜し、熱処理を施して合金
化させることによって形成しているので、これがSiO2
エッチング液であるバッファ−ド弗酸にさらされると、
電極及び電極端部の化合物半導体表面がエッチングさ
れ、特性が劣化してしまうという欠点を有している。こ
の欠点を解消する対策として、オ−ミック電極8の間隔
を広くすることが考えられるが、これでは、ソ−ス抵抗
の増加やFETが大型化するという問題が生じるので、
好ましくない。
【0018】さらに、上層配線12には、チタン(Ti)/白
金(Pt)/金(Au)の積層膜が主に用いられているが、この
Tiがバッファ−ド弗酸によってエッチングされ、オ−ミ
ック電極8との接続不良や配線剥がれが発生するという
問題が生じていた。
【0019】また、絶縁膜除去領域がオ−ミック電極8
に達しないように、エッチング時間を短くすることも考
えられるが、これでは、ゲ−ト電極庇下の絶縁膜を十分
に除去することができず、ゲ−ト・ドレイン間容量(Cg
d)が減少しないため、高周波特性の向上が不十分となっ
たり、ばらつくという問題が生じるので、好ましくな
い。
【0020】一方、ゲ−ト電極6を微細化する場合、ゲ
−ト抵抗(Rg)の増大を防ぐために該電極6の金属膜を厚
くする必要があり、それに伴い平坦化絶縁膜9の膜厚も
厚くする必要が生じる。この平坦化絶縁膜9の膜厚増加
に伴い、膜厚の面内ばらつきが増加すること及びドライ
エッチング深さの増加によるドライエッチング量の面内
ばらつきが増加することによって、残り膜厚(即ち湿式
エッチングによって除去すべき膜厚)の面内ばらつきが
増加するという問題が生じる。例えば、平坦化絶縁膜9
の膜厚が1.5μmである場合、残り膜厚は3インチ基板面
内で300〜500nmにばらついたが、平坦化絶縁膜9の膜
厚が1.8μmのとき、残り膜厚は3インチ基板面内で300
〜800nmまでばらついた。
【0021】さらに、従来の半導体装置の製造方法で
は、動作層2のドライエッチングによる損傷を防ぐため
に残り膜厚を厚く設定する必要があり、それに伴い湿式
エッチング時間もより長く設定する必要が生じる。その
ため、湿式エッチングに伴う前述した問題点がさらに重
大となってくる。
【0022】本発明は、上記のような諸問題に鑑み成さ
れたものであって、その目的は、T字型電極基部までの
絶縁膜除去時に、エッチング液がオ−ミック電極及び上
層配線に達することなく充分な余裕度をもつてT字型ゲ
−ト電極基部まで絶縁膜を除去することができる半導体
装置の製造方法を提供することにある。また、本発明の
他の目的は、ばらつきなく特性を向上させることがで
き、歩留まりを向上させることができる半導体装置の製
造方法を提供することにある。
【0023】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、次の点を特徴とする。 (1)半導体基板上に第1の絶縁膜と第2の絶縁膜を順次
形成する工程、(2)ゲ−ト形成領域の第2の絶縁膜及び
第1の絶縁膜に開口部を形成する工程、(3)前記開口部
に断面がT字型のゲ−ト電極を形成する工程、(4)T字
型ゲ−ト電極の庇下部を除いた電界効果トランジスタ形
成領域内の第2の絶縁膜をエッチング除去する工程、
(5)ゲ−ト電極を含む基板全面を第3の絶縁膜によって
埋込み平坦化する工程、(6)ゲ−ト電極周辺部の第3の
絶縁膜をドライエッチング法によってエッチング除去す
る工程、(7)ゲ−ト電極周辺部の第3の絶縁膜、第2の
絶縁膜、第1の絶縁膜を湿式エッチング法によってエッ
チング除去する工程、とを少なくとも含み、かつ第2の
絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも湿式
エッチングにおいて高いエッチングレ−トを有すること
を特徴とする(請求項1)。
【0024】(1)半導体基板上に第1の絶縁膜と第2の
絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第2
の絶縁膜及び第1の絶縁膜に開口部を形成する工程、
(3)前記開口部側壁に第4の絶縁膜を形成する工程、(4)
前記側壁を形成した開口部に断面がT字型のゲ−ト電極
を形成する工程、(5)T字型ゲ−ト電極の庇下部を除い
た電界効果トランジスタ形成領域内の第2の絶縁膜をエ
ッチング除去する工程、(6)ゲ−ト電極を含む基板全面
を第3の絶縁膜によって埋込み平坦化する工程、(7)ゲ
−ト電極周辺部の第3の絶縁膜をドライエッチング法に
よってエッチング除去する工程、(8)ゲ−ト電極周辺部
の第4の絶縁膜、第3の絶縁膜、第2の絶縁膜、第1の
絶縁膜を湿式エッチング法によってエッチング除去する
工程、とを少なくとも含み、かつ第2の絶縁膜及び第4
絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも湿式
エッチングにおいて高いエッチングレ−トを有すること
を特徴とする(請求項2)。
【0025】(1)半導体基板の一主面に第1の開口部を
有する第1の絶縁膜を形成する工程、(2)前記第1の開
口部を埋め、かつ前記第1の絶縁膜上に張り出すT字型
ゲ−ト電極を形成する工程、(3)全面に第3の絶縁膜を
形成する工程、(4)前記第3の絶縁膜に前記T字型ゲ−
ト電極の上面及び側面を露出する第2の開口を設ける工
程、(5)前記T字型ゲ−ト電極に接する領域の前記第1
の絶縁膜を除去する工程、とを有する半導体装置の製造
方法であって、少なくとも前記T字型ゲ−トに隣接する
領域の第1の絶縁膜上に、前記第1の絶縁膜及び第3の
絶縁膜よりもドライエッチング法においてエッチングレ
−トの遅いエッチング停止層膜を設け、前記第2の開口
部を形成することを特徴とする(請求項3)。
【0026】(1)半導体基板上に第1の絶縁膜を形成す
る工程、(2)ゲ−ト形成領域の第1の絶縁膜に開口部を
形成する工程、(3)前記開口部に断面がT字型のゲ−ト
電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
第1の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
極を含む基板全面に第5の絶縁膜を形成する工程、(6)
基板全面を第3の絶縁膜によつて埋込み平坦化する工
程、(7)ゲ−ト電極周辺部の第3の絶縁膜と第5の絶縁
膜をドライエッチング法によってエッチング除去する工
程、(8)基板全面に第6の絶縁膜を形成する工程、(9)ゲ
−ト電極周辺部の第6の絶縁膜をドライエッチング法に
よりエッチング除去する工程、(10)ゲ−ト電極周辺部の
第6の絶縁膜と第5の絶縁膜をマスクとして前記第1の
絶縁膜を湿式エッチング法によってエッチング除去する
工程、とを少なくとも含み、かつ第5の絶縁膜、第6の
絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも湿式
エッチングにおけるエッチングレ−トが遅いことを特徴
とする(請求項4)。
【0027】(1)半導体基板上に第1の絶縁膜を形成す
る工程、(2)ゲ−ト形成領域の第1の絶縁膜に開口部を
形成する工程、(3)前記開口部に断面がT字型のゲ−ト
電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
第1の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
極を含む基板全面に第5の絶縁膜を形成する工程、(6)
基板全面を第3の絶縁膜によつて埋込み平坦化する工
程、(7)コンタクトホ−ルの底面を除く第5の絶縁膜の
表面に第7の絶縁膜を形成する工程、(8)ゲ−ト電極周
辺部の第7の絶縁膜、第3の絶縁膜、第5の絶縁膜、第
1の絶縁膜を湿式エッチング法によってエッチング除去
する工程、とを少なくとも含み、かつ第5の絶縁膜、第
7の絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも
湿式エッチングにおいて遅いエッチングレ−トを有する
ことを特徴とする(請求項5)。
【0028】
【実施例】次に、本発明の実施例を挙げ、本発明を具体
的に説明するが、本発明は、以下の実施例に限定される
ものではない。
【0029】(実施例1)図1は、本発明の第1の実施
例(実施例1)を説明するための図であって、その主要工
程A〜Dからなる工程順断面図であり、図2は、図1に
続く工程E〜Fからなる工程順断面図である。
【0030】本実施例1では、まず図1工程Aに示すよ
うに、表面に動作層2をMBE法によってエピタキシャル
成長した半絶縁性GaAs基板1に、FET部を残して酸素
イオンを注入して注入絶縁層3を形成した後、基板全面
に第1の絶縁膜4であるSiO2膜:300nmを通常の減圧
CVD法で成長し、続いて第2の絶縁膜14であるSiO
2膜:200nmを光CVD法で成長する。
【0031】この光CVD成長時の基板温度を250℃に
設定することで、第2の絶縁膜14のバッファ−ド弗酸に
よるエッチングレ−トは、第1の絶縁膜4の約4倍とな
っている。次に、ゲ−ト電極パタ−ンに対応した幅0.45
μmの開口を有するホトレジスト5をi線ステッパ−を
用いたリソグラフィ技術で形成する(図1工程A参照)。
【0032】次に、上記ホトレジスト5をマスクとして
第2の絶縁膜14及び第1の絶縁膜4に、CF4ガスを用い
た反応性イオンエッチング法(RIE)によって幅:0.5μm
の開口を形成した後、ホトレジスト5を除去し、続いて
珪化タングステン(WSi)、窒化チタン(TiN)、白金(Pt)、
金(Au)よりなる厚さ400nmの積層膜をスパッタ法で成
膜し、通常のホトレジスト工程とイオンエッチング法で
幅:1.5μmにエッチング加工することによって断面が
T字型のゲ−ト電極6を形成する。同時にキャパシタ下
部電極7も形成する(図1工程B参照)。
【0033】さらに、図1工程Bに示すように、ゲ−ト
電極6及びキャパシタ下部電極7に覆われていない部分
の第2の絶縁膜14をRIEによって除去する。次に、図
1工程Cに示すように、FETのソ−ス・ドレイン部の
第2の絶縁膜14及び第1の絶縁膜4に開口を形成し、該
開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着法
で成膜し、熱処理を行って電極間隔:5μmの対になっ
たオ−ミック電極8を形成する。
【0034】続いて、全面にプラズマCVD法によって
SiO2膜を形成し、エッチバック法によって、表面の高さ
が動作層2の表面から1.5μmになるように第3の絶縁
膜である平坦化絶縁膜9を形成する。その後キャパシタ
開口パタ−ンを有するホトレジスト10を形成し、CF4
スを用いたRIE法によって平坦化絶縁膜9に開口を形
成する(図1工程C参照)。
【0035】次に、図1工程Dに示すように、キャパシ
タ用誘電体膜11としてプラズマCVD法で厚さ200nm
のSiN膜を成長した後、平坦化絶縁膜9にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとしてCF4ガスを用いたRIE法
によって誘電体膜11をエッチングする。
【0036】次に、図2工程Eに示すように、ゲ−ト電
極6の上部に幅:2.3μmの開口を有するホトレジスト1
3を平坦化絶縁膜9の表面に形成し、このホトレジスト1
3をマスクとしてCF4ガスを用いたRIE法で平坦化絶縁膜
9をエッチングする。このとき、絶縁膜を動作層2の上
に200nm以上残しておけば、動作層2はドライエッチ
ングによる損傷を受けないことが本発明者等の実験で判
明しており、本実施例1では余裕を見て300nm以上の
絶縁膜が残るようにドライエッチングを行った。この場
合、3インチ径の半導体基板面内での残り絶縁膜厚膜分
布は300〜500nmであった。また、開口幅は2.5μmで
あった。
【0037】更に上記ホトレジスト13をマスクとして、
バッファ−ド弗酸によってゲ−ト電極6周辺の平坦化絶
縁膜9、第2の絶縁膜14及び第1の絶縁膜4を湿式エッ
チングし、続いてホトレジスト13を除去することによ
り、図2工程Fに示すMMICが得られる。このときの
エッチングレ−トは、第3の絶縁膜である平坦化絶縁膜
9と第1の絶縁膜4とは6nm/秒であり、第2の絶縁
膜14は25nm/秒であった。
【0038】この湿式エッチングのときに本実施例1に
よれば、T字型ゲ−ト電極6の庇の下には膜厚:200n
mの第2の絶縁膜14が存在し、この第2の絶縁膜14は、
エッチングレ−トが第1の絶縁膜4及び第3の絶縁膜で
ある平坦化絶縁膜9の約4倍であるため、T字型ゲ−ト
電極6庇下の横方向へのエッチングが急速に進行し、そ
の結果、ゲ−ト電極6基部までエッチングが達する時間
は、前記した従来法より大幅に短縮されることになる。
【0039】本実施例1において、絶縁膜の残り膜圧が
最も厚い500nmの領域においても、ゲ−ト電極6の基
部の第1の絶縁膜4を除去するのに必要なエッチング時
間は約70秒ですみ、このときの開口幅は3.4μmであっ
た。この開口幅は、絶縁膜エッチング工程の余裕度をみ
て100%オ−バ−エッチングを行っても4.2μmであっ
た。
【0040】本実施例1では、ソ−ス・ドレイン電極で
あるオ−ミック電極8の間隔は5μmであり、100%オ
−バ−エッチングを行っても、まだ開口端はオ−ミック
電極8に達しない。これに対して、前記した従来法のよ
うに第2の絶縁膜14の材料が第1の絶縁膜4と同じであ
る場合には、ゲ−ト電極6基部の第1の絶縁膜4を除去
するのに必要なエッチング時間は約120秒であり、その
ときの開口幅は約4μmであった。また、工程の余裕を
みてオ−バ−エッチングを行った場合、70%オ−バ−エ
ッチングでオ−ミック電極8に開口端が達してしまうこ
とが認められた。
【0041】このように、本実施例1の製造法によれ
ば、湿式エッチングに対してエッチングレ−トの大きい
第2の絶縁膜14をT字型ゲ−ト電極6の庇下に設けてお
くことによって、ゲ−ト電極6の基部の第1の絶縁膜4
を除去するためのエッチング時間を短縮することができ
る利点を有する。
【0042】このため、本実施例1では、従来法と同一
のオ−バ−エッチング率で行った場合、従来法に比して
開口幅を小さく抑えることができるため、オ−ミック電
極8に損傷を与えることなく、さらには、オ−バ−エッ
チング率を充分にとってゲ−ト電極6基部の絶縁膜を除
去することができ、歩留まりが大きく向上する。また、
オ−ミック電極間隔の短縮も可能となり、MMICの小
型化に向けての設計自由度も向上する利点を有する。
【0043】(実施例2)次に、本発明の第2の実施例
(実施例2)を図3に基づいて説明する。図3は、本発明
の第2の実施例(実施例2)を説明するための図であっ
て、その主要工程A〜Dからなる工程順断面図である。
【0044】本実施例2では、まず図3工程Aに示すよ
うに、表面に動作層2をMOCVD法によってエピタキシャ
ル成長した半絶縁性GaAs基板1に、FET部を残してボ
ロンイオンを注入して注入絶縁層3を形成した後、基板
全面に第1の絶縁膜4であるSiO2膜:300nmを通常の
減圧CVD法で成長し、続いて第2の絶縁膜14であるSi
O2膜:200nmを基板温度250℃の光CVD法で成長す
る。
【0045】次に、ゲ−ト電極パタ−ンに対応した幅:
0.6μmの開口を有するホトレジスト5をi線ステッパ
−を用いたリソグラフィ技術で形成し、このホトレジス
ト5をマスクとして、第2の絶縁膜14及び第1の絶縁膜
4にCF4ガスを用いたRIEによって幅:0.7μmの開口
を形成する(図3工程A参照)。
【0046】次に、前記開口内を含む全面に第4の絶縁
膜を形成した後、図3工程Bに示すように、異方性エッ
チングによるエッチバックを全面に施すことによって開
口側面に厚さ100nmの側壁15(第4の絶縁膜)を、第2
の絶縁膜14と同様、基板温度250℃の光CVD法によっ
て形成する。このとき側壁15によって開口幅は0.5μm
に狭められる。
【0047】続いて、前記実施例1と同様な工程(図1
工程B〜D)によってT字型のゲ−ト電極6及びキャパ
シタ下部電極7、オ−ミック電極8、平坦化絶縁膜9、
誘電体膜11、上層配線12を形成する(図3工程C参照)。
これらの形成について説明すると、まず前記実施例1の
図1工程Bに準じて庇幅:1.5μmの断面T字型のゲ−
ト電極6及びキャパシタ下部電極7を形成し、このゲ−
ト電極6及びキャパシタ下部電極7に覆われていない部
分の第2の絶縁膜14をRIEで除去する。
【0048】次に、前記実施例1の図1工程Cに準じて
FETのソ−ス・ドレイン部にオ−ミック電極8を4μ
mの間隔で形成し、全面にプラズマCVD法でSiO2膜を
成膜し、エッチバックすることによって表面が動作層2
の表面から1.5μmの高さになるように平坦化絶縁膜9
を形成し、続いてキャパシタ開口を形成する。その後、
前記実施例1の図1工程Dに準じてSiNよりなる誘電体
膜11を200nmの厚さに成長し、コンタクトホ−ル開口
後上層配線12を形成し、この上層配線12をマスクとして
誘電体膜11をエッチングする。
【0049】このように前記図1工程B〜Dに準じてT
字型のゲ−ト電極6、キャパシタ下部電極7、オ−ミッ
ク電極8、平坦化絶縁膜9、誘電体膜11、上層配線12を
形成した後、図3工程Cに示すように、ゲ−ト電極6の
上部に幅:2.3μmの開口を有するホトレジスト13を平
坦化絶縁膜9の表面に形成し、このホトレジスト13をマ
スクとしてCF4ガスを用いたRIE法で平坦化絶縁膜9
をエッチングする。本実施例2においても、前記実施例
1と同様、3インチ径の半導体基板面内での開口内残り
絶縁膜厚分布は300〜500nmであった。また、開口幅は
2.5μmであった。
【0050】更に上記ホトレジスト13をマスクとして、
バッファ−ド弗酸によってゲ−ト電極6周辺の平坦化絶
縁膜9、第2の絶縁膜14、側壁15(第4の絶縁膜)、第1
の絶縁膜4を湿式エッチングし、その後ホトレジスト13
を除去することにより、図3工程Dに示すMMICが得
られる。このときエッチングレ−トは、第3の絶縁膜で
ある平坦化絶縁膜9と第1の絶縁膜4とは6nm/秒で
あり、第2の絶縁膜5と第4の絶縁膜である側壁15とは
25nm/秒であった。
【0051】この湿式エッチングときに本実施例2によ
れば、T字型ゲ−ト電極6の庇の下には膜厚:200nm
の第2の絶縁膜14が存在し、さらに、ゲ−ト電極6の側
面に側壁15(第4の絶縁膜)が存在している。第2の絶縁
膜14と側壁15とは、エッチング速度が第1の絶縁膜4及
び平坦化絶縁膜9(第3の絶縁膜)の約4倍あるため、T
型ゲ−ト電極6にそって電極基部までエッチングが急速
に進行し、エッチング時間は前記した従来法より大幅に
短縮されることになる。
【0052】本実施例2において、絶縁膜の残り膜厚が
最も厚い500nmの領域においても、ゲ−ト電極6の基
部の側壁15(第4の絶縁膜)を除去するのに必要なエッチ
ング時間は約35秒ですみ、このときの開口幅は2.9μm
であった。この開口幅は、絶縁膜エッチング工程の余裕
度をみて100%オ−バ−エッチングを行っても3.4μmで
あった。
【0053】本実施例2では、ソ−ス・ドレイン電極で
あるオ−ミック電極8の間隔は4μmであり、100%オ−
バ−エッチングを行っても開口端はオ−ミック電極8に
達しない。これに対して、従来法の場合は、前述したよ
うにゲ−ト電極6の基部の第1の絶縁膜4を除去するの
に必要なエッチング時間は約120秒であり、この段階で
開口は約4μmとなり、オ−ミック電極8に達してしま
うことが認められた。
【0054】このように、本実施例2の製造方法によれ
ば、湿式エッチングに対してエッチングレ−トの大きい
第2の絶縁膜14及び第4の絶縁膜である側壁15をT字型
ゲ−ト電極6の庇下及び側面に設けておくことによっ
て、工程は前記実施例1より若干増えるが、ゲ−ト電極
6の基部に被着している絶縁膜(第4の絶縁膜)であると
ころの側壁15を除去するためのエッチング時間を、前記
従来法(約120秒)及び実施例1(約70秒)より大幅に短縮
することができる利点を有する(本実施例:約35秒)。
【0055】このため、本実施例2では、従来法や実施
例1に比べて同じオ−バ−エッチング率での開口幅を小
さく抑えられるため、オ−ミック電極8に損傷を与える
ことなく、さらには、オ−バ−エッチング率を充分にと
ってゲ−ト電極6基部の絶縁膜を除去することができ、
歩留まりが大きく向上する。また、オ−ミック電極間隔
もさらに短縮できるため、MMICの小型化に向けての
設計自由度もより一層向上する利点を有する。
【0056】なお、前記実施例1及び実施例2での第2
の絶縁膜14、側壁15(第4の絶縁膜)を基板温度250℃の
光CVD法で成膜したSiO2としたが、低温成長のプラズ
マCVD法等でもよく、この方法に限るものではない。
また、本発明は前記実施例1及び実施例2によって限定
されるものではない。
【0057】(実施例3)図4は、本発明の第3の実施
例(実施例3)を説明するための図であって、その主要工
程A〜Dからなる工程順断面図であり、図5は、図4に
続く工程E〜Fからなる工程順断面図である。
【0058】本実施例3では、まず図4工程Aに示すよ
うに、表面に動作層2をMBE法によってエピタキシャ
ル成長した半絶縁性GaAs基板1に、FET部を残して酸
素イオンを注入して注入絶縁層3を形成した後、基板全
面にSiO2膜:300nmよりなる第1の絶縁膜4を通常の
減圧CVD法で成長し、続いて、Al2O3膜:50nmより
なるエッチング停止層膜16をスパッタ蒸着法で成膜す
る。
【0059】次に、ゲ−ト電極パタ−ンに対応した幅:
0.25μmの開口を有するホトレジスト5を電子線リソグ
ラフィ−技術で形成する(図4工程A参照)。上記ホトレ
ジスト5をマスクとして、エッチング停止層膜16に燐酸
を用いた湿式エッチングで開口を形成し、続いて、第1
の絶縁膜4にCF4ガスを用いた反応性イオンエッチング
法(RIE)によって幅:0.3μmの開口を形成した後、ホト
レジスト5を除去する。
【0060】次に、通常のホトレジスト工程と燐酸を用
いた湿式エッチングによって上記開口周辺以外のAl2O3
膜よりなるエッチング停止層膜16をエッチング除去し、
開口の両側のみにそれぞれ幅:1.3μmのAl2O3膜を残
す。続いて、WSi、TiN、Pt、Auよりなる厚さ700nmの
積層膜をスパッタ法で成膜し、通常のホトレジスト工程
とイオンエッチング法で幅:1.5μmにエッチング加工
することによって、断面がT字型のゲ−ト電極6とキャ
パシタ下部電極7を同時に形成する(図4工程B参照)。
【0061】次に、図4工程Cに示すように、FETの
ソ−ス・ドレイン部の第1の絶縁膜4に開口を形成し、
該開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着
法で成膜し、熱処理を行って電極間隔:5μmの対にな
ったオ−ミック電極8を形成する。その後、全面にプラ
ズマCVD法によってSiO2膜を形成し、エッチバック法
によって表面の高さが動作層2の表面から1.8μmにな
るように、第3の絶縁膜である平坦化絶縁膜9を形成す
る。続いて、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF4ガスを用いたRIE法によって平
坦化絶縁膜9に開口を形成する(図4工程C参照)。
【0062】次に、図4工程Dに示すように、キャパシ
タ用誘電体膜11としてプラズマCVD法で厚さ200nm
のSiN膜を成長した後、平坦化絶縁膜9にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとして、CF4ガスを用いたRIE
法によって誘電体膜11をエッチングする(図4工程D参
照)。
【0063】その後、図5工程Eに示すように、ゲ−ト
電極6の上部に幅:2.3μmの開口を有するホトレジス
ト13を平坦化絶縁膜9の表面に形成し、このホトレジス
ト13をマスクとして、CF4ガスを用いたRIE法で平坦
化絶縁膜9をエッチング停止層膜16が露出するまでエッ
チングする。このとき、Al2O3よりなるエッチング停止
層膜16は、第3の絶縁膜である平坦化絶縁膜9に対して
このRIE条件でのエッチング速度が1/100以下であ
り、50nmの膜厚で充分にエッチング停止層としての機
能を果たす。これによって平坦化絶縁膜9を充分にオ−
バ−エッチングできる。このときの開口幅は2.5μmで
あった。
【0064】次に、開口内に露出しているAl2O3膜より
なるエッチング停止層膜16を燐酸によって湿式エッチン
グし、続いてバッファ−ド弗酸によってゲ−ト電極周辺
の第1の絶縁膜4を湿式エッチングし、ホトレジスト13
を除去することにより図5工程Fに示すMMICが得ら
れる。このとき、湿式エッチング除去する第1の絶縁膜
4の膜厚は、最初にCVD法で成長した300nmであ
り、膜厚のばらつきを含めて280〜320nmであった。
【0065】エッチングレ−トは、平坦化絶縁膜9及び
第1の絶縁膜4では共に6nm/秒であり、本実施例3
において、第1の絶縁膜4の膜厚ばらつきで最も厚い32
0nmの領域でも、ゲ−ト電極6の基部の第1の絶縁膜
4を除去するのに必要なエッチング時間は約54秒で済
み、この時の開口幅は3.5μmであった。この開口幅
は、絶縁膜エッチング工程の余裕度をみて100%オ−バ
−エッチングを行っても4.2μmであった。また、本実
施例3では、ソ−ス・ドレイン電極であるオ−ミック電
極8の間隔は5μmであり、100%オ−バ−エッチングを
行っても、まだ開口端はオ−ミック電極8に達しない。
【0066】これに対して、前記した従来法による場合
は、エッチング停止層膜16をもたないため、RIE後の
絶縁膜厚は基板面内で300〜800nmまでばらついた。こ
のため、ゲ−ト電極6基部の第1の絶縁膜4を除去する
のに必要なエッチング時間は約140秒であり、そのとき
の開口幅は約4.2μmとなり、工程の余裕を見てオ−バ
−エッチングを行った場合、50%オ−バ−エッチングで
オ−ミック電極に開口端が達してしまうことが認められ
た。
【0067】このように、本実施例3の製造法によれ
ば、第1の絶縁膜4の上にRIEに対するエッチングレ
−トの遅いエッチング停止層膜16を形成しておくことに
よって、平坦化絶縁膜9の膜厚ばらつきやRIEでのエ
ッチングレ−トのばらつきにかかわらず、湿式エッチン
グ除去する絶縁膜の膜厚は、第1の絶縁膜4の成膜時の
ばらつきに抑えられる。このため、湿式エッチング時間
を短縮できるという利点を有する。
【0068】従って、本実施例3では、従来法と同一の
オ−バ−エッチング率で行った場合、従来法に比して開
口幅を小さく抑えることができるため、オ−ミック電極
8に損傷を与えることなく、さらには、オ−バ−エッチ
ング率を充分にとってゲ−ト電極6基部の絶縁膜を除去
することができ、歩留が大きく向上する。また、オ−ミ
ック電極間隔の短縮も可能となり、MMICの小型化に
向けての設計自由度も向上する利点を有する。
【0069】(実施例4)図6は、本発明の第4の実施
例(実施例4)を説明するための図であって、その主要工
程A〜Dからなる工程順断面図であり、図7は、図6に
続く工程E〜Fからなる工程順断面図である。
【0070】本実施例4では、まず図6工程Aに示すよ
うに、表面に動作層2をMBE法によってエピタキシャ
ル成長した半絶縁性GaAs基板1に、FET部を残してボ
ロンイオンを注入して注入絶縁層3を形成した後、基板
全面に第1の絶縁膜4であるSiO2膜:300nmを通常の
減圧CVD法で成長する。続いて、ゲ−ト電極パタ−ン
に対応した幅:0.25μmの開口を有するホトレジスト5
を電子線リソグラフィ−技術で形成する(図6工程A参
照)。
【0071】次に、上記ホトレジスト5をマスクとし
て、図6工程Bに示すように、第1の絶縁膜4にCF4
スを用いた反応性イオンエッチング法(RIE)によって
幅:0.3μmの開口を形成した後、ホトレジスト5を除
去し、続いてWSi、TiN、Pt、Auよりなる厚さ700nmの
積層膜をスパッタ法で成膜し、通常のホトレジスト工程
とイオンエッチング法で幅:0.9μmにエッチング加工
することによって断面がT字型のゲ−ト電極6とキャパ
シタ下部電極7を同時に形成する。
【0072】続いて、CF4ガスを用いたRIEによって
第1の絶縁膜4を表面から約70nmの厚さだけエッチン
グする。その後、ゲ−ト電極6及びキャパシタ下部電極
7を含む第1の絶縁膜4の表面に膜厚:50nmのAl2O3
膜よりなるエッチング停止層膜16をスパッタ蒸着法で形
成し、通常のホトレジスト技術及び燐酸を用いた湿式エ
ッチングによってゲ−ト電極6の周辺部以外のAl2O3
を除去し、これによりゲ−ト電極6を含む第1の絶縁膜
4上に幅2.9μmのAl2O3膜よりなるエッチング停止層膜
16を残す(図6工程B参照)。
【0073】次に、図6工程Cに示すように、FETの
ソ−ス・ドレイン部の第1の絶縁膜4に開口を形成し、
該開口内にAuGe合金、Ni、Auよりなる積層膜を真空蒸着
法で成膜し、熱処理を行って電極間隔:5μmの対にな
ったオ−ミック電極8を形成する。続いて、全面にプラ
ズマCVD法によってSiO2膜を形成し、エッチバック法
によって表面の高さが動作層2の表面から1.8μmにな
るように第3の絶縁膜である平坦化絶縁膜9を形成す
る。その後、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF4ガスを用いたRIE法によって平
坦化絶縁膜9に開口を形成する(図6工程C参照)。
【0074】次に、図6工程Dに示すように、キャパシ
タ用誘電体膜11としてプラズマCVD法で厚さ200nm
のSiN膜を成長した後、平坦化絶縁膜9にコンタクトホ
−ルを開口し、Ti、Pt、Auの積層膜をスパッタ法で成膜
し、通常のホトレジスト工程とイオンエッチング法で加
工することによって上層配線12を形成する。続いて、こ
の上層配線12をマスクとしてCF4ガスを用いたRIE法
によって誘電体膜11をエッチングする(図6工程D参
照)。
【0075】次に、図7工程Eに示すように、ゲ−ト電
極6の上部に幅:2.3μmの開口を有するホトレジスト1
3を平坦化絶縁膜9の表面に形成し、このホトレジスト1
3をマスクとして、CF4ガスを用いたRIE法で平坦化絶
縁膜9をエッチング停止層膜16が露出するまでエッチン
グする。このとき、Al2O3膜よりなるエッチング停止層
膜16は、平坦化絶縁膜9に対してこのRIE条件でのエ
ッチングレ−トが1/100以下であり、50nmの膜厚で充
分にエッチング停止層としての機能を果たす。これによ
って平坦化絶縁膜9を充分にオ−バ−エッチングでき
る。このときの開口幅は2.5μmであった。
【0076】次に、開口内に露出しているAl2O3膜より
なるエッチング停止層膜16を燐酸によって湿式エッチン
グし、続いてバッファ−ド弗酸によってゲ−ト電極周辺
の第1の絶縁膜4を湿式エッチングし、その後、ホトレ
ジスト13を除去することにより図7工程Fに示すMMI
Cが得られる。
【0077】このとき、湿式エッチングで除去する第1
の絶縁膜4の膜厚は、最初にCVD法で成長した膜を約
70nmエッチングした膜厚であり、成膜及びエッチング
のばらつきを含めて230±20nmであった。エッチング
速度は、平坦化絶縁膜9、第1の絶縁膜4とも6nm/
秒であり、本実施例4では、第1の絶縁膜4の膜厚ばら
つきで最も厚い250nmの領域でも、ゲ−ト電極6の基
部の第1の絶縁膜4を除去するのに必要なエッチング時
間は約65秒で済み、この時の開口幅は、2.9μm幅のAl2
O3膜よりなるエッチング停止層膜16が完全に除去されて
いる場合でも3.7μm以下であり、工程の余裕度を得る
ために100%オ−バ−エッチングを行っても4.5μm以下
であった。
【0078】本実施例4では、ソ−ス・ドレイン電極で
あるオ−ミック電極8の間隔は5μmであり、170%のオ
−バ−エッチングでようやく開口端がオ−ミック電極8
に達する。このように、本実施例4によれば、第1の絶
縁膜4をある程度エッチングしてからRIEに対するエ
ッチング停止層膜16を形成する。従って、平坦化絶縁膜
9の膜厚ばらつきやRIEでのエッチングレ−トのばら
つきにかかわらず、湿式エッチング除去する絶縁膜の膜
厚ばらつきを第1の絶縁膜4の成膜時のばらつきにほぼ
抑えられる。このため、湿式エッチング時間を短縮でき
るという利点を有する。
【0079】更に、本実施例4では、従来法と同一のオ
−バ−エッチング率で行った場合、従来法に比して開口
幅を小さく抑えることがき、その結果、オ−ミック電極
8に損傷を与えることなく、さらには、オ−バ−エッチ
ング率を充分にとってゲ−ト電極6基部の絶縁膜を除去
することができ、歩留まりが大きく向上する。また、オ
−ミック電極間隔の短縮も可能となり、MMICの小型
化に向けての設計自由度も向上する利点を有する。
【0080】なお、前記実施例3及び実施例4では、共
にエッチング停止層膜16としてスパッタ蒸着法によって
形成したAl2O3膜を用いたが、本発明は、これに限るも
のではなく、平坦化絶縁膜9のRIE時にエッチング停
止層として働き、かつ第1の絶縁膜4及びゲ−ト電極6
に対して選択的に除去できるものであればよく、例えば
アルミニウム(Al)等でも使用することができる。また、
本発明は、前記実施例3及び実施例4によって限定され
るものではない。
【0081】(実施例5)図8は、本発明の第5の実施
例(実施例5)を説明する図であって、その主要工程A〜
Eからなる工程順断面図であり、図9は、図8に続く工
程F〜Hからなる工程順断面図である。
【0082】本実施例5では、まず図8工程Aに示すよ
うに、表面に動作層2をMBE法によってエピタキシャ
ル成長した半絶縁性GaAs基板1に、FET部を残して酸
素イオンを注入して注入絶縁層3を形成した後、基板全
面にSiO2膜:550nmよりなる第1の絶縁膜4を通常の
減圧CVD法で成長する。
【0083】次に、ゲ−ト電極パタ−ンに対応した幅:
0.45μmの開口を有するホトレジスト5をi線ステッパ
−を用いたリソグラフィ−技術で形成する(図8工程A
参照)。上記ホトレジスト5をマスクとして、第1の絶
縁膜4にCF4ガスを用いた反応性イオンエッチング法(RI
E)によって幅:0.5μmの開口を形成した後、ホトレジ
スト5を除去し、続いて、WSi、TiN、Pt、Auよりなる厚
さ400nmの積層膜をスパッタ法で成膜し、通常のホト
レジスト工程とイオンエッチング法で幅:1.5μmにエ
ッチング加工して断面がT字型のゲ−ト電極6とキャパ
シタ下部電極7を同時に形成する(図8工程B参照)。
【0084】次に、図8工程Cに示すように、FETの
ソ−ス・ドレイン部の第1の絶縁膜4にホトレジスト
(図示せず)をマスクとした湿式エッチングによって開口
を形成し、AuGe合金、Ni、Auよりなる積層膜を真空蒸着
し、リフトオフすることで開口内のみに形成し、熱処理
を行って電極間隔:5μmの対になったオ−ミック電極
8を形成する。ここで、湿式エッチングによる開口形成
時にオ−バ−エッチングして開口を広げ、オ−ミック電
極8と第1の絶縁膜との間に0.5μmの間隙を形成す
る。
【0085】次に、全面にスパッタ蒸着法によって膜
厚:200nmのSi膜よりなる第5の絶縁膜17を形成す
る。このとき、オ−ミック電極8と第1の絶縁膜4との
間には0.5μmの間隙があるため、オ−ミック電極8の
側面も第5の絶縁膜17で覆われる。続いて、全面にプラ
ズマCVD法によってSiO2膜を形成し、エッチバック法
によって表面の高さが動作層2の表面から1.5μmにな
るように第3の絶縁膜である平坦化絶縁膜9を形成す
る。その後、キャパシタ開口パタ−ンを有するホトレジ
スト10を形成し、CF4ガスを用いたRIE法によって平
坦化絶縁膜9及び第5の絶縁膜17に開口を形成する(図
8工程C参照)。
【0086】次に、図8工程Dに示すように、キャパシ
タ用誘電体11としてプラズマCVD法で厚さ200nmのS
iN膜を成長した後、平坦化絶縁膜9及び第5の絶縁膜17
にコンタクトホ−ルを開口し、Ti、Pt、Auの積層膜をス
パッタ蒸着法で成膜し、通常のホトレジスト工程とイオ
ンエッチング法で加工することによって上層配線12を形
成する。
【0087】次に、図8工程Eに示すように、ゲ−ト電
極6の上部に幅:3.0μmの開口を有するホトレジスト1
3を誘電体膜11の表面に形成し、このホトレジスト13を
マスクとしてCF4ガスを用いたRIE法で誘電体11及び
平坦化絶縁膜9、第5の絶縁膜17を第1の絶縁膜4の表
面が露出するまでエッチングする。ここで第5の絶縁膜
17を完全に除去するために、本実施例5では、残り膜厚
が500nm以下になるようにRIEを行った。このとき
の3インチ径の基板面内での残り膜厚は300〜500nmの
範囲であり、前に説明したように200nm以上の絶縁膜
が残っているため、動作層2はドライエッチング損傷を
受けない。また開口幅は3.2μmであった。
【0088】上記ホトレジスト13を除去し、図9工程F
に示すように、開口を含む全面に膜厚:200nmのSiN膜
よりなる第6の絶縁膜18をスパッタ蒸着法で形成する。
次に、幅:2.5μmの開口を有するホトレジスト(図示せ
ず)をマスクとしてCF4ガスを用いたRIE法によってゲ
−ト電極6の周辺のSiN膜18に開口を形成し、図9工程
Gに示すように、第1の絶縁膜4を露出させ、ホトレジ
ストを除去する。このときのSiN膜18の開口幅は2.5μ
m、第1の絶縁膜4の残り膜厚は面内で250〜450nmで
あった。
【0089】次に、第6の絶縁膜18をマスクとして、ゲ
−ト電極6の周辺の第1の絶縁膜4をバッファ−ド弗酸
を用いた湿式エッチングで除去することにより図9工程
Hに示すMMICが得られる。
【0090】SiO2よりなる第1の絶縁膜4のエッチング
レ−トは6nm/秒、スパッタ蒸着SiNよりなる第5の絶
縁膜17及び第6の絶縁膜18のエッチングレ−トは、共に
0.06nm/秒であった。第1の絶縁膜4の残り膜厚の最
も厚い450nmの領域において、ゲ−ト電極6基部の第
1の絶縁膜4を除去するために必要なエッチング時間は
約120秒である。本実施例5では、工程の余裕度をみて1
00%のオ−バ−エッチングを行い、エッチング時間は24
0秒であった。
【0091】240秒のエッチングに対するスパッタ蒸着S
iN膜の膜厚減少量は15nm以下であり、200nmはマス
クとして充分な膜厚である。また、オ−ミック電極8の
側面は第5の絶縁膜17で保護されており、上層配線12及
びその周囲の平坦化絶縁膜も第5の絶縁膜17、第6の絶
縁膜18によって保護されているため、オ−バ−エッチン
グ率を充分にとってもバッファ−ド弗酸によって損傷を
受けることがない。
【0092】このように、本実施例5の製造法によれ
ば、湿式エッチングに対してエッチング−トの遅い第5
の絶縁膜17、第6の絶縁膜18を形成することによってオ
−ミック電極8及び上層配線12を保護し、その結果、オ
−ミック電極や上層配線12に損傷を与えることなく、オ
−バ−エッチング率を充分にとってゲ−ト電極6基部の
絶縁膜を除去することができ、歩留まりが大きく向上す
る。また、オ−ミック電極間隔の短縮も可能となり、M
MICの小型化に向けての設計自由度も向上する利点を
有する。
【0093】(実施例6)図10は、本発明の第6の実施
例(実施例6)を説明するための図であって、その主要工
程A〜Dからなる工程順断面図であり、図11は、図10に
続く工程E〜Fからなる工程順断面図である。
【0094】本実施例6では、まず図10工程Aに示すよ
うに、表面に動作層2をMBE法によってエピタキシャ
ル成長した半絶縁性GaAs基板1に、FET部を残して酸
素イオンを注入して注入絶縁層3を形成した後、基板全
面に第1の絶縁膜4であるSiO2膜:300nmを通常の減
圧CVD法で成長する。
【0095】次に、ゲ−ト電極パタ−ンに対応した幅:
0.25μmの開口を有するホトレジスト5を電子線リソグ
ラフィ−技術で形成する(図10工程A参照)。上記ホトレ
ジスト5をマスクとして、第1の絶縁膜4にCF4ガスを
用いた反応性イオンエッチング法(RIE)によって幅:0.3
μmの開口を形成した後、ホトレジスト5を除去し、続
いてWSi、TiN、Pt、Auよりなる厚さ700nmの積層膜を
スパッタ法で成膜し、通常のホトレジスト工程とイオン
エッチング法で幅:0.9μmにエッチング加工すること
によって断面がT字型のゲ−ト電極6とキャパシタ下部
電極7を同時に形成する(図10工程B)。
【0096】次に、FETのソ−ス・ドレイン部の第1
の絶縁膜4にホトレジスト(図示せず)をマスクとした湿
式エッチングによって開口を形成し、AuGe合金、Ni、Au
よりなる積層膜を、真空蒸着しリフトオフすることで開
口内のみに形成し、熱処理を行って電極間隔4μmの対
になったオ−ミック電極8を形成する(図10工程C)。こ
こで、湿式エッチングによる開口形成時にオ−バ−エッ
チングして開口を広げることによって、オ−ミック電極
8と第1の絶縁膜との間に0.5μmの間隙を形成する。
【0097】続いて、全面にスパッタ蒸着法によって膜
厚:150nmのSiN膜よりなる第5の絶縁膜17を形成す
る。このとき、オ−ミック電極8と第1の絶縁膜4との
間には0.5μmの間隙があるためオ−ミック電極8の側
面も第5の絶縁膜17で覆われる。続いて、全面にプラズ
マCVD法によってSiO2膜を形成し、エッチバック法に
よって表面の高さが動作層2の表面から1.8μmになる
ように第3の絶縁膜である平坦化絶縁膜9を形成する。
【0098】その後、キャパシタ開口パタ−ン及びコン
タクトホ−ル開口パタ−ンを有するホトレジスト19を形
成し、CF4ガスを用いたRIE法によって平坦化絶縁膜
9及び第5の絶縁膜17に開口を形成する(図10工程C参
照)。次に、図10工程Dに示すように、キャパシタ用誘
電体膜11としてスパッタ蒸着法で厚さ200nmのSiN膜を
成長した後、ホトレジスト(図示せず)をマスクにCF4
スを用いたRIEによって、コンタクトホ−ル側面にSi
N膜11を残すようにコンタクトホ−ル底面のSIN膜11に開
口を形成する。ここで誘電体膜11は第7の絶縁膜として
共用している。
【0099】続いて、ホトレジストを除去後、Ti、Pt、
Auの積層膜をスパッタ法で成膜し、通常のホトレジスト
工程とイオンエッチング法で加工することによって上層
配線12を形成する(図10工程D参照)。次に、図11工程E
に示すように、ゲ−ト電極6の上部に幅:2.3μmの開
口を有するホトレジスト13を誘電体膜11の表面に形成
し、このホトレジスト13をマスクとしてCF4ガスを用い
たRIE法で誘電体膜11及び平坦化絶縁膜9をエッチン
グする。本実施例5では、工程の余裕をみて平坦化絶縁
膜9の残り膜厚が100nm以上となるようにRIEを行
った。このときの3インチ径の基板面内での残り膜厚は1
00〜500nmであった。
【0100】続いて、バッファ−ド弗酸を用いて平坦化
絶縁膜9を第5の絶縁膜17の表面が露出するまで湿式エ
ッチングする。ここで、スパッタ蒸着SiNよりなる第5
の絶縁膜17のバッファ−ド弗酸によるエッチングレ−ト
は、平坦化絶縁膜9のエッチングレ−トの100分の1であ
り、エッチング停止層として働くため残り膜厚が均一に
なる。
【0101】続いて、CF4ガスを用いたRIE法によっ
てホトレジスト13をマスクに第5の絶縁膜17に開口を形
成する。このとき、平坦化絶縁膜9の開口幅は、湿式エ
ッチングによって3.5μmに広がったが、第5の絶縁膜1
7の開口幅はRIEの異方性によって2.5μmに抑えられ
る。このときの第1の絶縁膜4の残り膜厚は、3インチ
径の基板面内で250〜300nmであった(図11工程E参
照)。
【0102】次に、ゲ−ト電極6の周辺の第1の絶縁膜
4をバッファ−ド弗酸を用いて湿式エッチング除去し、
ホトレジスト13を除去することで図11工程Fに示すMM
ICが得られる。SiO2よりなる第1の絶縁膜4のエッチ
ングレ−トは6nm/秒、スパッタ蒸着SiNよりなる第5
の絶縁膜17、第6の絶縁膜18のエッチングレ−トは0.06
nm/秒であった。
【0103】第1の絶縁膜4の残り膜厚の最も厚い300
nmの領域において、ゲ−ト電極6基部の第1の絶縁膜
4を除去するために必要なエッチング時間は約70秒であ
る。本実施例5では工程の余裕度をみて100%のオ−バ
−エッチングを行い、エッチング時間は140秒であっ
た。
【0104】140秒のエッチングに対するスパッタ蒸着S
iN膜の膜厚減少量は15nm以下であり、200nmはマス
クとして充分な膜厚である。また、オ−ミック電極8の
側面は第5の絶縁膜17で保護されており、上層配線12も
誘電体膜11、第5の絶縁膜17、ホトレジスト13によって
保護されているため、オ−バ−エッチング率を充分にと
ってもバッファ−ド弗酸によって損傷を受けることがな
い。
【0105】このように本実施例6の製造法によれば、
湿式エッチングに対してエッチングレ−トの遅い第5の
絶縁膜17、誘電体膜11によってオ−ミック電極8及び上
層配線12を保護することによって、オ−ミック電極や上
層配線12に損傷を与えることなく、オ−バ−エッチング
率を充分にとってゲ−ト電極6基部の絶縁膜を除去する
ことができ、歩留まりが大きく向上する。また、オ−ミ
ック電極間隔の短縮も可能となり、MMICの小型化に
向けての設計自由度も向上する利点を有する。
【0106】
【発明の効果】以上説明したように、本発明によれば、
FETの微細化に伴ってゲ−ト電極とソ−ス・ドレイン
電極との間隔も微少になっている場合に、異方性ドライ
エッチング法と併用しても湿式エッチング時のサイドエ
ッチングによって絶縁膜除去領域がソ−ス・ドレイン電
極であるオ−ミック電極や上層配線に達してしまうとい
うことがなくなり、電極及び電極端部の化合物半導体表
面がエッチングされ特性が劣化したり、上層配線のTi
がエッチングされオ−ミック電極との接続不良や配線剥
がれが生じたりといった問題が解消できる効果を有す
る。
【0107】また、上記の問題を回避しようとしてエッ
チング時間を短くした場合でも、ゲ−ト電極庇下の絶縁
膜を十分に除去できずにゲ−ト・ドレイン間容量(Cgd)
の減少がなく、高周波特性の向上が不十分であったり、
ばらつくといった問題が解消できる効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例(実施例1)を説明するた
めの図であって、その主要工程A〜Dからなる工程順断
面図。
【図2】図1に続く工程E〜Fからなる工程順断面図。
【図3】本発明の第2の実施例(実施例2)を説明するた
めの図であって、その主要工程A〜Dからなる工程順断
面図。
【図4】本発明の第3の実施例(実施例3)を説明するた
めの図であって、その主要工程A〜Dからなる工程順断
面図。
【図5】図4に続く工程E〜Fからなる工程順断面図。
【図6】本発明の第4の実施例(実施例4)を説明するた
めの図であって、その主要工程A〜Dからなる工程順断
面図。
【図7】図6に続く工程E〜Fからなる工程順断面図。
【図8】本発明の第5の実施例(実施例5)を説明するた
めの図であって、その主要工程A〜Eからなる工程順断
面図。
【図9】図8に続く工程F〜Hからなる工程順断面図。
【図10】本発明の第6の実施例(実施例6)を説明する
ための図であって、その主要工程A〜Dからなる工程順
断面図。
【図11】図10に続く工程E〜Fからなる工程順断面
図。
【図12】従来の化合物半導体MMICの製造方法を説
明するための図であって、その主要工程A〜Dからなる
工程順断面図。
【図13】図12に続く工程E〜Fからなる工程順断面
図。
【符号の説明】
1 半絶縁性GaAs基板 2 動作層 3 注入絶縁層 4 第1の絶縁膜 5 ホトレジスト 6 ゲ−ト電極 7 キャパシタ下部電極 8 オ−ミック電極 9 平坦化絶縁膜(第3の絶縁膜) 10 ホトレジスト 11 誘電体膜 12 上層配線 13 ホトレジスト 14 第2の絶縁膜 15 側壁(第4の絶縁膜) 16 エッチング停止層膜 17 第5の絶縁膜 18 第6の絶縁膜 19 ホトレジスト

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 (1)半導体基板上に第1の絶縁膜と第2
    の絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第
    2の絶縁膜及び第1の絶縁膜に開口部を形成する工程、
    (3)前記開口部に断面がT字型のゲ−ト電極を形成する
    工程、(4)T字型ゲ−ト電極の庇下部を除いた電界効果
    トランジスタ形成領域内の第2の絶縁膜をエッチング除
    去する工程、(5)ゲ−ト電極を含む基板全面を第3の絶
    縁膜によって埋込み平坦化する工程、(6)ゲ−ト電極周
    辺部の第3の絶縁膜をドライエッチング法によってエッ
    チング除去する工程、(7)ゲ−ト電極周辺部の第3の絶
    縁膜、第2の絶縁膜、第1の絶縁膜を湿式エッチング法
    によってエッチング除去する工程、とを少なくとも含
    み、かつ第2の絶縁膜の方が第1の絶縁膜及び第3の絶
    縁膜よりも湿式エッチングにおいて高いエッチングレ−
    トを有することを特徴とする半導体装置の製造方法。
  2. 【請求項2】 (1)半導体基板上に第1の絶縁膜と第2
    の絶縁膜を順次形成する工程、(2)ゲ−ト形成領域の第
    2の絶縁膜及び第1の絶縁膜に開口部を形成する工程、
    (3)前記開口部側壁に第4の絶縁膜を形成する工程、(4)
    前記側壁を形成した開口部に断面がT字型のゲ−ト電極
    を形成する工程、(5)T字型ゲ−ト電極の庇下部を除い
    た電界効果トランジスタ形成領域内の第2の絶縁膜をエ
    ッチング除去する工程、(6)ゲ−ト電極を含む基板全面
    を第3の絶縁膜によって埋込み平坦化する工程、(7)ゲ
    −ト電極周辺部の第3の絶縁膜をドライエッチング法に
    よってエッチング除去する工程、(8)ゲ−ト電極周辺部
    の第4の絶縁膜、第3の絶縁膜、第2の絶縁膜、第1の
    絶縁膜を湿式エッチング法によってエッチング除去する
    工程、とを少なくとも含み、かつ第2の絶縁膜及び第4
    の絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも湿
    式エッチングにおいて高いエッチングレ−トを有するこ
    とを特徴とする半導体装置の製造方法。
  3. 【請求項3】 (1)半導体基板の一主面に第1の開口部
    を有する第1の絶縁膜を形成する工程、(2)前記第1の
    開口部を埋め、かつ前記第1の絶縁膜上に張り出すT字
    型ゲ−ト電極を形成する工程、(3)全面に第3の絶縁膜
    を形成する工程、(4)前記第3の絶縁膜に、前記T字型
    ゲ−ト電極の上面及び側面を露出する第2の開口を設け
    る工程、(5)前記T字型ゲ−ト電極に接する領域の前記
    第1の絶縁膜を除去する工程、とを含む半導体装置の製
    造方法であって、少なくとも、前記T字型ゲ−トに隣接
    する領域の第1の絶縁膜上に、前記第1の絶縁膜及び第
    3の絶縁膜よりもドライエッチング法においてエッチン
    グスレ−トの遅いエッチング停止層膜を設け、前記第2
    の開口部を形成することを特徴とする半導体装置の製造
    方法。
  4. 【請求項4】 (1)半導体基板上に第1の絶縁膜を形成
    する工程、(2)ゲ−ト形成領域の第1の絶縁膜に開口部
    を形成する工程、(3)前記開口部に断面がT字型のゲ−
    ト電極を形成する工程、(4)ソ−ス・ドレイン形成領域
    の第1の絶縁膜に開口部を形成し、前記開口内にオ−ミ
    ック電極を形成する工程、(5)ゲ−ト電極、オ−ミック
    電極を含む基板全面に第5の絶縁膜を形成する工程、
    (6)基板全面を第3の絶縁膜によつて埋込み平坦化する
    工程、(7)ゲ−ト電極周辺部の第3の絶縁膜と第5の絶
    縁膜をドライエッチング法によってエッチング除去する
    工程、(8)基板全面に第6の絶縁膜を形成する工程、(9)
    ゲ−ト電極周辺部の第6の絶縁膜をドライエッチング法
    によりエッチング除去する工程、(10)ゲ−ト電極周辺部
    の第6の絶縁膜と第5の絶縁膜をマスクとして前記第1
    の絶縁膜を湿式エッチング法によってエッチング除去す
    る工程、とを少なくとも含み、かつ第5の絶縁膜、第6
    の絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも湿
    式エッチングにおけるエッチングレ−トが遅いことを特
    徴とする半導体装置の製造方法。
  5. 【請求項5】(1)半導体基板上に第1の絶縁膜を形成す
    る工程、(2)ゲ−ト形成領域の第1の絶縁膜に開口部を
    形成する工程、(3)前記開口部に断面がT字型のゲ−ト
    電極を形成する工程、(4)ソ−ス・ドレイン形成領域の
    第1の絶縁膜に開口部を形成し、前記開口内にオ−ミッ
    ク電極を形成する工程、(5)ゲ−ト電極、オ−ミック電
    極を含む基板全面に第5の絶縁膜を形成する工程、(6)
    基板全面を第3の絶縁膜によつて埋込み平坦化する工
    程、(7)コンタクトホ−ルの底面を除く第5の絶縁膜の
    表面に第7の絶縁膜を形成する工程、(8)ゲ−ト電極周
    辺部の第7の絶縁膜、第3の絶縁膜、第5の絶縁膜、第
    1の絶縁膜を湿式エッチング法によってエッチング除去
    する工程、とを少なくとも含み、かつ第5の絶縁膜、第
    7の絶縁膜の方が第1の絶縁膜及び第3の絶縁膜よりも
    湿式エッチングにおいて遅いエッチングレ−トを有する
    ことを特徴とする半導体装置の製造方法。
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