JPH07111966B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に関するもので、特に
超高周波GaAsFET及びGaAsIC等のアイソレーション工程
或いはゲートリセス工程等に好適な方法として使用され
るものである。
超高周波GaAsFET及びGaAsIC等のアイソレーション工程
或いはゲートリセス工程等に好適な方法として使用され
るものである。
（従来の技術） HEMT（High Elektron Mobility Transister、高電子移
動度トランジスタ）やエピタキシャル・ゲートリセス構
造GaAsFETの従来の製造方法について、第２図を参照し
てHEMTを例に以下説明する。
動度トランジスタ）やエピタキシャル・ゲートリセス構
造GaAsFETの従来の製造方法について、第２図を参照し
てHEMTを例に以下説明する。
第２図（ａ）に示すように、アンドープGaAsバッファー
層23の上に、エピタキシャル成長法によりアンドープの
GaAsチャネル層22bを形成し、その上にＮ型の電子供給
層のAlXGa1-XAs層22a、更にその上に高濃度のN+型GaAs
キャップ層21を積層したウエーハを用意する。次に同図
（ｂ）に示すように、このウェーハ上にエッチング用マ
スクとなる絶縁膜24を形成し、リン酸、過酸化水素系の
エッチング液にてN+型GaAsキャップ層21、Ｎ型AlXGa1-X
As電子供給層22aを除去し、アンドープGaAsバッファー
層23に達するまで、メサエッチングし、アイソレーショ
ン（素子分離）する。次に同図（ｃ）に示すようにソー
ス及びドレインのオーミックメタル25a及び25bを形成し
た後、レジスト26aで、ゲート電極のパターニングを行
ない、リン酸、過酸化水素系のエッチング液にてN+GaAs
層21を除去し、更にＮ型AlXGa1-XAs電子供給層22aが所
望の厚さになるまでリセスエッチング（recess etchin
g、掘り込みエッチング）する。次に同図（ｄ）に示す
ように、このすぐ後に、ゲートメタルを蒸着し、リフト
オフ法によりゲート電極層27cを形成する。次にレジス
ト26bにて、パッド（ボンディング部）を含む電極配線
をパターニングし、パッドメタル27を蒸着する。次に同
図（ｅ）に示すように、リフトオフを行ない、ドレイン
電極配線27b及びソース電極配線27aを形成し、ドレイン
端子Ｄ、ソース端子Ｓ及びゲート端子ＧのFETが得られ
る。
層23の上に、エピタキシャル成長法によりアンドープの
GaAsチャネル層22bを形成し、その上にＮ型の電子供給
層のAlXGa1-XAs層22a、更にその上に高濃度のN+型GaAs
キャップ層21を積層したウエーハを用意する。次に同図
（ｂ）に示すように、このウェーハ上にエッチング用マ
スクとなる絶縁膜24を形成し、リン酸、過酸化水素系の
エッチング液にてN+型GaAsキャップ層21、Ｎ型AlXGa1-X
As電子供給層22aを除去し、アンドープGaAsバッファー
層23に達するまで、メサエッチングし、アイソレーショ
ン（素子分離）する。次に同図（ｃ）に示すようにソー
ス及びドレインのオーミックメタル25a及び25bを形成し
た後、レジスト26aで、ゲート電極のパターニングを行
ない、リン酸、過酸化水素系のエッチング液にてN+GaAs
層21を除去し、更にＮ型AlXGa1-XAs電子供給層22aが所
望の厚さになるまでリセスエッチング（recess etchin
g、掘り込みエッチング）する。次に同図（ｄ）に示す
ように、このすぐ後に、ゲートメタルを蒸着し、リフト
オフ法によりゲート電極層27cを形成する。次にレジス
ト26bにて、パッド（ボンディング部）を含む電極配線
をパターニングし、パッドメタル27を蒸着する。次に同
図（ｅ）に示すように、リフトオフを行ない、ドレイン
電極配線27b及びソース電極配線27aを形成し、ドレイン
端子Ｄ、ソース端子Ｓ及びゲート端子ＧのFETが得られ
る。
第２図（ｂ）及び（ｃ）のように、GaAs層のメサエッチ
ングやゲートのリセスエッチングを、従来技術では、リ
ン酸、過酸化水素系等の混液でウェットエッチングする
が、GaAs層の場合、メサ溝の断面形状は、第３図に示す
ように結晶面に対する溝の方向により異なる。側ちGaAs
基板31の主表面が（100）面の場合、主表面から（011）
面に垂直方向のメサ溝32を形成すると、順メサで、断面
が順テーパ形状となるが、（011）面に平行のメサ溝33
の場合には、逆メサとなり、断面が逆テーパ形状とな
る。なお本明細書では、溝の傾斜面と基板の主表面との
なす角θ（第３図参照）が鋭角のとき順テーパ形状、鈍
角のとき逆テーパ形状と呼ぶ。
ングやゲートのリセスエッチングを、従来技術では、リ
ン酸、過酸化水素系等の混液でウェットエッチングする
が、GaAs層の場合、メサ溝の断面形状は、第３図に示す
ように結晶面に対する溝の方向により異なる。側ちGaAs
基板31の主表面が（100）面の場合、主表面から（011）
面に垂直方向のメサ溝32を形成すると、順メサで、断面
が順テーパ形状となるが、（011）面に平行のメサ溝33
の場合には、逆メサとなり、断面が逆テーパ形状とな
る。なお本明細書では、溝の傾斜面と基板の主表面との
なす角θ（第３図参照）が鋭角のとき順テーパ形状、鈍
角のとき逆テーパ形状と呼ぶ。
断面が逆テーパ形状の溝を横切って電極配線を行なう
と、配線膜の段切れ（段差における断線）を引き起こ
す。このためGaAsICの配線やゲート電極等の取り出し方
向については、これを避ける必要があり、電極配線パタ
ーンの設計の自由度は大きな制限をうける。又ゲートの
リセス形状が逆テーパ形状の場合には、順テーパ形状の
場合に比し、ゲート・ソース或いはゲート・ドレイン間
の耐圧低下の原因となる。
と、配線膜の段切れ（段差における断線）を引き起こ
す。このためGaAsICの配線やゲート電極等の取り出し方
向については、これを避ける必要があり、電極配線パタ
ーンの設計の自由度は大きな制限をうける。又ゲートの
リセス形状が逆テーパ形状の場合には、順テーパ形状の
場合に比し、ゲート・ソース或いはゲート・ドレイン間
の耐圧低下の原因となる。
次に従来技術におけるゲート電極は、ゲート領域をリセ
スエッチングし、第２図（ｃ）に示すように、レジスト
26aのゲートパターンをマスクにして、上方からゲート
金属を蒸着した後、リフトオフで形成される。この場
合、ゲート電極の断面形状は三角形となり、ゲート抵抗
が増加する。これは高周波特性、特にノイズ特性の劣化
を招く。又従来のこの方法では、リフトオフ法のためゲ
ート電極形状は再現性が悪く、一定のゲート抵抗値を示
さないので、特性バラツキの原因となる。
スエッチングし、第２図（ｃ）に示すように、レジスト
26aのゲートパターンをマスクにして、上方からゲート
金属を蒸着した後、リフトオフで形成される。この場
合、ゲート電極の断面形状は三角形となり、ゲート抵抗
が増加する。これは高周波特性、特にノイズ特性の劣化
を招く。又従来のこの方法では、リフトオフ法のためゲ
ート電極形状は再現性が悪く、一定のゲート抵抗値を示
さないので、特性バラツキの原因となる。
（発明が解決しようとする課題） これまで述べたように、従来の方法でGaAs層のメサエッ
チング又はリセスエッチングを行なうと、溝の側壁が、
結晶面の方向により、順テーパ形状になったり、逆テー
パ形状になったりする。逆テーパ形状の場合、配線パタ
ーンの段切れ、耐圧低下等の原因となる。これを避けよ
うとすると、配線パターン設計の自由度が制限され、チ
ップ縮小化等の障害となる。又従来の方法では、ゲート
リセス構造のテーパ角度がコントロール良く形成でき
ず、ゲート電極層の断面形状は三角形となり、バラツキ
も大きい。これは素子の高周波特性等の劣化を招く。
チング又はリセスエッチングを行なうと、溝の側壁が、
結晶面の方向により、順テーパ形状になったり、逆テー
パ形状になったりする。逆テーパ形状の場合、配線パタ
ーンの段切れ、耐圧低下等の原因となる。これを避けよ
うとすると、配線パターン設計の自由度が制限され、チ
ップ縮小化等の障害となる。又従来の方法では、ゲート
リセス構造のテーパ角度がコントロール良く形成でき
ず、ゲート電極層の断面形状は三角形となり、バラツキ
も大きい。これは素子の高周波特性等の劣化を招く。
本発明の目的は、半導体層のメサエッチング又はリセス
エッチング等に際し、結晶面方向に関係なく、溝の周壁
が安定な順テーパ形状になると同時に、十分低いゲート
抵抗、高いゲート耐圧が得られるようにし、これにより
高周波において、良好な高周波特性と、歩留りの向上が
はかれる半導体装置の製造方法を提供することである。
エッチング等に際し、結晶面方向に関係なく、溝の周壁
が安定な順テーパ形状になると同時に、十分低いゲート
抵抗、高いゲート耐圧が得られるようにし、これにより
高周波において、良好な高周波特性と、歩留りの向上が
はかれる半導体装置の製造方法を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） 本発明の半導体装置の製造方法は、半導体層上に第１の
膜（14a）を形成する工程と、前記第１の膜の表面及び
側壁上に第２の膜（14b）を形成する工程と、前記第２
の膜をエッチバックして第１の膜の側壁に第１のサイド
ウォール膜（14b′）を残す工程と、前記第１の膜及び
前記第１のサイドウォール膜をマスクとして、前記半導
体層をメサエッチングしアイソレーションのための側壁
を形成する工程と、前記半導体層上にソース電極（15
a）及びドレイン電極（15b）を形成する工程と、前記半
導体層上にゲート開口を有する第３の膜（14c）を形成
する工程と、前記ゲート開口の表面及び端面上に第４の
膜を形成する工程と、前記第４の膜をエッチバックして
第３の膜のゲート開口の側壁に第２のサイドウォール膜
（14d′）を残す工程と、前記第３の膜及び前記第２の
サイドウォール膜をマスクとして、前記半導体層をゲー
トリセスエッチングしゲートリセスを形成する工程と、
前記ゲートリセスを含む表面に第５の層（14e）を形成
し、この第５の層をエッチバックし前記ゲートリセスの
側壁に第３のサイドウォール（14e′）を形成する工程
と、前記ゲートリセス上にゲート電極（17c）を形成す
る工程とを備えたことを特徴とするものである。
膜（14a）を形成する工程と、前記第１の膜の表面及び
側壁上に第２の膜（14b）を形成する工程と、前記第２
の膜をエッチバックして第１の膜の側壁に第１のサイド
ウォール膜（14b′）を残す工程と、前記第１の膜及び
前記第１のサイドウォール膜をマスクとして、前記半導
体層をメサエッチングしアイソレーションのための側壁
を形成する工程と、前記半導体層上にソース電極（15
a）及びドレイン電極（15b）を形成する工程と、前記半
導体層上にゲート開口を有する第３の膜（14c）を形成
する工程と、前記ゲート開口の表面及び端面上に第４の
膜を形成する工程と、前記第４の膜をエッチバックして
第３の膜のゲート開口の側壁に第２のサイドウォール膜
（14d′）を残す工程と、前記第３の膜及び前記第２の
サイドウォール膜をマスクとして、前記半導体層をゲー
トリセスエッチングしゲートリセスを形成する工程と、
前記ゲートリセスを含む表面に第５の層（14e）を形成
し、この第５の層をエッチバックし前記ゲートリセスの
側壁に第３のサイドウォール（14e′）を形成する工程
と、前記ゲートリセス上にゲート電極（17c）を形成す
る工程とを備えたことを特徴とするものである。
このように、順テーパ形状のサイドウォール膜を利用
し、これをマスクとし、異方性エッチング法で、半導体
層のアイソレーションエッチング及びゲートリセスエッ
チングを行なうと、半導体層のメサ面の形状は、マスク
の順テーパ形状に対応した形状となり、半導体層の結晶
の面方位に依存しないで、常に安定な順テーパ形状が得
られる。又マスクのサイドウォール膜のテーパ角度は、
ある範囲で自由に取れるので、半導体層のテーパ形状の
角度コントロールが可能となる。これらにより、電極配
線パターンの設計の自由度は格段に増加する。
し、これをマスクとし、異方性エッチング法で、半導体
層のアイソレーションエッチング及びゲートリセスエッ
チングを行なうと、半導体層のメサ面の形状は、マスク
の順テーパ形状に対応した形状となり、半導体層の結晶
の面方位に依存しないで、常に安定な順テーパ形状が得
られる。又マスクのサイドウォール膜のテーパ角度は、
ある範囲で自由に取れるので、半導体層のテーパ形状の
角度コントロールが可能となる。これらにより、電極配
線パターンの設計の自由度は格段に増加する。
又ゲートリセスの側壁が安定した順テーパ形状となるの
で、例えばこのテーパ面にサイドウォール絶縁膜を形成
し、しかる後に、ゲート電極層の断面形状をＴ字型に形
成することができる。これによりゲート抵抗を大幅に低
減することができる。
で、例えばこのテーパ面にサイドウォール絶縁膜を形成
し、しかる後に、ゲート電極層の断面形状をＴ字型に形
成することができる。これによりゲート抵抗を大幅に低
減することができる。
（実施例） 第１図に、本発明の製造方法の一実施例を示す。
第１図（ａ）に示すようにアンドープGaAsバッファ層13
上に、エピタキシャル成長法によりチャネルとなるアン
ドープGaAs層12b,その上に電子供給層となるＮ型AlXGa
1-XAs層12a、更に高濃度のN+GaAsキャップ層11を積層し
たウェーハを準備する。次のこのN+GaAsキャップ層上に
アイソレーション（素子分離）用のエッチングマスクと
してSiO2等の絶縁膜14a（第１の膜）をパターニング
し、形成する。
上に、エピタキシャル成長法によりチャネルとなるアン
ドープGaAs層12b,その上に電子供給層となるＮ型AlXGa
1-XAs層12a、更に高濃度のN+GaAsキャップ層11を積層し
たウェーハを準備する。次のこのN+GaAsキャップ層上に
アイソレーション（素子分離）用のエッチングマスクと
してSiO2等の絶縁膜14a（第１の膜）をパターニング
し、形成する。
次に同図（ｂ）に示すように、マスク絶縁膜14aの側壁
を含む端面を覆う絶縁膜（第２の膜）14bを形成する。
本実施例においては、SiO2をプラズマCVD等でウェーハ
全面に堆積するが、第１の膜と第２の膜との材質は必ず
しも等しくする必要はない。次にRIE（反応性イオンエ
ッチング）等で全面エッチバックする。同図の矢印はイ
オン流を示す（以下同じ）。
を含む端面を覆う絶縁膜（第２の膜）14bを形成する。
本実施例においては、SiO2をプラズマCVD等でウェーハ
全面に堆積するが、第１の膜と第２の膜との材質は必ず
しも等しくする必要はない。次にRIE（反応性イオンエ
ッチング）等で全面エッチバックする。同図の矢印はイ
オン流を示す（以下同じ）。
ここで、同図（ｃ）に示すように、マスク絶縁膜14aの
側壁に順テーパの付いたサイドウォール膜14b′が得ら
れる。サイドウォール膜14b′の形状は、絶縁膜14bの膜
厚により、ある範囲変えることができる。例えば絶縁膜
14bの膜厚を厚くするとサイドウォール膜14b′のテーパ
はゆるやかになる。
側壁に順テーパの付いたサイドウォール膜14b′が得ら
れる。サイドウォール膜14b′の形状は、絶縁膜14bの膜
厚により、ある範囲変えることができる。例えば絶縁膜
14bの膜厚を厚くするとサイドウォール膜14b′のテーパ
はゆるやかになる。
次にサイドウォール14b′と絶縁膜14aとをマスクとし
て、これにイオンミリング等のスパッタエッチ性の強い
異方性のドライエッチングを全面に施す。すると同図
（ｃ）の波線で示すように、このマスク形状がウェーハ
に転写され、順テーパ形状が得られる。この場合、ウェ
ットエッチングと異なり、GaAsウェーハの結晶の面方位
と関係なしに、どの方向でも順テーパ形状が得られる。
て、これにイオンミリング等のスパッタエッチ性の強い
異方性のドライエッチングを全面に施す。すると同図
（ｃ）の波線で示すように、このマスク形状がウェーハ
に転写され、順テーパ形状が得られる。この場合、ウェ
ットエッチングと異なり、GaAsウェーハの結晶の面方位
と関係なしに、どの方向でも順テーパ形状が得られる。
次に同図（ｄ）に示すように、残ったマスク膜を除去
し、ソース及びドレインのオーミックメタル15a及び15b
を形成する。次に図示してないが、前記同図（ｂ）及び
（ｃ）と同様の方法により、ゲートリセスのエッチング
マスクとしてゲート開口を有する絶縁膜14c（第１の膜
に相当）を形成した後、マスク絶縁膜14cの開口の側壁
を含む端面を覆う絶縁膜（第２の膜に相当）を堆積し、
この絶縁膜をエッチバックして順テーパ形状のサイドウ
ォール膜14d′をマスク絶縁膜14cの開口側壁に残す。次
に絶縁膜14c及びサイドウォール膜14d′をマスクとし、
全面にスパッタ性の強い異方性ドライエッチングを行な
い、ゲート開口に露出するN+GaAsキャップ層11を貫通
し、ドレイン電流コントロールのためのＮ型AlXGa1-XAs
層12aの厚さを調整しながら、ゲートリセス（ゲートく
ぼみ）を形成する。この際サイドウォール膜14d′の順
テーパ形状は、波線で示すようにゲートリセスの側壁に
転写される。
し、ソース及びドレインのオーミックメタル15a及び15b
を形成する。次に図示してないが、前記同図（ｂ）及び
（ｃ）と同様の方法により、ゲートリセスのエッチング
マスクとしてゲート開口を有する絶縁膜14c（第１の膜
に相当）を形成した後、マスク絶縁膜14cの開口の側壁
を含む端面を覆う絶縁膜（第２の膜に相当）を堆積し、
この絶縁膜をエッチバックして順テーパ形状のサイドウ
ォール膜14d′をマスク絶縁膜14cの開口側壁に残す。次
に絶縁膜14c及びサイドウォール膜14d′をマスクとし、
全面にスパッタ性の強い異方性ドライエッチングを行な
い、ゲート開口に露出するN+GaAsキャップ層11を貫通
し、ドレイン電流コントロールのためのＮ型AlXGa1-XAs
層12aの厚さを調整しながら、ゲートリセス（ゲートく
ぼみ）を形成する。この際サイドウォール膜14d′の順
テーパ形状は、波線で示すようにゲートリセスの側壁に
転写される。
次に同図（ｅ）に示すように、この上からプラズマCVD
等の方法で絶縁膜14eを堆積し、RIE等の方法でドライエ
ッチングし、ゲートテーパ面にサイドウォール絶縁膜14
e′を形成しながらゲート穴を抜く。
等の方法で絶縁膜14eを堆積し、RIE等の方法でドライエ
ッチングし、ゲートテーパ面にサイドウォール絶縁膜14
e′を形成しながらゲート穴を抜く。
次に同図（ｆ）に示すように、このゲート穴抜きをした
後でオーミックメタル15a及び15b上の絶縁膜のソース穴
抜き及びドレイン穴抜きをする。それからTi/Al又はTi/
Pt/Au等のゲートメタル及びパッドメタル17を同時に全
面に被着する。この後、ゲートパターンとパッドパター
ンとを同時にレジスト16で形成する。
後でオーミックメタル15a及び15b上の絶縁膜のソース穴
抜き及びドレイン穴抜きをする。それからTi/Al又はTi/
Pt/Au等のゲートメタル及びパッドメタル17を同時に全
面に被着する。この後、ゲートパターンとパッドパター
ンとを同時にレジスト16で形成する。
次に同図（ｇ）に示すように、このパターンをドライエ
ッチング又はウェットエッチングして、ソース電極配線
17a、ドレイン電極配線17b及びＴ字型ゲート電極配線17
cを形成し、ソース端子Ｓ、ドレイン端子Ｄ及びゲート
端子Ｇを持ったエピタキシャル・ゲートリセス構造GaAs
FET又はHEMTを得る。
ッチング又はウェットエッチングして、ソース電極配線
17a、ドレイン電極配線17b及びＴ字型ゲート電極配線17
cを形成し、ソース端子Ｓ、ドレイン端子Ｄ及びゲート
端子Ｇを持ったエピタキシャル・ゲートリセス構造GaAs
FET又はHEMTを得る。
上記製造方法によれば、第１図（ｃ）に示すアイソレー
ションのためのエッチング及び同図（ｄ）に示すゲート
リセスエッチングに際し、GaAsの結晶面方向とは無関係
に、メサ面及びリセス側面を順テーパとすることが可能
となり、従来の比較し、GaAsICの配線の取り出しの自由
度が格段に増し、チップ縮小が容易に行なえる。又サイ
ドウォール膜のテーパ角度は、ある範囲で自由に取れる
ので、このテーパ形状の角度コントロールが可能とな
る。これによりゲート耐圧のバラツキも小さくなる。
ションのためのエッチング及び同図（ｄ）に示すゲート
リセスエッチングに際し、GaAsの結晶面方向とは無関係
に、メサ面及びリセス側面を順テーパとすることが可能
となり、従来の比較し、GaAsICの配線の取り出しの自由
度が格段に増し、チップ縮小が容易に行なえる。又サイ
ドウォール膜のテーパ角度は、ある範囲で自由に取れる
ので、このテーパ形状の角度コントロールが可能とな
る。これによりゲート耐圧のバラツキも小さくなる。
次に、テーパ角度が、常に順テーパで、コントロール良
く、バラツキが大幅に小さくできるので、同図（ｅ）に
示すように、全面に絶縁膜14eをつけ、エッチバックす
ることで、ゲートリセスのテーパ面にコントロール性良
くサイドウォール絶縁膜14e′を形成できる。これによ
り同図（ｇ）に示すように断面形状がＴ字型のゲート電
極構造17cが可能となり、ゲート抵抗を大幅に低減する
ことができる。従って、本発明による製造方法のFET及
びICでは大幅なゲート抵抗の低減をはかれるので、高周
波特性、特に高周波雑音特性の大幅な改善を行なうこと
ができる。
く、バラツキが大幅に小さくできるので、同図（ｅ）に
示すように、全面に絶縁膜14eをつけ、エッチバックす
ることで、ゲートリセスのテーパ面にコントロール性良
くサイドウォール絶縁膜14e′を形成できる。これによ
り同図（ｇ）に示すように断面形状がＴ字型のゲート電
極構造17cが可能となり、ゲート抵抗を大幅に低減する
ことができる。従って、本発明による製造方法のFET及
びICでは大幅なゲート抵抗の低減をはかれるので、高周
波特性、特に高周波雑音特性の大幅な改善を行なうこと
ができる。
又どの方向にも順テーパが可能なことにより、ゲートパ
ターンが自由な方向につくれること、及びどの方向から
も配線が取り出せることで、GaAsICの設計の自由度が増
し、チップ縮小ができる。これによりコストダウンがは
かれる。又順テーパ角度のコントロール性が大幅に改善
され、これにより工程が安定し、歩留りが向上する。
ターンが自由な方向につくれること、及びどの方向から
も配線が取り出せることで、GaAsICの設計の自由度が増
し、チップ縮小ができる。これによりコストダウンがは
かれる。又順テーパ角度のコントロール性が大幅に改善
され、これにより工程が安定し、歩留りが向上する。
上記実施例では、ゲートリセス構造のGaAsFET及びHEMT
について説明したが、本発明の製造方法は、メサエッチ
ングに際し、メサ面のテーパが、結晶の面方位によって
は逆テーパとなるその他の半導体装置の製造方法に対し
ても適用できることは勿論である。
について説明したが、本発明の製造方法は、メサエッチ
ングに際し、メサ面のテーパが、結晶の面方位によって
は逆テーパとなるその他の半導体装置の製造方法に対し
ても適用できることは勿論である。
［発明の効果］ 本発明の製造方法によれば、半導体層のメサエッチング
又はリセスエッチング等に際し、半導体層の結晶面方向
に関係なく、溝の側壁が安定な順テーパ形状になり、同
時に十分低いゲート抵抗を実現でき、良好なゲート対圧
が得られる。又半導体装置の電極配線パターン設計の自
由度が増加する。これらにより高周波特性の改善、チッ
プの縮小化、歩留り向上等が得られた。
又はリセスエッチング等に際し、半導体層の結晶面方向
に関係なく、溝の側壁が安定な順テーパ形状になり、同
時に十分低いゲート抵抗を実現でき、良好なゲート対圧
が得られる。又半導体装置の電極配線パターン設計の自
由度が増加する。これらにより高周波特性の改善、チッ
プの縮小化、歩留り向上等が得られた。
第１図は本発明の半導体装置の製造工程を示す断面図、
第２図は従来の半導体装置の製造工程を示す断面図、第
３図はGaAsをウェットエッチングした場合の結晶の面方
位とメサ溝断面形状との関係を示す斜視図である。 11,21……N+GaAsキャップ層、12a,22a……Ｎ型AlXGa1-X
As電子供給層、12b、22b……アンドープGaAsチャネル
層、13,23……アンドープGaAsバッファー層、14a,14c…
…第１の膜、14b′,14d′……残されたサイドウォール
膜、14b……第２の膜、14e……プラズマCVD絶縁膜、14
e′……サイドウォール膜、15a,15b……ソース・ドレイ
ンオーミックメタル、16,26a,26b……レジスト、17a,27
a……ソース電極配線、17b,27b……ドレイン電極配線、
17c,27c……ゲート電極配線。
第２図は従来の半導体装置の製造工程を示す断面図、第
３図はGaAsをウェットエッチングした場合の結晶の面方
位とメサ溝断面形状との関係を示す斜視図である。 11,21……N+GaAsキャップ層、12a,22a……Ｎ型AlXGa1-X
As電子供給層、12b、22b……アンドープGaAsチャネル
層、13,23……アンドープGaAsバッファー層、14a,14c…
…第１の膜、14b′,14d′……残されたサイドウォール
膜、14b……第２の膜、14e……プラズマCVD絶縁膜、14
e′……サイドウォール膜、15a,15b……ソース・ドレイ
ンオーミックメタル、16,26a,26b……レジスト、17a,27
a……ソース電極配線、17b,27b……ドレイン電極配線、
17c,27c……ゲート電極配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】半導体層上に第１の膜（14a）を形成する
工程と、前記第１の膜の表面及び側壁上に第２の膜（14
b）を形成する工程と、前記第２の膜をエッチバックし
て第１の膜の側壁に第１のサイドウォール膜（14b′）
を残す工程と、前記第１の膜及び前記第１のサイドウォ
ール膜をマスクとして、前記半導体層をメサエッチング
しアイソレーションのための側壁を形成する工程と、前
記半導体層上にソース電極（15a）及びドレイン電極（1
5b）を形成する工程と、前記半導体層上にゲート開口を
有する第３の膜（14c）を形成する工程と、前記ゲート
開口の表面及び端面上に第４の膜を形成する工程と、前
記第４の膜をエッチバックして第３の膜のゲート開口の
側壁に第２のサイドウォール膜（14d′）を残す工程
と、前記第３の膜及び前記第２のサイドウォール膜をマ
スクとして、前記半導体層をゲートリセスエッチングし
ゲートリセスを形成する工程と、前記ゲートリセスを含
む表面に第５の層（14e）を形成し、この第５の層をエ
ッチバックし前記ゲートリセスの側壁に第３のサイドウ
ォール（14e′）を形成する工程と、前記ゲートリセス
上にゲート電極（17c）を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334548A JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
| DE69008693T DE69008693T2 (de) | 1989-12-22 | 1990-12-20 | Methode zur Herstellung eines Halbleiterbauelementes mit angeschrägten Öffnungen. |
| EP90124985A EP0436192B1 (en) | 1989-12-22 | 1990-12-20 | Method of Manufacturing Semiconductor Device with Taper Structure |
| US07/841,206 US5356823A (en) | 1989-12-22 | 1992-02-27 | Method of manufacturing a semiconductor device |
| KR95000181U KR960000313Y1 (en) | 1989-12-22 | 1995-01-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334548A JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03194931A JPH03194931A (ja) | 1991-08-26 |
| JPH07111966B2 true JPH07111966B2 (ja) | 1995-11-29 |
Family
ID=18278648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334548A Expired - Fee Related JPH07111966B2 (ja) | 1989-12-22 | 1989-12-22 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5356823A (ja) |
| EP (1) | EP0436192B1 (ja) |
| JP (1) | JPH07111966B2 (ja) |
| DE (1) | DE69008693T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663075A (en) * | 1994-07-14 | 1997-09-02 | The United States Of America As Represented By The Secretary Of The Air Force | Method of fabricating backside illuminated FET optical receiver with gallium arsenide species |
| US5514605A (en) * | 1994-08-24 | 1996-05-07 | Nec Corporation | Fabrication process for compound semiconductor device |
| JPH09283621A (ja) * | 1996-04-10 | 1997-10-31 | Murata Mfg Co Ltd | 半導体装置のｔ型ゲート電極形成方法およびその構造 |
| TW407309B (en) * | 1999-01-29 | 2000-10-01 | Nat Science Council | MOSFET manufacturing process |
| FR2827041B1 (fr) * | 2001-07-03 | 2003-12-12 | Commissariat Energie Atomique | Dispositif piezoresistif et procedes de fabrication de ce dispositif |
| US6455383B1 (en) * | 2001-10-25 | 2002-09-24 | Silicon-Based Technology Corp. | Methods of fabricating scaled MOSFETs |
| JP4046586B2 (ja) * | 2002-01-16 | 2008-02-13 | シャープ株式会社 | 化合物半導体素子及びその製造方法 |
| CN1267780C (zh) * | 2002-11-11 | 2006-08-02 | Lg.飞利浦Lcd有限公司 | 用于液晶显示器的阵列基板及其制造方法 |
| US8193591B2 (en) * | 2006-04-13 | 2012-06-05 | Freescale Semiconductor, Inc. | Transistor and method with dual layer passivation |
| US9601638B2 (en) * | 2011-10-19 | 2017-03-21 | Nxp Usa, Inc. | GaN-on-Si switch devices |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4040168A (en) * | 1975-11-24 | 1977-08-09 | Rca Corporation | Fabrication method for a dual gate field-effect transistor |
| US4029531A (en) * | 1976-03-29 | 1977-06-14 | Rca Corporation | Method of forming grooves in the [011] crystalline direction |
| US4448797A (en) * | 1981-02-04 | 1984-05-15 | Xerox Corporation | Masking techniques in chemical vapor deposition |
| JPS582030A (ja) * | 1981-06-29 | 1983-01-07 | Nec Corp | 半導体結晶の加工方法 |
| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US4484979A (en) * | 1984-04-16 | 1984-11-27 | At&T Bell Laboratories | Two-step anisotropic etching process for patterning a layer without penetrating through an underlying thinner layer |
| JPS61124137A (ja) * | 1984-11-20 | 1986-06-11 | Fujitsu Ltd | 微細開孔パタ−ンの形成方法 |
| JPS61161715A (ja) * | 1985-01-10 | 1986-07-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6230323A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 微細加工方法 |
| JPS6281769A (ja) * | 1985-10-07 | 1987-04-15 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
| JPS62130541A (ja) * | 1985-12-03 | 1987-06-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62158363A (ja) * | 1985-12-28 | 1987-07-14 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| DE3609274A1 (de) * | 1986-03-19 | 1987-09-24 | Siemens Ag | Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes |
| US4702000A (en) * | 1986-03-19 | 1987-10-27 | Harris Corporation | Technique for elimination of polysilicon stringers in direct moat field oxide structure |
| JPS63137428A (ja) * | 1986-11-29 | 1988-06-09 | Sony Corp | ドライエツチング方法 |
| JPS63278337A (ja) * | 1987-05-11 | 1988-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63287068A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPS63296352A (ja) * | 1987-05-28 | 1988-12-02 | Matsushita Electric Ind Co Ltd | 電極配線形成方法 |
| JPH0834311B2 (ja) * | 1987-06-10 | 1996-03-29 | 日本電装株式会社 | 半導体装置の製造方法 |
| JPS6428923A (en) * | 1987-07-24 | 1989-01-31 | Fujitsu Ltd | Formation of taper-shaped trench |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JPH0220021A (ja) * | 1988-07-07 | 1990-01-23 | Nec Corp | 半導体装置の制造方法 |
| JPH0258222A (ja) * | 1988-08-23 | 1990-02-27 | Oki Electric Ind Co Ltd | パターン形成方法 |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| EP0414372A3 (en) * | 1989-07-21 | 1991-04-24 | Sony Corporation | Dry etching methods |
-
1989
- 1989-12-22 JP JP1334548A patent/JPH07111966B2/ja not_active Expired - Fee Related
-
1990
- 1990-12-20 DE DE69008693T patent/DE69008693T2/de not_active Expired - Fee Related
- 1990-12-20 EP EP90124985A patent/EP0436192B1/en not_active Expired - Lifetime
-
1992
- 1992-02-27 US US07/841,206 patent/US5356823A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03194931A (ja) | 1991-08-26 |
| DE69008693D1 (de) | 1994-06-09 |
| DE69008693T2 (de) | 1994-09-15 |
| EP0436192B1 (en) | 1994-05-04 |
| US5356823A (en) | 1994-10-18 |
| EP0436192A1 (en) | 1991-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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