JPH0220021A - 半導体装置の制造方法 - Google Patents
半導体装置の制造方法Info
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- JPH0220021A JPH0220021A JP17030888A JP17030888A JPH0220021A JP H0220021 A JPH0220021 A JP H0220021A JP 17030888 A JP17030888 A JP 17030888A JP 17030888 A JP17030888 A JP 17030888A JP H0220021 A JPH0220021 A JP H0220021A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims description 10
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052681 coesite Inorganic materials 0.000 abstract description 10
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 10
- 229910052682 stishovite Inorganic materials 0.000 abstract description 10
- 229910052905 tridymite Inorganic materials 0.000 abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 9
- 239000000377 silicon dioxide Substances 0.000 abstract description 9
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 230000008021 deposition Effects 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 239000007772 electrode material Substances 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 3
- 239000006243 Fine Thermal Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
- 229910018557 Si O Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に半導体基板
を微細加工する方法に関する。
を微細加工する方法に関する。
半導体集積回路の集積度の向上に伴い、素子分離、ある
いは容量等の２次元的面積をを縮小させるだめに、Ｓｉ
）レンチエツチングが必要な技術となってきている。特
に、集積度が向上するにつれて、Ｓｉ基板の狭い領域に
深い穴を掘る、いわゆる高アスペクト比のエツチングが
要求されてきている。この場合、開口部は非常に狭いた
め、エツチングの際には反応、排気、形状制御といった
あらゆる困難が伴う。このうち形状に関しては、Ｕ字型
、７字型、Ｙ字型といった様々な形状が要求されるが、
一般には、トレンチ壁面のへの不純物拡散、あるいはト
レンチ内への電極材料の堆積を考慮し、傾斜をもった側
面形状が求められる。
いは容量等の２次元的面積をを縮小させるだめに、Ｓｉ
）レンチエツチングが必要な技術となってきている。特
に、集積度が向上するにつれて、Ｓｉ基板の狭い領域に
深い穴を掘る、いわゆる高アスペクト比のエツチングが
要求されてきている。この場合、開口部は非常に狭いた
め、エツチングの際には反応、排気、形状制御といった
あらゆる困難が伴う。このうち形状に関しては、Ｕ字型
、７字型、Ｙ字型といった様々な形状が要求されるが、
一般には、トレンチ壁面のへの不純物拡散、あるいはト
レンチ内への電極材料の堆積を考慮し、傾斜をもった側
面形状が求められる。
従来のＳｉ）レンチエツチングのプロセスを第２図に示
す。まず、第２図（ａ）に示すようにＳｉ基板２０上に
熱酸化膜２１を厚く形成する。次に第２図（ｂ）に示す
ように、この熱Ｓｉｎ、膜上にポジ形レジスト２２を均
一に塗布し、露光、現像により、微細なレジストパター
ンを形成する。次に、第２図（Ｃ）に示すように、この
形成されたレジストパターン２２をマククとして、下地
の熱５ｉＯｚ［２１をドライエツチングする。このドラ
イエ、チングは、通常は平行平板電極に１３．５６ＭＨ
ｚの高周波を印加し、適当なガスを導入することでプラ
ズマを発生させエツチングを行う、リアクティブイオン
エツチングにより行うことにより、異方性の高いエツチ
ングが実現でき、熱ＳｉＯ□膜２１はほぼ垂直にエツチ
ングされる。熱５ｉｎ２膜２１のエツチング後、マスク
として用いたレジスト２２を除去すれば、Ｓｉ基板２０
上に熱ＳｉＯ２膜２１がパターニングされる０次に、第
２図（ｄ）に示すように、この微細な熱ＳｉＯ□膜２１
のパターンをマスクとして、Ｓｉ基板２０をリアクティ
ブイオンエツチングすることにより、微細なＳｉ）レン
チパターン２４が形成される。
す。まず、第２図（ａ）に示すようにＳｉ基板２０上に
熱酸化膜２１を厚く形成する。次に第２図（ｂ）に示す
ように、この熱Ｓｉｎ、膜上にポジ形レジスト２２を均
一に塗布し、露光、現像により、微細なレジストパター
ンを形成する。次に、第２図（Ｃ）に示すように、この
形成されたレジストパターン２２をマククとして、下地
の熱５ｉＯｚ［２１をドライエツチングする。このドラ
イエ、チングは、通常は平行平板電極に１３．５６ＭＨ
ｚの高周波を印加し、適当なガスを導入することでプラ
ズマを発生させエツチングを行う、リアクティブイオン
エツチングにより行うことにより、異方性の高いエツチ
ングが実現でき、熱ＳｉＯ□膜２１はほぼ垂直にエツチ
ングされる。熱５ｉｎ２膜２１のエツチング後、マスク
として用いたレジスト２２を除去すれば、Ｓｉ基板２０
上に熱ＳｉＯ２膜２１がパターニングされる０次に、第
２図（ｄ）に示すように、この微細な熱ＳｉＯ□膜２１
のパターンをマスクとして、Ｓｉ基板２０をリアクティ
ブイオンエツチングすることにより、微細なＳｉ）レン
チパターン２４が形成される。
上述したようにＳｉ基板に対して垂直にパターニングさ
れた熱Ｓｉｎ、膜２１をマスクとしてＳｉ基板２０のト
レンチエツチングを行った場合、エツチングの際にプラ
ズマ中からＳｉ基板２０へ入射してくるイオンはＳｉ基
板２０に対して垂直であるため、マスクパターンに忠実
にＳｉ基板２０のエツチングが進行し、垂直な形状が得
られると考えられがちだが、実際にはトレンチ形状に大
きく影響するエツチング圧力や高周波電力などのプラズ
マ諸量を正確に制御するのが難しく、また、チャンバの
構造、雰囲気等によっても、形状は左右されるため、ア
ンダーカットが入ったり、ボーイング形状となりやすく
、この後のＣＶＤ工程で、ＳｉＯ２膜や多結晶Ｓｉ膜を
堆積するときに、中にすき間を発生させてしまうという
問題点を有する。
れた熱Ｓｉｎ、膜２１をマスクとしてＳｉ基板２０のト
レンチエツチングを行った場合、エツチングの際にプラ
ズマ中からＳｉ基板２０へ入射してくるイオンはＳｉ基
板２０に対して垂直であるため、マスクパターンに忠実
にＳｉ基板２０のエツチングが進行し、垂直な形状が得
られると考えられがちだが、実際にはトレンチ形状に大
きく影響するエツチング圧力や高周波電力などのプラズ
マ諸量を正確に制御するのが難しく、また、チャンバの
構造、雰囲気等によっても、形状は左右されるため、ア
ンダーカットが入ったり、ボーイング形状となりやすく
、この後のＣＶＤ工程で、ＳｉＯ２膜や多結晶Ｓｉ膜を
堆積するときに、中にすき間を発生させてしまうという
問題点を有する。
本発明によれば、半導体基板上にパターニングされた熱
Ｓ ｉ Ｏ２膜等の第１の絶縁膜をマスクとして、下地
の半導体基板をドライエツチングする工程において、上
記第１絶縁膜の側壁にＳｉｎ。
Ｓ ｉ Ｏ２膜等の第１の絶縁膜をマスクとして、下地
の半導体基板をドライエツチングする工程において、上
記第１絶縁膜の側壁にＳｉｎ。
膜あるいは５ｔｓＮｔ膜等の第２絶縁膜を形成し、これ
ら第１の絶縁膜及び第２の絶縁膜をマスクとして、半導
体基板をエツチングすることによってトレンチを形成す
る工程を有する半導体装置の製造方法が得られる。
ら第１の絶縁膜及び第２の絶縁膜をマスクとして、半導
体基板をエツチングすることによってトレンチを形成す
る工程を有する半導体装置の製造方法が得られる。
以下、本発明を図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の第１及び第２の実施例
を説明するために、主な工程を示した断面図である。
を説明するために、主な工程を示した断面図である。
まず、第１図（ａ）に示すように、Ｓｉウェハー１０上
に厚さ約１μｍの熱５ｉｎ２膜１１を成長させ、この上
に厚さ１．０〜１．５μｍのホトレジスト１２を均一に
塗布する。次に第１図（ｂ）に示すように、露光装置を
用いて微細なパターンをこのホトレジスト１２に転写し
、その後に現像を行うことにより、熱Ｓｉｎｇ膜ｌｌ上
には、ホトレジスト１２の微細なパターンが形成される
。
に厚さ約１μｍの熱５ｉｎ２膜１１を成長させ、この上
に厚さ１．０〜１．５μｍのホトレジスト１２を均一に
塗布する。次に第１図（ｂ）に示すように、露光装置を
用いて微細なパターンをこのホトレジスト１２に転写し
、その後に現像を行うことにより、熱Ｓｉｎｇ膜ｌｌ上
には、ホトレジスト１２の微細なパターンが形成される
。
次に、第１図（Ｃ）に示すように、このホトレジストパ
ターン１２をマスクとして、 ｆｉｓ ｉ Ｏｘ膜１１
のドライエツチングを行う。エツチングの手順は以下の
通りである。平行平板からなる一対の電極の一方に上記
試料を載置し、これらを内蔵した真空チャンバー内にＣ
ＨＦ ３を２０〜５０ｓｅｃｍ導入する。試料を置いた
電極に１３．５６ＭＨｚの高周波電界を印加し、両電極
間に高周波グロー放電を生じさせる。この際使用した電
力密度は２〜３ Ｗ ／ ｃｎｌであった。エツチング
中のガス圧力は０、０１〜０． Ｉ Ｔｏｒｒとした。
ターン１２をマスクとして、 ｆｉｓ ｉ Ｏｘ膜１１
のドライエツチングを行う。エツチングの手順は以下の
通りである。平行平板からなる一対の電極の一方に上記
試料を載置し、これらを内蔵した真空チャンバー内にＣ
ＨＦ ３を２０〜５０ｓｅｃｍ導入する。試料を置いた
電極に１３．５６ＭＨｚの高周波電界を印加し、両電極
間に高周波グロー放電を生じさせる。この際使用した電
力密度は２〜３ Ｗ ／ ｃｎｌであった。エツチング
中のガス圧力は０、０１〜０． Ｉ Ｔｏｒｒとした。
この条件では熱５ｉｆ２膜１１のエツチング速度は約４
０００人／ｍｉｎであり、ウェハー面内均一性は±３％
以内で、熱５ｉｎ２膜１１はほぼ垂直な形状が得られた
。なお、下地の５ｉｌＯと熱５ｉｎ２膜１１との選択比
は約２０である。エツチング後、マスクとして用いたホ
トレジスト１２を除去することで、微細な熱５ｉｎ２膜
パターン１１が得られた。
０００人／ｍｉｎであり、ウェハー面内均一性は±３％
以内で、熱５ｉｎ２膜１１はほぼ垂直な形状が得られた
。なお、下地の５ｉｌＯと熱５ｉｎ２膜１１との選択比
は約２０である。エツチング後、マスクとして用いたホ
トレジスト１２を除去することで、微細な熱５ｉｎ２膜
パターン１１が得られた。
次に、第１図（ｄ）に示すように、この試料に厚さが１
０００〜４０００人ｆ） Ｓ ｉ Ｏ２膜をＣＶＤ装置
を使用して均一に堆積させ、先に行った熱ＳｉＯ□膜１
１のエツチングと同じ条件でＣＶＤ５ｉＯｚ膜をエッチ
バックすると、熱Ｓｉ０ｇ膜パターン１１の側壁にサイ
ドウオール１３が形成される。このサイドウオール１３
の形状は、ＣＶ Ｄ Ｓ ｉ Ｏ２膜の膜厚及びＣＶ
Ｄ Ｓ ｉ Ｏ２膜のエッチバックの時間により異なる
。次に、第１図（ｅ）に示すように、このサイドウオー
ル１３が側面についたＳｉＯ□膜パターン１２をマスク
としてＳｉ）レンチエツチングを行う。このエツチング
は、平行平板からなる一対の電極の一方に試料を載置し
、これらを内蔵した真空チャンバ内にＣＦ ４等のフロ
ロカーボン系のガスを３〜５ｓｅｃｍ導入する。試料を
置いた電極に１３．５６ＭＨｚの高周波電界を印加する
。
０００〜４０００人ｆ） Ｓ ｉ Ｏ２膜をＣＶＤ装置
を使用して均一に堆積させ、先に行った熱ＳｉＯ□膜１
１のエツチングと同じ条件でＣＶＤ５ｉＯｚ膜をエッチ
バックすると、熱Ｓｉ０ｇ膜パターン１１の側壁にサイ
ドウオール１３が形成される。このサイドウオール１３
の形状は、ＣＶ Ｄ Ｓ ｉ Ｏ２膜の膜厚及びＣＶ
Ｄ Ｓ ｉ Ｏ２膜のエッチバックの時間により異なる
。次に、第１図（ｅ）に示すように、このサイドウオー
ル１３が側面についたＳｉＯ□膜パターン１２をマスク
としてＳｉ）レンチエツチングを行う。このエツチング
は、平行平板からなる一対の電極の一方に試料を載置し
、これらを内蔵した真空チャンバ内にＣＦ ４等のフロ
ロカーボン系のガスを３〜５ｓｅｃｍ導入する。試料を
置いた電極に１３．５６ＭＨｚの高周波電界を印加する
。
使用した電力密度は２〜３ Ｗ／ｃｕｔであった。ガス
圧力は０．２〜０．６Ｔｏｒｒとして行った場合、Ｓｉ
基板１０のエツチング速度は約１．３μｍ、マスクと５
ｉｎ２膜１１との選択比は約１０であった。この条件で
、例えば４分間エツチングを行うと、５ｉ１０のエツチ
ング深さは約５μｍとなり、形状は、マスクのＳｉＯ□
膜１１のサイドウオールが除々にエツチングされて、サ
イドウオール１３の幅が狭っていくため、７字型となる
ことがＳＥＭ観察により確認された。サイドウオール１
３の幅は、例えばエツチング前が３０００人であった場
合には、Ｓｉ）レンチエツチング後は２５００人となる
。上記方法によるＳｉ）レンチエツチングを行うと、所
定のマスクパターンよりも微細のパターン形状が得られ
、パターン寸法は、ＣＶ Ｄ Ｓ ｉ Ｏ２膜の膜厚を
変えることで、変化させることができる。
圧力は０．２〜０．６Ｔｏｒｒとして行った場合、Ｓｉ
基板１０のエツチング速度は約１．３μｍ、マスクと５
ｉｎ２膜１１との選択比は約１０であった。この条件で
、例えば４分間エツチングを行うと、５ｉ１０のエツチ
ング深さは約５μｍとなり、形状は、マスクのＳｉＯ□
膜１１のサイドウオールが除々にエツチングされて、サ
イドウオール１３の幅が狭っていくため、７字型となる
ことがＳＥＭ観察により確認された。サイドウオール１
３の幅は、例えばエツチング前が３０００人であった場
合には、Ｓｉ）レンチエツチング後は２５００人となる
。上記方法によるＳｉ）レンチエツチングを行うと、所
定のマスクパターンよりも微細のパターン形状が得られ
、パターン寸法は、ＣＶ Ｄ Ｓ ｉ Ｏ２膜の膜厚を
変えることで、変化させることができる。
また、以下に第２の実施例を再び第１図（ａ）〜（ｅ）
を参照して説明する。まず、第１図（ｃ）に示すように
、第１の実施例と同じ方法により、ＳｉウェハーＩＯ上
に微細な熱５ｉ（ｈ膜パターン１１を形成する。本実施
例ではこの試料に厚さが１０００〜３０００人の５ｉｓ
Ｎｔ膜をＣＶＤ装置にて均一に堆積させる。次に第１の
実施例と同条件で５１ｇＮ４膜をエッチバックすｈば第
１図（ｄ）に示すように熱５ｉＯｚ膜パターン１１の側
壁に５ｉｓＮｔ膜のサイドウオール１３が形成される。
を参照して説明する。まず、第１図（ｃ）に示すように
、第１の実施例と同じ方法により、ＳｉウェハーＩＯ上
に微細な熱５ｉ（ｈ膜パターン１１を形成する。本実施
例ではこの試料に厚さが１０００〜３０００人の５ｉｓ
Ｎｔ膜をＣＶＤ装置にて均一に堆積させる。次に第１の
実施例と同条件で５１ｇＮ４膜をエッチバックすｈば第
１図（ｄ）に示すように熱５ｉＯｚ膜パターン１１の側
壁に５ｉｓＮｔ膜のサイドウオール１３が形成される。
このサイドウオール１３の形状は、 ＣＶＤ Ｓ ｉ
ｓＮ４膜の膜厚及びエッチバックの時間により異なる。
ｓＮ４膜の膜厚及びエッチバックの時間により異なる。
次に、第１図（ｅ）に示すように、このＳｉ３Ｎ４膜の
サイドウオール１３が側面についた５ｉｎ２膜パターン
１２をマスクとしてＳｉ）レンチエツチングを行う。エ
ツチング条件は第１の実施例と同様である。
サイドウオール１３が側面についた５ｉｎ２膜パターン
１２をマスクとしてＳｉ）レンチエツチングを行う。エ
ツチング条件は第１の実施例と同様である。
上記方法は、サイドウオール１３がＳｉ、Ｎｔであるた
め、ＳｉＯ□膜に比べてＳｉ）レンチエツチング時にお
いてエツチング速度が速く、サイドウオール１３にテー
パーがつきやすいため、トレンチ１４の側壁によりテー
パーがつき易くなるという利点を有している。
め、ＳｉＯ□膜に比べてＳｉ）レンチエツチング時にお
いてエツチング速度が速く、サイドウオール１３にテー
パーがつきやすいため、トレンチ１４の側壁によりテー
パーがつき易くなるという利点を有している。
以上説明したように、本発明は、Ｓｉ）レンチエツチン
グにおいて、ＣＶＤ Ｓ ｉ ０２膜あるいはＣＶＤ５
１ＩＮ４膜のサイドウオールが側壁についた熱ＳｉＯ２
膜をマスクとして用いるため、テーパー形状が得られ易
く、次工程にて行うトレンチ壁面への不純物拡散、ある
いはトレンチ内への電極材料の堆積が容易に行うことが
可能となるという利点を持つ。
グにおいて、ＣＶＤ Ｓ ｉ ０２膜あるいはＣＶＤ５
１ＩＮ４膜のサイドウオールが側壁についた熱ＳｉＯ２
膜をマスクとして用いるため、テーパー形状が得られ易
く、次工程にて行うトレンチ壁面への不純物拡散、ある
いはトレンチ内への電極材料の堆積が容易に行うことが
可能となるという利点を持つ。
た断面図である。
１０．２０・・・・・・Ｓｉ基板、１１．２１・・・・
・・熱５ｉＯｚ膜、１２．２２・・・・・・ポジ型レジ
スト、１３・・・・・・サイドウオール、１４．２４・
・・・・・トレンチ部。
・・熱５ｉＯｚ膜、１２．２２・・・・・・ポジ型レジ
スト、１３・・・・・・サイドウオール、１４．２４・
・・・・・トレンチ部。
代理人 弁理士 内 原 晋
第１図（ａ）〜（ｅ）は本発明の第１及び第２の実施例
を説明するために、主な工程を示した断面図、第２図（
ａ）〜（ｄ）は従来例による製造工程を示し第 ！ 図 羊 図
を説明するために、主な工程を示した断面図、第２図（
ａ）〜（ｄ）は従来例による製造工程を示し第 ！ 図 羊 図
Claims (1)
- 半導体基板上にパターニングされた第１の絶縁膜を形成
する工程と、前記第１の絶縁膜の側壁に第２の絶縁膜を
形成する工程と、前記第１の絶縁膜と前記第２の絶縁膜
をマスクとして前記半導体基板をドライエッチングする
工程とを有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030888A JPH0220021A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030888A JPH0220021A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220021A true JPH0220021A (ja) | 1990-01-23 |
Family
ID=15902565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17030888A Pending JPH0220021A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220021A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| WO2014181859A1 (ja) | 2013-05-10 | 2014-11-13 | 株式会社日本触媒 | ポリアクリル酸（塩）系吸水性樹脂の製造方法 |
-
1988
- 1988-07-07 JP JP17030888A patent/JPH0220021A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5356823A (en) * | 1989-12-22 | 1994-10-18 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| WO2014181859A1 (ja) | 2013-05-10 | 2014-11-13 | 株式会社日本触媒 | ポリアクリル酸（塩）系吸水性樹脂の製造方法 |
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