JPH11330045A - 酸化膜及びシリコン層の積層膜のエッチング方法 - Google Patents
酸化膜及びシリコン層の積層膜のエッチング方法Info
- Publication number
- JPH11330045A JPH11330045A JP10126375A JP12637598A JPH11330045A JP H11330045 A JPH11330045 A JP H11330045A JP 10126375 A JP10126375 A JP 10126375A JP 12637598 A JP12637598 A JP 12637598A JP H11330045 A JPH11330045 A JP H11330045A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- oxide film
- silicon layer
- film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005530 etching Methods 0.000 title claims abstract description 69
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 31
- 239000010703 silicon Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 35
- 229920005591 polysilicon Polymers 0.000 claims description 35
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 15
- 230000008021 deposition Effects 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 6
- 239000007789 gas Substances 0.000 description 29
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Computer Hardware Design (AREA)
- General Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- ing And Chemical Polishing (AREA)
Abstract
(57)【要約】
【課題】 酸化膜層とシリコン層の積層膜を残渣無くエ
ッチングすることができる酸化膜及びシリコン層の積層
膜のエッチング方法を提供する。 【解決手段】 シリコン基板１上に形成された上層の酸
化膜４及び下層のシリコン層３からなる積層膜をエッチ
ングする。先ず、ＣＦ系ガスを使用して酸化膜４をエッ
チングし、この酸化膜４のエッチングで発生したデポジ
ッション６をＣｌ2ガスを使用してエッチング除去す
る。その後、シリコン層３をエッチングする。
ッチングすることができる酸化膜及びシリコン層の積層
膜のエッチング方法を提供する。 【解決手段】 シリコン基板１上に形成された上層の酸
化膜４及び下層のシリコン層３からなる積層膜をエッチ
ングする。先ず、ＣＦ系ガスを使用して酸化膜４をエッ
チングし、この酸化膜４のエッチングで発生したデポジ
ッション６をＣｌ2ガスを使用してエッチング除去す
る。その後、シリコン層３をエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は酸化膜とシリコン層
との積層膜をエッチングする方法に関し、残渣が生じる
ことなく積層膜をエッチングすることができる酸化膜及
びシリコン層の積層膜のエッチング方法に関する。
との積層膜をエッチングする方法に関し、残渣が生じる
ことなく積層膜をエッチングすることができる酸化膜及
びシリコン層の積層膜のエッチング方法に関する。
【０００２】
【従来の技術】近時、ＬＳＩの微細化により、ＬＳＩの
製造工程において、ゲートポリシリコンのエッチングに
酸化膜をマスクとして使用する場合が多くなっている。
また、フラッシュメモリのゲート構造においては、コン
トロールゲートとフローティングゲートとの間に酸化膜
及び窒化膜の層が挿入されている。
製造工程において、ゲートポリシリコンのエッチングに
酸化膜をマスクとして使用する場合が多くなっている。
また、フラッシュメモリのゲート構造においては、コン
トロールゲートとフローティングゲートとの間に酸化膜
及び窒化膜の層が挿入されている。
【０００３】これらの酸化膜は、通常、酸化膜エッチャ
ーでエッチングするのが好ましいが、そうすると、酸化
膜と他の層との各層に応じてエッチング装置を変更する
必要が生じ、工程数の増加につながると共に、コストの
増加を招くことになる。
ーでエッチングするのが好ましいが、そうすると、酸化
膜と他の層との各層に応じてエッチング装置を変更する
必要が生じ、工程数の増加につながると共に、コストの
増加を招くことになる。
【０００４】従って、ポリシリコンのエッチャーでポリ
シリコン層と酸化膜層を連続的にエッチングできること
が要望されている。この要望に対して、ＳｉＯ2層はＣ
Ｆ系ガス、ポリシリコン層は、従来のＣｌ2／ＨＢｒ／
Ｏ2混合ガスを使用し、これらのガスをエッチングの途
中で切り換えることが提案されている。
シリコン層と酸化膜層を連続的にエッチングできること
が要望されている。この要望に対して、ＳｉＯ2層はＣ
Ｆ系ガス、ポリシリコン層は、従来のＣｌ2／ＨＢｒ／
Ｏ2混合ガスを使用し、これらのガスをエッチングの途
中で切り換えることが提案されている。
【０００５】しかし、ＣＦ系ガスを使用して酸化膜をエ
ッチングすると、ウエハ表面に、フルオロカーボン系及
びレジスト系のデポジションが堆積してしまう。もし、
このままの状態で下層のポリシリコン層をエッチングす
ると、このデポジションがマスクとなり、ポリシリコン
の残渣が生じてしまう。
ッチングすると、ウエハ表面に、フルオロカーボン系及
びレジスト系のデポジションが堆積してしまう。もし、
このままの状態で下層のポリシリコン層をエッチングす
ると、このデポジションがマスクとなり、ポリシリコン
の残渣が生じてしまう。
【０００６】即ち、従来のエッチング方法においては、
図１に示すように、シリコン基板１上に形成されたゲー
ト酸化膜２、ポリシリコン層３及び酸化膜４の積層構造
からなるデバイス構造において、上層のポリシリコン層
３及び酸化膜４の２層のみをエッチングするときは、第
１ステップとして、ＣＦ4，ＣＨＦ3，Ｃ4Ｆ8のＣＦ系ガ
スを含む混合ガスを使用して、酸化膜４をエッチングす
る。次に、第２ステップとして、Ｃｌ，ＨＢｒ，Ｏ2の
混合ガスを使用し、ゲート酸化膜２がエッチングされな
い条件で、ポリシリコン層３を除去していた。
図１に示すように、シリコン基板１上に形成されたゲー
ト酸化膜２、ポリシリコン層３及び酸化膜４の積層構造
からなるデバイス構造において、上層のポリシリコン層
３及び酸化膜４の２層のみをエッチングするときは、第
１ステップとして、ＣＦ4，ＣＨＦ3，Ｃ4Ｆ8のＣＦ系ガ
スを含む混合ガスを使用して、酸化膜４をエッチングす
る。次に、第２ステップとして、Ｃｌ，ＨＢｒ，Ｏ2の
混合ガスを使用し、ゲート酸化膜２がエッチングされな
い条件で、ポリシリコン層３を除去していた。
【０００７】
【発明が解決しようとする課題】しかしながら、図２に
示すように、第１ステップ終了後、フルオロカーボン及
びレジスト系のデポジション６がポリシリコン層３の表
面に堆積するため、このデポジッション６がマスクとな
り、図９に示すように、ポリシリコン残渣７が発生す
る。
示すように、第１ステップ終了後、フルオロカーボン及
びレジスト系のデポジション６がポリシリコン層３の表
面に堆積するため、このデポジッション６がマスクとな
り、図９に示すように、ポリシリコン残渣７が発生す
る。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、酸化膜層とシリコン層の積層膜を残渣無く
エッチングすることができる酸化膜及びシリコン層の積
層膜のエッチング方法を提供することを目的とする。
のであって、酸化膜層とシリコン層の積層膜を残渣無く
エッチングすることができる酸化膜及びシリコン層の積
層膜のエッチング方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る酸化膜及び
シリコン層の積層膜のエッチング方法は、上層の酸化膜
及び下層のシリコン層からなる積層膜をエッチングする
方法において、ＣＦ系ガスを使用して前記酸化膜をエッ
チングする工程と、この酸化膜のエッチングで発生した
デポジッションをＣｌ2ガスを使用してエッチング除去
する工程と、前記シリコン層をエッチングする工程と、
を有することを特徴とする。
シリコン層の積層膜のエッチング方法は、上層の酸化膜
及び下層のシリコン層からなる積層膜をエッチングする
方法において、ＣＦ系ガスを使用して前記酸化膜をエッ
チングする工程と、この酸化膜のエッチングで発生した
デポジッションをＣｌ2ガスを使用してエッチング除去
する工程と、前記シリコン層をエッチングする工程と、
を有することを特徴とする。
【００１０】前記デポジッションをエッチングする工程
は、Ｃｌ2ガスの代わりに、Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ等
の希ガスを使用してもよい。
は、Ｃｌ2ガスの代わりに、Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ等
の希ガスを使用してもよい。
【００１１】本発明においては、酸化膜のエッチング
後、発生したデポジッションをＣｌ2単体ガスを使用し
たエッチングにより除去する。このＣｌ2ガスによるエ
ッチングは比較的にバイアスパワーが高いものを使用す
る。そして、このデポジッションを除去した後、シリコ
ン層をエッチングするので、シリコン層のエッチング時
に、従来問題になっていたポリシリコン残渣は、その原
因となるデポジションが除去されているため、発生しな
い。なお、Ｃｌ2単ガスエッチング工程は、対酸化膜選
択比が低いので、ポリシリコン層の下層にゲート酸化膜
が存在する場合は、この下層ゲート酸化膜が露出する前
に、ポリシリコン層のエッチング工程に切り換える必要
がある。
後、発生したデポジッションをＣｌ2単体ガスを使用し
たエッチングにより除去する。このＣｌ2ガスによるエ
ッチングは比較的にバイアスパワーが高いものを使用す
る。そして、このデポジッションを除去した後、シリコ
ン層をエッチングするので、シリコン層のエッチング時
に、従来問題になっていたポリシリコン残渣は、その原
因となるデポジションが除去されているため、発生しな
い。なお、Ｃｌ2単ガスエッチング工程は、対酸化膜選
択比が低いので、ポリシリコン層の下層にゲート酸化膜
が存在する場合は、この下層ゲート酸化膜が露出する前
に、ポリシリコン層のエッチング工程に切り換える必要
がある。
【００１２】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１乃至図４は
本発明の第１実施例に係るエッチング方法を工程順に示
す断面図である。図１に示すように、シリコン基板１上
にＭＯＳトランジスタのゲート絶縁膜となる熱酸化膜２
を、例えば、６〜１０ｎｍの厚さに形成し、キャリア伝
導膜であるポリシリコン層３を、例えば、１００〜１５
０ｎｍの厚さに形成し、ハードマスクとなる酸化膜４
を、例えば、５０〜１００ｎｍの厚さに形成する。そし
て、酸化膜４上にレジスト膜５を形成した後、このレジ
スト膜５をゲート配線形状にパターニングする。こうし
て形成された酸化膜４及びポリシリコン層３をエッチン
グする。
付の図面を参照して具体的に説明する。図１乃至図４は
本発明の第１実施例に係るエッチング方法を工程順に示
す断面図である。図１に示すように、シリコン基板１上
にＭＯＳトランジスタのゲート絶縁膜となる熱酸化膜２
を、例えば、６〜１０ｎｍの厚さに形成し、キャリア伝
導膜であるポリシリコン層３を、例えば、１００〜１５
０ｎｍの厚さに形成し、ハードマスクとなる酸化膜４
を、例えば、５０〜１００ｎｍの厚さに形成する。そし
て、酸化膜４上にレジスト膜５を形成した後、このレジ
スト膜５をゲート配線形状にパターニングする。こうし
て形成された酸化膜４及びポリシリコン層３をエッチン
グする。
【００１３】図５はこのエッチングに使用する２周波Ｒ
ＩＥ方式を用いたドライエッチング装置を示す。このド
ライエッチング装置は、上下対向電極同士に高周波電力
を印加し、その位相差を制御する機能を備えた反応性イ
オンエッチング（ＲＩＥ）装置である。この装置におい
ては、チャンバ内に下部電極１１及び上部電極１３が対
向して配置されており、下部電極１１を内蔵するエッチ
ングステージ１０上にエッチングサンプル１２が載置さ
れるようになっている。上部電極１３は上部高周波電源
１６ａに接続され、下部電極１１は下部高周波電源１６
ｂに接続されており、モジュレータ１７は各高周波電源
１６ａ、１６ｂからの高周波電圧の位相制御を行う。ま
た、上部電極１３は内部が空洞になっており、その下面
からガス８を噴出するシャワーヘッドとして機能する。
また、チャンバの下部にはチャンバ内のガスを排気する
排気口９が設けられている。そして、チャンバ内を排気
し、ガスをチャンバ内に導入すると、上部電極１３と下
部電極１１との間に高周波電力を印加すると、チャンバ
内にプラズマが生起されてサンプル１２の表面がエッチ
ングされる。このエッチング装置は、１×１０10〜１×
１０11ｃｍ-2オーダーのプラズマ密度を有するプラズマ
を生成可能である。
ＩＥ方式を用いたドライエッチング装置を示す。このド
ライエッチング装置は、上下対向電極同士に高周波電力
を印加し、その位相差を制御する機能を備えた反応性イ
オンエッチング（ＲＩＥ）装置である。この装置におい
ては、チャンバ内に下部電極１１及び上部電極１３が対
向して配置されており、下部電極１１を内蔵するエッチ
ングステージ１０上にエッチングサンプル１２が載置さ
れるようになっている。上部電極１３は上部高周波電源
１６ａに接続され、下部電極１１は下部高周波電源１６
ｂに接続されており、モジュレータ１７は各高周波電源
１６ａ、１６ｂからの高周波電圧の位相制御を行う。ま
た、上部電極１３は内部が空洞になっており、その下面
からガス８を噴出するシャワーヘッドとして機能する。
また、チャンバの下部にはチャンバ内のガスを排気する
排気口９が設けられている。そして、チャンバ内を排気
し、ガスをチャンバ内に導入すると、上部電極１３と下
部電極１１との間に高周波電力を印加すると、チャンバ
内にプラズマが生起されてサンプル１２の表面がエッチ
ングされる。このエッチング装置は、１×１０10〜１×
１０11ｃｍ-2オーダーのプラズマ密度を有するプラズマ
を生成可能である。
【００１４】先ず、図１に示すように、レジスト膜５を
パターニング後、ウエハを図５に示すエッチング装置に
装入し、ＣＦ4ガスをチャンバ内に導入して酸化膜４を
エッチングする。エッチング条件は、例えば、ＣＦ4：
２００ｓｃｃｍ，Ｈｅ：５０ｓｃｃｍ，圧力：２０ｍＴ
ｏｒｒ、上部高周波（ＲＦ）電力：０Ｗ、下部高周波
（ＲＦ）電力：６００Ｗである。
パターニング後、ウエハを図５に示すエッチング装置に
装入し、ＣＦ4ガスをチャンバ内に導入して酸化膜４を
エッチングする。エッチング条件は、例えば、ＣＦ4：
２００ｓｃｃｍ，Ｈｅ：５０ｓｃｃｍ，圧力：２０ｍＴ
ｏｒｒ、上部高周波（ＲＦ）電力：０Ｗ、下部高周波
（ＲＦ）電力：６００Ｗである。
【００１５】図２に示すように、この酸化膜４のエッチ
ングにより、ウエハ表面にポリシリコン層３が露出する
が、その表面にはフルオロカーボン及びレジスト系のデ
ポジション６が堆積している。
ングにより、ウエハ表面にポリシリコン層３が露出する
が、その表面にはフルオロカーボン及びレジスト系のデ
ポジション６が堆積している。
【００１６】次に、図３に示すように、酸化膜エッチン
グ後、残存しているデポジション６を除去するために、
例えば、Ｃｌ2：１００〜２００ｓｃｃｍ，圧力：５〜
２０ｍＴｏｒｒ、上部高周波電力：２００〜６００Ｗ，
下部高周波電力：５０〜２００Ｗ，上下高周波電圧位相
比：１８０°の条件にてエッチングを行う。これによ
り、図３に示すように、デポジッション６が除去される
と共に、ポリシリコン層３の一部がエッチングされる。
グ後、残存しているデポジション６を除去するために、
例えば、Ｃｌ2：１００〜２００ｓｃｃｍ，圧力：５〜
２０ｍＴｏｒｒ、上部高周波電力：２００〜６００Ｗ，
下部高周波電力：５０〜２００Ｗ，上下高周波電圧位相
比：１８０°の条件にてエッチングを行う。これによ
り、図３に示すように、デポジッション６が除去される
と共に、ポリシリコン層３の一部がエッチングされる。
【００１７】このＣｌ2ガスによるポリシリコン層のエ
ッチングレートは１００〜２００ｎｍ、酸化膜のエッチ
ングレートは１５〜３０ｎｍである。なお、この条件で
は、下地酸化膜２のエッチングレートが速いので、図３
に示すように、ポリシリコン層３が残る程度でエッチン
グを停止する。
ッチングレートは１００〜２００ｎｍ、酸化膜のエッチ
ングレートは１５〜３０ｎｍである。なお、この条件で
は、下地酸化膜２のエッチングレートが速いので、図３
に示すように、ポリシリコン層３が残る程度でエッチン
グを停止する。
【００１８】次に、図４に示すように、残存しているポ
リシリコン層３を除去するために、ＨＢｒ：１００〜２
００ｓｃｃｍ，Ｏ2：２〜１０ｓｃｃｍ，圧力：５０〜
１５０ｍＴｏｒｒ、上部高周波電力：２００〜６００
Ｗ，下部高周波電力：５０〜２００Ｗ，上下高周波電圧
の位相比：１３５°の条件にてエッチングし、酸化膜４
及びシリコン層３の積層膜のエッチング工程を完了す
る。
リシリコン層３を除去するために、ＨＢｒ：１００〜２
００ｓｃｃｍ，Ｏ2：２〜１０ｓｃｃｍ，圧力：５０〜
１５０ｍＴｏｒｒ、上部高周波電力：２００〜６００
Ｗ，下部高周波電力：５０〜２００Ｗ，上下高周波電圧
の位相比：１３５°の条件にてエッチングし、酸化膜４
及びシリコン層３の積層膜のエッチング工程を完了す
る。
【００１９】本実施例においては、第１のエッチング工
程で、ＣＦ系のガスを使用するので、シリコン表面にフ
ルオロカーボン及びレジスト系のデポジション６が堆積
するのであるが、そのデポジション６を第２のエッチン
グ工程で、Ｃｌ2ガスを使用して除去する。このため、
第３のエッチング工程で、シリコン層をエッチングする
際に、デポジッション６が存在しないので、第３のエッ
チング工程で、シリコン残渣が発生することが防止され
る。
程で、ＣＦ系のガスを使用するので、シリコン表面にフ
ルオロカーボン及びレジスト系のデポジション６が堆積
するのであるが、そのデポジション６を第２のエッチン
グ工程で、Ｃｌ2ガスを使用して除去する。このため、
第３のエッチング工程で、シリコン層をエッチングする
際に、デポジッション６が存在しないので、第３のエッ
チング工程で、シリコン残渣が発生することが防止され
る。
【００２０】次に、図６及び図７を参照して本発明の第
２実施例について説明する。本実施例はフローティング
ゲート型のＭＯＳトランジスタについてのものである。
図６に示すように、シリコン基板１８上に、酸化膜１９
及び第１ポリシリコン層２０が形成されており、この第
１ポリシリコン層２０上に、酸化膜、窒化膜及び酸化膜
からなる層２１（以下、ＯＮＯ層という）が形成されて
いる。そして、この層２１上に、第２ポリシリコン層２
２及びＷＳｉ層２３が形成されており、ＷＳｉ層２３上
に、レジスト２４のパターンが形成されている。
２実施例について説明する。本実施例はフローティング
ゲート型のＭＯＳトランジスタについてのものである。
図６に示すように、シリコン基板１８上に、酸化膜１９
及び第１ポリシリコン層２０が形成されており、この第
１ポリシリコン層２０上に、酸化膜、窒化膜及び酸化膜
からなる層２１（以下、ＯＮＯ層という）が形成されて
いる。そして、この層２１上に、第２ポリシリコン層２
２及びＷＳｉ層２３が形成されており、ＷＳｉ層２３上
に、レジスト２４のパターンが形成されている。
【００２１】このような構造のデバイスに対し、エッチ
ングを施して図７に示すようにＷＳｉ層２３、第２ポリ
シリコン層２２、ＯＮＯ層２１及びポリシリコン層２２
をパターニングする。この場合に、先ず、上層２層のＷ
Ｓｉ層２３及び第２ポリシリコン層２２を夫々Ｃｌ2／
Ｏ2及びＣｌ2／ＨＢｒを使用してエッチングした後、下
層のＯＮＯ層２１及びポリシリコン層２２を上記第１実
施例と同様にして同様の条件でエッチングする。このよ
うにしても、ポリシリコン残渣は発生せず、本発明の効
果が得られる。
ングを施して図７に示すようにＷＳｉ層２３、第２ポリ
シリコン層２２、ＯＮＯ層２１及びポリシリコン層２２
をパターニングする。この場合に、先ず、上層２層のＷ
Ｓｉ層２３及び第２ポリシリコン層２２を夫々Ｃｌ2／
Ｏ2及びＣｌ2／ＨＢｒを使用してエッチングした後、下
層のＯＮＯ層２１及びポリシリコン層２２を上記第１実
施例と同様にして同様の条件でエッチングする。このよ
うにしても、ポリシリコン残渣は発生せず、本発明の効
果が得られる。
【００２２】なお、上記実施例は、Ｃｌ2ガスを使用し
たエッチングによりデポジッションを除去しているが、
このＣｌ2ガスの代わりに、Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ等
の希ガスを使用しても良い。但し、この場合は、バイア
スパワーを４００〜６００Ｗと高い条件にすることが必
要である。
たエッチングによりデポジッションを除去しているが、
このＣｌ2ガスの代わりに、Ａｒ，Ｋｒ，Ｘｅ，Ｒｎ等
の希ガスを使用しても良い。但し、この場合は、バイア
スパワーを４００〜６００Ｗと高い条件にすることが必
要である。
【００２３】また、上記実施例は、酸化膜のエッチング
の後に、ポリシリコン層をエッチングするものである
が、このポリシリコン層の代わりに、アモルファスシリ
コン層をエッチングする場合でも同様に本発明の効果が
得られる。
の後に、ポリシリコン層をエッチングするものである
が、このポリシリコン層の代わりに、アモルファスシリ
コン層をエッチングする場合でも同様に本発明の効果が
得られる。
【００２４】更に、エッチング装置としては、図５に示
すＲＩＥ装置に限らず、図８（ａ）、（ｂ）、（ｃ）に
夫々示すようなＲＩＥ，ＩＣＰ，ＥＣＲタイプのエッチ
ング装置を用いてもよく、本発明に使用するエッチング
装置としては種々のものを使用することができる。
すＲＩＥ装置に限らず、図８（ａ）、（ｂ）、（ｃ）に
夫々示すようなＲＩＥ，ＩＣＰ，ＥＣＲタイプのエッチ
ング装置を用いてもよく、本発明に使用するエッチング
装置としては種々のものを使用することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ＣＦ系のガスを使用して酸化膜をエッチングした後、発
生したデポジッションをＣｌ2ガスを使用するエッチン
グにより除去するから、その後シリコン層をエッチング
してもシリコンの残渣が残ることはない。即ち、酸化膜
をＣＦ系のガスを使用してエッチングすることにより、
表面にフルオロカーボン及びレジスト系のデポジション
が堆積するのであるが、このデポジッションをＣｌ2ガ
スで除去できるので、シリコン残渣が生じない。
ＣＦ系のガスを使用して酸化膜をエッチングした後、発
生したデポジッションをＣｌ2ガスを使用するエッチン
グにより除去するから、その後シリコン層をエッチング
してもシリコンの残渣が残ることはない。即ち、酸化膜
をＣＦ系のガスを使用してエッチングすることにより、
表面にフルオロカーボン及びレジスト系のデポジション
が堆積するのであるが、このデポジッションをＣｌ2ガ
スで除去できるので、シリコン残渣が生じない。
【図１】本発明の実施例方法の１工程を示す断面図であ
る。
る。
【図２】同実施例の次の工程を示す断面図である。
【図３】同実施例の次の工程を示す断面図である。
【図４】同実施例の最終工程を示す断面図である。
【図５】同実施例にて使用するＲＩＥエッチング装置を
示す図である。
示す図である。
【図６】本発明の他の実施例のエッチング前の工程を示
す断面図である。
す断面図である。
【図７】同実施例のエッチング後の工程を示す断面図で
ある。
ある。
【図８】本発明の実施例で使用するエッチング装置の一
例を示す図である。
例を示す図である。
【図９】従来方法により生じた残渣を示す断面図であ
る。
る。
１、１８：シリコン基板 ２、１９：ゲート酸化膜 ３：ポリシリコン層 ４：酸化膜 ５、２４：フォトレジスト ６：デポジション ７：シリコン残渣 ８：原料ガス ９：排気口 １０：エッチング処理ステージ １１：下部電極 １２：被エッチングサンプル １３：上部電極 １６ａ：上部電極高周波電源 １６ｂ：下部電極高周波電源 １７：上下高周波電圧の位相差を制御するモジュレータ １８：シリコン基板 ２０：第１ポリシリコン層 ２１：ＯＮＯ層 ２２：第２ポリシリコン層 ２３：ＷＳｉ層
Claims (6)
- 【請求項１】 上層の酸化膜及び下層のシリコン層から
なる積層膜をエッチングする方法において、ＣＦ系ガス
を使用して前記酸化膜をエッチングする工程と、この酸
化膜のエッチングで発生したデポジッションをＣｌ2ガ
スを使用してエッチング除去する工程と、前記シリコン
層をエッチングする工程と、を有することを特徴とする
酸化膜及びシリコン層の積層膜のエッチング方法。 - 【請求項２】 Ｃｌ2ガスを使用するエッチング工程
は、Ｃｌ2：１００〜２００ｓｃｃｍ，圧力：５〜２０
ｍＴｏｒｒ、上部高周波電力：２００〜６００Ｗ，下部
高周波電力：５０〜２００Ｗ，上下高周波電圧位相比：
１８０°の条件にてエッチングするものであることを特
徴とする請求項１に記載の酸化膜及びシリコン層の積層
膜のエッチング方法。 - 【請求項３】 前記酸化膜は、酸化膜、窒化膜及び酸化
膜の３層積層体であることを特徴とする請求項１又は２
に記載の酸化膜及びシリコン層の積層膜のエッチング方
法。 - 【請求項４】 前記シリコン層は、ポリシリコン層又は
アモルファスシリコン層であることを特徴とする請求項
１乃至３のいずれか１項に記載の酸化膜及びシリコン層
の積層膜のエッチング方法。 - 【請求項５】 上層の酸化膜及び下層のシリコン層から
なる積層膜をエッチングする方法において、ＣＦ系ガス
を使用して前記酸化膜をエッチングする工程と、この酸
化膜のエッチングで発生したデポジッションをＡｒ，Ｋ
ｒ，Ｘｅ，Ｒｎ等の希ガスを使用してエッチング除去す
る工程と、前記シリコン層をエッチングする工程と、を
有することを特徴とする酸化膜及びシリコン層の積層膜
のエッチング方法。 - 【請求項６】 前記希ガスを使用するエッチング方法
は、４００〜６００Ｗの高周波電力を印加してエッチン
グするものであることを特徴とする請求項５に記載の酸
化膜及びシリコン層の積層膜のエッチング方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126375A JPH11330045A (ja) | 1998-05-08 | 1998-05-08 | 酸化膜及びシリコン層の積層膜のエッチング方法 |
| US09/306,625 US20010001732A1 (en) | 1998-05-08 | 1999-05-06 | Process for fabricating semiconductor device without etching residue produced during etching to oxide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10126375A JPH11330045A (ja) | 1998-05-08 | 1998-05-08 | 酸化膜及びシリコン層の積層膜のエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330045A true JPH11330045A (ja) | 1999-11-30 |
Family
ID=14933621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10126375A Pending JPH11330045A (ja) | 1998-05-08 | 1998-05-08 | 酸化膜及びシリコン層の積層膜のエッチング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010001732A1 (ja) |
| JP (1) | JPH11330045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434312B1 (ko) * | 2000-12-21 | 2004-06-05 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158888B2 (en) | 2001-05-04 | 2007-01-02 | Takeda San Diego, Inc. | Determining structures by performing comparisons between molecular replacement results for multiple different biomolecules |
| KR101001466B1 (ko) * | 2007-03-06 | 2010-12-14 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조 방법 |
| CN102347232B (zh) * | 2011-09-28 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 硅的干法刻蚀方法 |
| JP2014220387A (ja) * | 2013-05-08 | 2014-11-20 | 東京エレクトロン株式会社 | プラズマエッチング方法 |
-
1998
- 1998-05-08 JP JP10126375A patent/JPH11330045A/ja active Pending
-
1999
- 1999-05-06 US US09/306,625 patent/US20010001732A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434312B1 (ko) * | 2000-12-21 | 2004-06-05 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010001732A1 (en) | 2001-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5843846A (en) | Etch process to produce rounded top corners for sub-micron silicon trench applications | |
| JP2009076661A (ja) | 半導体装置の製造方法 | |
| KR20020061001A (ko) | 불화 가스 및 산소를 함유한 가스 혼합물을 사용하는텅스텐의 플라즈마 공정 | |
| JPH11204504A (ja) | シリコン層のエッチング方法 | |
| JP4351806B2 (ja) | フォトレジストマスクを使用してエッチングするための改良技術 | |
| JPH10189482A (ja) | コンタクトホール内の導電性プラグ形成方法 | |
| JP3088178B2 (ja) | ポリシリコン膜のエッチング方法 | |
| US6458284B1 (en) | Method of etching and etch mask | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| JP2000277610A (ja) | 半導体装置の製造方法 | |
| US6027959A (en) | Methods for in-situ removal of an anti-reflective coating during a nitride resistor protect etching process | |
| US5968278A (en) | High aspect ratio contact | |
| US6066567A (en) | Methods for in-situ removal of an anti-reflective coating during an oxide resistor protect etching process | |
| JPH10178014A (ja) | 半導体装置の製造方法 | |
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| JPH02219227A (ja) | プラズマ散乱現象を利用した蝕刻方法 | |
| JP4282391B2 (ja) | 半導体装置の製造方法 | |
| JPH10275799A (ja) | シリコン層のエッチング方法 | |
| JP2000150632A (ja) | 半導体装置の製造方法 | |
| JPH10308447A (ja) | 半導体装置の製造方法 | |
| JP2001127039A (ja) | 半導体装置の製造方法 | |
| JPH10144633A (ja) | 半導体装置の製造方法 | |
| JPH11243080A (ja) | 半導体基板のエッチング方法 | |
| JP2003298049A (ja) | 半導体装置の製造方法 | |
| KR100282416B1 (ko) | 반도체소자의제조방법 |