JPH02219227A - プラズマ散乱現象を利用した蝕刻方法 - Google Patents

プラズマ散乱現象を利用した蝕刻方法

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JPH02219227A JP1332526A JP33252689A JPH02219227A JP H02219227 A JPH02219227 A JP H02219227A JP 1332526 A JP1332526 A JP 1332526A JP 33252689 A JP33252689 A JP 33252689A JP H02219227 A JPH02219227 A JP H02219227A
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朴　啓淳
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朴　▲てん▼求
Hae S Park
朴　海成
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シー・チュン・キム
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集積半導体記憶素子の製造工程に関するもの
で、特に、夫々のパターンが形式された多層構造物上部
で蝕刻工程を施した場合、段差部位に残される薄膜の残
留物をプラズマ散乱（Ｓｃａｔｔｅｒｉｎｇ　）現象を
利用して除去する方法に関するものである。
１Ｍ級以上の半導体記憶素子の製造工程で夫々のパター
ンが形成された多層′Ｍ４造物上物上部刻工程を施すと
一般的で段差（Ｔｏｐｏｌｏｇｙ　）が形成されていて
その段差部位に残留物が残ることになる。上記の残留物
は半導体記憶素子の特性に影響を及ぼす不純物であって
、蝕刻されるべきであるが上記の残留物を除去する従来
の技術は次のとおりである。
第１、上記の残留物を除去するために単に蝕刻工程時間
をもいっそう延ばして進行する方法がある。しかし、こ
の方法は蝕刻工程そのものの選択度が低い場合にのぞま
ない他の薄膜まで蝕刻される問題と、蝕刻されないよう
にするためには他の薄膜に対する蝕刻速度の選択度が甚
だ高くなければならないという問題点をもっている。
第２、上記の残留物を除去するための更にまた他の試図
は追加にマスクパターン工程と蝕刻工程を再度施すこと
である。すなわち、除去をのぞむ残留物および他の物質
の上部に全体的感光膜を塗布して残留物がある部分の感
光膜を除去した後、残留物を蝕刻工程を介して除去する
。
しかし、上記の工程は感光膜の形成および蝕刻工程等の
追加工程が要されるため工程が複雑化されマスクパター
ン形成工程時に細密な注意が要される問題点が発生する
。
従って、本発明は従来の技術の問題点を解決するために
プラズマ散乱現象を利用した残留物の除去方法を供する
のに其の目的がある。
本発明のプラズマ散乱を利用した残留除去方法によると
、プラズマガスを利用して、予定された条件で蝕刻を図
る対象薄膜によって蝕刻するが、対象薄膜の下部の他の
薄膜の露出される箇所まて蝕刻し、 上記の他の薄膜が露出される箇所からは上記プラズマの
蝕刻条件を変化させてプラズマ散乱により蝕刻なし、そ
れによって、段差部分に残っている薄膜の残留物を除去
するのを特徴とする。
以下、本発明を添付の図面参照で詳細に説明すると次の
とおりである。
第１図は、従来の工程による残留物が残っている状態の
断面図である。シリコン基板〈８）上部の左側の一定部
分にフィールド酸化Ｍ（２）第１ポリシリコン（４）及
び絶縁膜用酸化膜を順次的に形成した後、これに離隔さ
れた右側シリコン基板（８）上部には開成化膜（３）、
第２ポリシリコン（６）および感光膜（７）を順次的に
形成した後、感光膜（７）の上部にマスクパターン工程
をなして非等方法蝕刻で多結晶シリコン（６）を除去す
る状態である。
しかし、従来の工程によると、図面に示された如く、左
側第１ポリシリコン（４）側面部位に残留物（９）が完
全に除去されてなく少量が残っているのがみられる。
第２図は、本発明による工程で左側第１ポリシリコン（
４）の側面部位に残留物が除去された部分（１）を示す
断面図である。すなわち、第１図の如くシリコン基板（
８）の左側上段にフィールド酸化Ｍ（２）、第１ポリシ
リコン（４）および絶縁膜用酸ｆヒｙＡ（５）を順次的
に夫々形成する。
そして、右側シリコン基板（８）上部に閾酸化膜（３）
を形成して全体的に第２ポリシリコン（６）を形成した
後、上記の第２ポリシリコン（６）の上部に感光膜（７
）を塗布する。その後、マスクパターン工程で一部分だ
け残して除去した後、本発明による蝕刻工程で感光膜（
７）が露出された部分の上記の第２ポリシリコン（６）
を蝕刻なして第１ポリシリコン（４）の側面の部位にも
残留物が完全に蝕刻された状態を示したものである。
本発明による蝕刻工程を詳細に示すことにする。上記の
第２ポリシリコン（６）の蝕刻工程は平面プラズマ触刻
装置を利用するものできチャンバ内の圧力２８０　（ｍ
　Ｔｏｒｒ）　、チャンバ内のＲＦ（Ｒａｄｉｏ　Ｆｒ
ｅｑｕｅｎｃｙ）電力２５０　（Ｗａｔｔ）　、陰極と
陽極との距離は１．５（Ｃｍ）　（全電極間距離０．３
〜２．５Ｃｍ）および雰囲気ガスはＣＣｌ２１００　　
；　Ｈｅ　１５０　（Ｓｔａｎｄａｒｄ　ＣＣ／Ｍｉｎ
）の条件で開成化膜（３）が露出されるまで非等方性蝕
刻で蝕刻工程を実線した。
上記の開成化膜（３）の表面では散乱現象が発生できる
ようにガスの選択とガス間の混合比率はＣＣＬ！＋１０
０　；　）ｌｅ　１５０　；　ＳＦ６６　（ＳＣＣＮ）
および圧力は３００　ｎ＋ｔｏｒｒに変化さぜ、電力お
よび電極間の距離は前と同一な条件でプラズマを発生す
る場合プラズマ散乱現象が閾酸化膜（３）表面で発生し
、段差に残っている残留物（９）を蝕刻することになる
。これと共に、蝕刻をのぞむ第２ポリシリコン（６）薄
膜の下部部分６Ａも若干蝕刻される。
結果的に、本発明はのぞむ薄膜すなわち第２ポリシリコ
ン（６）の蝕刻を了えた後、プラズマ触刻装置の条件を
僅少に変化させ蝕刻工程を更に進行させてプラズマ散乱
現象で残留物（第１図の９）を除去する方法である。
上記のプラズマ散乱現象を利用して残留物を除去するこ
とで過度な蝕刻が不要となり、プラズマの散乱現象を人
工的に誘導なして残留物を除去するので、従来の技術の
問題点を解決でき得る。
上記の如く、本発明は蝕刻工程そのものの特徴を変化さ
せて工程を進行するために、従来の技術方法に比較した
時工程の単純化および生産性向上に寄与することになっ
て経済性を高める効果がある。
【図面の簡単な説明】
第１図は、従来の工程による残留物が残っている状態の
断面図。 第２図は、本発明の工程による残留物が除去された状１
Ｇの断面図。 図面の主要部分に対する符号の説明 ：残留物が除去された部分 ：開成化膜 二酸化膜 ：感光膜 ：残留物 ２：フィールド酸化膜 ４：ポリシリコン ６：第２ポリシリコン ８：基板

Claims (1)

  1. 【特許請求の範囲】 １、多層構造の蝕刻工程で発生し得る段差部分に残って
    いる薄膜の残留物を除去する方法に於いて、 プラズマ蝕刻装置の予定された条件で蝕刻をのぞむ対象
    薄膜をプラズマガスを利用した非等方性蝕刻により蝕刻
    するが、対象薄膜の下部の他の薄膜が露出される箇所ま
    で蝕刻なし、 上記の他の薄膜が露出される箇所からは上記のプラズマ
    蝕刻装置の蝕刻条件を変化させてプラズマ散乱現象を発
    生させ、それによって段差部分に残っている薄膜の残留
    物を除去するのを特徴とするプラズマ散乱現象を利用し
    た残留物除去方法。 ２、上記非等方性触刻するプラズマ触刻装置の条件はチ
    ャンバ内のは圧力を２８０ｍＴｏｒｒ、チャンバ内のＲ
    Ｆ電力を２５０Ｗａｔｔおよび雰囲気ガス間の混合比率
    をＣＣＬ＿４１００：Ｈｅ１５０（ＳＣＣＭ）にするの
    を特徴とする請求範囲第１項記載のプラズマ散乱現象を
    利用した残留物除去方法。 ３、上記プラズマ蝕刻装置の条件を変化させてプラズマ
    散乱現象を発生させるのはチャンバ内の圧力を３００ｍ
    Ｔｏｒｒ、チャンバ内のＲＦ電力を２５０Ｗａｔｔおよ
    び雰囲気ガス間の混合比率をＣＣＬ＿４１００；Ｈｅ１
    ５０：ＳＦ＿６６（ＳＣＣＭ）にするのを特徴とする請
    求範囲第１項記載のプラズマ散乱現象を利用した残留物
    除去方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04125924A (ja) * 1990-09-17 1992-04-27 Mitsubishi Electric Corp プラズマエッチング方法
JP3181741B2 (ja) * 1993-01-11 2001-07-03 富士通株式会社 半導体装置の製造方法
US5639681A (en) * 1995-01-17 1997-06-17 Intel Corporation Process for eliminating effect of polysilicon stringers in semiconductor devices
US5736418A (en) * 1996-06-07 1998-04-07 Lsi Logic Corporation Method for fabricating a field effect transistor using microtrenches to control hot electron effects
US6613681B1 (en) * 1998-08-28 2003-09-02 Micron Technology, Inc. Method of removing etch residues
US6749485B1 (en) 2000-05-27 2004-06-15 Rodel Holdings, Inc. Hydrolytically stable grooved polishing pads for chemical mechanical planarization
US6736709B1 (en) 2000-05-27 2004-05-18 Rodel Holdings, Inc. Grooved polishing pads for chemical mechanical planarization
JP3891087B2 (ja) 2002-09-27 2007-03-07 ヤマハ株式会社 ポリシリコンエッチング方法
CN1674250A (zh) * 2004-03-25 2005-09-28 三洋电机株式会社 半导体装置的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297332A (ja) * 1986-10-24 1987-05-06 Matsushita Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4341594A (en) * 1981-02-27 1982-07-27 General Electric Company Method of restoring semiconductor device performance
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US4528066A (en) * 1984-07-06 1985-07-09 Ibm Corporation Selective anisotropic reactive ion etching process for polysilicide composite structures
IT1200785B (it) * 1985-10-14 1989-01-27 Sgs Microelettronica Spa Migliorato procedimento di attaco in plasma (rie) per realizzare contatti metallo-semiconduttore di tipo ohmico
US4808259A (en) * 1988-01-25 1989-02-28 Intel Corporation Plasma etching process for MOS circuit pregate etching utiliizing a multi-step power reduction recipe
US4818334A (en) * 1988-03-15 1989-04-04 General Electric Company Method of etching a layer including polysilicon

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297332A (ja) * 1986-10-24 1987-05-06 Matsushita Electric Ind Co Ltd Ｍｏｓトランジスタの製造方法

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