JPH09293727A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09293727A JPH09293727A JP10654396A JP10654396A JPH09293727A JP H09293727 A JPH09293727 A JP H09293727A JP 10654396 A JP10654396 A JP 10654396A JP 10654396 A JP10654396 A JP 10654396A JP H09293727 A JPH09293727 A JP H09293727A
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Abstract
(57)【要約】
【課題】 フォトリソグラフィ技術を高精度に行うため
の反射防止膜を形成すると、この反射防止膜と下地の配
線層とのエッチング選択比を大きくとることが難しく、
エッチング処理の効率が低下され、あるいは配線層のエ
ッチング精度が低下される。 【解決手段】 半導体基板１０１にシリコン酸化膜１０
２、多結晶シリコン膜１０３、タングステンシリサイド
膜１０４、反射防止膜（ＴｉＮ膜）１０５を成膜し、フ
ォトレジスト１０６をパターン形成する。ＴｉＮ膜１０
５はＣｌ2 ，ＣＦ4 を含むガスでエッチングすることで
下地との選択性を確保して高能率でエッチングでき、か
つ下地のオーバエッチングが防止される。また、硫酸と
過酸化水素の混合液でフォトレジスト１０６とＴｉＮ膜
１０５とを選択的よく除去でき、配線の高抵抗化が防止
できる。
の反射防止膜を形成すると、この反射防止膜と下地の配
線層とのエッチング選択比を大きくとることが難しく、
エッチング処理の効率が低下され、あるいは配線層のエ
ッチング精度が低下される。 【解決手段】 半導体基板１０１にシリコン酸化膜１０
２、多結晶シリコン膜１０３、タングステンシリサイド
膜１０４、反射防止膜（ＴｉＮ膜）１０５を成膜し、フ
ォトレジスト１０６をパターン形成する。ＴｉＮ膜１０
５はＣｌ2 ，ＣＦ4 を含むガスでエッチングすることで
下地との選択性を確保して高能率でエッチングでき、か
つ下地のオーバエッチングが防止される。また、硫酸と
過酸化水素の混合液でフォトレジスト１０６とＴｉＮ膜
１０５とを選択的よく除去でき、配線の高抵抗化が防止
できる。
Description
【０００１】
【発明の属する技術分野】本発明はポリサイド膜や金属
シリサイド膜から成るゲート電極、配線を有する半導体
装置において、これらのゲート電極や配線をフォトリソ
グラフィ技術により高精度に形成することが可能な半導
体装置の製造方法に関する。
シリサイド膜から成るゲート電極、配線を有する半導体
装置において、これらのゲート電極や配線をフォトリソ
グラフィ技術により高精度に形成することが可能な半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、金属とポリシリコンからなる
構成のポリサイド膜はトランジスタのゲート電極もしく
は配線に用いられている。図４は従来のポリサイド膜に
よるゲート電極や配線の製造方法の工程一部を工程順に
示した半導体チップの断面図である。まず、図４（ａ）
に示すように半導体基板４０１上のシリコン酸化膜４０
２の上に多結晶シリコン膜４０３、タングステンシリサ
イド膜４０４を順次成長して配線層となるポリサイド膜
を形成する。そして、その上にフォトレジスト４０５を
塗布し、リソグラフィ技術によりパターンを形成する。
構成のポリサイド膜はトランジスタのゲート電極もしく
は配線に用いられている。図４は従来のポリサイド膜に
よるゲート電極や配線の製造方法の工程一部を工程順に
示した半導体チップの断面図である。まず、図４（ａ）
に示すように半導体基板４０１上のシリコン酸化膜４０
２の上に多結晶シリコン膜４０３、タングステンシリサ
イド膜４０４を順次成長して配線層となるポリサイド膜
を形成する。そして、その上にフォトレジスト４０５を
塗布し、リソグラフィ技術によりパターンを形成する。
【０００３】ついで、図４（ｂ）のように、前記フォト
レジスト４０５をマスクにして前記半導体基板に対して
ＲＩＥ等の公知のドライエッチング技術を適用し、前記
ポリサイド膜をエッチングする。エッチング条件として
は、タングステンシリサイド膜４０４はＳＦ6 ，Ｃｌ2
を含むガス、多結晶シリコン膜４０３はＣｌ2 ，ＨＢ
ｒ，Ｏ2 等のガスを用いてエッチングを行う。これによ
り、フォトレジスト４０５のパターンに沿ったパターン
形状のポリサイド配線４０６が形成される。
レジスト４０５をマスクにして前記半導体基板に対して
ＲＩＥ等の公知のドライエッチング技術を適用し、前記
ポリサイド膜をエッチングする。エッチング条件として
は、タングステンシリサイド膜４０４はＳＦ6 ，Ｃｌ2
を含むガス、多結晶シリコン膜４０３はＣｌ2 ，ＨＢ
ｒ，Ｏ2 等のガスを用いてエッチングを行う。これによ
り、フォトレジスト４０５のパターンに沿ったパターン
形状のポリサイド配線４０６が形成される。
【０００４】このようなポリサイド配線の形成方法を、
表面段差を有するデバイスに適用した場合、タングステ
ンシリサイド膜は高い反射率を有するためリソグラフィ
工程において局所的に反射光が集中してパターン崩れが
生じ、所望のパターニングが不可能となり、特に微細化
が進むにつれてこの問題は深刻となっている。この問題
を解決する方法としてタングステンシリサイド膜上に反
射防止膜を設ける方法があり、これを図５を用いて説明
する。
表面段差を有するデバイスに適用した場合、タングステ
ンシリサイド膜は高い反射率を有するためリソグラフィ
工程において局所的に反射光が集中してパターン崩れが
生じ、所望のパターニングが不可能となり、特に微細化
が進むにつれてこの問題は深刻となっている。この問題
を解決する方法としてタングステンシリサイド膜上に反
射防止膜を設ける方法があり、これを図５を用いて説明
する。
【０００５】まず、図５（ａ）に示すように半導体基板
５０１上の表面段差を有するシリコン酸化膜５０２上に
多結晶シリコン膜５０３、タングステンシリサイド膜５
０４を順に成膜してポリサイド膜を形成した後、その上
に反射防止膜５０５を形成する。そして、その上にフォ
トレジスト５０６を塗布してリソグラフィ技術によりパ
ターンを形成する。反射防止膜５０５の材料としては、
ポリイミド、シリカなどを主成分としたものが用いられ
ており、通常材料を塗布後、ベーク処理により焼きしめ
を行って用いている。この反射防止膜５０５を用いるこ
とで、前記したリソグラフィ技術における反射光の集中
が回避でき、フォトレジスト５０６のマスクのパターン
精度を高めることができる。
５０１上の表面段差を有するシリコン酸化膜５０２上に
多結晶シリコン膜５０３、タングステンシリサイド膜５
０４を順に成膜してポリサイド膜を形成した後、その上
に反射防止膜５０５を形成する。そして、その上にフォ
トレジスト５０６を塗布してリソグラフィ技術によりパ
ターンを形成する。反射防止膜５０５の材料としては、
ポリイミド、シリカなどを主成分としたものが用いられ
ており、通常材料を塗布後、ベーク処理により焼きしめ
を行って用いている。この反射防止膜５０５を用いるこ
とで、前記したリソグラフィ技術における反射光の集中
が回避でき、フォトレジスト５０６のマスクのパターン
精度を高めることができる。
【０００６】この半導体基板を例えばＲＩＥ等のドライ
エッチング装置によりエッチングを行う。はじめに図５
（ｂ）に示すように反射防止膜５０５をエッチングす
る。エッチングガスとしては下地膜であるタングステン
シリサイド膜５０４に対してエッチング選択性の優れ
た、例えばＨＢｒ，Ｏ2 を含むガスによりエッチングを
行う。続いて、図５（ｃ）に示すように、図４で説明し
たと同様な技術によりポリサイド膜、すなわちタングス
テンシリサイド膜５０４と多結晶シリコン膜５０３のエ
ッチングを行い、その後にフォトレジスト５０６、反射
防止膜５０５を除去してポリサイド配線が完成する。
エッチング装置によりエッチングを行う。はじめに図５
（ｂ）に示すように反射防止膜５０５をエッチングす
る。エッチングガスとしては下地膜であるタングステン
シリサイド膜５０４に対してエッチング選択性の優れ
た、例えばＨＢｒ，Ｏ2 を含むガスによりエッチングを
行う。続いて、図５（ｃ）に示すように、図４で説明し
たと同様な技術によりポリサイド膜、すなわちタングス
テンシリサイド膜５０４と多結晶シリコン膜５０３のエ
ッチングを行い、その後にフォトレジスト５０６、反射
防止膜５０５を除去してポリサイド配線が完成する。
【０００７】
【発明が解決しようとする課題】しかし、反射防止膜と
して用いているシリカ、ポリイミドは液状であり流動性
を有することから下地膜の段差に対してコンフォーマル
性が乏しいという性質がある。このため、図６に示すよ
うに反射防止膜５０５を形成する下地の表面段差が著し
い場合には、最も低い場所と、最も高い場所での反射防
止膜５０５の膜厚の差が大きくなってしまう。前記した
ようなＨＢｒ，Ｏ2 による反射防止膜のエッチングレー
トは１００ｎｍ／ｍｉｎ程度であるため、表面段差が大
きい場合には最大厚みの箇所の反射防止膜を全てエッチ
ング除去するには多大な時間が必要とされることにな
り、量産性に乏しいものとなる。また、反射防止膜５０
５が薄い箇所の配線５０４，５０３は反射防止膜が厚い
所よりも早い時間からエッチングガスに晒されることに
なり、この箇所の配線のオーバーエッチング量が過度に
なり易く、配線寸法の制御が難しいという問題が生じ
る。
して用いているシリカ、ポリイミドは液状であり流動性
を有することから下地膜の段差に対してコンフォーマル
性が乏しいという性質がある。このため、図６に示すよ
うに反射防止膜５０５を形成する下地の表面段差が著し
い場合には、最も低い場所と、最も高い場所での反射防
止膜５０５の膜厚の差が大きくなってしまう。前記した
ようなＨＢｒ，Ｏ2 による反射防止膜のエッチングレー
トは１００ｎｍ／ｍｉｎ程度であるため、表面段差が大
きい場合には最大厚みの箇所の反射防止膜を全てエッチ
ング除去するには多大な時間が必要とされることにな
り、量産性に乏しいものとなる。また、反射防止膜５０
５が薄い箇所の配線５０４，５０３は反射防止膜が厚い
所よりも早い時間からエッチングガスに晒されることに
なり、この箇所の配線のオーバーエッチング量が過度に
なり易く、配線寸法の制御が難しいという問題が生じ
る。
【０００８】このような問題に対し、反射防止膜にコン
フォーマル性の優れた膜を用いる方法は特開平３−１２
０８７号公報にＡｌ配線の反射防止膜としてＴｉＮ膜を
用い、そのエッチングガスとしてＣｌ2 ，ＢＣｌ3 を用
いるという発明が、また特開平５−３０４１２４号公報
にはＡｌ配線の反射防止膜としてＴｉＯＮ膜を用い、そ
のエッチングガスとしてＣｌ2 を用いるという発明が、
また特開平６−８５０７５号公報にはコンタクトホール
のパターニングにおいてシリコン酸化膜上に反射防止膜
としてＴｉＮ膜を用いるという発明が報告されている。
これらの報告ではＴｉＮ膜のエッチングガスとしてＣｌ
2 ，ＢＣｌ3 が用いられているが、これらのガスではフ
ォトレジストに対し、選択性を維持しながらＴｉＮ膜を
エッチングするには、ＴｉＮ膜のエッチングレートは１
００ｎｍ／ｍｉｎ程度しか得らず、前記したような量産
性の点ではこれを解決することは難しい。
フォーマル性の優れた膜を用いる方法は特開平３−１２
０８７号公報にＡｌ配線の反射防止膜としてＴｉＮ膜を
用い、そのエッチングガスとしてＣｌ2 ，ＢＣｌ3 を用
いるという発明が、また特開平５−３０４１２４号公報
にはＡｌ配線の反射防止膜としてＴｉＯＮ膜を用い、そ
のエッチングガスとしてＣｌ2 を用いるという発明が、
また特開平６−８５０７５号公報にはコンタクトホール
のパターニングにおいてシリコン酸化膜上に反射防止膜
としてＴｉＮ膜を用いるという発明が報告されている。
これらの報告ではＴｉＮ膜のエッチングガスとしてＣｌ
2 ，ＢＣｌ3 が用いられているが、これらのガスではフ
ォトレジストに対し、選択性を維持しながらＴｉＮ膜を
エッチングするには、ＴｉＮ膜のエッチングレートは１
００ｎｍ／ｍｉｎ程度しか得らず、前記したような量産
性の点ではこれを解決することは難しい。
【０００９】また、これらの発明ではＴｉＮ膜を反射防
止膜として金属シリサイド膜に使用することは述べられ
てはいないが、本発明者の調査ではＣｌ2 ，ＢＣｌ3 に
よるタングステンシリサイドのエッチングレートはＴｉ
Ｎ膜のそれの２倍以上であることがわかっている。この
ため、金属シリサイド膜でゲート電極や配線を形成しよ
うとする場合、その反射防止膜にＴｉＮ膜を適用し、か
つこのＴｉＮ膜をＣｌ2 ，ＢＣｌ3 により選択的にエッ
チングしたときには、ＴｉＮ膜を高速に、かつ金属シリ
サイド膜に対し選択性の優れたエッチングを行うことは
困難であり、量産性に優れ、かつ寸法精度の高いパター
ン形成を行うことが難しいという問題がある。この問題
はポリサイド膜をゲート電極や配線に用いる場合でも全
く同じである。
止膜として金属シリサイド膜に使用することは述べられ
てはいないが、本発明者の調査ではＣｌ2 ，ＢＣｌ3 に
よるタングステンシリサイドのエッチングレートはＴｉ
Ｎ膜のそれの２倍以上であることがわかっている。この
ため、金属シリサイド膜でゲート電極や配線を形成しよ
うとする場合、その反射防止膜にＴｉＮ膜を適用し、か
つこのＴｉＮ膜をＣｌ2 ，ＢＣｌ3 により選択的にエッ
チングしたときには、ＴｉＮ膜を高速に、かつ金属シリ
サイド膜に対し選択性の優れたエッチングを行うことは
困難であり、量産性に優れ、かつ寸法精度の高いパター
ン形成を行うことが難しいという問題がある。この問題
はポリサイド膜をゲート電極や配線に用いる場合でも全
く同じである。
【００１０】本発明の目的は、金属シリサイド膜やポリ
サイド膜をゲート電極や配線に用いる半導体装置におい
て、その量産性を高め、かつ寸法精度の高いパターン形
成を可能とした半導体装置の製造方法を提供することに
ある。
サイド膜をゲート電極や配線に用いる半導体装置におい
て、その量産性を高め、かつ寸法精度の高いパターン形
成を可能とした半導体装置の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の製造方法は、半
導体基板にシリコン酸化膜を成長し、その上に配線また
は電極材料としてのポリサイド膜や金属シリサイド膜、
あるいは多結晶シリコン膜と、反射防止膜としてのＴｉ
Ｎ膜を順次成膜する工程と、前記ＴｉＮ膜上にフォトレ
ジストを塗布しリソグラフィ技術によりパターンを形成
する工程と、このフォトレジストをマスクとし少なくと
もＣｌ2 ，ＣＦ4 から成る混合ガスをエッチングガスと
して前記ＴｉＮ膜をエッチングする工程と、前記フォト
レジストをマスクとして前記ポリサイド膜や金属シリサ
イド膜、或いは多結晶シリコン膜をエッチングして配線
や電極を形成する工程と、前記フォトレジスト及びＴｉ
Ｎ膜を除去する工程とを含むことを特徴とする。
導体基板にシリコン酸化膜を成長し、その上に配線また
は電極材料としてのポリサイド膜や金属シリサイド膜、
あるいは多結晶シリコン膜と、反射防止膜としてのＴｉ
Ｎ膜を順次成膜する工程と、前記ＴｉＮ膜上にフォトレ
ジストを塗布しリソグラフィ技術によりパターンを形成
する工程と、このフォトレジストをマスクとし少なくと
もＣｌ2 ，ＣＦ4 から成る混合ガスをエッチングガスと
して前記ＴｉＮ膜をエッチングする工程と、前記フォト
レジストをマスクとして前記ポリサイド膜や金属シリサ
イド膜、或いは多結晶シリコン膜をエッチングして配線
や電極を形成する工程と、前記フォトレジスト及びＴｉ
Ｎ膜を除去する工程とを含むことを特徴とする。
【００１２】この製造方法において、本発明において
は、エッチングガスとしてのＣｌ2 ，ＣＦ4 の各々ガス
流量の割合をＣｌ2 ：ＣＦ4 ＝１：０．３〜０．４とす
ることが好ましい。また、フォトレジストとＴｉＮ膜
は、硫酸と過酸化水素の混合液によりエッチング除去す
ることが好ましい。
は、エッチングガスとしてのＣｌ2 ，ＣＦ4 の各々ガス
流量の割合をＣｌ2 ：ＣＦ4 ＝１：０．３〜０．４とす
ることが好ましい。また、フォトレジストとＴｉＮ膜
は、硫酸と過酸化水素の混合液によりエッチング除去す
ることが好ましい。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１実施形態を示す
図であり、配線としてポリサイド膜を用いた工程の一部
を示す半導体チップの断面図である。先ず、図１（ａ）
に示すように、半導体基板１０１上にシリコン酸化膜１
０２を成長し、その上に多結晶シリコン膜１０３を１５
０ｎｍ成膜する。続いてポリサイド膜を構成するタング
ステンシリサイド膜１０４を１００ｎｍ、その上に反射
防止膜としてのＴｉＮ膜１０５を５０ｎｍ、それぞれス
パッタリング技術により成膜する。次に、フォトレジス
ト１０６を塗布し、リソグラフィ技術によりパターニン
グを行う。このとき、ＴｉＮ膜１０５の反射防止機能に
より、反射光の集中が防止でき、高精度のパターニング
が行われる。
参照して説明する。図１は本発明の第１実施形態を示す
図であり、配線としてポリサイド膜を用いた工程の一部
を示す半導体チップの断面図である。先ず、図１（ａ）
に示すように、半導体基板１０１上にシリコン酸化膜１
０２を成長し、その上に多結晶シリコン膜１０３を１５
０ｎｍ成膜する。続いてポリサイド膜を構成するタング
ステンシリサイド膜１０４を１００ｎｍ、その上に反射
防止膜としてのＴｉＮ膜１０５を５０ｎｍ、それぞれス
パッタリング技術により成膜する。次に、フォトレジス
ト１０６を塗布し、リソグラフィ技術によりパターニン
グを行う。このとき、ＴｉＮ膜１０５の反射防止機能に
より、反射光の集中が防止でき、高精度のパターニング
が行われる。
【００１４】この半導体基板を図２に示すドライエッチ
ング装置に装填する。このドライエッチング装置は、上
部にガス供給機構、下部にガス排気口を有するチャンバ
２０１の内部に、２つの電極、すなわち上部電極２０２
と下部電極２０３を対向配置しており、上部電極２０２
にマッチングボックス２０４を介してＲＦ電源２０５が
接続される。また、チャンバ２０１内には、前記ガス供
給機構のガス供給路２０６を通して所要のガスが供給さ
れ、かつ一方で排気口２０７から真空引きすることでチ
ャンバ２０１内を所要のガス圧力に設定する。そして、
このチャンバ２０１にＣｌ2 ２００ｓｃｃｍ、ＣＦ4 ７
５ｓｃｃｍの各ガスを供給し、チャンバ内圧力４２５ｍ
Ｔｏｒｒ、電極におけるＲＦパワー密度１．２Ｗ／ｃｍ
2 、電極間隔０．８ｃｍの条件でＴｉＮ膜１０５のエッ
チングを行う。この時、半導体基板１０１は下部電極２
０３上に載置する。このエッチング条件によるＴｉＮ膜
１０５のエッチングレートは２３０ｎｍ／ｍｉｎ、タン
グステンシリサイド膜のエッチングレートは１５０ｎｍ
／ｍｉｎであるため、下地膜であるタングステンシリサ
イド膜１０４に対して選択性を有する条件で、ＴｉＮ膜
１０５を高速にエッチングすることが可能である。
ング装置に装填する。このドライエッチング装置は、上
部にガス供給機構、下部にガス排気口を有するチャンバ
２０１の内部に、２つの電極、すなわち上部電極２０２
と下部電極２０３を対向配置しており、上部電極２０２
にマッチングボックス２０４を介してＲＦ電源２０５が
接続される。また、チャンバ２０１内には、前記ガス供
給機構のガス供給路２０６を通して所要のガスが供給さ
れ、かつ一方で排気口２０７から真空引きすることでチ
ャンバ２０１内を所要のガス圧力に設定する。そして、
このチャンバ２０１にＣｌ2 ２００ｓｃｃｍ、ＣＦ4 ７
５ｓｃｃｍの各ガスを供給し、チャンバ内圧力４２５ｍ
Ｔｏｒｒ、電極におけるＲＦパワー密度１．２Ｗ／ｃｍ
2 、電極間隔０．８ｃｍの条件でＴｉＮ膜１０５のエッ
チングを行う。この時、半導体基板１０１は下部電極２
０３上に載置する。このエッチング条件によるＴｉＮ膜
１０５のエッチングレートは２３０ｎｍ／ｍｉｎ、タン
グステンシリサイド膜のエッチングレートは１５０ｎｍ
／ｍｉｎであるため、下地膜であるタングステンシリサ
イド膜１０４に対して選択性を有する条件で、ＴｉＮ膜
１０５を高速にエッチングすることが可能である。
【００１５】続いて、図１（ｂ）に示すように、前記フ
ォトレジスト１０６をマスクとしてポリサイド膜を公知
のドライエッチング技術によりパターニングする。例え
ば、タングステンシリサイド膜１０４をＳＦ6 ，Ｃｌ2
を含むガスで、多結晶シリコン膜１０３をＣｌ2 ，ＨＢ
ｒ，Ｏ2 を含むガスによりエッチングを行い、ポリサイ
ド配線を形成する。
ォトレジスト１０６をマスクとしてポリサイド膜を公知
のドライエッチング技術によりパターニングする。例え
ば、タングステンシリサイド膜１０４をＳＦ6 ，Ｃｌ2
を含むガスで、多結晶シリコン膜１０３をＣｌ2 ，ＨＢ
ｒ，Ｏ2 を含むガスによりエッチングを行い、ポリサイ
ド配線を形成する。
【００１６】次いで、図１（ｃ）のように、ＴｉＮ膜１
０５をエッチング除去する。これは、配線上にＴｉＮ膜
１０５が存在する配線構造では、ＴｉＮ膜１０５によっ
て配線が高抵抗となるためデバイスの高速化に適しな
い。そこで、ＴｉＮ膜１０５を除去することになるが、
量産性を考えるとフォトレジスト１０６、ＴｉＮ膜１０
５を同時に高速で除去する一方で、その下に存在するタ
ングステンシリサイド膜１０４、多結晶シリコン膜１０
３、シリコン酸化膜１０２に対してはエッチングの選択
性を有する処理方法が要求される。
０５をエッチング除去する。これは、配線上にＴｉＮ膜
１０５が存在する配線構造では、ＴｉＮ膜１０５によっ
て配線が高抵抗となるためデバイスの高速化に適しな
い。そこで、ＴｉＮ膜１０５を除去することになるが、
量産性を考えるとフォトレジスト１０６、ＴｉＮ膜１０
５を同時に高速で除去する一方で、その下に存在するタ
ングステンシリサイド膜１０４、多結晶シリコン膜１０
３、シリコン酸化膜１０２に対してはエッチングの選択
性を有する処理方法が要求される。
【００１７】そこで本発明では、硫酸と過酸化水素の混
合液によりフォトレジスト１０６、ＴｉＮ膜１０５をエ
ッチング除去する。このエッチング条件は、硫酸、過酸
化水素の体積比５：１、液温１４０℃の混合液に半導体
基板を５分間浸す。本混合液のＴｉＮ膜のエッチングレ
ートは約２０ｎｍ、タングステンシリサイド膜、多結晶
シリコン膜、シリコン酸化膜のエッチングレートは全く
エッチングされないため、タングステンシリサイド膜、
多結晶シリコン膜、シリコン酸化膜に対し選択性を維持
しながら、高速にフォトレジスト、ＴｉＮ膜の除去が可
能となり、図１（ｃ）に示すようにポリサイド配線１０
７の形成が実現する。
合液によりフォトレジスト１０６、ＴｉＮ膜１０５をエ
ッチング除去する。このエッチング条件は、硫酸、過酸
化水素の体積比５：１、液温１４０℃の混合液に半導体
基板を５分間浸す。本混合液のＴｉＮ膜のエッチングレ
ートは約２０ｎｍ、タングステンシリサイド膜、多結晶
シリコン膜、シリコン酸化膜のエッチングレートは全く
エッチングされないため、タングステンシリサイド膜、
多結晶シリコン膜、シリコン酸化膜に対し選択性を維持
しながら、高速にフォトレジスト、ＴｉＮ膜の除去が可
能となり、図１（ｃ）に示すようにポリサイド配線１０
７の形成が実現する。
【００１８】図３は本発明の第２実施形態の半導体装置
の製造方法を工程順に示す半導体基板の模式断面図であ
り、この実施形態は例えばメモリデバイスの容量部の形
成方法に適用される。先ず、図３（ａ）に示すように半
導体基板３０１上にシリコン酸化膜３０２を成長した
後、容量電極となる多結晶シリコン膜３０３を４００〜
６００ｎｍ、反射防止膜としてのＴｉＮ膜３０４を５０
ｎｍ、それぞれ成膜した後、フォトレジスト３０５を塗
布し、リソグラフィ技術によりパターン形成を行う。こ
こでは、素子分離部、トランジスタ部、導通（コンタク
ト）部の形成に関しては省略している。このリソグラフ
ィ技術において、ＴｉＮ膜３０４によって反射光の集中
が防止でき、高精度のパターン形成が可能となることは
第１の実施形態と同じである。
の製造方法を工程順に示す半導体基板の模式断面図であ
り、この実施形態は例えばメモリデバイスの容量部の形
成方法に適用される。先ず、図３（ａ）に示すように半
導体基板３０１上にシリコン酸化膜３０２を成長した
後、容量電極となる多結晶シリコン膜３０３を４００〜
６００ｎｍ、反射防止膜としてのＴｉＮ膜３０４を５０
ｎｍ、それぞれ成膜した後、フォトレジスト３０５を塗
布し、リソグラフィ技術によりパターン形成を行う。こ
こでは、素子分離部、トランジスタ部、導通（コンタク
ト）部の形成に関しては省略している。このリソグラフ
ィ技術において、ＴｉＮ膜３０４によって反射光の集中
が防止でき、高精度のパターン形成が可能となることは
第１の実施形態と同じである。
【００１９】この半導体基板を図２に示したドライエッ
チング装置に装填する。そして、Ｃｌ2 ２００ｓｃｃ
ｍ、ＣＦ4 ７５ｓｃｃｍのガスを供給し、チャンバ内圧
力４２５ｍＴｏｒｒ、ＲＦパワー密度１．２Ｗ／ｃ
ｍ2 、電極間隔０．８ｃｍの条件でＴｉＮ膜３０４のエ
ッチングを行う。この時、半導体基板３０１は下部電極
２０３上に載置する。続いて、図３（ｂ）のように、多
結晶シリコン膜３０３を一般的なドライエッチング技
術、例えば、Ｃｌ2 ，ＨＢｒ，Ｏ2 を含むガスによりエ
ッチングを行う。
チング装置に装填する。そして、Ｃｌ2 ２００ｓｃｃ
ｍ、ＣＦ4 ７５ｓｃｃｍのガスを供給し、チャンバ内圧
力４２５ｍＴｏｒｒ、ＲＦパワー密度１．２Ｗ／ｃ
ｍ2 、電極間隔０．８ｃｍの条件でＴｉＮ膜３０４のエ
ッチングを行う。この時、半導体基板３０１は下部電極
２０３上に載置する。続いて、図３（ｂ）のように、多
結晶シリコン膜３０３を一般的なドライエッチング技
術、例えば、Ｃｌ2 ，ＨＢｒ，Ｏ2 を含むガスによりエ
ッチングを行う。
【００２０】最後に、図３（ｃ）に示すように硫酸と過
酸化水素の体積比が５：１で液温１４０℃の混合液に、
この半導体基板を５分間浸してフォトレジスト３０５、
ＴｉＮ膜３０４を除去し、図示はしていないが、例えば
窒化膜、多結晶シリコン膜を成膜し、パターニングを行
うことにより容量電極が完成する。この場合でも、第１
の実施形態と同様に、本混合液のＴｉＮ膜３０４のエッ
チングレートは約２０ｎｍ、下層の多結晶シリコン膜、
シリコン酸化膜のエッチングレートは全くエッチングさ
れないため、多結晶シリコン膜３０３、シリコン酸化膜
３０２に対し選択性を維持しながら、高速にフォトレジ
スト３０５、ＴｉＮ膜３０４の除去が可能となる。この
第２の実施形態では、メモリデバイスの容量部の形成に
おいて、微細化が進み、多結晶シリコン膜からの反射に
よりパターニングが困難となる問題に関し、多結晶シリ
コン上に反射防止膜としてＴｉＮ膜を設けることによ
り、パターニングが可能となる。
酸化水素の体積比が５：１で液温１４０℃の混合液に、
この半導体基板を５分間浸してフォトレジスト３０５、
ＴｉＮ膜３０４を除去し、図示はしていないが、例えば
窒化膜、多結晶シリコン膜を成膜し、パターニングを行
うことにより容量電極が完成する。この場合でも、第１
の実施形態と同様に、本混合液のＴｉＮ膜３０４のエッ
チングレートは約２０ｎｍ、下層の多結晶シリコン膜、
シリコン酸化膜のエッチングレートは全くエッチングさ
れないため、多結晶シリコン膜３０３、シリコン酸化膜
３０２に対し選択性を維持しながら、高速にフォトレジ
スト３０５、ＴｉＮ膜３０４の除去が可能となる。この
第２の実施形態では、メモリデバイスの容量部の形成に
おいて、微細化が進み、多結晶シリコン膜からの反射に
よりパターニングが困難となる問題に関し、多結晶シリ
コン上に反射防止膜としてＴｉＮ膜を設けることによ
り、パターニングが可能となる。
【００２１】以上、好ましい実施形態について説明した
が、本発明はこれら実施形態に限定されるものではな
く、本願発明の要旨を変更しない範囲内において各種の
変更が可能である。例えば、第１実施形態では、ポリサ
イド配線について説明したが、シリサイド配線、ポリサ
イド電極、多結晶シリコン電極の形成についても同様の
結果を得ることが可能である。
が、本発明はこれら実施形態に限定されるものではな
く、本願発明の要旨を変更しない範囲内において各種の
変更が可能である。例えば、第１実施形態では、ポリサ
イド配線について説明したが、シリサイド配線、ポリサ
イド電極、多結晶シリコン電極の形成についても同様の
結果を得ることが可能である。
【００２２】また、ドライエッチング装置に関しても本
実施形態では狭電極のアノードカップル型ＲＩＥ装置を
用いてエッチングを行っているが、一般的にＲＩＥ装置
と呼ばれているカソードカップル型ＲＩＥや、ＭＥＲＩ
Ｅ、ＥＣＲ等のエッチング装置でも同様の効果を得るこ
とが可能である。
実施形態では狭電極のアノードカップル型ＲＩＥ装置を
用いてエッチングを行っているが、一般的にＲＩＥ装置
と呼ばれているカソードカップル型ＲＩＥや、ＭＥＲＩ
Ｅ、ＥＣＲ等のエッチング装置でも同様の効果を得るこ
とが可能である。
【００２３】
【発明の効果】以上説明したように本発明は、半導体装
置の製造方法、特にポリサイド配線の形成方法に関し
て、金属シリサイド膜からの反射により生ずるパターン
崩れを防ぐために、反射防止膜としてＴｉＮ膜を採用し
ているため、従来、金属シリサイド、またはポリサイド
膜の反射防止膜に用いていたシリカ、ポリイミド膜に比
べるとコンフォーマル性が優れているため、高い段差を
有するデバイスにも量産を損なわずに適用する事が可能
である。またＴｉＮ膜のエッチングに関し、Ｃｌ2，Ｃ
Ｆ4 を含むガスによりエッチングを行うことにより、下
地膜である金属シリサイド膜に対し選択性を維持しなが
ら高速でエッチングすることが可能である。さらに、エ
ッチング終了後、硫酸と過酸化水素の混合液に浸すこと
によりフォトレジストと同時にＴｉＮ膜を除去している
ため、配線抵抗の高抵抗化を制御し、デバイスの高速化
に対しても対応できる。
置の製造方法、特にポリサイド配線の形成方法に関し
て、金属シリサイド膜からの反射により生ずるパターン
崩れを防ぐために、反射防止膜としてＴｉＮ膜を採用し
ているため、従来、金属シリサイド、またはポリサイド
膜の反射防止膜に用いていたシリカ、ポリイミド膜に比
べるとコンフォーマル性が優れているため、高い段差を
有するデバイスにも量産を損なわずに適用する事が可能
である。またＴｉＮ膜のエッチングに関し、Ｃｌ2，Ｃ
Ｆ4 を含むガスによりエッチングを行うことにより、下
地膜である金属シリサイド膜に対し選択性を維持しなが
ら高速でエッチングすることが可能である。さらに、エ
ッチング終了後、硫酸と過酸化水素の混合液に浸すこと
によりフォトレジストと同時にＴｉＮ膜を除去している
ため、配線抵抗の高抵抗化を制御し、デバイスの高速化
に対しても対応できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の工程一部を示す断面
図である。
図である。
【図２】ＴｉＮ膜をエッチングするドライエッチング装
置の概略構成図である。
置の概略構成図である。
【図３】本発明の第２の実施形態の工程一部を示す断面
図である。
図である。
【図４】従来の製造方法の工程一部を示す断面図であ
る。
る。
【図５】従来の改善された製造方法の工程一部を示す断
面図である。
面図である。
【図６】従来の改善された製造方法における問題点を説
明するための断面図である。
明するための断面図である。
１０１，３０１ 半導体基板 １０２，３０２ シリコン酸化膜 １０３，３０３ 多結晶シリコン膜 １０４ タングステンシリサイド膜 １０５，３０４ ＴｉＮ膜 １０６，３０５ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｑ
Claims (4)
- 【請求項１】 半導体基板にシリコン酸化膜を成長し、
その上に配線材料としてのポリサイド膜や金属シリサイ
ド膜と反射防止膜としてのＴｉＮ膜を順次成膜する工程
と、前記ＴｉＮ膜上にフォトレジストを塗布しリソグラ
フィ技術によりパターンを形成する工程と、このフォト
レジストをマスクとし少なくともＣｌ2 ，ＣＦ4 から成
る混合ガスをエッチングガスとして前記ＴｉＮ膜をエッ
チングする工程と、前記フォトレジストをマスクとして
前記ポリサイド膜や金属シリサイド膜をエッチングして
配線を形成する工程と、前記フォトレジスト及びＴｉＮ
膜を除去する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 半導体基板にシリコン酸化膜を成長し、
その上に電極材料としての多結晶シリコン膜と反射防止
膜としてのＴｉＮ膜を順次成膜する工程と、前記ＴｉＮ
膜上にフォトレジストを塗布しリソグラフィ技術により
パターンを形成する工程と、このフォトレジストをマス
クとし少なくともＣｌ2 ，ＣＦ4 から成る混合ガスをエ
ッチングガスとして前記ＴｉＮ膜をエッチングする工程
と、前記フォトレジストをマスクとして前記多結晶シリ
コン膜をエッチングして電極を形成する工程と、前記フ
ォトレジスト及びＴｉＮ膜を除去する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 Ｃｌ2 ，ＣＦ4 の各々ガス流量の割合を
Ｃｌ2 ：ＣＦ4 ＝１：０．３〜０．４とする請求項１ま
たは２の半導体装置の製造方法。 - 【請求項４】 フォトレジストとＴｉＮ膜を硫酸と過酸
化水素の混合液によりエッチング除去する請求項１ない
し３のいずれかの半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10654396A JPH09293727A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10654396A JPH09293727A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09293727A true JPH09293727A (ja) | 1997-11-11 |
Family
ID=14436293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10654396A Pending JPH09293727A (ja) | 1996-04-26 | 1996-04-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09293727A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| KR100338823B1 (ko) * | 1999-12-30 | 2002-05-31 | 박종섭 | 반도체장치의 게이트전극 제조방법 |
| US6492271B1 (en) | 1999-06-30 | 2002-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100511895B1 (ko) * | 1998-12-29 | 2005-11-16 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
| KR100896849B1 (ko) * | 2007-12-26 | 2009-05-12 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
1996
- 1996-04-26 JP JP10654396A patent/JPH09293727A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100511895B1 (ko) * | 1998-12-29 | 2005-11-16 | 주식회사 하이닉스반도체 | 반도체소자의게이트전극형성방법 |
| US6492271B1 (en) | 1999-06-30 | 2002-12-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100322885B1 (ko) * | 1999-07-01 | 2002-02-08 | 박종섭 | 고집적 반도체 장치의 게이트 전극 제조 방법 |
| KR100338823B1 (ko) * | 1999-12-30 | 2002-05-31 | 박종섭 | 반도체장치의 게이트전극 제조방법 |
| KR100896849B1 (ko) * | 2007-12-26 | 2009-05-12 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
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