JP2002110654A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2002110654A JP2002110654A JP2000304517A JP2000304517A JP2002110654A JP 2002110654 A JP2002110654 A JP 2002110654A JP 2000304517 A JP2000304517 A JP 2000304517A JP 2000304517 A JP2000304517 A JP 2000304517A JP 2002110654 A JP2002110654 A JP 2002110654A
- Authority
- JP
- Japan
- Prior art keywords
- mask pattern
- polymer film
- pattern
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 リードタイムの悪化や製造コストの上昇を招
くことなく、微細マスクパターンを形成することがで
き、更にこの微細マスクパターンを用いて微細加工を行
うことができる半導体装置の製造方法を提供することを
目的とする。 【解決手段】 平行平板タイプのプラズマ処理装置の反
応室１６内にて、ＣＦ系ガスを含むプラズマ１８を発生
させ、基体全面にポリマー膜２０を堆積し、ＬＰ−Ｓｉ
Ｎ膜１２の露出面並びにレジストパターン１４の表面及
び側面を被覆し、引続き同一の反応室１６内にて、Ｏ2
ガスを含むプラズマ２２を発生させ、ポリマー膜２０に
対する異方性エッチングを行い、レジストパターン１４
の側面のみにポリマー膜２０ａを残存させる。こうし
て、レジストパターン１４及びその側面のポリマー膜２
０ａからなり、レジストパターン１４側面にポリマー膜
２０ａが付設された分だけ開口部寸法が狭くなっている
微細マスクパターン２４を形成する。
くことなく、微細マスクパターンを形成することがで
き、更にこの微細マスクパターンを用いて微細加工を行
うことができる半導体装置の製造方法を提供することを
目的とする。 【解決手段】 平行平板タイプのプラズマ処理装置の反
応室１６内にて、ＣＦ系ガスを含むプラズマ１８を発生
させ、基体全面にポリマー膜２０を堆積し、ＬＰ−Ｓｉ
Ｎ膜１２の露出面並びにレジストパターン１４の表面及
び側面を被覆し、引続き同一の反応室１６内にて、Ｏ2
ガスを含むプラズマ２２を発生させ、ポリマー膜２０に
対する異方性エッチングを行い、レジストパターン１４
の側面のみにポリマー膜２０ａを残存させる。こうし
て、レジストパターン１４及びその側面のポリマー膜２
０ａからなり、レジストパターン１４側面にポリマー膜
２０ａが付設された分だけ開口部寸法が狭くなっている
微細マスクパターン２４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に選択的なエッチングや不純物拡散を行う
際に使用する微細マスクパターンの形成方法、及びこの
微細マスクパターンを用いて行うエッチング方法に関す
るものである。
法に係り、特に選択的なエッチングや不純物拡散を行う
際に使用する微細マスクパターンの形成方法、及びこの
微細マスクパターンを用いて行うエッチング方法に関す
るものである。
【０００２】
【従来の技術】従来、例えば絶縁膜を選択的なエッチン
グ除去して接続孔を形成するためのマスクパターンを形
成する場合には、フォトリソグラフィ技術を用いて、下
地の被加工絶縁膜上に塗布したレジスト膜を所定の形状
にパターニングし、レジストパターンを形成することが
一般的であった。このため、半導体装置の高集積化、高
密度化に伴って微細加工が必要になるにつれて、微細レ
ジストパターンの形成が要求されてきた。
グ除去して接続孔を形成するためのマスクパターンを形
成する場合には、フォトリソグラフィ技術を用いて、下
地の被加工絶縁膜上に塗布したレジスト膜を所定の形状
にパターニングし、レジストパターンを形成することが
一般的であった。このため、半導体装置の高集積化、高
密度化に伴って微細加工が必要になるにつれて、微細レ
ジストパターンの形成が要求されてきた。
【０００３】また、微細加工を行うためには、フォトリ
ソグラフィ技術を用いる方法以外にも、層間膜との選択
比の高い薄膜、例えばシリコン窒化膜（ＳｉＮ膜）や多
結晶シリコン膜（Poly Silicon膜）等を用いたＳＡＣ
（Self Allinde Conact ）法やＰＳＣ（Polly Shrunken
Conactact）法を用いる方法も開発されてきた。
ソグラフィ技術を用いる方法以外にも、層間膜との選択
比の高い薄膜、例えばシリコン窒化膜（ＳｉＮ膜）や多
結晶シリコン膜（Poly Silicon膜）等を用いたＳＡＣ
（Self Allinde Conact ）法やＰＳＣ（Polly Shrunken
Conactact）法を用いる方法も開発されてきた。
【０００４】しかし、上記従来のフォトリソグラフィ技
術を用いて微細レジストパターンを形成する方法におい
ては、特別により短波長の光源を用いることが必要とな
り、しかもそのような特別な短波長の光源は高価になる
ため、この高価な装置が主要因となって製造コストの上
昇を招いていた。また、ＳＡＣ法やＰＳＣ法を用いる場
合には、必要となる加工工程数が増加するため、同様に
製造コストの上昇やリードタイムの悪化を招いていた。
術を用いて微細レジストパターンを形成する方法におい
ては、特別により短波長の光源を用いることが必要とな
り、しかもそのような特別な短波長の光源は高価になる
ため、この高価な装置が主要因となって製造コストの上
昇を招いていた。また、ＳＡＣ法やＰＳＣ法を用いる場
合には、必要となる加工工程数が増加するため、同様に
製造コストの上昇やリードタイムの悪化を招いていた。
【０００５】このため、通常の波長の光源を使用するフ
ォトリソグラフィ技術を用いつつ、その解像限界以下の
微細マスクパターンを形成する方法として、次のような
提案がなされている（特開昭６２−１２００３０号公報
参照）。
ォトリソグラフィ技術を用いつつ、その解像限界以下の
微細マスクパターンを形成する方法として、次のような
提案がなされている（特開昭６２−１２００３０号公報
参照）。
【０００６】即ち、例えばシリコン基板上にＢＰＳＧ
（Boro-Phospho-Silecate Glass ）膜を堆積して層間絶
縁膜を形成した後、この層間絶縁膜上に、フォトリソグ
ラフィ技術を用いて所定のレジストパターンを形成す
る。続いて、例えばＣＶＤ（Chemical Vapor Depositio
n ；化学的気相成長）法を用いて、基体全面に有機膜を
堆積し、層間絶縁膜の露出面並びにレジストパターンの
表面及び側面を被覆する。
（Boro-Phospho-Silecate Glass ）膜を堆積して層間絶
縁膜を形成した後、この層間絶縁膜上に、フォトリソグ
ラフィ技術を用いて所定のレジストパターンを形成す
る。続いて、例えばＣＶＤ（Chemical Vapor Depositio
n ；化学的気相成長）法を用いて、基体全面に有機膜を
堆積し、層間絶縁膜の露出面並びにレジストパターンの
表面及び側面を被覆する。
【０００７】続いて、異方性ドライエッチング法による
エッチバックを行い、層間絶縁膜の露出面及びレジスト
パターンの表面を被覆する有機膜を除去すると共に、レ
ジストパターンの側面を被覆する有機膜を残存させる。
こうして、レジストパターン及びその側面の有機膜から
なるマスクパターンを形成する。続いて、このレジスト
パターン及びその側面の有機膜からなるマスクパターン
をマスクとして、層間絶縁膜を選択的にエッチング除去
して、シリコン基板表面の所定の不純物領域に達するコ
ンタクトホールを形成する。
エッチバックを行い、層間絶縁膜の露出面及びレジスト
パターンの表面を被覆する有機膜を除去すると共に、レ
ジストパターンの側面を被覆する有機膜を残存させる。
こうして、レジストパターン及びその側面の有機膜から
なるマスクパターンを形成する。続いて、このレジスト
パターン及びその側面の有機膜からなるマスクパターン
をマスクとして、層間絶縁膜を選択的にエッチング除去
して、シリコン基板表面の所定の不純物領域に達するコ
ンタクトホールを形成する。
【０００８】このように上記特開昭６２−１２００３０
号公報に係るマスク形成方法によれば、選択的エッチン
グに使用するマスクパターンの開口部寸法が当初のレジ
ストパターンの開口部寸法よりもレジストパターン側面
に形成された有機膜の膜厚の分だけ小さくなり、フォト
リソグラフィ技術の解像限界以下の微細マスクパターン
の形成が可能になる。そして、この微細マスクパターン
を用いて、下地の層間絶縁膜を選択的にエッチング除去
することにより、微細なコンタクトホールの形成が可能
になる。
号公報に係るマスク形成方法によれば、選択的エッチン
グに使用するマスクパターンの開口部寸法が当初のレジ
ストパターンの開口部寸法よりもレジストパターン側面
に形成された有機膜の膜厚の分だけ小さくなり、フォト
リソグラフィ技術の解像限界以下の微細マスクパターン
の形成が可能になる。そして、この微細マスクパターン
を用いて、下地の層間絶縁膜を選択的にエッチング除去
することにより、微細なコンタクトホールの形成が可能
になる。
【０００９】
【発明が解決しようとする課題】しかし、上記特開昭６
２−１２００３０号公報に係る微細マスクパターンの形
成方法においては、直接にマスクを形成する工程だけで
も、層間絶縁膜上にフォトリソグラフィ技術を用いて所
定のレジストパターンを形成する工程、基体全面に有機
膜を堆積して、層間絶縁膜の露出面並びにレジストパタ
ーンの表面及び側面を被覆する工程、異方性ドライエッ
チング法による有機膜のエッチバックを行い、レジスト
パターンの側面のみに有機膜を残存させる工程が必要と
なる。このため、工程数が大幅に増加して、リードタイ
ムの悪化や製造コストの上昇を招いていた。
２−１２００３０号公報に係る微細マスクパターンの形
成方法においては、直接にマスクを形成する工程だけで
も、層間絶縁膜上にフォトリソグラフィ技術を用いて所
定のレジストパターンを形成する工程、基体全面に有機
膜を堆積して、層間絶縁膜の露出面並びにレジストパタ
ーンの表面及び側面を被覆する工程、異方性ドライエッ
チング法による有機膜のエッチバックを行い、レジスト
パターンの側面のみに有機膜を残存させる工程が必要と
なる。このため、工程数が大幅に増加して、リードタイ
ムの悪化や製造コストの上昇を招いていた。
【００１０】そこで本発明は、上記問題点に鑑みてなさ
れたものであって、リードタイムの悪化や製造コストの
上昇を招くことなく、微細マスクパターンを形成するこ
とができ、更にこの微細マスクパターンを用いて微細加
工を行うことができる半導体装置の製造方法を提供する
ことを目的とする。
れたものであって、リードタイムの悪化や製造コストの
上昇を招くことなく、微細マスクパターンを形成するこ
とができ、更にこの微細マスクパターンを用いて微細加
工を行うことができる半導体装置の製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】本発明者は上記特開昭６
２−１２００３０号公報に係る微細マスクパターンの形
成方法をベースにしつつ、その工程数の増加に伴うリー
ドタイムの悪化を改善する方法として、同一装置を用い
た工程の連続化を図ることを想到した。そして、鋭意実
験を重ねた結果、当初に形成するレジストパターンの側
面のみに形成する有機膜としてポリマー膜を採用するこ
とにより、基体全面に有機膜を堆積する工程及びこの有
機膜を異方性ドライエッチング法によりエッチバックす
る工程を同一反応室内において連続的に行うことが可能
であることが判明した。更に、こうして形成した微細マ
スクパターンをマスクとして下地の被加工層のエッチン
グを行う場合においても、この被加工層のエッチングを
更に同一反応室内において連続的に行うことも可能であ
ることが判明した。
２−１２００３０号公報に係る微細マスクパターンの形
成方法をベースにしつつ、その工程数の増加に伴うリー
ドタイムの悪化を改善する方法として、同一装置を用い
た工程の連続化を図ることを想到した。そして、鋭意実
験を重ねた結果、当初に形成するレジストパターンの側
面のみに形成する有機膜としてポリマー膜を採用するこ
とにより、基体全面に有機膜を堆積する工程及びこの有
機膜を異方性ドライエッチング法によりエッチバックす
る工程を同一反応室内において連続的に行うことが可能
であることが判明した。更に、こうして形成した微細マ
スクパターンをマスクとして下地の被加工層のエッチン
グを行う場合においても、この被加工層のエッチングを
更に同一反応室内において連続的に行うことも可能であ
ることが判明した。
【００１２】従って、上記課題は、以下に述べる本発明
に係る半導体装置の製造方法によって達成される。即
ち、請求項１に係る半導体装置の製造方法は、被加工層
上に、所定の形状のマスクパターンを形成する第１の工
程と、所定の反応室内において、基体全面にポリマー膜
を堆積して、被加工層の露出面並びにマスクパターンの
表面及び側面を被覆する第２の工程と、反応室内におい
て、連続的に、ポリマー膜に対する異方性エッチングを
行い、被加工層の露出面上及びマスクパターンの表面上
のポリマー膜を除去する一方、マスクパターンの側面に
ポリマー膜を残存させる第３の工程と、を有することを
特徴とする。
に係る半導体装置の製造方法によって達成される。即
ち、請求項１に係る半導体装置の製造方法は、被加工層
上に、所定の形状のマスクパターンを形成する第１の工
程と、所定の反応室内において、基体全面にポリマー膜
を堆積して、被加工層の露出面並びにマスクパターンの
表面及び側面を被覆する第２の工程と、反応室内におい
て、連続的に、ポリマー膜に対する異方性エッチングを
行い、被加工層の露出面上及びマスクパターンの表面上
のポリマー膜を除去する一方、マスクパターンの側面に
ポリマー膜を残存させる第３の工程と、を有することを
特徴とする。
【００１３】このように請求項１に係る半導体装置の製
造方法においては、被加工層上に当初のマスクパターン
を形成する第１の工程の後、基体全面にポリマー膜を堆
積して被加工層の露出面並びに当初のマスクパターンの
表面及び側面を被覆する第２の工程と、このポリマー膜
に対する異方性エッチングを行ってマスクパターンの側
面のみにポリマー膜を残存させる第３の工程との２つの
工程を、同一反応室内において連続的に行うことによ
り、当初のマスクパターン及びその側面のポリマー膜か
らなる微細マスクパターン、即ち当初のマスクパターン
の側面にポリマー膜が付設された分だけ開口部寸法が狭
くなっている微細マスクパターンが最終的に形成される
と共に、その際のリードタイムが大幅に短縮される。
造方法においては、被加工層上に当初のマスクパターン
を形成する第１の工程の後、基体全面にポリマー膜を堆
積して被加工層の露出面並びに当初のマスクパターンの
表面及び側面を被覆する第２の工程と、このポリマー膜
に対する異方性エッチングを行ってマスクパターンの側
面のみにポリマー膜を残存させる第３の工程との２つの
工程を、同一反応室内において連続的に行うことによ
り、当初のマスクパターン及びその側面のポリマー膜か
らなる微細マスクパターン、即ち当初のマスクパターン
の側面にポリマー膜が付設された分だけ開口部寸法が狭
くなっている微細マスクパターンが最終的に形成される
と共に、その際のリードタイムが大幅に短縮される。
【００１４】なお、上記請求項１に係る半導体装置の製
造方法において、前記第１の工程の際、即ち被加工層上
に当初のマスクパターンを形成する際には、この当初の
マスクパターンとしてレジストパターンをリソグラフィ
技術を用いて形成することが好適である（請求項２）。
造方法において、前記第１の工程の際、即ち被加工層上
に当初のマスクパターンを形成する際には、この当初の
マスクパターンとしてレジストパターンをリソグラフィ
技術を用いて形成することが好適である（請求項２）。
【００１５】この場合、この当初のレジストパターンを
リソグラフィ技術の解像限界ぎりぎりの微細パターンに
形成すると、この当初のレジストパターンの側面にポリ
マー膜が付設された最終的なマスクパターンを、容易に
リソグラフィ技術の解像限界以下の微細パターンにする
ことが可能になる。
リソグラフィ技術の解像限界ぎりぎりの微細パターンに
形成すると、この当初のレジストパターンの側面にポリ
マー膜が付設された最終的なマスクパターンを、容易に
リソグラフィ技術の解像限界以下の微細パターンにする
ことが可能になる。
【００１６】また、この当初のレジストパターンをリソ
グラフィ技術の解像限界内において余裕をもって形成す
ると、その際のパターン精度が安定的に向上して、精度
バラツキが低減されるため、当初のマスクパターン及び
その側面のポリマー膜からなる最終的な微細マスクパタ
ーンの精度バラツキも低減される。
グラフィ技術の解像限界内において余裕をもって形成す
ると、その際のパターン精度が安定的に向上して、精度
バラツキが低減されるため、当初のマスクパターン及び
その側面のポリマー膜からなる最終的な微細マスクパタ
ーンの精度バラツキも低減される。
【００１７】但し、被加工層上に形成する当初のマスク
パターンはレジストパターンに限定されるものではな
く、レジスト膜以外のマスク材からなる当初のマスクパ
ターンを形成することも可能である。
パターンはレジストパターンに限定されるものではな
く、レジスト膜以外のマスク材からなる当初のマスクパ
ターンを形成することも可能である。
【００１８】例えば後の工程の処理条件によってはレジ
スト膜をマスク材として用いることが不適当であったり
不可能であったりする場合には、被加工層上に所定のマ
スク材層を形成し、このマスク材層を予めリソグラフィ
技術を用いて形成したレジストパターンをマスクとして
選択的にエッチングし、レジスト膜以外のマスク材から
なる当初のマスクパターンを形成してもよい。
スト膜をマスク材として用いることが不適当であったり
不可能であったりする場合には、被加工層上に所定のマ
スク材層を形成し、このマスク材層を予めリソグラフィ
技術を用いて形成したレジストパターンをマスクとして
選択的にエッチングし、レジスト膜以外のマスク材から
なる当初のマスクパターンを形成してもよい。
【００１９】また、上記請求項１に係る半導体装置の製
造方法において、所定の反応室内にて基体全面にポリマ
ー膜を堆積する際には、ＣＦ系ガスを用いてポリマー膜
を堆積することが好適である（請求項３）。
造方法において、所定の反応室内にて基体全面にポリマ
ー膜を堆積する際には、ＣＦ系ガスを用いてポリマー膜
を堆積することが好適である（請求項３）。
【００２０】また、上記請求項１に係る半導体装置の製
造方法において、そのポリマー膜に対する異方性エッチ
ングを同一反応室内にて連続的に行う際には、Ｏ2 を含
むプラズマを用いて異方性エッチングを行うことが好適
である（請求項４）。
造方法において、そのポリマー膜に対する異方性エッチ
ングを同一反応室内にて連続的に行う際には、Ｏ2 を含
むプラズマを用いて異方性エッチングを行うことが好適
である（請求項４）。
【００２１】また、請求項５に係る半導体装置の製造方
法は、被加工層上に、所定の形状のマスクパターンを形
成する第１の工程と、所定の反応室内において、基体全
面にポリマー膜を堆積して、被加工層の露出面並びにマ
スクパターンの表面及び側面を被覆する第２の工程と、
反応室内において、連続的に、ポリマー膜に対する異方
性エッチングを行い、被加工層の露出面上及びマスクパ
ターンの表面上のポリマー膜を除去する一方、マスクパ
ターンの側面にポリマー膜を残存させる第３の工程と、
反応室内において、連続的に、マスクパターン及びマス
クパターンの側面のポリマー膜をマスクとして、被加工
層を選択的にエッチングする第４の工程と、を有するこ
とを特徴とする。
法は、被加工層上に、所定の形状のマスクパターンを形
成する第１の工程と、所定の反応室内において、基体全
面にポリマー膜を堆積して、被加工層の露出面並びにマ
スクパターンの表面及び側面を被覆する第２の工程と、
反応室内において、連続的に、ポリマー膜に対する異方
性エッチングを行い、被加工層の露出面上及びマスクパ
ターンの表面上のポリマー膜を除去する一方、マスクパ
ターンの側面にポリマー膜を残存させる第３の工程と、
反応室内において、連続的に、マスクパターン及びマス
クパターンの側面のポリマー膜をマスクとして、被加工
層を選択的にエッチングする第４の工程と、を有するこ
とを特徴とする。
【００２２】このように請求項５に係る半導体装置の製
造方法においては、基体全面にポリマー膜を堆積して被
加工層の露出面並びに当初のマスクパターンの表面及び
側面を被覆する第２の工程と、このポリマー膜に対する
異方性エッチングを行ってマスクパターンの側面のみに
ポリマー膜を残存させる第３の工程とを、同一反応室内
において連続的に行った後、引き続き、同一反応室内に
おいて、当初のマスクパターン及びその側面のポリマー
膜からなる微細マスクパターン、即ち当初のマスクパタ
ーンの側面にポリマー膜が付設された分だけ開口部寸法
が狭くなっている微細マスクパターンを用いて、被加工
層を選択的にエッチングすることにより、下地の被加工
層が微細マスクパターンに対応して微細加工されると共
に、その際に微細マスクパターン形成工程のみならず、
その微細マスクパターンを用いた被加工層の微細加工工
程を含めて、リードタイムの短縮が実現される。
造方法においては、基体全面にポリマー膜を堆積して被
加工層の露出面並びに当初のマスクパターンの表面及び
側面を被覆する第２の工程と、このポリマー膜に対する
異方性エッチングを行ってマスクパターンの側面のみに
ポリマー膜を残存させる第３の工程とを、同一反応室内
において連続的に行った後、引き続き、同一反応室内に
おいて、当初のマスクパターン及びその側面のポリマー
膜からなる微細マスクパターン、即ち当初のマスクパタ
ーンの側面にポリマー膜が付設された分だけ開口部寸法
が狭くなっている微細マスクパターンを用いて、被加工
層を選択的にエッチングすることにより、下地の被加工
層が微細マスクパターンに対応して微細加工されると共
に、その際に微細マスクパターン形成工程のみならず、
その微細マスクパターンを用いた被加工層の微細加工工
程を含めて、リードタイムの短縮が実現される。
【００２３】なお、請求項１に係る半導体装置の製造方
法により形成された当初のマスクパターン及びその側面
のポリマー膜からなる微細マスクパターンは、請求項５
の場合のようにエッチングマスクとしての使用に限定さ
れるものではない。この微細マスクパターンを例えば不
純物イオンの選択的な注入の際のマスクとして使用する
ことも可能である。
法により形成された当初のマスクパターン及びその側面
のポリマー膜からなる微細マスクパターンは、請求項５
の場合のようにエッチングマスクとしての使用に限定さ
れるものではない。この微細マスクパターンを例えば不
純物イオンの選択的な注入の際のマスクとして使用する
ことも可能である。
【００２４】
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１〜図８はぞれぞれ
本発明の一実施の形態に係る半導体装置の製造方法を説
明するための概略工程断面図である。
本発明の実施の形態を説明する。図１〜図８はぞれぞれ
本発明の一実施の形態に係る半導体装置の製造方法を説
明するための概略工程断面図である。
【００２５】先ず、図１に示されるように、シリコン基
板１０上に、ＬＰ（Low Pressure；減圧）−ＣＶＤ法を
用いて、被加工層となるＬＰ−ＳｉＮ膜１２を形成す
る。
板１０上に、ＬＰ（Low Pressure；減圧）−ＣＶＤ法を
用いて、被加工層となるＬＰ−ＳｉＮ膜１２を形成す
る。
【００２６】次いで、図２に示されるように、このＬＰ
−ＳｉＮ膜１２上に、フォトリソグラフィ技術を用い
て、所定の形状のレジストパターン１４を形成する。即
ち、ＬＰ−ＳｉＮ膜１２上に、レジストコータを用い
て、レジスト膜を塗布した後、露光装置を用いて露光
し、更に現像して、所定の形状のマスクパターンを転写
する。こうして、ＬＰ−ＳｉＮ膜１２上に所定の形状の
レジストパターン１４を形成する。
−ＳｉＮ膜１２上に、フォトリソグラフィ技術を用い
て、所定の形状のレジストパターン１４を形成する。即
ち、ＬＰ−ＳｉＮ膜１２上に、レジストコータを用い
て、レジスト膜を塗布した後、露光装置を用いて露光
し、更に現像して、所定の形状のマスクパターンを転写
する。こうして、ＬＰ−ＳｉＮ膜１２上に所定の形状の
レジストパターン１４を形成する。
【００２７】次いで、図３に示されるように、このＬＰ
−ＳｉＮ膜１２上に所定の形状のレジストパターン１４
を形成したシリコン基板１０を、平行平板タイプのプラ
ズマ処理装置の反応室１６内に移載する。そして、下記
の条件により、反応室１６内にＣＦ系ガスを含むプラズ
マ１８を発生させ、基体全面にポリマー膜２０を堆積し
て、ＬＰ−ＳｉＮ膜１２の露出面並びにレジストパター
ン１４の表面及び側面を被覆する。
−ＳｉＮ膜１２上に所定の形状のレジストパターン１４
を形成したシリコン基板１０を、平行平板タイプのプラ
ズマ処理装置の反応室１６内に移載する。そして、下記
の条件により、反応室１６内にＣＦ系ガスを含むプラズ
マ１８を発生させ、基体全面にポリマー膜２０を堆積し
て、ＬＰ−ＳｉＮ膜１２の露出面並びにレジストパター
ン１４の表面及び側面を被覆する。
【００２８】（ポリマー膜２０の堆積条件） ガス流量：Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 ／Ａｒ／Ｏ2 ＝７／５
／６００／４ｃｍ3 ／ｍｉｎ 圧力：５．３Ｐａ ＲＦ電力（上部電極／下部電極）：２０００／７５０Ｗ ウェーハ温度：２０℃ 但し、ガス流量は、温度２５℃、大気圧１．０１３×１
０5 Ｐａの条件下におけるものとする。また、これ以降
に記載するガス流量も同一条件下におけるものとする。
／６００／４ｃｍ3 ／ｍｉｎ 圧力：５．３Ｐａ ＲＦ電力（上部電極／下部電極）：２０００／７５０Ｗ ウェーハ温度：２０℃ 但し、ガス流量は、温度２５℃、大気圧１．０１３×１
０5 Ｐａの条件下におけるものとする。また、これ以降
に記載するガス流量も同一条件下におけるものとする。
【００２９】次いで、図４に示されるように、引続き同
一の反応室１６内において、下記の条件により、Ｏ2 ガ
スを含むプラズマ２２を発生させ、基体全面に堆積した
ポリマー膜２０に対する異方性エッチングを行い、ＬＰ
−ＳｉＮ膜１２の露出面上及びレジストパターン１４の
表面上のポリマー膜２０をエッチング除去する一方、レ
ジストパターン１４の側面にポリマー膜２０ａを残存さ
せる。こうして、レジストパターン１４及びその側面の
ポリマー膜２０ａからなり、レジストパターン１４側面
にポリマー膜２０ａが付設された分だけ開口部寸法が狭
くなっている微細なマスクパターン２４を最終的に形成
する。
一の反応室１６内において、下記の条件により、Ｏ2 ガ
スを含むプラズマ２２を発生させ、基体全面に堆積した
ポリマー膜２０に対する異方性エッチングを行い、ＬＰ
−ＳｉＮ膜１２の露出面上及びレジストパターン１４の
表面上のポリマー膜２０をエッチング除去する一方、レ
ジストパターン１４の側面にポリマー膜２０ａを残存さ
せる。こうして、レジストパターン１４及びその側面の
ポリマー膜２０ａからなり、レジストパターン１４側面
にポリマー膜２０ａが付設された分だけ開口部寸法が狭
くなっている微細なマスクパターン２４を最終的に形成
する。
【００３０】 （ポリマー膜２０の異方性エッチング条件） ガス流量：Ａｒ／Ｏ2 ＝２００／２０ｃｍ3 ／ｍｉｎ 圧力：１０．６Ｐａ ＲＦ電力（上部電極／下部電極）：５００／２００Ｗ ウェーハ温度：２０℃
【００３１】次いで、図５に示されるように、引続き同
一の反応室１６内において、下記の条件により、ＣＦ系
ガスを含むプラズマ２６を発生させ、レジストパターン
１４及びその側面のポリマー膜２０ａからなるマスクパ
ターン２４をマスクとして、ＬＰ−ＳｉＮ膜１２を選択
的に異方性エッチングする。こうして、ＬＰ−ＳｉＮ膜
１２にシリコン基板１０表面にまで達するコンタクトホ
ール２８を形成する。
一の反応室１６内において、下記の条件により、ＣＦ系
ガスを含むプラズマ２６を発生させ、レジストパターン
１４及びその側面のポリマー膜２０ａからなるマスクパ
ターン２４をマスクとして、ＬＰ−ＳｉＮ膜１２を選択
的に異方性エッチングする。こうして、ＬＰ−ＳｉＮ膜
１２にシリコン基板１０表面にまで達するコンタクトホ
ール２８を形成する。
【００３２】 （ＬＰ−ＳｉＮ膜１２のエッチング条件） ガス流量：ＣＦ4 ／ＣＨＦ3 ／Ａｒ／Ｏ2 ＝９０／１０
／５００／２０ｃｍ3 ／ｍｉｎ 圧力：８Ｐａ ＲＦ電力（上部電極／下部電極）：２０００／１５００
Ｗ ウェーハ温度：２０℃
／５００／２０ｃｍ3 ／ｍｉｎ 圧力：８Ｐａ ＲＦ電力（上部電極／下部電極）：２０００／１５００
Ｗ ウェーハ温度：２０℃
【００３３】次いで、図６に示されるように、シリコン
基板１０を反応室１６から取り出して、レジストパター
ン１４及びその側面のポリマー膜２０ａからなるマスク
パターン２４を剥離する。こうして、シリコン基板１０
上のＬＰ−ＳｉＮ膜１２にコンタクトホール２８が開口
された半導体装置が得られる。
基板１０を反応室１６から取り出して、レジストパター
ン１４及びその側面のポリマー膜２０ａからなるマスク
パターン２４を剥離する。こうして、シリコン基板１０
上のＬＰ−ＳｉＮ膜１２にコンタクトホール２８が開口
された半導体装置が得られる。
【００３４】以上のように本実施の形態によれば、基体
全面にポリマー膜２０を堆積して、ＬＰ−ＳｉＮ膜１２
の露出面並びにレジストパターン１４の表面及び側面を
被覆する工程と、このポリマー膜２０に対する異方性エ
ッチングを行って、レジストパターン１４の側面のみに
ポリマー膜２０ａを残存させる工程と、更にこのレジス
トパターン１４及びその側面のポリマー膜２０ａからな
るマスクパターン２４を用いて下地のＬＰ−ＳｉＮ膜１
２を選択的に異方性エッチングして、コンタクトホール
２８を形成する工程とを、平行平板タイプのプラズマ処
理装置の反応室１６内において連続的に行うことによ
り、当初のレジストパターン１４の側面のポリマー膜２
０ａが形成された分だけ開口部寸法が狭くなる微細なマ
スクパターン２４を形成し、更にこの微細なマスクパタ
ーン２４を用いて微細なコンタクトホール２８を形成す
ることができると共に、この微細なマスクパターン２４
の形成を含むＬＰ−ＳｉＮ膜１２の微細加工全体のリー
ドタイムを大幅に短縮することができる。従って、ウェ
ーハ処理のスループットを高め、製造コストの低減を達
成することができる。
全面にポリマー膜２０を堆積して、ＬＰ−ＳｉＮ膜１２
の露出面並びにレジストパターン１４の表面及び側面を
被覆する工程と、このポリマー膜２０に対する異方性エ
ッチングを行って、レジストパターン１４の側面のみに
ポリマー膜２０ａを残存させる工程と、更にこのレジス
トパターン１４及びその側面のポリマー膜２０ａからな
るマスクパターン２４を用いて下地のＬＰ−ＳｉＮ膜１
２を選択的に異方性エッチングして、コンタクトホール
２８を形成する工程とを、平行平板タイプのプラズマ処
理装置の反応室１６内において連続的に行うことによ
り、当初のレジストパターン１４の側面のポリマー膜２
０ａが形成された分だけ開口部寸法が狭くなる微細なマ
スクパターン２４を形成し、更にこの微細なマスクパタ
ーン２４を用いて微細なコンタクトホール２８を形成す
ることができると共に、この微細なマスクパターン２４
の形成を含むＬＰ−ＳｉＮ膜１２の微細加工全体のリー
ドタイムを大幅に短縮することができる。従って、ウェ
ーハ処理のスループットを高め、製造コストの低減を達
成することができる。
【００３５】また、このとき、当初のレジストパターン
１４をリソグラフィ技術の解像限界ぎりぎりに形成する
と、このレジストパターン１４及びその側面のポリマー
膜２０ａからなるマスクパターン２４をリソグラフィ技
術の解像限界以下の微細なパターンとすることができ、
極めて微細なコンタクトホール２８を形成することがで
きる。
１４をリソグラフィ技術の解像限界ぎりぎりに形成する
と、このレジストパターン１４及びその側面のポリマー
膜２０ａからなるマスクパターン２４をリソグラフィ技
術の解像限界以下の微細なパターンとすることができ、
極めて微細なコンタクトホール２８を形成することがで
きる。
【００３６】また、当初のレジストパターン１４をリソ
グラフィ技術の解像限界内において余裕をもって形成す
ると、このレジストパターン１４のパターン精度が安定
的に向上して精度バラツキが低減されるため、レジスト
パターン１４及びその側面のポリマー膜２０ａからなる
マスクパターン２４の微細化された開口部寸法の精度バ
ラツキも低減することができる。
グラフィ技術の解像限界内において余裕をもって形成す
ると、このレジストパターン１４のパターン精度が安定
的に向上して精度バラツキが低減されるため、レジスト
パターン１４及びその側面のポリマー膜２０ａからなる
マスクパターン２４の微細化された開口部寸法の精度バ
ラツキも低減することができる。
【００３７】なお、上記実施の形態においては、レジス
トパターン１４及びその側面のポリマー膜２０ａからな
る微細なマスクパターン２４を、ＬＰ−ＳｉＮ膜１２に
微細なコンタクトホール２８を形成するためのエッチン
グマスクとして使用しているが、この微細なマスクパタ
ーン２４の用途は、エッチングマスクに限られるもので
はない。
トパターン１４及びその側面のポリマー膜２０ａからな
る微細なマスクパターン２４を、ＬＰ−ＳｉＮ膜１２に
微細なコンタクトホール２８を形成するためのエッチン
グマスクとして使用しているが、この微細なマスクパタ
ーン２４の用途は、エッチングマスクに限られるもので
はない。
【００３８】例えばこの微細なマスクパターン２４をシ
リコン基板に不純物イオンを注入する際のマスクとして
使用することも可能である。この場合には、上記図４に
示される工程において、レジストパターン１４及びその
側面のポリマー膜２０ａからなる微細なマスクパターン
２４を形成した後、シリコン基板１０を反応室１６から
取り出して、イオン注入装置に移載すればよい。
リコン基板に不純物イオンを注入する際のマスクとして
使用することも可能である。この場合には、上記図４に
示される工程において、レジストパターン１４及びその
側面のポリマー膜２０ａからなる微細なマスクパターン
２４を形成した後、シリコン基板１０を反応室１６から
取り出して、イオン注入装置に移載すればよい。
【００３９】また、上記実施の形態においては、ポリマ
ー膜２０ａを側面に付設する当初のマスクパターンとし
て、フォトリソグラフィ技術によりレジストパターン１
４を形成しているが、この当初のマスクパターンはレジ
ストパターン１４に限定されるものではない。
ー膜２０ａを側面に付設する当初のマスクパターンとし
て、フォトリソグラフィ技術によりレジストパターン１
４を形成しているが、この当初のマスクパターンはレジ
ストパターン１４に限定されるものではない。
【００４０】例えば後の工程の処理条件によってはレジ
スト膜をマスク材として用いることが不適当であったり
不可能であったりする場合には、被加工層上に所定のマ
スク材層を形成し、このマスク材層を予めリソグラフィ
技術を用いて形成したレジストパターンをマスクとして
選択的にエッチングして、レジスト膜以外のマスク材か
らなる当初のマスクパターンを形成することも可能であ
る。
スト膜をマスク材として用いることが不適当であったり
不可能であったりする場合には、被加工層上に所定のマ
スク材層を形成し、このマスク材層を予めリソグラフィ
技術を用いて形成したレジストパターンをマスクとして
選択的にエッチングして、レジスト膜以外のマスク材か
らなる当初のマスクパターンを形成することも可能であ
る。
【００４１】
【発明の効果】以上詳細に説明した通り、本発明に係る
半導体装置の製造方法によれば、次のような効果を奏す
ることができる。即ち、請求項１に係る半導体装置の製
造方法によれば、基体全面にポリマー膜を堆積して被加
工層の露出面並びに当初のマスクパターンの表面及び側
面を被覆する工程と、このポリマー膜に対する異方性エ
ッチングを行ってマスクパターンの側面のみにポリマー
膜を残存させる工程との２つの工程を、同一反応室内に
おいて連続的に行うことにより、当初のマスクパターン
及びその側面のポリマー膜からなる微細マスクパター
ン、即ち当初のマスクパターンの側面にポリマー膜が付
設された分だけ開口部寸法が狭くなっている微細マスク
パターンを最終的に形成することができると共に、この
微細マスクパターンの形成の際のリードタイムを大幅に
短縮することができる。従って、ウェーハ処理のスルー
プットを高め、製造コストの低減を達成することができ
る。
半導体装置の製造方法によれば、次のような効果を奏す
ることができる。即ち、請求項１に係る半導体装置の製
造方法によれば、基体全面にポリマー膜を堆積して被加
工層の露出面並びに当初のマスクパターンの表面及び側
面を被覆する工程と、このポリマー膜に対する異方性エ
ッチングを行ってマスクパターンの側面のみにポリマー
膜を残存させる工程との２つの工程を、同一反応室内に
おいて連続的に行うことにより、当初のマスクパターン
及びその側面のポリマー膜からなる微細マスクパター
ン、即ち当初のマスクパターンの側面にポリマー膜が付
設された分だけ開口部寸法が狭くなっている微細マスク
パターンを最終的に形成することができると共に、この
微細マスクパターンの形成の際のリードタイムを大幅に
短縮することができる。従って、ウェーハ処理のスルー
プットを高め、製造コストの低減を達成することができ
る。
【００４２】また、請求項５に係る半導体装置の製造方
法によれば、基体全面にポリマー膜を堆積して被加工層
の露出面並びに当初のマスクパターンの表面及び側面を
被覆する工程と、このポリマー膜に対する異方性エッチ
ングを行ってマスクパターンの側面のみにポリマー膜を
残存させる程とを、同一反応室内において連続的に行っ
た後、引き続き、同一反応室内において、当初のマスク
パターン及びその側面のポリマー膜からなる微細マスク
パターン、即ち当初のマスクパターンの側面にポリマー
膜が付設された分だけ開口部寸法が狭くなっている微細
マスクパターンを用いて、被加工層を選択的にエッチン
グすることにより、下地の被加工層を微細マスクパター
ンに対応して微細加工することができると共に、その際
に、微細マスクパターン形成工程のみならず、その微細
マスクパターンを用いた被加工層の微細加工工程を含め
て、微細加工全体のリードタイムを大幅に短縮すること
ができる。従って、ウェーハ処理のスループットを高
め、製造コストの低減を達成することができる。
法によれば、基体全面にポリマー膜を堆積して被加工層
の露出面並びに当初のマスクパターンの表面及び側面を
被覆する工程と、このポリマー膜に対する異方性エッチ
ングを行ってマスクパターンの側面のみにポリマー膜を
残存させる程とを、同一反応室内において連続的に行っ
た後、引き続き、同一反応室内において、当初のマスク
パターン及びその側面のポリマー膜からなる微細マスク
パターン、即ち当初のマスクパターンの側面にポリマー
膜が付設された分だけ開口部寸法が狭くなっている微細
マスクパターンを用いて、被加工層を選択的にエッチン
グすることにより、下地の被加工層を微細マスクパター
ンに対応して微細加工することができると共に、その際
に、微細マスクパターン形成工程のみならず、その微細
マスクパターンを用いた被加工層の微細加工工程を含め
て、微細加工全体のリードタイムを大幅に短縮すること
ができる。従って、ウェーハ処理のスループットを高
め、製造コストの低減を達成することができる。
【図１】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その１）であ
る。
方法を説明するための概略工程断面図（その１）であ
る。
【図２】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その２）であ
る。
方法を説明するための概略工程断面図（その２）であ
る。
【図３】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その３）であ
る。
方法を説明するための概略工程断面図（その３）であ
る。
【図４】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その４）であ
る。
方法を説明するための概略工程断面図（その４）であ
る。
【図５】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その５）であ
る。
方法を説明するための概略工程断面図（その５）であ
る。
【図６】本発明の一実施の形態に係る半導体装置の製造
方法を説明するための概略工程断面図（その６）であ
る。
方法を説明するための概略工程断面図（その６）であ
る。
１０……シリコン基板、１２……ＬＰ−ＳｉＮ膜、１４
……レジストパターン、１６……プラズマ処理装置の反
応室、１８……ＣＦ系ガスを含むプラズマ、２０、２０
ａ……ポリマー膜、２２……Ｏ2 ガスを含むプラズマ、
２４……レジストパターン及びその側面のポリマー膜か
らなるマスクパターン、２６……ＣＦ系ガスを含むプラ
ズマ、２８……コンタクトホール。
……レジストパターン、１６……プラズマ処理装置の反
応室、１８……ＣＦ系ガスを含むプラズマ、２０、２０
ａ……ポリマー膜、２２……Ｏ2 ガスを含むプラズマ、
２４……レジストパターン及びその側面のポリマー膜か
らなるマスクパターン、２６……ＣＦ系ガスを含むプラ
ズマ、２８……コンタクトホール。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H096 AA25 HA24 4M104 AA01 DD04 DD08 DD17 DD20 EE05 EE17 EE18 HH14 5F004 AA16 BB18 DA01 DA02 DA03 DA15 DA16 DB07 EA04 EA13 EB01 5F033 QQ09 QQ16 QQ28 QQ37 QQ58 RR06 RR21 SS13 SS15 TT06 XX03 XX34
Claims (5)
- 【請求項１】 被加工層上に、所定の形状のマスクパタ
ーンを形成する第１の工程と、 所定の反応室内において、基体全面にポリマー膜を堆積
して、前記被加工層の露出面並びに前記マスクパターン
の表面及び側面を被覆する第２の工程と、 前記反応室内において、連続的に、前記ポリマー膜に対
する異方性エッチングを行い、前記被加工層の露出面上
及び前記マスクパターンの表面上の前記ポリマー膜を除
去する一方、前記マスクパターンの側面に前記ポリマー
膜を残存させる第３の工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第１の工程が、被加工層上に、リソグラフィ技術を
用いて、所定の形状のレジストパターンを形成する工程
であることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第２の工程における前記ポリマー膜の堆積の際、Ｃ
Ｆ系ガスを用いて前記ポリマー膜を堆積することを特徴
とする半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第２の工程における前記ポリマー膜に対する異方性
エッチングの際、Ｏ2を含むプラズマを用いて前記ポリ
マー膜に対する異方性エッチングを行うことを特徴とす
る半導体装置の製造方法。 - 【請求項５】 被加工層上に、所定の形状のマスクパタ
ーンを形成する第１の工程と、 所定の反応室内において、基体全面にポリマー膜を堆積
して、前記被加工層の露出面並びに前記マスクパターン
の表面及び側面を被覆する第２の工程と、 前記反応室内において、連続的に、前記ポリマー膜に対
する異方性エッチングを行い、前記被加工層の露出面上
及び前記マスクパターンの表面上の前記ポリマー膜を除
去する一方、前記マスクパターンの側面に前記ポリマー
膜を残存させる第３の工程と、 前記反応室内において、連続的に、前記マスクトパター
ン及び前記マスクパターンの側面の前記ポリマー膜をマ
スクとして、前記被加工層を選択的にエッチングする第
４の工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304517A JP2002110654A (ja) | 2000-10-04 | 2000-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304517A JP2002110654A (ja) | 2000-10-04 | 2000-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110654A true JP2002110654A (ja) | 2002-04-12 |
Family
ID=18785553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000304517A Pending JP2002110654A (ja) | 2000-10-04 | 2000-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110654A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006253245A (ja) * | 2005-03-09 | 2006-09-21 | Tokyo Electron Ltd | 微細パターン形成方法 |
| CN100365772C (zh) * | 2004-06-16 | 2008-01-30 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| JP2008529313A (ja) * | 2005-02-03 | 2008-07-31 | ラム リサーチ コーポレーション | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| JP2009505421A (ja) * | 2005-08-18 | 2009-02-05 | ラム リサーチ コーポレーション | ラインエッジ粗さを低減させた特徴のエッチング |
| JP2010506428A (ja) * | 2006-10-10 | 2010-02-25 | ラム リサーチ コーポレーション | フッ素除去プロセス |
| JP2010093039A (ja) * | 2008-10-08 | 2010-04-22 | Tokyo Electron Ltd | 基板処理方法，基板処理装置，記憶媒体 |
| JP2010530643A (ja) * | 2007-06-18 | 2010-09-09 | ラム リサーチ コーポレーション | ディープシリコンエッチングにおけるマスクアンダカットの最小化 |
| US7842450B2 (en) | 2006-06-08 | 2010-11-30 | Samsung Electronics Co., Ltd. | Method of forming a semiconductor device |
| JP2013522896A (ja) * | 2010-03-18 | 2013-06-13 | ソイテック | セミコンダクタオンインシュレータ型の基板の仕上げ処理方法 |
| WO2019182852A1 (en) * | 2018-03-19 | 2019-09-26 | Applied Materials, Inc. | Apparatus and methods for asymmetric deposition of metal on high aspect ratio nanostructures |
-
2000
- 2000-10-04 JP JP2000304517A patent/JP2002110654A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100365772C (zh) * | 2004-06-16 | 2008-01-30 | 东京毅力科创株式会社 | 半导体装置的制造方法 |
| JP2012124535A (ja) * | 2005-02-03 | 2012-06-28 | Lam Research Corporation | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| JP2008529313A (ja) * | 2005-02-03 | 2008-07-31 | ラム リサーチ コーポレーション | 複数のマスキングステップを用いて微小寸法を低減する方法 |
| JP4522892B2 (ja) * | 2005-03-09 | 2010-08-11 | 東京エレクトロン株式会社 | 微細パターン形成方法 |
| JP2006253245A (ja) * | 2005-03-09 | 2006-09-21 | Tokyo Electron Ltd | 微細パターン形成方法 |
| JP2009505421A (ja) * | 2005-08-18 | 2009-02-05 | ラム リサーチ コーポレーション | ラインエッジ粗さを低減させた特徴のエッチング |
| US7842450B2 (en) | 2006-06-08 | 2010-11-30 | Samsung Electronics Co., Ltd. | Method of forming a semiconductor device |
| JP2010506428A (ja) * | 2006-10-10 | 2010-02-25 | ラム リサーチ コーポレーション | フッ素除去プロセス |
| JP2010530643A (ja) * | 2007-06-18 | 2010-09-09 | ラム リサーチ コーポレーション | ディープシリコンエッチングにおけるマスクアンダカットの最小化 |
| KR101476477B1 (ko) * | 2007-06-18 | 2014-12-24 | 램 리써치 코포레이션 | 딥 실리콘 에칭에서의 마스크 언더컷의 최소화 |
| JP2010093039A (ja) * | 2008-10-08 | 2010-04-22 | Tokyo Electron Ltd | 基板処理方法，基板処理装置，記憶媒体 |
| US8642136B2 (en) | 2008-10-08 | 2014-02-04 | Tokyo Electron Limited | Substrate processing method and substrate processing apparatus for performing a deposition process and calculating a termination time of the deposition process |
| JP2013522896A (ja) * | 2010-03-18 | 2013-06-13 | ソイテック | セミコンダクタオンインシュレータ型の基板の仕上げ処理方法 |
| WO2019182852A1 (en) * | 2018-03-19 | 2019-09-26 | Applied Materials, Inc. | Apparatus and methods for asymmetric deposition of metal on high aspect ratio nanostructures |
| US10636655B2 (en) | 2018-03-19 | 2020-04-28 | Applied Materials, Inc. | Methods for asymmetric deposition of metal on high aspect ratio nanostructures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0221093B1 (en) | Double layer photoresist technique for side-wall profile control in plasma etching processes | |
| KR100327346B1 (ko) | 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법 | |
| US6071815A (en) | Method of patterning sidewalls of a trench in integrated circuit manufacturing | |
| US20040043623A1 (en) | Method for fabricating a gate structure of a field effect transistor | |
| KR100415088B1 (ko) | 반도체장치의 제조방법 | |
| US6410451B2 (en) | Techniques for improving etching in a plasma processing chamber | |
| JPH05102107A (ja) | 半導体装置の製造方法 | |
| JP2002110654A (ja) | 半導体装置の製造方法 | |
| CN109860030B (zh) | 自对准双重图形化的方法 | |
| KR20010003465A (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
| KR100497609B1 (ko) | 실리콘 질화막 식각방법 | |
| US6924196B1 (en) | Anti-reflective coating and process using an anti-reflective coating | |
| JPH11186230A (ja) | 半導体装置の製造方法 | |
| JPH09293727A (ja) | 半導体装置の製造方法 | |
| US7842451B2 (en) | Method of forming pattern | |
| KR100335483B1 (ko) | 반도체소자의스페이서형성방법 | |
| KR100261167B1 (ko) | 반도체 소자의 게이트 제조방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| KR100615822B1 (ko) | 반도체 소자의 파티클 제거 방법 | |
| KR0172856B1 (ko) | 미세패턴 형성방법 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| JPH0918085A (ja) | 半導体レーザの製造方法 | |
| JPS6240723A (ja) | 半導体装置の製造方法 | |
| KR0141965B1 (ko) | 금속층 경사에칭방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Effective date: 20070125 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
| A977 | Report on retrieval |
Effective date: 20081120 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20081202 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090428 |