JPS6240723A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6240723A JPS6240723A JP18081385A JP18081385A JPS6240723A JP S6240723 A JPS6240723 A JP S6240723A JP 18081385 A JP18081385 A JP 18081385A JP 18081385 A JP18081385 A JP 18081385A JP S6240723 A JPS6240723 A JP S6240723A
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- Japan
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- film
- substrate
- ion beam
- gate electrode
- approx
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板上にパターン化された膜を形成するに際して、
集束イオンビーム堆積法により描画して基板上にパター
ン化された薄膜を形成し、選択的成長法により該薄膜上
に選択的に堆積することにより、膜パターンの微細化と
膜形成の量産対応を可能にしたものである。
ン化された薄膜を形成し、選択的成長法により該薄膜上
に選択的に堆積することにより、膜パターンの微細化と
膜形成の量産対応を可能にしたものである。
本発明は、半導体装置の製造方法に係り、特に、基板上
に微細パターン化された膜を形成する方法に関す。
に微細パターン化された膜を形成する方法に関す。
半導体装置は高集積化に伴い基板に形成される膜例えば
ゲート電極や配線などのパターンが微細化して来ている
。
ゲート電極や配線などのパターンが微細化して来ている
。
この微細化に対応するため種々の技術が開発されるが、
この技術は半導体装置の量産に使用出来るものであるこ
とが必要である。
この技術は半導体装置の量産に使用出来るものであるこ
とが必要である。
〔従来の技術と発明が解決しようとする問題点〕第３図
はゲート電極形成を例にした第一の従来例の工程順側断
面図（ａ）〜（ｄ）である。
はゲート電極形成を例にした第一の従来例の工程順側断
面図（ａ）〜（ｄ）である。
この方法はホトリソグラフィ技術を利用したものである
。
。
即ち先ず〔図（ａ）参照〕、シリコン（Ｓｉ）ウェーハ
１ａに二酸化シリコン（ＳｉＯ２）の素子分離絶縁膜１
ｂ（第４図図示）とＳｉＯ２のゲート絶縁膜ＩＣを形成
した基板１上に、化学気相成長法（ＣＶＤ法）により厚
さ約４０００人の多結晶Ｓｉまたは多結晶Ｓｉ／タング
ステン（Ｗ）シリサイドまたは多結晶Ｓｔ／Ｗなどから
なるゲート電極層２ａを堆積する。
１ａに二酸化シリコン（ＳｉＯ２）の素子分離絶縁膜１
ｂ（第４図図示）とＳｉＯ２のゲート絶縁膜ＩＣを形成
した基板１上に、化学気相成長法（ＣＶＤ法）により厚
さ約４０００人の多結晶Ｓｉまたは多結晶Ｓｉ／タング
ステン（Ｗ）シリサイドまたは多結晶Ｓｔ／Ｗなどから
なるゲート電極層２ａを堆積する。
次いで〔図（ｂ）参照〕、ゲート電極２（図（ｄ）図示
）のパターンにパターン化されたレジスト膜３をゲート
電極層２ａ上に形成する。この形成は、ゲート電極層２
ａ上にホトレジストを塗布し、ホトマスク１１を用いて
露光した後現像する工程によって行われる。
）のパターンにパターン化されたレジスト膜３をゲート
電極層２ａ上に形成する。この形成は、ゲート電極層２
ａ上にホトレジストを塗布し、ホトマスク１１を用いて
露光した後現像する工程によって行われる。
次いで〔図（Ｃ）参照〕、レジスト膜３をマスクにして
ゲート電極層２ａをエツチングしレジスト膜３を被った
ゲート電極２を形成する。このエツチング方法にはウェ
ットエツチングとドライエツチングがあるが、ゲート電
極２のパターンが微細な場合にはマスクに対してサイド
エツチングが生じないように異方性ドライエツチング例
えば異方性リアクティブイオンエツチング（ＲＩＥ）な
どが望ましい。
ゲート電極層２ａをエツチングしレジスト膜３を被った
ゲート電極２を形成する。このエツチング方法にはウェ
ットエツチングとドライエツチングがあるが、ゲート電
極２のパターンが微細な場合にはマスクに対してサイド
エツチングが生じないように異方性ドライエツチング例
えば異方性リアクティブイオンエツチング（ＲＩＥ）な
どが望ましい。
次いで（図（ｄ）参照〕、レジスト膜３を除去してゲー
ト電極２を完成する。
ト電極２を完成する。
上記方法による場合、露光に光学的手段を用いるためパ
ターンの微細化に限界がある。
ターンの微細化に限界がある。
この解決策として塗布したレジストにパターンを直接描
画する方法があるが、何れにしても、ゲート電ｈ Ｆｉ
ｔ ２ ａのエツチングの際にゲート絶縁膜１０更には
下地のＳｉにダメージを与えたり、レジスト層３の除去
の際に表面を汚染したりする問題があり、またゲート電
極層２ａのエツチングに異方性ＲＩＥを用いた場合には
、第４図に示す如く、素子分離絶縁膜１ｂとゲート絶縁
膜１Ｇの段差部にゲート電ｈ ｉｉ ２ ａの残部２ｂ
が生ずる問題がある。
画する方法があるが、何れにしても、ゲート電ｈ Ｆｉ
ｔ ２ ａのエツチングの際にゲート絶縁膜１０更には
下地のＳｉにダメージを与えたり、レジスト層３の除去
の際に表面を汚染したりする問題があり、またゲート電
極層２ａのエツチングに異方性ＲＩＥを用いた場合には
、第４図に示す如く、素子分離絶縁膜１ｂとゲート絶縁
膜１Ｇの段差部にゲート電ｈ ｉｉ ２ ａの残部２ｂ
が生ずる問題がある。
第５図は上述の問題を有しない第二の従来例の側断面図
である。
である。
ｍｌち第一の従来例で述べた問題はゲート電極層２ａを
形成しその不要部分を除去する組み合わせの工程に起因
している。第二の従来例は、基板１上ゲート電捲２の領
域に選択的に堆積することによりゲート電極２を直接形
成する方法である。
形成しその不要部分を除去する組み合わせの工程に起因
している。第二の従来例は、基板１上ゲート電捲２の領
域に選択的に堆積することによりゲート電極２を直接形
成する方法である。
この堆積を行う技術として最近研究されている集束イオ
ンビーム堆積法がある。
ンビーム堆積法がある。
第６図は集束イオンビーム堆積装置の要部構成図である
。
。
即ち、イオンビーム銃１２が所望の物質のイオンビーム
１３を出射し、電磁レンズ系１４が上記出射されたイオ
ンビーム１３を基板１表面に集束させてパターンを描画
し、基板１上の該パターン領域に該物質を堆積させる装
置である。
１３を出射し、電磁レンズ系１４が上記出射されたイオ
ンビーム１３を基板１表面に集束させてパターンを描画
し、基板１上の該パターン領域に該物質を堆積させる装
置である。
このイオンビーム１３は、その集束径を１００人φ程度
にすることが期待され少なくとも１０００人φ以下にす
ることが可能で、微細パターンの描画に適している。
にすることが期待され少なくとも１０００人φ以下にす
ることが可能で、微細パターンの描画に適している。
しかしながらその堆積速度が例えば１０人／分・μ１１
２の如く極めて遅く、作業速度の点から半導体装置の量
産に対応出来る状態になり得ない問題がある。
２の如く極めて遅く、作業速度の点から半導体装置の量
産に対応出来る状態になり得ない問題がある。
上記問題点は、集束イオンビーム堆積法により第一の物
質の集束イオンビームで基板表面を描画して該基板上に
該第一の物質のパターン化された薄膜を形成し、選択的
成長法により第二の物質を該薄膜上に選択的に堆積する
本発明の製造方法によって解決される。
質の集束イオンビームで基板表面を描画して該基板上に
該第一の物質のパターン化された薄膜を形成し、選択的
成長法により第二の物質を該薄膜上に選択的に堆積する
本発明の製造方法によって解決される。
上記薄膜の形成は、膜厚さを薄くすることにより集束イ
オンビーム堆積法を用いても量産に対して対応可能な作
業速度になる。
オンビーム堆積法を用いても量産に対して対応可能な作
業速度になる。
一方、選択的成長法には化学気相成長法（ＣＶＤ法）や
スパッタ法があり、現状では通用材料に制約があるもの
の公知の技術である。そしてその堆積速度は、通常のＣ
ＶＤ法やスパッタ法と同程度である。
スパッタ法があり、現状では通用材料に制約があるもの
の公知の技術である。そしてその堆積速度は、通常のＣ
ＶＤ法やスパッタ法と同程度である。
従って本発明の方法は、集束イオンビーム堆積法が先に
述べたように微細パターンの描画に通していることから
、量産時における微細パターン化された膜を基板上に形
成するのに適したものとなる。
述べたように微細パターンの描画に通していることから
、量産時における微細パターン化された膜を基板上に形
成するのに適したものとなる。
第１図は第３図の如くゲート電極形成を例にした本発明
実施例の工程順側断面図（ａ） （ｂ）、第２図は第１
図図示工程に使用する装置例の構成図である。
実施例の工程順側断面図（ａ） （ｂ）、第２図は第１
図図示工程に使用する装置例の構成図である。
第１図において、先ず〔図（ａ）参照〕、第３図で述べ
た基板１上の例えば幅が約０．８μｍの如き微細パター
ンをなす所望のゲート電極を形成する位置に、第６図に
示す装置によりＳｉイオンのイオンビーム１３で該ゲー
ト電極のパターンを描画し、基板１上にそのパターンを
有し厚さ約５０人の多結晶Ｓｉからなる第一の膜４ａを
形成する。
た基板１上の例えば幅が約０．８μｍの如き微細パター
ンをなす所望のゲート電極を形成する位置に、第６図に
示す装置によりＳｉイオンのイオンビーム１３で該ゲー
ト電極のパターンを描画し、基板１上にそのパターンを
有し厚さ約５０人の多結晶Ｓｉからなる第一の膜４ａを
形成する。
次いで〔図（′ｂ）参照〕、ＣＶＤ法による選択的成長
法により第一の膜４ａ上に選択的に厚さ約４０００人の
Ｗを堆積し第二の膜４ｂを形成する。このＷの選択的成
長は、六弗化タングステン（ＷＦｓ）を反応ガスにし、
成長温度約４００℃、成長圧力的０．５Ｔｏｒｒの条件
にすることにより可能である。
法により第一の膜４ａ上に選択的に厚さ約４０００人の
Ｗを堆積し第二の膜４ｂを形成する。このＷの選択的成
長は、六弗化タングステン（ＷＦｓ）を反応ガスにし、
成長温度約４００℃、成長圧力的０．５Ｔｏｒｒの条件
にすることにより可能である。
さすれば、多結晶Ｓｔの第一の膜４ａとＷの第二の膜４
ｂで構成される所望の微細パターンをなすゲート電極４
が形成される。
ｂで構成される所望の微細パターンをなすゲート電極４
が形成される。
また、上記選択的成長をＳｉで行えば、多結晶Ｓｉの第
二の膜４ｂが得られる。この成長は、トリクロールシラ
ン（ＳｉＨＣ１コ）とメタン（ＣＨａ）と水素（Ｈ２）
との混合気を反応ガスにし、成長温度約９００℃、成長
圧力的Ｉ Ｔｏｒｒの条件にすることにより可能である
。
二の膜４ｂが得られる。この成長は、トリクロールシラ
ン（ＳｉＨＣ１コ）とメタン（ＣＨａ）と水素（Ｈ２）
との混合気を反応ガスにし、成長温度約９００℃、成長
圧力的Ｉ Ｔｏｒｒの条件にすることにより可能である
。
上記方法において、第一の膜４ａの形成の後第二の膜４
ｂを形成するまでの間に第一の膜４ａを汚染させないこ
とが肝要である。それは、両工程の作業を第２図に示す
ような装置で行うことにより確保することが出来る。
ｂを形成するまでの間に第一の膜４ａを汚染させないこ
とが肝要である。それは、両工程の作業を第２図に示す
ような装置で行うことにより確保することが出来る。
即ち該装置は、第一の膜４ａを形成する集束イオンビー
ム堆積装置１５と第二の膜４ｂを形成するＣＶＤ装置１
６がロードロック１７を介して直結され、更にその前後
にロードロック１８が設けられ°ζいる。
ム堆積装置１５と第二の膜４ｂを形成するＣＶＤ装置１
６がロードロック１７を介して直結され、更にその前後
にロードロック１８が設けられ°ζいる。
両工程は真空ないし減圧下の作業となるので、かくする
ことにより全作業が一貫して清浄な雰囲気の中で打われ
る。
ことにより全作業が一貫して清浄な雰囲気の中で打われ
る。
なお上記実施例においては、第一の膜４ａ、第二の膜４
ｂを堆積する下の材料を５ｉＱ２（素子分離絶縁膜１ｂ
とゲート絶縁膜１ｃ）にしたが、この材料を窒化シリコ
ン（ＳｉＮ）にしても同様な堆積が可能である。
ｂを堆積する下の材料を５ｉＱ２（素子分離絶縁膜１ｂ
とゲート絶縁膜１ｃ）にしたが、この材料を窒化シリコ
ン（ＳｉＮ）にしても同様な堆積が可能である。
以上説明したように本発明の構成によれば、基板上にパ
ターン化された膜を形成するに際して、集束イオンビー
ム堆積法の特徴を生かし且つ欠点を克服することが出来
て、膜パターンの微細化と膜形成の量産対応を可能にさ
せる効果がある。
ターン化された膜を形成するに際して、集束イオンビー
ム堆積法の特徴を生かし且つ欠点を克服することが出来
て、膜パターンの微細化と膜形成の量産対応を可能にさ
せる効果がある。
第１図は本発明実施例の工程順側断面図（ａ） （ｂｌ
、第２図は第１図図示工程に使用する装：５例の構成図
、 第３図は第一の従来例の工程順側断面図（ａ）〜（ｄ）
、第４図は第一の従来例における一問題点説明図、第５
図は第二の従来例の側断面図、 第６図は集束イオンビーム堆積装置の要部構成図、であ
る。 図において、 １は基板、 ｌｂは素子分離絶縁膜、 １ｃはゲート絶縁膜、 ２．４はゲート電極、 ２ａはゲート電極層、 ２ｂは２ａの残部、 ３はレジスト膜、 ４ａは４の第一の膜、 ４ｂは４の第二の膜、 １１はホトマスク、 １２はイオンビーム銃、 １３はイオンビーム、 １４は電磁レンズ系、 １５は集束イオンビーム堆積装置、 １６はＣＶＤ装置、 １７．１８はロードロック、である。 本発明炙亮例Ｇ工程１１艮狽り断商図（ｑＸｋ）第１図 犠 １ 回Ｅｚ［７１５３１５手’ＺＬ＝・イ捷ジ）＠
’Ｎｓ、！ｔＪ万−イ多’Ｊａン打致−とメーロ≧］ｉ
、−Ａ 砧３巳
、第２図は第１図図示工程に使用する装：５例の構成図
、 第３図は第一の従来例の工程順側断面図（ａ）〜（ｄ）
、第４図は第一の従来例における一問題点説明図、第５
図は第二の従来例の側断面図、 第６図は集束イオンビーム堆積装置の要部構成図、であ
る。 図において、 １は基板、 ｌｂは素子分離絶縁膜、 １ｃはゲート絶縁膜、 ２．４はゲート電極、 ２ａはゲート電極層、 ２ｂは２ａの残部、 ３はレジスト膜、 ４ａは４の第一の膜、 ４ｂは４の第二の膜、 １１はホトマスク、 １２はイオンビーム銃、 １３はイオンビーム、 １４は電磁レンズ系、 １５は集束イオンビーム堆積装置、 １６はＣＶＤ装置、 １７．１８はロードロック、である。 本発明炙亮例Ｇ工程１１艮狽り断商図（ｑＸｋ）第１図 犠 １ 回Ｅｚ［７１５３１５手’ＺＬ＝・イ捷ジ）＠
’Ｎｓ、！ｔＪ万−イ多’Ｊａン打致−とメーロ≧］ｉ
、−Ａ 砧３巳
Claims (1)
- 集束イオンビーム堆積法により第一の物質の集束イオン
ビームで基板表面を描画して該基板上に該第一の物質の
パターン化された薄膜を形成し、選択的成長法により第
二の物質を該薄膜上に選択的に堆積することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18081385A JPS6240723A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18081385A JPS6240723A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240723A true JPS6240723A (ja) | 1987-02-21 |
Family
ID=16089802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18081385A Pending JPS6240723A (ja) | 1985-08-17 | 1985-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240723A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417329A (ja) * | 1990-05-11 | 1992-01-22 | Nec Corp | 薄膜の形成方法 |
| US6670717B2 (en) | 2001-10-15 | 2003-12-30 | International Business Machines Corporation | Structure and method for charge sensitive electrical devices |
| JP2007517136A (ja) * | 2003-12-23 | 2007-06-28 | コミツサリア タ レネルジー アトミーク | ナノストラクチャーの組織化された成長 |
-
1985
- 1985-08-17 JP JP18081385A patent/JPS6240723A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417329A (ja) * | 1990-05-11 | 1992-01-22 | Nec Corp | 薄膜の形成方法 |
| US6670717B2 (en) | 2001-10-15 | 2003-12-30 | International Business Machines Corporation | Structure and method for charge sensitive electrical devices |
| US6858530B2 (en) | 2001-10-15 | 2005-02-22 | International Business Machines Corporation | Method for electrically characterizing charge sensitive semiconductor devices |
| JP2007517136A (ja) * | 2003-12-23 | 2007-06-28 | コミツサリア タ レネルジー アトミーク | ナノストラクチャーの組織化された成長 |
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