JPH0479321A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0479321A JPH0479321A JP19453790A JP19453790A JPH0479321A JP H0479321 A JPH0479321 A JP H0479321A JP 19453790 A JP19453790 A JP 19453790A JP 19453790 A JP19453790 A JP 19453790A JP H0479321 A JPH0479321 A JP H0479321A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- silicon dioxide
- side wall
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000001312 dry etching Methods 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 38
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052710 silicon Inorganic materials 0.000 abstract description 25
- 239000010703 silicon Substances 0.000 abstract description 25
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 19
- 239000000377 silicon dioxide Substances 0.000 abstract description 19
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 4
- 229910003910 SiCl4 Inorganic materials 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000007788 liquid Substances 0.000 abstract 1
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229920003986 novolac Polymers 0.000 description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に微細なヴイ
アホール及び渭の形成方法に関する。
アホール及び渭の形成方法に関する。
半導体装置の製造工程に於て、通常下層配線へのヴイア
ホールの開孔及び半導体基板への溝の形成が必要である
が、従来の半導体装置の製造方法では、以下に示すよに
行なわれていた。
ホールの開孔及び半導体基板への溝の形成が必要である
が、従来の半導体装置の製造方法では、以下に示すよに
行なわれていた。
例えばシリコン基板上に形成された拡散層にＰ、ＳＧ膜
を通して配線を行う際に必要なヴイアホールを形成する
場合は先ず、第３図（ａ）に示す様に、ＰＳＧ膜８上に
ホトリソグラフィー法を用いて、シリコン基板１に形成
した拡散層７の上部のみを開孔したホトレジスト膜３の
パターンを形成する。
を通して配線を行う際に必要なヴイアホールを形成する
場合は先ず、第３図（ａ）に示す様に、ＰＳＧ膜８上に
ホトリソグラフィー法を用いて、シリコン基板１に形成
した拡散層７の上部のみを開孔したホトレジスト膜３の
パターンを形成する。
次いで第３図（ｂ）に示すように、ホトレジスト膜３を
マスクにして異方性ドライエツチングを用い、ＰＳＧ膜
８を選択的にエツチング除去することにより、ＰＳＧ膜
８にシリコン基板１上の拡散層７に達するヴイアホール
１２を開孔する方法であった、この場合に、ＰＳＧ膜８
に開孔したヴイアホール１２のパターンは、ホトレジス
ト膜３のパターンを忠実に転写したものであるから、ヴ
イアホール１２の開孔径はホトレジスト膜３のパターン
の開孔径によってほぼ決定されることになる。
マスクにして異方性ドライエツチングを用い、ＰＳＧ膜
８を選択的にエツチング除去することにより、ＰＳＧ膜
８にシリコン基板１上の拡散層７に達するヴイアホール
１２を開孔する方法であった、この場合に、ＰＳＧ膜８
に開孔したヴイアホール１２のパターンは、ホトレジス
ト膜３のパターンを忠実に転写したものであるから、ヴ
イアホール１２の開孔径はホトレジスト膜３のパターン
の開孔径によってほぼ決定されることになる。
次に、ＤＲＡＭメモリセルの一要素であるトレンチキャ
パシタを形成する際に必要な溝をシリコン基板に掘る場
合には、先ず第４図（ａ）に示すように、シリコン基板
１上に形成した二酸化シリコン膜２上に、ホトリソグラ
フィー法を用いて所望する部分のみを開孔したホトレジ
スト膜３のパターンを形成する。
パシタを形成する際に必要な溝をシリコン基板に掘る場
合には、先ず第４図（ａ）に示すように、シリコン基板
１上に形成した二酸化シリコン膜２上に、ホトリソグラ
フィー法を用いて所望する部分のみを開孔したホトレジ
スト膜３のパターンを形成する。
次に第４図（ｂ）に示すように、ホトレジスト膜３をマ
スクにして、異方性ドライエツチングを用いて、二酸化
シリコン膜２を選択的にエツチング除去し、二酸化シリ
コン膜２にホトレジスト膜３のパターンを転写する。
スクにして、異方性ドライエツチングを用いて、二酸化
シリコン膜２を選択的にエツチング除去し、二酸化シリ
コン膜２にホトレジスト膜３のパターンを転写する。
続いて、第４図（Ｃ）に示すように、ホトレジスト膜３
を剥離し、その後、二酸化シリコン膜２をマスクにして
異方性ドライエ・ソチングを施し、シリコン基板１に７
１１６を形成する方法であった。
を剥離し、その後、二酸化シリコン膜２をマスクにして
異方性ドライエ・ソチングを施し、シリコン基板１に７
１１６を形成する方法であった。
この場合に於いても、シリコン基゛板１に形成された溝
６の開孔径は、上述したヴイアホール形成時と同様に、
ホトレジスト膜３のパターンの開孔径によってほぼ決定
されるものであった。
６の開孔径は、上述したヴイアホール形成時と同様に、
ホトレジスト膜３のパターンの開孔径によってほぼ決定
されるものであった。
上述した従来の半導体装置の製造方法では、ヴイアホー
ルや溝のエツチングはホトレジストパターン若しくは、
ホトレジストパターンを転写した耐ドライエツチング性
マスク材のパターンをマスクにして行うので、ヴイアホ
ールや溝の開孔径はホトレジストパターンの開孔径によ
ってほぼ決定される。つまり、ヴイアホールや溝の開孔
最小寸法は、ホトリソグラフィーの解像力に依存してい
る。
ルや溝のエツチングはホトレジストパターン若しくは、
ホトレジストパターンを転写した耐ドライエツチング性
マスク材のパターンをマスクにして行うので、ヴイアホ
ールや溝の開孔径はホトレジストパターンの開孔径によ
ってほぼ決定される。つまり、ヴイアホールや溝の開孔
最小寸法は、ホトリソグラフィーの解像力に依存してい
る。
ところで、近年半導体集積回路装置の高密度化や大規模
化を図る上で、ホトリソグラフィー技術の限界付近の微
細なヴイアホールや渭を加工形成する必要性が増してい
る。しかしホトリソグラフィーの解像力は、ホトレジス
トの解像力と縮小投影露光装置のレンズ開口及び露光す
る光源の波長で決定されるので、ヴイアホールや溝の開
孔径を小さくする為には、ホトレジストの解像力を向上
させ、縮小投影露光装置のレンズ開口を大きくし、光源
の波長を例えばＧ線からＩｍへと短かくすれば良い。
化を図る上で、ホトリソグラフィー技術の限界付近の微
細なヴイアホールや渭を加工形成する必要性が増してい
る。しかしホトリソグラフィーの解像力は、ホトレジス
トの解像力と縮小投影露光装置のレンズ開口及び露光す
る光源の波長で決定されるので、ヴイアホールや溝の開
孔径を小さくする為には、ホトレジストの解像力を向上
させ、縮小投影露光装置のレンズ開口を大きくし、光源
の波長を例えばＧ線からＩｍへと短かくすれば良い。
しかしながらホトレジストの解像力を感度、耐熱性及び
耐ドライエツチング性を損なうことなく向上させること
は容易ではない、また、縮小投影露光装置のレンズ開口
を大きくすると、フォーカスマージンが少なくなり半導
体装置の製造が困難になる。更に露光する光源の波長を
短かくすると、解像力及び感度の点で現在一般的に用い
られているノボラック樹脂系のホトレジストが使いづら
いといった材料上の制約が出てくるという問題点があっ
た。
耐ドライエツチング性を損なうことなく向上させること
は容易ではない、また、縮小投影露光装置のレンズ開口
を大きくすると、フォーカスマージンが少なくなり半導
体装置の製造が困難になる。更に露光する光源の波長を
短かくすると、解像力及び感度の点で現在一般的に用い
られているノボラック樹脂系のホトレジストが使いづら
いといった材料上の制約が出てくるという問題点があっ
た。
本発明はかかる問題点に鑑みてなされたものであって、
ホトレジスト材料及び縮小投影露光装置の性能に依存す
ることなく、微細なヴイアホールや溝が得られる半導体
装置の製造方法を提供することを目的とする。
ホトレジスト材料及び縮小投影露光装置の性能に依存す
ることなく、微細なヴイアホールや溝が得られる半導体
装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板の被エツ
チング層上全面に被エツチング層のドライエツチング時
のマスクとなる第１のマスク材層を形成する工程と、前
記第１のマスク材層をパターニングしマスクを形成する
工程と、前記マスクを含む全面に第２のマスク材層を均
一な厚さで被着形成する工程と、異方性ドライエツチン
グにより前記第２のマスク材層をエツチングし前記マス
クのパターン側部にサイドウオールを形成する工程と、
前記マスクと前記サイドウオールとをマスクにして前記
被エツチング層を選択的にエツチングする工程とを含ん
で構成される。
チング層上全面に被エツチング層のドライエツチング時
のマスクとなる第１のマスク材層を形成する工程と、前
記第１のマスク材層をパターニングしマスクを形成する
工程と、前記マスクを含む全面に第２のマスク材層を均
一な厚さで被着形成する工程と、異方性ドライエツチン
グにより前記第２のマスク材層をエツチングし前記マス
クのパターン側部にサイドウオールを形成する工程と、
前記マスクと前記サイドウオールとをマスクにして前記
被エツチング層を選択的にエツチングする工程とを含ん
で構成される。
次に本発明をＤＲＡＭメモリセルを構成するトレンチキ
ャパシタを形成する際に必要な渭を形成する方法に適用
した第１の実施例について図面を参照して詳細に説明す
る。
ャパシタを形成する際に必要な渭を形成する方法に適用
した第１の実施例について図面を参照して詳細に説明す
る。
第１図（ａ）−（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
先ず、第１区（ａ）に示すように、被抵抗１０〜１５Ω
・ｃｍでＰ型シリコン基板１を９５０°Ｃのスチーム雰
囲気中で熱酸化し、シリコン基板１上に厚さ６０００人
の二酸化シリコンｗＡ２を形成する。その後、二酸化シ
リコン膜２上にホトリソグラフィー法を用いて所望の位
置を開孔したホトレジスト膜３を形成する。この場合、
レンズ開口（Ｎ、Ａ）０．５４で光源に波長４３６ｎｒ
ｒ１のＧ線を使用した縮小投影露光装置を用いてノボラ
ック樹脂系の高解像度のホトレジスト膜を露光後現像し
、直径０．６μｍの開口径を有するホトレジストパター
ンを得ている。
・ｃｍでＰ型シリコン基板１を９５０°Ｃのスチーム雰
囲気中で熱酸化し、シリコン基板１上に厚さ６０００人
の二酸化シリコンｗＡ２を形成する。その後、二酸化シ
リコン膜２上にホトリソグラフィー法を用いて所望の位
置を開孔したホトレジスト膜３を形成する。この場合、
レンズ開口（Ｎ、Ａ）０．５４で光源に波長４３６ｎｒ
ｒ１のＧ線を使用した縮小投影露光装置を用いてノボラ
ック樹脂系の高解像度のホトレジスト膜を露光後現像し
、直径０．６μｍの開口径を有するホトレジストパター
ンを得ている。
次に第１図（ｂ）に示すように、このホトレジスト膜３
をマスクにしてＦｅ２及びＣＨＦ、等のフッ素系ガスを
用いた異方性ドライエツチング法により、二酸化シリコ
ン膜２を選択的にエツチング除去し、二酸化シリコン膜
をパターニングする。この時、二酸化シリコン膜２のパ
ターンはホトレジスト膜３のパターンが忠実に転写され
ており、二酸化シリコン膜２には、ホトレジスト！ｍ３
のパターンと同様、直径０．６μｍの開口径を有するパ
ターンが形成されている。この後、ホトレジスト膜３を
剥離し、続いてシリコン基板上全面に常圧ＣＶＤ法を用
いて厚さ１０００人のＣＶ Ｄ酸化膜４を均一に被着形
成する。
をマスクにしてＦｅ２及びＣＨＦ、等のフッ素系ガスを
用いた異方性ドライエツチング法により、二酸化シリコ
ン膜２を選択的にエツチング除去し、二酸化シリコン膜
をパターニングする。この時、二酸化シリコン膜２のパ
ターンはホトレジスト膜３のパターンが忠実に転写され
ており、二酸化シリコン膜２には、ホトレジスト！ｍ３
のパターンと同様、直径０．６μｍの開口径を有するパ
ターンが形成されている。この後、ホトレジスト膜３を
剥離し、続いてシリコン基板上全面に常圧ＣＶＤ法を用
いて厚さ１０００人のＣＶ Ｄ酸化膜４を均一に被着形
成する。
次に第１図（ｃ）に示すように、ＣＦ４及びＣＨＦ３等
のフッ素系ガスを用いた異方性ドライエッチンーグ法に
よりＣＶＤ酸化膜４をエッチバックし、二酸化シリコン
膜のパターン側壁にのみＣＶＤＭ化膜を残し、酸化膜サ
イドウオール５を形成する。この時、シリコン基板１に
達する開孔の直径Ｊｉ０．４μｍとなっている。
のフッ素系ガスを用いた異方性ドライエッチンーグ法に
よりＣＶＤ酸化膜４をエッチバックし、二酸化シリコン
膜のパターン側壁にのみＣＶＤＭ化膜を残し、酸化膜サ
イドウオール５を形成する。この時、シリコン基板１に
達する開孔の直径Ｊｉ０．４μｍとなっている。
次いで第１図（ｄ）に示すように、二酸化シリコン膜２
と酸化膜サイドウオール５をマスクにして、５ｉＣＪ２
４及びＣｆｆ１２等の塩素系ガスを用いた異方性ドライ
エツチング法によりシリコン基板１を選択的にエツチン
グ除去し、シリコン基板１の表面から深さ３μｍの７１
１６を形成する。この時、シリコン基板１に二酸化シリ
コン膜２と酸化膜サイドウオール５のパターンが転写さ
れるので、シリコン基板１に形成された溝６の直径は０
．４μｍとなる。
と酸化膜サイドウオール５をマスクにして、５ｉＣＪ２
４及びＣｆｆ１２等の塩素系ガスを用いた異方性ドライ
エツチング法によりシリコン基板１を選択的にエツチン
グ除去し、シリコン基板１の表面から深さ３μｍの７１
１６を形成する。この時、シリコン基板１に二酸化シリ
コン膜２と酸化膜サイドウオール５のパターンが転写さ
れるので、シリコン基板１に形成された溝６の直径は０
．４μｍとなる。
その後弗酸系エツチング液で二酸化シリコン膜２と酸化
膜サイドウオール５をエツチング除去することにより、
第１図（ｅ）に示すように、シリコン基板１に直径０．
４μｍ、深さ３μｍの微細な渭６を形成出来る。
膜サイドウオール５をエツチング除去することにより、
第１図（ｅ）に示すように、シリコン基板１に直径０．
４μｍ、深さ３μｍの微細な渭６を形成出来る。
次に本発明をシリコン基板上に形成された拡散層にＰＳ
Ｇを通して配線を行う際に必要なヴイアホールを形成す
る方法に適用した第２の実施例について図面を参照して
詳細に説明する。
Ｇを通して配線を行う際に必要なヴイアホールを形成す
る方法に適用した第２の実施例について図面を参照して
詳細に説明する。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
先ず第２図（ａ）に示すように、比抵抗１０〜１５Ω・
ｃｍでＰ型のシリコン基板１上にイオン注入法によりＮ
型の拡散層７を選択的に形成し、更にシリコン基板１上
全面に常圧ＣＶＤ法により厚さ８０００人のＰＳＧ膜８
を被着形成する。
ｃｍでＰ型のシリコン基板１上にイオン注入法によりＮ
型の拡散層７を選択的に形成し、更にシリコン基板１上
全面に常圧ＣＶＤ法により厚さ８０００人のＰＳＧ膜８
を被着形成する。
次に第２図（ｂ）に示すように、ＰＳＧ膜８上に減圧Ｃ
ＶＤ法により厚さ４０００人の第１のＣＶＤシリコン窒
化膜９を被着形成する。その後、第１のＣＶＤシリコン
窒化ｗＡ９上にホトリソグラフィー法を用いて、拡散層
７の上部のみを開孔したホトレジスト膜３のパターンを
形成する。
ＶＤ法により厚さ４０００人の第１のＣＶＤシリコン窒
化膜９を被着形成する。その後、第１のＣＶＤシリコン
窒化ｗＡ９上にホトリソグラフィー法を用いて、拡散層
７の上部のみを開孔したホトレジスト膜３のパターンを
形成する。
この場合も上述した第１の実施例と同様、レンズ開口（
Ｎ、Ａ）０．５４で光源に波長４３６ｎｍのＧ線を使用
した縮小投影露光装置を用いてノボラック樹脂系の高解
像度ホトレジスト膜を露光後現像し、直径０．７μｍの
開口系を有するホトレジストパターンを得ている。
Ｎ、Ａ）０．５４で光源に波長４３６ｎｍのＧ線を使用
した縮小投影露光装置を用いてノボラック樹脂系の高解
像度ホトレジスト膜を露光後現像し、直径０．７μｍの
開口系を有するホトレジストパターンを得ている。
次に第２図（Ｃ）に示すように、このホトレジスト膜３
をマスクにして、ＣＦ４及びＣＨＦ、等のフッ素系ガス
を用いた異方性ドライエツチング法により第１のＣＶＤ
シリコン窒化！！Ｉ９を選択的にエツチング除去し、第
１のＣＶＤシリコン窒化膜をパターニングする。この時
、ＰＳＧ膜とＣＶＤシリコン窒化膜との選択比が大きく
出来ないので、ドライエツチングのオーバーエツチング
量には十分留意する必要がある。またここで、第１のＣ
ＶＤシリコン窒化膜９に形成されたパターンは、ホトレ
ジスト膜３のパターンが忠実に転写されており、第１の
ＣＶＤシリコン窒化膜にはホトレジスト膜３のパターン
と同様、直径０．７μｍの開口径を有するパターンが形
成されている。この後、ホトレジスト膜３を剥離し、続
いてシリコン基板１上全面に減圧ＣＶＤ法により厚さ１
０００人の第２のＣＶＤシリコン窒化膜１０を均一に被
着形成する。
をマスクにして、ＣＦ４及びＣＨＦ、等のフッ素系ガス
を用いた異方性ドライエツチング法により第１のＣＶＤ
シリコン窒化！！Ｉ９を選択的にエツチング除去し、第
１のＣＶＤシリコン窒化膜をパターニングする。この時
、ＰＳＧ膜とＣＶＤシリコン窒化膜との選択比が大きく
出来ないので、ドライエツチングのオーバーエツチング
量には十分留意する必要がある。またここで、第１のＣ
ＶＤシリコン窒化膜９に形成されたパターンは、ホトレ
ジスト膜３のパターンが忠実に転写されており、第１の
ＣＶＤシリコン窒化膜にはホトレジスト膜３のパターン
と同様、直径０．７μｍの開口径を有するパターンが形
成されている。この後、ホトレジスト膜３を剥離し、続
いてシリコン基板１上全面に減圧ＣＶＤ法により厚さ１
０００人の第２のＣＶＤシリコン窒化膜１０を均一に被
着形成する。
次に第２図（ｄ）に示すように、ＣＦ、及びＣＨＦ、等
のフッ素系ガスを用いた異方性ドライエツチング法によ
り第２のＣＶＤシリコン窒化膜１０をエッチバックし、
第１のＣＶＤシリコン窒化膜９のパターン側壁にのみ第
２のＣＶＤシリコン窒化膜を残し、シリコン窒化膜サイ
ドウオール１１を形成する。この時ＰＳＧ膜８に達する
開孔の直径は０．５μｍとなっている。
のフッ素系ガスを用いた異方性ドライエツチング法によ
り第２のＣＶＤシリコン窒化膜１０をエッチバックし、
第１のＣＶＤシリコン窒化膜９のパターン側壁にのみ第
２のＣＶＤシリコン窒化膜を残し、シリコン窒化膜サイ
ドウオール１１を形成する。この時ＰＳＧ膜８に達する
開孔の直径は０．５μｍとなっている。
次いで第２図（ｅ）に示すように、第１のＣＶＤシリコ
ン窒化膜９とシリコン窒化膜サイドウオール１１とをマ
スクにして、ＣＦ４及びＣＨＦ３等のフッ素系ガスを用
いた異方性ドライエツチング法によりＰＳＧ膜８を選択
的にエツチング除去し、ＰＳＧ膜８に拡散層７に達する
ヴイアホール１２を形成する。
ン窒化膜９とシリコン窒化膜サイドウオール１１とをマ
スクにして、ＣＦ４及びＣＨＦ３等のフッ素系ガスを用
いた異方性ドライエツチング法によりＰＳＧ膜８を選択
的にエツチング除去し、ＰＳＧ膜８に拡散層７に達する
ヴイアホール１２を形成する。
その後リン酸系のエツチング液を用いて第１のＣＶＤシ
リコン窒化膜９とシリコン窒化膜サイドウオール１１を
エツチング除去することにより、第２図（ｆ＞に示すよ
うに、ＰＳＧＭ８に直径０．５μｍの微細なヴイアホー
ル１２を形成出来る。
リコン窒化膜９とシリコン窒化膜サイドウオール１１を
エツチング除去することにより、第２図（ｆ＞に示すよ
うに、ＰＳＧＭ８に直径０．５μｍの微細なヴイアホー
ル１２を形成出来る。
以上説明したように本発明によれば、ヴイアホールや溝
のエツチングをホトエツチング技術によってマスク材層
に形成されたパターンとそのパターン側壁にマスク材層
で形成したサイドウオールとをマスクにして行うので、
ホトレジスト材料及び縮小投影露光装置の性能に依存す
ることなく、ホトリソグラフィーの解像度を上回る微細
なヴイアホールや渭を形成することが出来るため、半導
体装置のチップ面積を大幅に縮小することができるとい
う効果がある。
のエツチングをホトエツチング技術によってマスク材層
に形成されたパターンとそのパターン側壁にマスク材層
で形成したサイドウオールとをマスクにして行うので、
ホトレジスト材料及び縮小投影露光装置の性能に依存す
ることなく、ホトリソグラフィーの解像度を上回る微細
なヴイアホールや渭を形成することが出来るため、半導
体装置のチップ面積を大幅に縮小することができるとい
う効果がある。
３小トしソ又ト厚
第１図（ａ ） 〜（ｅ ）及び第２図（ａ）〜（ｆ）
は本発明の第１及び第２の実施例を説明するための半導
体チップの断面図、第３図（ａ）、（ｂ）及び第４図（
ａ）〜（ｃ）は従来例を説明するための半導体チップの
断面図である。 １・・・シリコン基板、２・・・二酸化シリコン膜、３
・・・ホトレジスト膜、４・・・ＣＶＤ酸化膜、５・・
・酸化膜サイドウオール、６・・・溝、７・・・拡散層
、８・・・ＰＳＧ膜、９・・・第１のＣＶＤシリコン窒
化膜、１０・・・第２のＣＶＤシリコン窒化膜、１１・
・・シリコン窒化膜サイドウオール、１３・・・ヴイア
ホール。 ４ＣＶＤｆｆ１℃ｊｌｊ膜 ノ
は本発明の第１及び第２の実施例を説明するための半導
体チップの断面図、第３図（ａ）、（ｂ）及び第４図（
ａ）〜（ｃ）は従来例を説明するための半導体チップの
断面図である。 １・・・シリコン基板、２・・・二酸化シリコン膜、３
・・・ホトレジスト膜、４・・・ＣＶＤ酸化膜、５・・
・酸化膜サイドウオール、６・・・溝、７・・・拡散層
、８・・・ＰＳＧ膜、９・・・第１のＣＶＤシリコン窒
化膜、１０・・・第２のＣＶＤシリコン窒化膜、１１・
・・シリコン窒化膜サイドウオール、１３・・・ヴイア
ホール。 ４ＣＶＤｆｆ１℃ｊｌｊ膜 ノ
Claims (1)
- 半導体基板の被エッチング層上全面に被エッチング層
のドライエッチング時のマスクとなる第１のマスク材層
を形成する工程と、前記第１のマスク材層をパターニン
グしマスクを形成する工程と、前記マスクを含む全面に
第２のマスク材層を均一な厚さで被着形成する工程と、
異方性ドライエッチングにより前記第２のマスク材層を
エッチングし前記マスクのパターン側部にサイドウォー
ルを形成する工程と、前記マスクと前記サイドウォール
とをマスクにして前記被エッチング層を選択的にエッチ
ングする工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19453790A JPH0479321A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19453790A JPH0479321A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0479321A true JPH0479321A (ja) | 1992-03-12 |
Family
ID=16326185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19453790A Pending JPH0479321A (ja) | 1990-07-23 | 1990-07-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0479321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677242A (en) * | 1995-01-13 | 1997-10-14 | Nec Corporation | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
-
1990
- 1990-07-23 JP JP19453790A patent/JPH0479321A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677242A (en) * | 1995-01-13 | 1997-10-14 | Nec Corporation | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask |
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5905285A (en) * | 1996-09-12 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5922516A (en) | Bi-layer silylation process | |
| US20080020576A1 (en) | Method of forming polysilicon pattern | |
| JPH0479321A (ja) | 半導体装置の製造方法 | |
| JPH06244156A (ja) | パタ―ン形成法 | |
| KR20010011143A (ko) | 반도체소자의 미세패턴 형성방법 | |
| KR960012630B1 (ko) | 반도체소자의 미세패턴 형성방법 | |
| JP2932462B1 (ja) | 半導体製造の表面パターニング方法 | |
| KR100521429B1 (ko) | 반도체 소자 제조 방법 | |
| JPS63157444A (ja) | 選択酸化膜の製造方法 | |
| JPS63258020A (ja) | 素子分離パタ−ンの形成方法 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| KR100382548B1 (ko) | 반도체 소자의 제조방법 | |
| KR100487415B1 (ko) | 반도체소자의 콘택홀 형성방법 | |
| KR100257770B1 (ko) | 반도체 소자의 미세한 전도막 패턴 형성 방법 | |
| KR100396689B1 (ko) | 반도체소자의게이트제조방법 | |
| JPH0453138A (ja) | 半導体装置およびその製造方法 | |
| JPS62137831A (ja) | 半導体装置の製造方法 | |
| KR100256269B1 (ko) | 반도체소자의 필드산화막 형성방법 | |
| KR20010060984A (ko) | 반도체 장치의 콘택홀 형성방법 | |
| JPH05326503A (ja) | 線パターンの形成方法 | |
| JPH05267253A (ja) | 半導体装置の製造方法 | |
| JPH0348424A (ja) | 半導体装置の製造方法 | |
| JPS60207339A (ja) | パタ−ン形成方法 | |
| JPH0478168A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| JPH0269934A (ja) | 半導体装置の製造方法 |