JPH0453138A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0453138A JPH0453138A JP15912390A JP15912390A JPH0453138A JP H0453138 A JPH0453138 A JP H0453138A JP 15912390 A JP15912390 A JP 15912390A JP 15912390 A JP15912390 A JP 15912390A JP H0453138 A JPH0453138 A JP H0453138A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置およびその製造方法に関し、特に垂
直な側壁を持つバンプを有する半導体装置およびその製
造方法に関する。
直な側壁を持つバンプを有する半導体装置およびその製
造方法に関する。
従来の垂直な側壁を有するバンプが設けられた半導体装
置の製造方法について図面を用いて説明する。
置の製造方法について図面を用いて説明する。
まず第４図（ａ＞に示すように、素子及びメッキ用電流
路が形成された半導体基板１上に厚さ１５〜２０μｍの
フォトレジストを塗布したのちパターニングし、開口部
を有するマスク２を形成する。次でメッキ法により、金
や銅等のメッキを行ない開口部内にバンプ３を形成する
。バンプ３は、マスク２の厚さ以下の厚さに形成するこ
とにより、垂直な側壁を持った形状に形成される。
路が形成された半導体基板１上に厚さ１５〜２０μｍの
フォトレジストを塗布したのちパターニングし、開口部
を有するマスク２を形成する。次でメッキ法により、金
や銅等のメッキを行ない開口部内にバンプ３を形成する
。バンプ３は、マスク２の厚さ以下の厚さに形成するこ
とにより、垂直な側壁を持った形状に形成される。
次に第４図（ｂ）に示すように、マスク２を剥離したの
ち全面にカバー膜４を形成する。このカバー膜４は、例
えばポリイミド等の有機系、あるいは酸化シリコン膜や
窒化シリコン膜等の無機膜であってもよい。次でこのカ
バー膜４上にフォトレジスト膜５Ａを形成する。
ち全面にカバー膜４を形成する。このカバー膜４は、例
えばポリイミド等の有機系、あるいは酸化シリコン膜や
窒化シリコン膜等の無機膜であってもよい。次でこのカ
バー膜４上にフォトレジスト膜５Ａを形成する。
次に第４図（Ｃ）に示すように、バンプ３上のフォトレ
ジスト膜５Ａをパターニングしたのち、このフォトレジ
ストＪｌ（５Ａをマスクとしてカバー膜４をエツチング
する６カバー膜４がポリイミド等の有機膜の場合は、フ
ォトレジスト膜は環化ゴム系のネガタイプを用い、ヒド
ラジンとエチレンジアミンの混合液でエツチングするの
が一般的である。このネガタイプのフォトレジスト膜を
用いる場合は、寸法精度及び目合せ精度が良くないため
、バンプ３の周囲のカバー膜４をエツチングし、バンプ
３の表面にカバー膜４が残るのを防ぐ必要がある。
ジスト膜５Ａをパターニングしたのち、このフォトレジ
ストＪｌ（５Ａをマスクとしてカバー膜４をエツチング
する６カバー膜４がポリイミド等の有機膜の場合は、フ
ォトレジスト膜は環化ゴム系のネガタイプを用い、ヒド
ラジンとエチレンジアミンの混合液でエツチングするの
が一般的である。このネガタイプのフォトレジスト膜を
用いる場合は、寸法精度及び目合せ精度が良くないため
、バンプ３の周囲のカバー膜４をエツチングし、バンプ
３の表面にカバー膜４が残るのを防ぐ必要がある。
次で第４図（ｄ）に示すように、フォトレジス）！５Ａ
を剥離して除去する。
を剥離して除去する。
このようにして形成されたバンプ３にＴＡＢテープのイ
ンナーリード１０をボンディングした場合は第５図に示
すように、バンプ３はつぶれて槍方向に広がる。尚、バ
ンプ３を形成後、カバー膜４を設けない場合もある。
ンナーリード１０をボンディングした場合は第５図に示
すように、バンプ３はつぶれて槍方向に広がる。尚、バ
ンプ３を形成後、カバー膜４を設けない場合もある。
最近の半導体装置は高集積化に伴ない、入出力パッド数
が増加し、バンプ形状も側壁が垂直なバンプを用いてパ
ッドサイズの微細化及びパッドピッチの縮小化が行なわ
れているが、従来の半導体装置のバンプは、カバー膜を
形成しないが、あるいは形成されていても垂直な側壁を
持つバンプの側壁部には形成されていながったために、
インナーリードボンディング（以下ＩＬＢと記す）時の
バンプの広がりにより、バンプ間のショートの危険があ
る。このためパン１間隔を大きくとる必要があるため、
パッドピッチの縮小が困難であり、半導体装置の高集積
化の妨げとなっていた。
が増加し、バンプ形状も側壁が垂直なバンプを用いてパ
ッドサイズの微細化及びパッドピッチの縮小化が行なわ
れているが、従来の半導体装置のバンプは、カバー膜を
形成しないが、あるいは形成されていても垂直な側壁を
持つバンプの側壁部には形成されていながったために、
インナーリードボンディング（以下ＩＬＢと記す）時の
バンプの広がりにより、バンプ間のショートの危険があ
る。このためパン１間隔を大きくとる必要があるため、
パッドピッチの縮小が困難であり、半導体装置の高集積
化の妨げとなっていた。
第１の発明の半導体装置は、半導体基板上に形成された
垂直な側壁を有するバンプを備えた半導体装置において
、前記バンプの側壁部に絶縁膜を形成したものである。
垂直な側壁を有するバンプを備えた半導体装置において
、前記バンプの側壁部に絶縁膜を形成したものである。
第２の発明の半導体装置の製造方法は、半導体基板上に
メッキ法により垂直な側壁を有するバンプを形成する工
程と、前記バンプを含む全面に絶縁性の有機膜を形成す
る工程と、前記有機膜をパターニングしバンプの上面を
露出する工程とを含んで構成される。
メッキ法により垂直な側壁を有するバンプを形成する工
程と、前記バンプを含む全面に絶縁性の有機膜を形成す
る工程と、前記有機膜をパターニングしバンプの上面を
露出する工程とを含んで構成される。
第３の発明の半導体装置の製造方法は、半導体基板上に
メッキ法により垂直な側壁を有するバンプを形成する工
程と、前記バンプを含む全面に絶縁膜を形成する工程と
、異方性ドライエツチング法により前記絶縁膜、をエツ
チングし前記バンプの側壁部のみに絶縁膜を残す工程と
を含んで構成される。
メッキ法により垂直な側壁を有するバンプを形成する工
程と、前記バンプを含む全面に絶縁膜を形成する工程と
、異方性ドライエツチング法により前記絶縁膜、をエツ
チングし前記バンプの側壁部のみに絶縁膜を残す工程と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第１図（ａ）に示すように、従来と同様にして、素
子及びメッキ用電流路が形成された半導体基板１上に厚
さ１５〜２０μｍの７オトレジスト膜を形成し、パター
ニングしてマスク２を形成する。次で金、Ｒ等のメッキ
を行ない、垂直な側壁を有するバンプ３を形成する。
子及びメッキ用電流路が形成された半導体基板１上に厚
さ１５〜２０μｍの７オトレジスト膜を形成し、パター
ニングしてマスク２を形成する。次で金、Ｒ等のメッキ
を行ない、垂直な側壁を有するバンプ３を形成する。
次に第１図（ｂ）に示すように、バンプ３を含む全面に
ポリイミド等の有機溶液を回転塗布法により塗布し、１
３０〜１５０’Ｃ，３０〜６０分間の熱処理を行ないカ
バー膜４を形成する。この時のポリイミド膜のイミド化
率は５〜３０％となり、アルカリ溶液に可溶となる。次
でこのカバー膜上にポジ型のフォトレジスト膜５を形成
する。
ポリイミド等の有機溶液を回転塗布法により塗布し、１
３０〜１５０’Ｃ，３０〜６０分間の熱処理を行ないカ
バー膜４を形成する。この時のポリイミド膜のイミド化
率は５〜３０％となり、アルカリ溶液に可溶となる。次
でこのカバー膜上にポジ型のフォトレジスト膜５を形成
する。
次に第１図（ｃ）に示すように、バンプ３の形成時に用
いたパターンと同一形状のパターンを有するマスクを用
いて露光したのち、ポジ型レジストの現像液として、例
えばテトラメチルアンモニウムハイドライド（Ｔ、Ｍ、
Ａ、Ｈ）の２〜３％の水溶液を用い、１５０〜３００秒
間現像を行なう。この時、フォトレジスト膜５のパター
ニングと同時に、ポリイミドからなるカバー膜４もパタ
ーニングされ、更に現像液のサイドエツチングによりカ
バーＭ４はバンプ３の垂直な壁の途中までエツチングさ
れる。
いたパターンと同一形状のパターンを有するマスクを用
いて露光したのち、ポジ型レジストの現像液として、例
えばテトラメチルアンモニウムハイドライド（Ｔ、Ｍ、
Ａ、Ｈ）の２〜３％の水溶液を用い、１５０〜３００秒
間現像を行なう。この時、フォトレジスト膜５のパター
ニングと同時に、ポリイミドからなるカバー膜４もパタ
ーニングされ、更に現像液のサイドエツチングによりカ
バーＭ４はバンプ３の垂直な壁の途中までエツチングさ
れる。
次に第１図（ｄ）に示すように、メチルエチルケトンあ
るいは酢酸ブチル等でフォトレジスト膜５を除去したの
ち、２５０〜３００℃、６０分間程度の熱処理を行ない
、ポリイミド膜を完全にイミド化させる。
るいは酢酸ブチル等でフォトレジスト膜５を除去したの
ち、２５０〜３００℃、６０分間程度の熱処理を行ない
、ポリイミド膜を完全にイミド化させる。
このようにして形成された半導体装置のバンプ３に、Ｔ
ＡＢテープのインナーリード１０をボンディングした場
合を第３図に示す。
ＡＢテープのインナーリード１０をボンディングした場
合を第３図に示す。
インナーリードボンディングでは、３０〜６０ｋｇ／−
程度の圧力を加えるが、バンプ３の側壁部にカバー膜４
が形成されているため、バンプ３のつぶれは小さく、構
法がりも少ない。従ってパッドピッチを小さくすること
ができる。
程度の圧力を加えるが、バンプ３の側壁部にカバー膜４
が形成されているため、バンプ３のつぶれは小さく、構
法がりも少ない。従ってパッドピッチを小さくすること
ができる。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
まず第２図（ａ）に示すように、第１の実施例と同様に
して半導体基板１上にフォトレジストからなるマスク２
を形成したのち、メッキ法により垂直な側壁部を有する
バンプ３を形成する。
して半導体基板１上にフォトレジストからなるマスク２
を形成したのち、メッキ法により垂直な側壁部を有する
バンプ３を形成する。
次に第２図（ｂ）に示すように、マスク２を除去したの
ち、気相成長（ＣＶＤ）法等により５ｉ０２．５ｉＯＮ
等を成長させるか、あるいはポリイミド溶液やシリカ系
溶液を塗布し、熱処理を加え、ポリイミド膜やシリカ膜
等からなるカバー膜４Ａを形成する。
ち、気相成長（ＣＶＤ）法等により５ｉ０２．５ｉＯＮ
等を成長させるか、あるいはポリイミド溶液やシリカ系
溶液を塗布し、熱処理を加え、ポリイミド膜やシリカ膜
等からなるカバー膜４Ａを形成する。
次に第２図（ｃ）に示すように、全面をイオンエツチン
グ等の異方性エツチングを行い、バンプ３の側壁部のみ
にカバー膜４Ａを残す。
グ等の異方性エツチングを行い、バンプ３の側壁部のみ
にカバー膜４Ａを残す。
この櫟に第２の実施例では、フォトリソグラフィ工程が
不要なため、工期、工数等が短縮できるという利点があ
る。
不要なため、工期、工数等が短縮できるという利点があ
る。
以上説明した様に本発明は、垂直な側壁を持つバンプの
側壁部にカバーを膜を形成することにより、インナーリ
ードボンディング時のバンプのっぶれや構法がりを抑制
できるため、パッドサイズの微細化及びパッドピッチの
縮小を図ることができる。このため、集積度のより向上
した半導体装置が得られるという効果がある。
側壁部にカバーを膜を形成することにより、インナーリ
ードボンディング時のバンプのっぶれや構法がりを抑制
できるため、パッドサイズの微細化及びパッドピッチの
縮小を図ることができる。このため、集積度のより向上
した半導体装置が得られるという効果がある。
第１図（ａ） 〜（ｄ）及び第２図（ａ）〜（Ｃ）は本
発明の第１及び第２の実施例を説明するための半導体チ
ップの断面図、第３図は実施例により形成されたバンプ
にインナーリードをボンディングした場合の断面図、第
４図（ａ）〜（ｄ）は従来例を説明するための半導体チ
ップの断面図、第５図は従来例のバンプにインナーリー
ドをボンディングした場合の断面図である。 １・・・半導体基板、２・・・マスク、３・・・バンプ
、４．４Ａ・・・カバー膜、５，５Ａ・・・フォトレジ
スト膜、１０・・・インナーリード。
発明の第１及び第２の実施例を説明するための半導体チ
ップの断面図、第３図は実施例により形成されたバンプ
にインナーリードをボンディングした場合の断面図、第
４図（ａ）〜（ｄ）は従来例を説明するための半導体チ
ップの断面図、第５図は従来例のバンプにインナーリー
ドをボンディングした場合の断面図である。 １・・・半導体基板、２・・・マスク、３・・・バンプ
、４．４Ａ・・・カバー膜、５，５Ａ・・・フォトレジ
スト膜、１０・・・インナーリード。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された垂直な側壁を有するバン
プを備えた半導体装置において、前記バンプの側壁部に
絶縁膜を形成したことを特徴とする半導体装置。 ２、半導体基板上にメッキ法により垂直な側壁を有する
バンプを形成する工程と、前記バンプを含む全面に絶縁
性の有機膜を形成する工程と、前記有機膜をパターニン
グしバンプの上面を露出する工程とを含むことを特徴と
する半導体装置の製造方法。 ３、半導体基板上にメッキ法により垂直な側壁を有する
バンプを形成する工程と、前記バンプを含む全面に絶縁
膜を形成する工程と、異方性ドライエッチング法により
前記絶縁膜をエッチングし前記バンプの側壁部のみに絶
縁膜を残す工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159123A JP2692344B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159123A JP2692344B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453138A true JPH0453138A (ja) | 1992-02-20 |
| JP2692344B2 JP2692344B2 (ja) | 1997-12-17 |
Family
ID=15686740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159123A Expired - Fee Related JP2692344B2 (ja) | 1990-06-18 | 1990-06-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692344B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797247A1 (en) * | 1996-03-21 | 1997-09-24 | Matsushita Electric Industrial Co., Ltd | Substrate on which bumps are formed and method of forming the same |
| US6605522B1 (en) | 1992-08-27 | 2003-08-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device having a protruding bump electrode |
| US7527468B2 (en) | 2003-03-20 | 2009-05-05 | Huntair, Inc. | Fan array fan section in air-handling systems |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143554A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS6336548A (ja) * | 1986-07-31 | 1988-02-17 | Nec Corp | 半導体装置及びその製造方法 |
| JPS6412553A (en) * | 1987-07-07 | 1989-01-17 | Nec Corp | Manufacture of semiconductor device |
| JPH0228932A (ja) * | 1988-07-19 | 1990-01-31 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-06-18 JP JP2159123A patent/JP2692344B2/ja not_active Expired - Fee Related
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| US5914274A (en) * | 1996-03-21 | 1999-06-22 | Matsushita Electric Industrial Co., Ltd. | Substrate on which bumps are formed and method of forming the same |
| US6042953A (en) * | 1996-03-21 | 2000-03-28 | Matsushita Electric Industrial Co., Ltd. | Substrate on which bumps are formed and method of forming the same |
| US7527468B2 (en) | 2003-03-20 | 2009-05-05 | Huntair, Inc. | Fan array fan section in air-handling systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2692344B2 (ja) | 1997-12-17 |
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