JPH0282527A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0282527A JPH0282527A JP23410888A JP23410888A JPH0282527A JP H0282527 A JPH0282527 A JP H0282527A JP 23410888 A JP23410888 A JP 23410888A JP 23410888 A JP23410888 A JP 23410888A JP H0282527 A JPH0282527 A JP H0282527A
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- film
- etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、特には半導体
層、導体層或いは絶縁層等の半導体基板上に形成された
被加工膜のエツチング処理に関するものである。
層、導体層或いは絶縁層等の半導体基板上に形成された
被加工膜のエツチング処理に関するものである。
（ロ）従来の技術
半導体装置を製造する場合、トランジスタ等の半導体装
置を作ると共に、これらの素子間を互に配線するために
半導体基板上に種々の膜を形成することが必要になり、
近年のように高密度集積回路を作製するためにはこれら
の膜は高精度に微細加工されねばならない。
置を作ると共に、これらの素子間を互に配線するために
半導体基板上に種々の膜を形成することが必要になり、
近年のように高密度集積回路を作製するためにはこれら
の膜は高精度に微細加工されねばならない。
従来の被カロエ膜のエツチング方法は第２図に示すよう
に、被加工膜（１）の上にレジスト膜パターン（２）を
描画し、このレジスト膜パターン（２）をマスクとして
被加工膜（１）をドライ又はウェットエツチングするこ
とにより被加工膜（１）を加工するものである。ウェッ
ト方式を採用した場合、その加工は等方性エツチングで
あるので、例えば特開開５９−１６１０２６（ＨＯＩＬ
２１／３０６）にも記載されている様に、被加工膜（
１）はレジスト膜パターン（２）の下部にアンダーカッ
ト（３）が発生し、レジスト膜パターン（２）と全く同
一形状には加工できない。その為、パターン組幅を狭め
るとレジスト膜パターン（２）の密着力が弱まり、レジ
スト剥離による加工不良が発生する等、微細化の防げに
なっていた。一方、ドライエッチは前記アンダーカット
（３）が発生しないので微細加工に適するが、装置が大
型化しコストアップを招く。（４）はシリコン基板、（
５）は酸化膜である。
に、被加工膜（１）の上にレジスト膜パターン（２）を
描画し、このレジスト膜パターン（２）をマスクとして
被加工膜（１）をドライ又はウェットエツチングするこ
とにより被加工膜（１）を加工するものである。ウェッ
ト方式を採用した場合、その加工は等方性エツチングで
あるので、例えば特開開５９−１６１０２６（ＨＯＩＬ
２１／３０６）にも記載されている様に、被加工膜（
１）はレジスト膜パターン（２）の下部にアンダーカッ
ト（３）が発生し、レジスト膜パターン（２）と全く同
一形状には加工できない。その為、パターン組幅を狭め
るとレジスト膜パターン（２）の密着力が弱まり、レジ
スト剥離による加工不良が発生する等、微細化の防げに
なっていた。一方、ドライエッチは前記アンダーカット
（３）が発生しないので微細加工に適するが、装置が大
型化しコストアップを招く。（４）はシリコン基板、（
５）は酸化膜である。
（ハ）発明が解決しようとする課題
この様に、ウェットエッチによる加工ではアンダーカッ
ト（３）が生じる為微細化を押し進めることができない
欠点があった。
ト（３）が生じる為微細化を押し進めることができない
欠点があった。
（ニ）課題を解決するための手段
本発明は斯上した欠点に鑑み成されたもので、ウェット
エッチにより高い加工精度を得る為に、第１のレジスト
膜パターン（１４）で被加工膜（１３）を約半分だけエ
ツチング加工し、再び同じパターンで形成した第２のレ
ジスト膜パターン（１７）によりエツチングを完了させ
ることを特徴とする。
エッチにより高い加工精度を得る為に、第１のレジスト
膜パターン（１４）で被加工膜（１３）を約半分だけエ
ツチング加工し、再び同じパターンで形成した第２のレ
ジスト膜パターン（１７）によりエツチングを完了させ
ることを特徴とする。
（ホ）作用
本発明によれば、２回目のエツチング時にはアンダーカ
ット（１５）部分が第２のレジスト膜パターン（１７）
で覆われているので、被加工膜（１３）の上半分はこれ
以上エツチングされずに済み、この状態で被加工膜（１
３）の残り下半分を加工できる。
ット（１５）部分が第２のレジスト膜パターン（１７）
で覆われているので、被加工膜（１３）の上半分はこれ
以上エツチングされずに済み、この状態で被加工膜（１
３）の残り下半分を加工できる。
（へ）実施例
以下、本発明の一実施例を第１図を参照しながら詳細に
説明する。（１１）はシリコン半導体基板、り１２）は
その上の酸化膜で、本工程は酸化膜（１２）上の配線材
料（ＡＩ！ 、Ａｊ！−５ｉ等）を被加工膜（１３）と
して電極配線パターンを描画する為の工程である。
説明する。（１１）はシリコン半導体基板、り１２）は
その上の酸化膜で、本工程は酸化膜（１２）上の配線材
料（ＡＩ！ 、Ａｊ！−５ｉ等）を被加工膜（１３）と
して電極配線パターンを描画する為の工程である。
先ず第１図Ａに示す如く、被加工膜（１３）上に例えば
ＡＺ１３５０等のホトレジストをスピンオンコート塗布
し、プリベーク、露光、ボストベーク、そして現像のプ
ロセスを経て被加工膜（１３）を部分的に覆う第１のレ
ジスト膜パターン（１４）を形成する。
ＡＺ１３５０等のホトレジストをスピンオンコート塗布
し、プリベーク、露光、ボストベーク、そして現像のプ
ロセスを経て被加工膜（１３）を部分的に覆う第１のレ
ジスト膜パターン（１４）を形成する。
次に第１図Ｂに示すように、第１のレジスト膜パターン
（１４）をマスクとして基板（１１）をリン酸（Ｈ，Ｐ
Ｏ，）を主成分とするエツチング溶液に浸し、エツチン
グが完了する以前に中断することにより、被加工膜（１
３）を膜厚の約半分だけ等方エツチングする。このエツ
チングにより、第１のレジスト膜パターン（１４）下の
被加工膜り１３）には横方向にもエツチングされたアン
ダーカット（１５）が生じる。アンダーカット（１５）
の量は、条件によっても異るが膜厚方向のエツチング量
の８０〜１００％である。
（１４）をマスクとして基板（１１）をリン酸（Ｈ，Ｐ
Ｏ，）を主成分とするエツチング溶液に浸し、エツチン
グが完了する以前に中断することにより、被加工膜（１
３）を膜厚の約半分だけ等方エツチングする。このエツ
チングにより、第１のレジスト膜パターン（１４）下の
被加工膜り１３）には横方向にもエツチングされたアン
ダーカット（１５）が生じる。アンダーカット（１５）
の量は、条件によっても異るが膜厚方向のエツチング量
の８０〜１００％である。
次に第１１１！ＪＣに示すように、第１のレジスト膜パ
ターン（１４）を完全に除去することにより、被加工膜
（１３）の突起部（１６）を露出させる。
ターン（１４）を完全に除去することにより、被加工膜
（１３）の突起部（１６）を露出させる。
次に第１図りに示すように、１回目のホトレジスト用マ
スクと同じホトマスクを使用することにより、第１のレ
ジスト膜パターン（１４）が覆っていた部位を再度第２
のレジスト膜パターン（１７）で覆う。今回のホトレジ
ストもスピンオンコートで形成することにより、第２の
レジスト膜パターン（１７）は被加工膜（１３）の突起
部（１６）の側面をも覆い、前回のアンダーカット部分
を保護する。
スクと同じホトマスクを使用することにより、第１のレ
ジスト膜パターン（１４）が覆っていた部位を再度第２
のレジスト膜パターン（１７）で覆う。今回のホトレジ
ストもスピンオンコートで形成することにより、第２の
レジスト膜パターン（１７）は被加工膜（１３）の突起
部（１６）の側面をも覆い、前回のアンダーカット部分
を保護する。
次に第２図Ｅに示すように、ウェットエツチングを再開
することにより、被加工膜（１３）の残り半分を加工し
てエツチングを完了する０本工程でも被）＋ｏ工膜（１
３）にアンダーカットが生じるので、被加工膜（１３）
の下半分は被加工膜（１３）の上半分と同じ線幅に加工
される。
することにより、被加工膜（１３）の残り半分を加工し
てエツチングを完了する０本工程でも被）＋ｏ工膜（１
３）にアンダーカットが生じるので、被加工膜（１３）
の下半分は被加工膜（１３）の上半分と同じ線幅に加工
される。
そして第２図Ｆに示すように、第２のレジスト膜パター
ン（１７）を除去することにより、第１と第２のレジス
ト膜パターン（１４）（１７）の線幅に対して膜厚の半
分だけエツチングした時のアンダーカット量と同じ分だ
け縮小した線幅の被加工膜（１３）パターンを得る。
ン（１７）を除去することにより、第１と第２のレジス
ト膜パターン（１４）（１７）の線幅に対して膜厚の半
分だけエツチングした時のアンダーカット量と同じ分だ
け縮小した線幅の被加工膜（１３）パターンを得る。
（ト）発明の詳細
な説明した如く、本発明によればエツチングを途中で中
断し、第２のレジスト膜パターン（１７）で覆った後エ
ツチングを再開するこ゛とにより、アンダーカット量を
抑えた被加工膜（１３）パターンを形成できる利点を有
する。従って、ドラ・イエツチを使用せず、量産性に優
れたウェットエツチングによって微細加工を更に押し進
めることができる利点を有する。
断し、第２のレジスト膜パターン（１７）で覆った後エ
ツチングを再開するこ゛とにより、アンダーカット量を
抑えた被加工膜（１３）パターンを形成できる利点を有
する。従って、ドラ・イエツチを使用せず、量産性に優
れたウェットエツチングによって微細加工を更に押し進
めることができる利点を有する。
第１図Ａ乃至第１図Ｆは夫々本発明の製造方法を説明す
る為の断面図、第２図は従来例を説明する為の断面図で
ある。
る為の断面図、第２図は従来例を説明する為の断面図で
ある。
Claims (2)
- （１）半導体基板上に形成された被加工膜をエッチング
加工する方法において、 前記被加工膜上を第１のレジスト膜パターンで覆い、こ
の第１のレジスト膜パターンをマスクとして前記被加工
膜を膜厚の約半分だけエッチング加工する工程と、 前記第１のレジスト膜パターンを除去して前記被加工膜
の突起部分を露出する工程と、 前記突起部分を前記突起部分の側面をも覆う様に第２の
レジスト膜パターンで覆う工程と、前記被加工膜を再び
エッチングしてエッチングを完了させる工程とを具備す
ることを特徴とする半導体装置の製造方法。 - （２）前記エッチングはウェットエッチングであること
を特徴とする請求項第１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23410888A JPH0282527A (ja) | 1988-09-19 | 1988-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23410888A JPH0282527A (ja) | 1988-09-19 | 1988-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282527A true JPH0282527A (ja) | 1990-03-23 |
Family
ID=16965755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23410888A Pending JPH0282527A (ja) | 1988-09-19 | 1988-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8790523B2 (en) | 2009-01-07 | 2014-07-29 | Tdk Corporation | Method for manufacturing magnetic head |
-
1988
- 1988-09-19 JP JP23410888A patent/JPH0282527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8790523B2 (en) | 2009-01-07 | 2014-07-29 | Tdk Corporation | Method for manufacturing magnetic head |
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