JPH02213158A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02213158A JPH02213158A JP1034031A JP3403189A JPH02213158A JP H02213158 A JPH02213158 A JP H02213158A JP 1034031 A JP1034031 A JP 1034031A JP 3403189 A JP3403189 A JP 3403189A JP H02213158 A JPH02213158 A JP H02213158A
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- transistor region
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- oxide film
- polycrystalline silicon
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 10
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 abstract description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 230000001681 protective effect Effects 0.000 description 12
- 238000000059 patterning Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 241000282994 Cervidae Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にアナログ回
路において２層ポリシリコンによるキャパシタを有する
ＭＯ８半導体装置の製造方法に関する。
路において２層ポリシリコンによるキャパシタを有する
ＭＯ８半導体装置の製造方法に関する。
従来の２層ポリシリコンによるキャパシタを搭載するＭ
Ｏ３半導体装置の製造方法は、第２図（ａ）に示すよう
にＭＯＳ）ランジスタ領域を分離させるため、選択酸化
（ＬＯＧＯ８酸化）を行なった後、トランジスタ領域の
シリコン基板１表面を保護する為の酸化膜３を形成し、
続いて第２図（ｂ）のように１層目の多結晶シリコン（
以下、ポリシリコンと記す）層４′を全面に成長させ、
フォトレジスト（以下、ＰＲと略記する）パターンニン
グによりＬＯＣＯ８酸化膜２上にキャパシタの一方の電
極を形成する。
Ｏ３半導体装置の製造方法は、第２図（ａ）に示すよう
にＭＯＳ）ランジスタ領域を分離させるため、選択酸化
（ＬＯＧＯ８酸化）を行なった後、トランジスタ領域の
シリコン基板１表面を保護する為の酸化膜３を形成し、
続いて第２図（ｂ）のように１層目の多結晶シリコン（
以下、ポリシリコンと記す）層４′を全面に成長させ、
フォトレジスト（以下、ＰＲと略記する）パターンニン
グによりＬＯＣＯ８酸化膜２上にキャパシタの一方の電
極を形成する。
次にキャパシタの誘電体となる層６をたとえば、酸化膜
および窒化膜により形成し、１層目のポリシリコン層４
′を覆うように所定の形状にＰＲ７によりパターンニン
グする。この後トランジスタ領域の保護酸化膜３を第２
図（ｅ）のようにエツチング除去する。シリコン基板１
上にゲート酸化膜８を辱び形成し、キャパシタの他方の
電極及びＭＯＳ）ランジスタのゲート電極となるポリシ
リコン層９′を形成し、所定の形状にパターンニングす
るという方法がとられていた。
および窒化膜により形成し、１層目のポリシリコン層４
′を覆うように所定の形状にＰＲ７によりパターンニン
グする。この後トランジスタ領域の保護酸化膜３を第２
図（ｅ）のようにエツチング除去する。シリコン基板１
上にゲート酸化膜８を辱び形成し、キャパシタの他方の
電極及びＭＯＳ）ランジスタのゲート電極となるポリシ
リコン層９′を形成し、所定の形状にパターンニングす
るという方法がとられていた。
上述した従来の製造方法では、トランジスタ領域のシリ
コン基板表面は、１層目のポリシリコン層形成前に２０
０〜３００λ程度の薄い保護酸化膜を設けているだけで
、後工程の１層目のポリシリコン層のエツチング及び誘
電体層のエツチングにより保護酸化膜も削られて基板が
むき出しになる可能性がある上、異方性のドライエツチ
ング時において基板が直接ダメージをうける等、保護膜
としての機能が十分ではなかった。こうした基板のダメ
ージを防ぐため保護酸化膜を６００〜７００人程度に厚
く変形すると、ゲート酸化膜の形成工程前に行なう基板
保護酸化膜の除去工程において工、チング量を大きくせ
ねばならなくなったり、そのため素子分離用のＬＯＣＯ
８酸化膜の一部もエツチング除去され、十分な素子分離
機能を得ら九なくなるという問題がある。
コン基板表面は、１層目のポリシリコン層形成前に２０
０〜３００λ程度の薄い保護酸化膜を設けているだけで
、後工程の１層目のポリシリコン層のエツチング及び誘
電体層のエツチングにより保護酸化膜も削られて基板が
むき出しになる可能性がある上、異方性のドライエツチ
ング時において基板が直接ダメージをうける等、保護膜
としての機能が十分ではなかった。こうした基板のダメ
ージを防ぐため保護酸化膜を６００〜７００人程度に厚
く変形すると、ゲート酸化膜の形成工程前に行なう基板
保護酸化膜の除去工程において工、チング量を大きくせ
ねばならなくなったり、そのため素子分離用のＬＯＣＯ
８酸化膜の一部もエツチング除去され、十分な素子分離
機能を得ら九なくなるという問題がある。
本発明の目的は、ＭＯＳトランジスタ領域のシリコン基
板へのダメージが少なく、かつ良好な素子分離能力を有
する半導体装置の製造方法を提供するものである。
板へのダメージが少なく、かつ良好な素子分離能力を有
する半導体装置の製造方法を提供するものである。
本発明の半導体装置の製造方法は、半導体基板表面を選
択的に酸化し、所定のトランジスタ領域および素子分離
領域を形成する工程と、前記半導体基板の全面に第１の
多結晶シリコン層を形成した後、異方性エツチングによ
り前記素子分離領域上の所定の容量領域および前記トラ
ンジスタ領域に該第１の多結晶シリコンによる第１およ
び第２のパターンを形成する工程と、前記半導体基板全
面に絶Ｒ膜を形成した後、異方性エツチングを行ない前
記第１のパターン上に該絶縁膜を残す工程と、前記トラ
ンジスタ領域にエツチングを施こし、前記半導体基板を
露出させる工程と、該露出した半導体基板表面に酸化膜
を形成する工程と、前記トランジスタ領域および前記容
量領域に所定の形状の第２の多結晶シリコン層を形成す
る工程とを有する。そのため本発明では、第１の多結晶
シリコン層および絶縁膜のパターンユング時に施される
異方性エツチングの際に、トランジスタ領域の半導体基
板Ａ１の多結晶シリ・ン層が設けられているために、エ
ツチングのダメージを基板が直接受けることはない。
択的に酸化し、所定のトランジスタ領域および素子分離
領域を形成する工程と、前記半導体基板の全面に第１の
多結晶シリコン層を形成した後、異方性エツチングによ
り前記素子分離領域上の所定の容量領域および前記トラ
ンジスタ領域に該第１の多結晶シリコンによる第１およ
び第２のパターンを形成する工程と、前記半導体基板全
面に絶Ｒ膜を形成した後、異方性エツチングを行ない前
記第１のパターン上に該絶縁膜を残す工程と、前記トラ
ンジスタ領域にエツチングを施こし、前記半導体基板を
露出させる工程と、該露出した半導体基板表面に酸化膜
を形成する工程と、前記トランジスタ領域および前記容
量領域に所定の形状の第２の多結晶シリコン層を形成す
る工程とを有する。そのため本発明では、第１の多結晶
シリコン層および絶縁膜のパターンユング時に施される
異方性エツチングの際に、トランジスタ領域の半導体基
板Ａ１の多結晶シリ・ン層が設けられているために、エ
ツチングのダメージを基板が直接受けることはない。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のキャパシタ素子部及びトラ
ンジスタ領域部の断面工程図である。
ンジスタ領域部の断面工程図である。
第１図（ａ）にシリコン基板ｌに素子分離のＬＯＣＯ３
酸化膜２を形成し、トランジスタ領域のシリコン基板１
に１００人程鹿の保護酸化膜３を成長させたものを示す
。次に第１のポリシリコン層４を約２３００変形成長さ
せ、ＰＲパターンニングにより第１図（ｂ）に示すよう
に前記第１のポリシリコン層４をキャパシタ電極部及び
トランジスタ領域に残す。次にキャパシタの誘電体層６
を酸化膜（約２００人）及び窒化膜−（約３００人）で
ウェハー全面に成長させＰＲパターンニングによりキャ
パシタ電極部のポリシリコン層４のみを覆うようにＰＲ
７によりパターンニング形成する。
酸化膜２を形成し、トランジスタ領域のシリコン基板１
に１００人程鹿の保護酸化膜３を成長させたものを示す
。次に第１のポリシリコン層４を約２３００変形成長さ
せ、ＰＲパターンニングにより第１図（ｂ）に示すよう
に前記第１のポリシリコン層４をキャパシタ電極部及び
トランジスタ領域に残す。次にキャパシタの誘電体層６
を酸化膜（約２００人）及び窒化膜−（約３００人）で
ウェハー全面に成長させＰＲパターンニングによりキャ
パシタ電極部のポリシリコン層４のみを覆うようにＰＲ
７によりパターンニング形成する。
この時、誘電体層６を完全に除去するためにオーバーエ
ツチングを行なうので、トランジスタ領域のポリシリコ
ン層４も同時にある程度削られて第２図（Ｃ）のように
薄くなる０次に第２図（ｄ）のようにトランジスタ領域
のポリシリコン層４及び保護酸化膜３をそ九ぞれウェッ
トエツチングにより除去する０次にＭＯＳ）ランジスタ
のゲート酸化膜９を熱酸化によりｌＯＯ人程変形成した
後、第２のポリシリコン層８を４０００人程成長させ、
キャパシタ電極及びトランジスタのゲート電極をＰＲパ
ターンニングにより同時に形成する。
ツチングを行なうので、トランジスタ領域のポリシリコ
ン層４も同時にある程度削られて第２図（Ｃ）のように
薄くなる０次に第２図（ｄ）のようにトランジスタ領域
のポリシリコン層４及び保護酸化膜３をそ九ぞれウェッ
トエツチングにより除去する０次にＭＯＳ）ランジスタ
のゲート酸化膜９を熱酸化によりｌＯＯ人程変形成した
後、第２のポリシリコン層８を４０００人程成長させ、
キャパシタ電極及びトランジスタのゲート電極をＰＲパ
ターンニングにより同時に形成する。
このように本発明では、キャパシタの一方の電極を形成
する際に、ＭＯＳ）ランジスタ領域にポリシリコン層を
残しておくことによりキャパシタ電極形成工程、及び誘
電体層のエツチング工程において、基板保護酸化膜が削
り取られることがない、そのため、エツチング工程中に
基板表面が露出することがなくなり基板表面が良好な状
態に保たれる。
する際に、ＭＯＳ）ランジスタ領域にポリシリコン層を
残しておくことによりキャパシタ電極形成工程、及び誘
電体層のエツチング工程において、基板保護酸化膜が削
り取られることがない、そのため、エツチング工程中に
基板表面が露出することがなくなり基板表面が良好な状
態に保たれる。
以上説明したように本発明は、２層ポリシリコンによる
キャパシタ素子形成時に１層目のポリシリコン層をトラ
ンジスタ領域に残しておくことにより、従来トランジス
タ領域を保護酸化膜のみで保護していた時に比べて、１
層目のポリシリコン層の異方性ドライエツチング及び誘
電体窒化膜のドライエツチングにより保護酸化膜が削ら
れてシリコン基板表面がダメージをうけるのを防ぐこと
ができ、基板表面を十分に保護できる効果がある。
キャパシタ素子形成時に１層目のポリシリコン層をトラ
ンジスタ領域に残しておくことにより、従来トランジス
タ領域を保護酸化膜のみで保護していた時に比べて、１
層目のポリシリコン層の異方性ドライエツチング及び誘
電体窒化膜のドライエツチングにより保護酸化膜が削ら
れてシリコン基板表面がダメージをうけるのを防ぐこと
ができ、基板表面を十分に保護できる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を示す断面工
程図、第２図は従来例を示す断面工程図である。 １・・・・・・シリコン基板、２・・・・・・ＬＯＣＯ
８酸化膜、３・・・・・・基板保護酸化膜、４，４′・
・・・・・第１ポリシリコン層、４’ ９’・・・
・・・ポリシリコン層、５゜７・・・・・・ＰＲ（フォ
トレジスト）、６・・・・・・誘電体層（窒化膜及び酸
化膜）、８・・・・・・ゲート酸化膜、９・・・・・・
第２ポリシリコン層。 代理人 弁理士 内 Ｗ 晋 （ｅ） 躬１図 第１図
程図、第２図は従来例を示す断面工程図である。 １・・・・・・シリコン基板、２・・・・・・ＬＯＣＯ
８酸化膜、３・・・・・・基板保護酸化膜、４，４′・
・・・・・第１ポリシリコン層、４’ ９’・・・
・・・ポリシリコン層、５゜７・・・・・・ＰＲ（フォ
トレジスト）、６・・・・・・誘電体層（窒化膜及び酸
化膜）、８・・・・・・ゲート酸化膜、９・・・・・・
第２ポリシリコン層。 代理人 弁理士 内 Ｗ 晋 （ｅ） 躬１図 第１図
Claims (1)
- 半導体基板表面を選択的に酸化し、所定のトランジスタ
領域および素子分離領域を形成する工程と、前記半導体
基板の全面に第１の多結晶シリコン層を形成した後、異
方性エッチングによって前記素子分離領域上の所定の容
量領域および前記トランジスタ領域にそれぞれ選択的に
該第１の多結晶シリコンによる第１および第２のパター
ンを形成する工程と、前記半導体基板全面に絶縁膜を形
成した後、異方性エッチングによって前記第１のパター
ン上に該絶縁膜を残在させる工程と、前記トランジスタ
領域にエッチングを施こし、前記半導体基板表面を露出
させる工程と、該露出した半導体基板表面に酸化膜を形
成する工程と、前記トランジスタ領域および前記容量領
域に所定の形状の第２の多結晶シリコン層を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034031A JPH02213158A (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1034031A JPH02213158A (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213158A true JPH02213158A (ja) | 1990-08-24 |
Family
ID=12402980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1034031A Pending JPH02213158A (ja) | 1989-02-13 | 1989-02-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252345A (ja) * | 1993-03-02 | 1994-09-09 | Nec Corp | 半導体集積回路の製造方法 |
-
1989
- 1989-02-13 JP JP1034031A patent/JPH02213158A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06252345A (ja) * | 1993-03-02 | 1994-09-09 | Nec Corp | 半導体集積回路の製造方法 |
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