JP3906037B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法、特にLSIにおける微細パターンの形成技術に関する。
【0002】
【従来の技術】
半導体装置の微細化に伴い微細パターンの形成がしだいに難しくなってきており、リソグラフィプロセスには膜厚の薄いレジスト(薄膜レジスト)を用いるようになってきている。
【0003】
薄膜レジストを用いる場合、膜厚の薄いレジストがエッチングによって消失しないようにするため、被エッチング材の高選択エッチングが必要となる。この高選択エッチングは、エッチングによる反応生成物をレジストに付着させることにより、レジストパターンをエッチングガスから保護しながら、被エッチング材をエッチングするものである。したがって、レジストに付着する反応生成物の量が被エッチング材の加工精度に大きく影響する。具体的には、エッチングエリアが広い領域ほど反応生成物が多く生成される。そのため、ラインパターン等を形成する場合、ラインパターンが密な領域よりも疎な領域の方がライン幅が太くなる。つまり、このエッチング方法では、パターンの粗密によってパターン寸法が大きく異なるという問題がある。
【0004】
また、レジストパターンのトリミング(レジストパターンをエッチングして細らせること)を行う場合にも、パターンの粗密によってトリミング量が異なるという問題もある。
【0005】
【発明が解決しようとする課題】
このように、従来のパターン形成方法では、パターンの粗密によってパターン寸法が影響を受け、精度のよい微細パターンを形成することが困難であった。
【0006】
本発明は上記従来の課題に対してなされたものであり、パターンの粗密の影響を低減し、精度のよい微細パターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。
【0007】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、前記第2の材料膜上に所望パターン及びダミーパターンを有する第1のレジストパターンを形成する工程と、前記第1のレジストパターンをマスクとして前記第2の材料膜をエッチングして第2の材料膜パターンを形成する工程と、前記第1のレジストパターンを除去する工程と、前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、前記第2のレジストパターンを除去する工程と、前記所望パターンに対応する部分に残置した前記第2の材料膜パターンをマスクとして前記第1の材料膜をエッチングする工程と、を備えたことを特徴とする。
【0008】
第1のレジストパターンを形成した後、第1のレジストパターンを細らせる(トリミングする)ようにしてもよい。また、第2の材料膜パターンを形成した後、第2の材料膜パターンを細らせる(トリミングする)ようにしてもよい。さらに、第1のレジストパターンを形成した後、第1のレジストパターンを細らせるとともに、第2の材料膜パターンを形成した後、第2の材料膜パターンを細らせるようにしてもよい。
【0009】
【作用】
第1のレジストパターンに所望パターンの他にダミーパターンを形成しておくことで、パターン密度を均一化させることが可能である。このようにパターン密度が均一化された第1のレジストパターンをマスクとして第2の材料膜をエッチングすることで、パターンの粗密の影響を受けることなく、パターン幅が均一化された第2の材料膜パターンが得られる。第2の材料膜パターンの所望パターンに対応する部分をマスクとして第1の材料膜をエッチングする際には、レジストをマスクに用いる場合とは異なり、パターンの粗密による影響をほとんど受けないため、第1の材料膜のパターン幅を全領域で均一化することができる。
【0010】
また、トリミングを行う場合にも、パターン密度が均一化されているため、トリミング後のパターン幅を全領域で均一化することができる。
【0011】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【0012】
(実施形態1)
図1は、本発明の第1の実施形態に係る半導体装置の製造方法、具体的にはLSI製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。
【0013】
まず、図1(a)に示すように、半導体基板1上にゲート絶縁膜(例えばシリコン酸化膜、膜厚1〜3nm程度)2及びゲート材料膜(例えばポリシリコン膜、膜厚150〜200nm程度)3を形成し、さらにゲート材料膜3上にハードマスク材料膜4(膜厚50〜100nm程度)を形成する。ここでは、ハードマスク材料膜4としてSiON膜を用いるものとする。
【0014】
続いて、ハードマスク材料膜4上にレジスト膜(膜厚200〜300nm程度の薄膜レジスト)を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン5を形成する。このレジストパターン5には、最終的に必要なLSI回路パターン(ここでは、ゲート電極パターン及びゲート配線パターン)の他に、ダミーパターンも含まれている。ダミーパターンは、レジストパターン5のパターン密度が基板上の実質的に全領域(LSI形成領域)でほぼ均一になるようにするためのものである。なお、この時点でのレジストパターン5のライン幅及びスペース幅はいずれも、例えば100nm程度である。
【0015】
次に、図1(b)に示すように、レジストパターン5をマスクとして、ハードマスク材料膜4をドライエッチングによって異方性エッチングし、ハードマスク材料膜パターン4aを形成する。ドライエッチングのエッチングガスには、例えばCF4 等のフロロカーボン系のガスを用いる。ハードマスク材料膜4は膜厚が薄いため、従来技術で述べたような高選択エッチングは必ずしも必要ないが、高選択エッチングを用い、反応生成物をレジストパターン5に付着させてレジストパターン5を保護しながらハードマスク材料膜4をエッチングする場合にも、レジストパターン5のパターン密度が均一化されているため、レジストパターン5への反応生成物の付着量は全領域で同程度となる。したがって、ハードマスク材料膜パターン4aのパターン幅は全領域でほぼ均一になる。
【0016】
その後、レジストパターン5を、O2 アッシング処理或いはSP処理(過酸化水素水と硫酸との混合液による処理)によって剥離する。O2 アッシング処理とSP処理の両方を組み合わせて用いることも可能である。
【0017】
次に、図1(c)に示すように、レジスト膜を塗布形成し、通常のリソグラフィプロセスによってレジスト膜を露光及び現像してレジストパターン6を形成する。このレジストパターン6は、ハードマスク材料膜パターン4aのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うものである。
【0018】
続いて、図1(d)に示すように、レジストパターン6をマスクとして、ハードマスク材料膜パターン4aのうちダミーパターンの部分を、例えば熱リン酸によってエッチング除去する。
【0019】
さらに、図1(e)に示すように、レジストパターン6をO2 アッシング処理或いはSP処理によって剥離する。O2 アッシング処理とSP処理の両方を組み合わせて用いることも可能である。
【0020】
次に、図1(f)に示すように、残置したハードマスク材料膜パターン4a、すなわちLSI回路パターンに対応するパターンをマスクとして、ゲート材料膜3及びゲート絶縁膜2をドライエッチング(RIE)によって異方性エッチングし、ゲート層パターンを形成する。このドライエッチングのエッチングガスには、例えばCl2 やHBr等のハロゲン系のガスを用いる。ハードマスク材料膜はレジスト膜より硬くRIE耐性が高いため、従来技術で述べたような高選択エッチング技術を用いる必要はない。そのため、LSI回路パターンに粗密があってもパターン寸法に違いが生じるという問題はない。最後に、ハードマスク材料膜パターン4aを例えば熱リン酸によってエッチング除去する。
【0021】
このように、本実施形態によれば、パターン密度が均一化されたレジストパターンをマスクとしてハードマスク材料膜パターンを形成し、このハードマスク材料膜パターンを用いてゲート材料膜をエッチングすることで、ゲート層パターンの粗密によらず、全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができる。
【0022】
(実施形態2)
図2は、本発明の第2の実施形態に係る半導体装置の製造方法、具体的にはLSI製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。
【0023】
本実施形態は、図1に示した第1の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。したがって、特に言及しない限り、第1の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【0024】
まず、図2(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。
【0025】
次に、図2(b)に示すように、レジストパターン5をトリミングして、細ったレジストパターン5aにする。トリミングはドライエッチングにより行い、エッチングガスには、例えばHBr、CF4 及びO2 の混合ガスを用いる。このとき、レジストパターン5のパターン密度が均一化されているため、レジストパターン5のトリミング量(トリミング幅)は全領域で同程度となり、レジストパターン5aのパターン幅は全領域でほぼ均一になる。
【0026】
次に、図2(c)に示すように、第1の実施形態と同様に、レジストパターン5aをマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。このとき形成されるハードマスク材料膜パターン4aも、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第1の実施形態と同様にして、レジストパターン5aを剥離する。
【0027】
その後の工程も第1の実施形態と同様であり、図2(d)に示すように、ハードマスク材料膜パターン4aのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、続いて、図2(e)に示すように、レジストパターン6をマスクとして、ハードマスク材料膜パターン4aのうちダミーパターンの部分をエッチング除去する。さらに、図2(f)に示すように、レジストパターン6を剥離した後、図2(g)に示すように、残置したハードマスク材料膜パターン4aをマスクとしてゲート材料膜3及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4aをエッチング除去する。
【0028】
本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【0029】
(実施形態3)
図3は、本発明の第3の実施形態に係る半導体装置の製造方法、具体的にはLSI製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。
【0030】
本実施形態も、図1に示した第1の実施形態に対して工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。したがって、特に言及しない限り、第1の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【0031】
まず、図3(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。
【0032】
次に、図3(b)に示すように、第1の実施形態と同様に、レジストパターン5をマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。このとき形成されるハードマスク材料膜パターン4aも、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第1の実施形態と同様にして、レジストパターン5を剥離する。
【0033】
次に、図3(c)に示すように、ハードマスク材料膜パターン4aをトリミングして、細ったハードマスク材料膜パターン4bにする。トリミングはドライエッチング或いはウエットエッチングにより行い、ドライエッチングでは例えばフロロカーボン系のエッチングガスを、ウエットエッチングでは例えばHF系のエッチング液を用いる。このとき、ハードマスク材料膜パターン4aのパターン密度が均一化されているため、ハードマスク材料膜パターン4aのトリミング量(トリミング幅)は全領域で同程度となり、ハードマスク材料膜パターン4bのパターン幅は全領域でほぼ均一になる。
【0034】
その後の工程は第1の実施形態と同様であり、図3(d)に示すように、ハードマスク材料膜パターン4bのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、続いて、図3(e)に示すように、レジストパターン6をマスクとして、ハードマスク材料膜パターン4bのうちダミーパターンの部分をエッチング除去する。さらに、図3(f)に示すように、レジストパターン6を剥離した後、図3(g)に示すように、残置したハードマスク材料膜パターン4bをマスクとしてゲート材料膜3及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4bをエッチング除去する。
【0035】
本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、ハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【0036】
(実施形態4)
図4は、本発明の第4の実施形態に係る半導体装置の製造方法、具体的にはLSI製造におけるMOSトランジスタのゲート層パターン(ゲート電極パターン及びゲート配線パターン)の製造方法を示した工程断面図である。
【0037】
本実施形態は、図1に示した第1の実施形態に対して工程を付加したもの、具体的には第2及び第3の実施形態で付加したそれぞれの工程を付加したものであり、それ以外の基本的な工程については第1の実施形態と同様である。したがって、特に言及しない限り、第1、第2及び第3の実施形態で説明した事項が基本的にはそのまま本実施形態にも適用されるものとする。
【0038】
まず、図4(a)に示すように、第1の実施形態と同様に、半導体基板1上にゲート絶縁膜2、ゲート材料膜3及びハードマスク材料膜4を形成し、さらにハードマスク材料膜4上にレジストパターン5を形成する。
【0039】
次に、図4(b)に示すように、第2の実施形態と同様に、レジストパターン5をトリミングして、細ったレジストパターン5aにする。このとき、レジストパターン5のパターン密度が均一化されているため、レジストパターン5のトリミング量(トリミング幅)は全領域で同程度となり、レジストパターン5aのパターン幅は全領域でほぼ均一になる。
【0040】
次に、図4(c)に示すように、第1の実施形態と同様に、レジストパターン5aをマスクとしてハードマスク材料膜4をエッチングし、ハードマスク材料膜パターン4aを形成する。このとき形成されるハードマスク材料膜パターン4aは、第1の実施形態で述べたのと同様の理由により、そのパターン幅は全領域でほぼ均一になる。その後、第1の実施形態と同様にして、レジストパターン5aを剥離する。
【0041】
次に、図4(d)に示すように、第3の実施形態と同様に、ハードマスク材料膜パターン4aをトリミングして、細ったハードマスク材料膜パターン4bにする。このとき、ハードマスク材料膜パターン4aのパターン密度が均一化されているため、ハードマスク材料膜パターン4aのトリミング量(トリミング幅)は全領域で同程度となり、ハードマスク材料膜パターン4bのパターン幅は全領域でほぼ均一になる。
【0042】
その後の工程は第1の実施形態と同様であり、図4(e)に示すように、ハードマスク材料膜パターン4bのうち、最終的に必要なLSI回路パターンに対応する領域のみを覆うレジストパターン6を形成し、続いて、図4(f)に示すように、レジストパターン6をマスクとして、ハードマスク材料膜パターン4bのうちダミーパターンの部分をエッチング除去する。さらに、図4(g)に示すように、レジストパターン6を剥離した後、図4(h)に示すように、残置したハードマスク材料膜パターン4bをマスクとしてゲート材料膜3及びゲート絶縁膜2をエッチングしてゲート層パターンを形成し、最後にハードマスク材料膜パターン4bをエッチング除去する。このようにして得られたゲート層パターンのライン幅は例えば60nm程度となる。
【0043】
本実施形態においても、第1の実施形態と同様、ゲート層パターンの粗密によらず全領域でほぼ均一なパターン幅を有するゲート層パターンを得ることができ、さらに、レジストパターン及びハードマスク材料膜パターンをトリミングすることでより微細なゲート層パターンを形成することができる。
【0044】
なお、上述した各実施形態では、ゲート材料膜とレジスト膜との間にハードマスク材料膜を形成したが、反射防止材料膜或いは平坦化材料膜を用いることも可能であり、さらにハードマスク材料膜、反射防止材料膜及び平坦化材料膜を単層膜として用いる他、これらの膜を積層膜として用いるようにしてもよい。
【0045】
反射防止材料膜としては、実施形態で示したシリコン窒化酸化膜(SiON膜)の他、シリコン酸化膜(SiO2 膜)、シリコン窒化膜(Si3 N4 膜)、酸化アルミニウム膜(Al2 O3 膜)、炭化ケイ素膜(SiC膜)、カーボン膜(C膜)等があげられる。反射防止材料膜としては、シリコン窒化酸化膜(SiON膜)、炭化ケイ素膜(SiC膜)等があげられる。平坦化材料膜としては、i線レジスト等の有機塗布膜を含む膜、例えば有機塗布膜上にSOG等の塗布膜を形成したものがあげられる。
【0046】
なお、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜は、リソグラフィ工程においてパターン精度を上げるために一般的に用いられているものである。ハードマスク材料膜は、一般的に、レジスト膜下に形成され、レジストパターンを転写することで下地のエッチングマスクとして用いる膜である。反射防止材料膜は、一般的に、レジスト膜下に形成され、パターン露光の際にレジスト膜への下地からの光の反射を低減するための膜である。平坦化材料膜は、一般的に、レジスト膜下に形成され、下地の凹凸のレジスト膜への影響を低減するための膜である。
【0047】
また、上述した各実施形態では、トランジスタのゲート層パターンを形成する工程について説明したが、それ以外のLSI製造工程に上述した実施形態と同様の手法を適用することも可能である。
【0048】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【0049】
【発明の効果】
本発明によれば、パターンの粗密による寸法誤差が低減され、精度のよい微細パターンを形成することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図2】本発明の第2の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図3】本発明の第3の実施形態に係る半導体装置の製造方法を示した工程断面図。
【図4】本発明の第4の実施形態に係る半導体装置の製造方法を示した工程断面図。
【符号の説明】
1…半導体基板
2…ゲート絶縁膜
3…ゲート材料膜
4…ハードマスク材料膜
4a…ハードマスク材料膜パターン
4b…細ったハードマスク材料膜パターン
5…レジストパターン
5a…細ったレジストパターン
6…レジストパターン
Claims (7)
- 処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、
前記第2の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして前記第2の材料膜を異方性ドライエッチングして第2の材料膜パターンを形成する工程と、
前記第1のレジストパターンを除去する工程と、
前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、
前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第2のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記第2の材料膜パターンをマスクとして前記第1の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、
前記第2の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンを細らせる工程と、
前記細った第1のレジストパターンをマスクとして前記第2の材料膜を異方性ドライエッチングして第2の材料膜パターンを形成する工程と、
前記細った第1のレジストパターンを除去する工程と、
前記第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、
前記第2のレジストパターンをマスクとして前記第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第2のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記第2の材料膜パターンをマスクとして前記第1の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、
前記第2の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンをマスクとして前記第2の材料膜を異方性ドライエッチングして第2の材料膜パターンを形成する工程と、
前記第1のレジストパターンを除去する工程と、
前記第2の材料膜パターンを細らせる工程と、
前記細った第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、
前記第2のレジストパターンをマスクとして前記細った第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第2のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記細った第2の材料膜パターンをマスクとして前記第1の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 処理基板上に形成された第1の材料膜上に、第1の材料膜とは異なる材料からなる第2の材料膜を形成する工程と、
前記第2の材料膜上に所望パターン及びダミーパターンを有するパターン密度が均一化された第1のレジストパターンを形成する工程と、
前記第1のレジストパターンを細らせる工程と、
前記細った第1のレジストパターンをマスクとして前記第2の材料膜を異方性ドライエッチングして第2の材料膜パターンを形成する工程と、
前記細った第1のレジストパターンを除去する工程と、
前記第2の材料膜パターンを細らせる工程と、
前記細った第2の材料膜パターンの前記所望パターンに対応する部分を第2のレジストパターンで覆う工程と、
前記第2のレジストパターンをマスクとして前記細った第2の材料膜パターンの前記ダミーパターンに対応する部分を除去する工程と、
前記第2のレジストパターンを除去する工程と、
前記所望パターンに対応する部分に残置した前記細った第2の材料膜パターンをマスクとして前記第1の材料膜を異方性ドライエッチングする工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第2の材料膜は、ハードマスク材料膜、反射防止材料膜及び平坦化材料膜の少なくとも一つからなる
ことを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 - 前記第2の材料膜は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、酸化アルミニウム膜、炭化ケイ素膜、カーボン膜の少なくとも一つからなる
ことを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。 - 前記第1の材料膜を異方性ドライエッチングする工程によってトランジスタのゲート層パターンを形成する
ことを特徴とする請求項1乃至4のいずれかに記載の半導体装置の製造方法。
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