KR100517100B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR100517100B1
KR100517100B1 KR10-2002-0017126A KR20020017126A KR100517100B1 KR 100517100 B1 KR100517100 B1 KR 100517100B1 KR 20020017126 A KR20020017126 A KR 20020017126A KR 100517100 B1 KR100517100 B1 KR 100517100B1
Authority
KR
South Korea
Prior art keywords
pattern
region
resist
film
mask
Prior art date
Application number
KR10-2002-0017126A
Other languages
English (en)
Other versions
KR20020077207A (ko
Inventor
하시모또고지
이노우에소이찌
다까하따가즈히로
요시까와게이
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2001123633A external-priority patent/JP3906037B2/ja
Priority claimed from JP2001123632A external-priority patent/JP3474865B2/ja
Priority claimed from JP2002047944A external-priority patent/JP4014891B2/ja
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20020077207A publication Critical patent/KR20020077207A/ko
Application granted granted Critical
Publication of KR100517100B1 publication Critical patent/KR100517100B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 장치의 제조 방법은, 피가공막(3) 상의 하드 마스크 재료막(4) 상에 레지스트 패턴(5)을 노광 해상 한계 치수로 형성하고, 레지스트 패턴(5)을 마스크로 하여 재료막(4)을 가공하여 하드 마스크 패턴(6)를 형성하고, 마스크 패턴(6)의 선택 영역(6a)을 노출시키는 개구(7a)를 갖고, 비선택 영역(6b)을 피복하는 레지스트 패턴(7)을 형성한다. 개구(7a) 내에 노출된 마스크 패턴부(6a)만을 선택적 에칭 가공하여 가늘게 하고, 마스크 패턴(6)을 이용하여 피가공막(3)을 에칭 가공하고, 노광 해상 한계 치수폭이 넓은 패턴부(8b)와 해상 한계 이하의 가는 패턴부(8a)를 갖는 피가공막 패턴(8)을 형성한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 논리 회로와 메모리가 혼재된 시스템 LSI 등의 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히 시스템 LSI의 논리부에서의 MOS 트랜지스터의 게이트 패턴 등의 미세 패턴의 형성 방법 및 구조에 관한 것이다.
최근, 민생, 정보 기기 등의 전자 기기는, 점점, 소형화, 다기능화가 요구되고 있고, 이에 따라 이들의 전자 기기에 사용되는, 예를 들면 시스템 LSI는 미세화가 요구되어 있다.
그 때문에, 시스템 LSI의 제조에 있어서는, 논리부의 MOS 트랜지스터의 디바이스 패턴을 어떻게 미세화할지가 중요한 과제로 되고 있고, 최근, 리소그래피(노광) 기술에 있어서는, 노광 광원, 레지스트, 초해상 노광 기술 등의 연구와 개발이 진행되고 있지만, 현재로서는 미세화의 요구를 만족시키기까지는 이르지 못하였다.
최근, 디바이스 패턴의 형성에 있어서, 리소그래피의 한계 치수 이하로 형성하기 위한 하나의 기술로서, 우선 레지스트 패턴의 형성 후, 상기 레지스트 패턴을 등방적 에칭 등의 처리를 실시함으로써, 리소그래피의 해상 한계 이하의 패턴 치수를 형성하는 레지스트 슬리밍법이 제안되고 있다.
이하 이 레지스트 슬리밍법에 대하여, MOS 트랜지스터의 프로세스에 적용한 예를 이용하여 설명한다.
도 120a 내지 도 125는 그 레지스트 슬리밍법에 의한 논리부의 MOS 트랜지스터의 제조 공정에서의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도이다. 즉, 도 120a 내지 도 120c에 도시한 바와 같이, 소자 영역(200a) 및 소자 분리 영역(200b)을 갖는 실리콘 기판(200) 상에 열 산화법 등에 의해 게이트 절연막(201)을 형성한 후, 상기 게이트 절연막(201) 상에 CVD(Chemical Vapor Deposition)법 등에 의해 피가공 재료막, 예를 들면 게이트 전극 재료막으로서의 폴리실리콘막(202)을 퇴적한다.
계속해서, 상기 폴리실리콘막(202) 상에 레지스트를 도포 건조하고, 리소그래피(노광)를 행하여, 제1 레지스트 패턴, 예를 들면 게이트 레지스트 패턴(203)을 리소그래피(노광)의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 공정에서, 상기 게이트 레지스트 패턴(203)은 상기 소자 영역(200a) 상 및 상기 소자 분리 영역(200b) 상에 형성한다. 여기서, 상기 소자 영역(200a) 상에서의 패턴부를 게이트 전극 패턴부(203a), 상기 소자 분리 영역(200b) 상에서의 패턴부를 배선 패턴부(203b)라고 한다.
계속해서, 도 121a 내지 도 121c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(203)을 O2계 가스를 이용한 등방적 드라이 에칭법 등에 의해 에칭 가공을 실시하여, 도 121 중 파선으로 나타낸 바와 같이, 슬리밍화시켜 리소그래피의 해상 한계 이하의 패턴 치수를 갖는 게이트 레지스트 패턴(203')을 형성한다(게이트 레지스트 슬리밍 공정).
계속해서, 도 122a 내지 도 122c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(203')을 마스크로 하여, RIE(Reactive Ion Etching)법 등에 의해 상기 폴리실리콘막(202)을 에칭 가공하여, 상기 소자 영역(200a)에 형성된 게이트 전극 패턴부(204a) 및 상기 소자 분리 영역(200b) 상에 형성된 배선 패턴부(204b)를 갖는 게이트 패턴(204)을 얻는다(게이트 전극 가공 공정).
다음에, 도 123a 내지 도 123c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(203')을 O2 애싱법 등에 의해 상기 게이트 패턴(204)의 표면으로부터 박리한다(레지스트 박리 공정).
이에 따라, 리소그래피 해상 한계 치수 이하의 패턴폭의 게이트 레지스트 패턴(203')이 형성 가능해져서, 상기 게이트 레지스트 패턴(203')을 마스크로 하여 게이트 전극 재료막으로서의 상기 폴리실리콘막(202)을 에칭 가공함으로써 리소그래피의 해상 한계 이하의 패턴폭을 갖는 미세한 게이트 패턴(204)을 형성할 수 있다.
상기한 공정 후, 도시하지 않았지만, 상기 게이트 전극 패턴부(204a)를 마스크로 하여 상기 실리콘 기판(200)의 표면에 불순물 주입을 행하여, 트랜지스터의 소스·드레인 확산층(도 123b 내의 파선으로 나타낸다)을 형성한 후, 주지의 층간 절연막 형성, 배선 공정 등을 행함으로써, MOS 트랜지스터가 완성된다.
그러나, 종래 기술에 따른 레지스트 슬리밍법으로는, 라인 패턴에 상당하는 게이트 전극 패턴부(204a)는 미세한 패턴 형성이 가능하지만, 반대급부로서 배선 패턴부(204b)의 스페이스부가 슬리밍에 의해서 넓어지기 때문에 스페이스부의 디자인 룰은 슬리밍을 행하지 않을 때보다도 완화해야만 한다. 즉, 도 124의 (a), 도 124의 (b)에 도시한 바와 같이, 배선 패턴부(204b)의 스페이스부의 치수(도 124 중 게이트 패턴 접합 간 거리) t는 슬리밍을 실시하지 않은 경우에는 리소그래피의 해상 한계 치수 t0까지 만족할 수 있지만, 슬리밍을 실시한 경우에는 리소그래피의 해상 한계 치수 t0에 양측 슬리밍량 t1을 더한 치수 t0+2t1까지 완화해야 한다.
이 결과, 종래 기술에 따른 슬리밍법에서는, 트랜지스터의 미세 게이트 전극 패턴부의 형성이 가능하기 때문에 트랜지스터의 동작 속도 등의 성능 향상에는 효과가 있지만, 배선 패턴부의 스페이스부의 디자인 룰을 통상의 리소그래피 기술보다도 완화할 수밖에 없기 때문에, 칩 면적의 축소에 효과가 없다는 문제가 있다.
또한, 도 125에 다이나믹 랜덤 액세스 메모리(DRAM) 셀부의 게이트 패턴을 나타낸다. 점선이 슬리밍 전의 레지스트 패턴, 실선이 슬리밍 후의 레지스트 패턴이다. 메모리 셀부에서는, 집적도를 향상시키기 위해서 미세한 패턴 피치가 요구된다. 그러나, 종래 기술에 따른 레지스트 슬리밍법을 이 메모리 셀부에 실시하면, 슬리밍 후의 스페이스 패턴 치수 P1이, 리소그래피의 스페이스 해상 한계까지 채울 수 없다. 이것은 리소그래피 단계에서의 스페이스 패턴 치수 P2를 완화하는 것을 의미하고 있고, 그 결과, 메모리 셀부의 게이트 패턴 피치가 완화되며, 비교적 대규모인 메모리 셀이 탑재되는 시스템 LSI에서는 칩 면적이 커질 가능성이 있다.
이와 같이, 미세 라인 패턴을 형성하는 방법으로서 슬리밍 프로세스가 알려져 있지만, 종래 기술에서의 슬리밍 프로세스에서는, 동일층의 모든 영역에서 원하는 패턴 치수를 얻는 것은 반드시 쉽지만은 않다.
즉, 슬리밍 프로세스를 이용하면, 본래는 가늘게 하고 싶지 않았던 패턴도 가늘게 되어 버리기 때문에, 여러가지의 문제가 생길 수 있다. 예를 들면, 미세한 라인 패턴과 미세한 협 스페이스 패턴의 모두를 얻고자 하는 경우, 라인 패턴을 슬리밍화하면, 협 스페이스 패턴의 스페이스 폭이 넓어지기 때문에, 원하는 협 스페이스 치수를 얻기 위해서는, 슬리밍 전의 스페이스 치수를 원하는 협 스페이스 치수보다도 좁게 해야만 하며, 그를 위한 리소그래피가 매우 어려워진다.
이와 같이, 미세 라인 패턴을 형성하는 방법으로서 슬리밍 프로세스가 알려져 있지만, 종래 슬리밍 프로세스에서는 동일 층의 모든 영역에서 원하는 패턴 치수를 얻는 것은 반드시 쉽지 않다는 문제가 있었다.
그런데, 종래 기술에는 이하의 다른 문제도 있다. 예를 들면, 논리 회로와 메모리가 혼재된 반도체 디바이스의 게이트층 회로 패턴을 레벤슨형 위상 시프트 마스크에 의한 노광과 논리 게이트부의 레지스트 슬리밍 프로세스를 조합하는 방법을 이용하여 형성하는 경우에는, 논리 게이트부에 레벤슨형 위상 시프트 마스크와 트림 마스크를 사용하는 2중 노광에 의해 레지스트를 패터닝한 후, 슬리밍 프로세스에 의해 상기 레지스트 패턴을 가늘게 하고, 그 후 메모리 셀부 및 배선부의 노광을 행할 필요가 있다. 이 방법의 경우, 노광 횟수는 3회 필요하다. 즉 노광 공정수가 많은 프로세스로 된다는 문제가 있었다.
또한, 반도체 장치의 미세화에 따라 미세 패턴의 형성이 차차 어렵게 되고 있고, 리소그래피 프로세스에는 막 두께가 얇은 레지스트(박막 레지스트)를 이용하도록 되어 있다.
박막 레지스트를 이용하는 경우, 막 두께가 얇은 레지스트가 에칭에 의해서 소실되지 않도록 하기 위해서, 피에칭재의 고선택 에칭이 필요해진다. 이 고선택 에칭은 에칭에 의한 반응 생성물을 레지스트에 부착시킴에 따라, 레지스트 패턴을 에칭 가스로부터 보호하면서, 피에칭재를 에칭하는 것이다. 따라서, 레지스트에 부착하는 반응 생성물의 양이 피에칭재의 가공 정밀도에 크게 영향을 준다. 구체적으로는, 에칭 영역이 넓은 영역일수록 반응 생성물이 많이 생성된다. 그 때문에, 라인 패턴 등을 형성하는 경우, 라인 패턴이 밀한 영역보다도 소한 영역쪽이 라인 폭이 굵게 된다. 즉, 이 에칭 방법에서는, 패턴의 조밀에 따라 패턴 치수가 크게 달라진다고 하는 문제가 있다.
또한, 레지스트 패턴의 슬리밍(레지스트 패턴을 에칭하여 슬리밍화하는 것)을 행하는 경우에도, 패턴의 조밀에 따라 슬리밍량이 달라진다는 문제도 있다.
실시 형태에 따른 반도체 장치의 제조 방법은, 피가공막 상에 마스크 재료막을 퇴적시키고, 상기 마스크 재료막 상에 제1 노광 공정에 의해 제1 레지스트 패턴을 형성하는 공정과, 상기 제1 레지스트 패턴을 마스크로 하여 상기 마스크 재료막을 가공하여 마스크 패턴을 형성하는 공정과, 상기 제1 레지스트 패턴을 박리하는 공정과, 상기 마스크 패턴을 포함하는 상기 피가공막 상에, 제2 노광 공정에 의해 상기 마스크 패턴의 선택 영역을 노출시키기 위한 개구를 갖고, 또한 비선택 영역을 피복하는 제2 레지스트 패턴을 형성하는 공정과, 상기 제2 레지스트 패턴의 개구 내에 노출된 상기 마스크 패턴 부분을 슬리밍화하는 공정과, 상기 제2 레지스트 패턴을 박리하는 공정과, 상기 마스크 패턴을 마스크로 하여 상기 피가공막을 에칭 가공하여, 넓은 치수폭의 패턴부와 좁은 치수폭의 패턴부를 갖는 피가공막 패턴을 형성하는 공정을 포함하는것을 특징으로 한다.
이하, 도면을 참조하면서 실시 형태에 대하여 설명한다.
실시 형태 1.
제1 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 설명한다.
이 실시 형태는, 논리 회로와 메모리가 혼재된 시스템 LSI에 적용한 예이다. 도 1 내지 도 9는, 레지스트 슬리밍법에 의한 논리부의 MOS 트랜지스터의 각 공정에서의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도이다.
즉, 도 1a 내지 도 1c에 도시한 바와 같이, 소자 영역(1a) 및 소자 분리 영역(1b)을 갖는 실리콘 기판(1) 상에 열 산화법 등에 의해, 게이트 절연막(2)을 막 두께 1 ∼ 3㎚로 형성한 후, 저압 CVD법 등에 의해, 피가공 재료막(피가공막), 예를 들면 게이트 전극 재료막으로서 폴리실리콘막(3)을 막 두께 150 ∼ 200㎚로 형성한다. 계속해서, 상기 폴리실리콘막(3) 상에 스퍼터법 등에 의해 마스크 재료막, 예를 들면 하드 마스크 재료막(제1 재료)으로서의, 예를 들면 SiON막(4)을 막 두께 50 내지 100㎚로 형성한다. 이 하드 마스크 재료막(4)으로서는, SiON 외에, SiO2, Si3N4나 하측으로부터의 광학적 반사 방지막이 되는 Al2O 3, SiC, 카본막을 단독으로 하거나 조합 이용해도 된다.
계속해서, 상기 SiON막(4) 상에 포토 레지스트를 회전 도포하고, 또한 건조시킨 후, 제1 리소그래피(노광) 공정(제1 노광 공정)에 의해, 상기 소자 영역(1a) 및 상기 소자 분리 영역(1b) 상의 상기 SiON막(4) 상에, 레지스트 패턴(제1 레지스트 패턴), 예를 들면 게이트 레지스트 패턴(5)을 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
여기서, 상기 소자 영역(1a) 상의 게이트 레지스트 패턴부를 게이트 전극 패턴부(5a), 상기 소자 분리 영역(1b) 상의 게이트 레지스트 패턴부를 배선 패턴부(5b)라고 칭한다.
계속해서, 도 2a 내지 도 2c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(5)을 마스크로 하여 상기 SiON막(4)을 RIE법 등에 의해 드라이 에칭 가공하여, 게이트 전극 패턴부(6a) 및 배선 패턴부(6b)를 갖는 하드 마스크 패턴(6)을 형성한다(하드 마스크 가공 공정). 상기 도포형 반사 방지막이 형성되어 있을 때에는, 이 하드 마스크 가공 공정 전에 상기 반사 방지막 가공 공정이 들어간다. 이 하드 마스크 가공 공정에서, 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
계속해서, 도 3a 내지 도 3c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(5)을 O2 애싱법 등에 의해 박리한다(레지스트 박리 공정). 이 공정에서, 레지스트 박리는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
계속해서, 도 4a 내지 도 4c에 도시한 바와 같이, 상기 하드 마스크 패턴(6)을 포함하는 상기 실리콘 기판(1) 상에, 포토 레지스트를 회전 도포하고, 또한 건조시킨 후, 제2 리소그래피(노광) 공정에 의해, 소정 패턴을 갖는 내에칭재로서의 제2 레지스트 패턴(7)을 형성한다(슬리밍 패턴 노출 공정).
이 공정에서는, 상기 제2 레지스트 패턴(7)은, 슬리밍에 의해서 가늘게 하고자 하는 부분(예를 들면, 논리부의 게이트 전극 패턴부 등)을 개구(7a)시키고, 또한 슬리밍을 실시하지 않을 부분(예를 들면, 미세 스페이스 패턴부가 형성되는 소자 분리 영역(1b) 상의 배선 패턴부, 비교적 밀집도가 높은 메모리 셀 패턴부 등)을 피복하는 패턴으로 형성된다. 그리고 상기 개구(7a)는 소자 영역(1a)와의 오정렬 여유를 예상하여, 소자 영역(1a)의 면적보다 약간 크게, 예를 들면 수 10㎚ 정도 크게 형성하는 것이 바람직하다.
또한, 이 공정에서는, 포토 레지스트로서는, 상기 소자 분리 영역(1b)의 형성에 있어서 이용하는 포토 레지스트와 반대의 톤을 갖는 레지스트, 예를 들면 소자 분리 영역(1b)의 형성에 있어서 포지티브형 레지스트를 사용한 경우에는 네가티브형 레지스트를, 반대로 네가티브형 레지스트인 경우에는 포지티브형 레지스트를 사용하면 소자 분리 영역(1b)의 형성 공정에서 이용한 소자 분리 영역 형성의 노광 마스크를 이용할 수 있어 경제적이기 때문에 바람직하다.
또한, 이 제2 리소그래피 공정은 단차 패턴(하드 마스크 패턴) 상에서 레지스트 형성이 되기 때문에, 평탄화 재료를 이용한 다층 레지스트 프로세스를 이용해도 된다.
계속해서, 도 5a 내지 도 5c에 도시한 바와 같이, 상기 제2 레지스트 패턴(7)을 마스크로 하여, 상기 제2 레지스트 패턴(7)의 개구(7a) 내에 노출된 상기 게이트 전극 패턴(6a)에 대하여 CDE(Chemical Dry Etching)법이나 RIE법 등에 의한 드라이 에칭법, 혹은 습식 에칭법에 의한 에칭을 실시하여, 도면 중 파선으로 나타낸 바와 같이, 상기 개구(7a) 내의 상기 게이트 전극 패턴부(6a)만을 선택적으로 슬리밍화시켜 리소그래피의 해상 한계 이하의 패턴 치수로 형성한다(하드 마스크 전극 가공 공정).
이 공정에서, 상기 게이트 전극 패턴부(6a)의 에칭으로서 드라이 에칭을 행하는 경우, 에칭 가스로서는, 예를 들면 CHF3 등의 플루오르 카본계의 가스를 이용한다. 습식 에칭을 행하는 경우에는, hot H3PO4를 이용한다.
계속해서, 도 6a 내지 도 6c에 도시한 바와 같이, 상기 제2 레지스트 패턴(7)을 O2 애싱법 등에 의해 박리한다(레지스트 박리 공정). 이 공정에서, 레지스트 박리는, 과산화 수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
계속해서, 도 7a 내지 도 7c에 도시한 바와 같이, 상기 하드 마스크 패턴(6)을 마스크로 하여 RIE법 등의 드라이 에칭에 의해 상기 폴리실리콘막(3)을 에칭 가공하여, 게이트 전극 패턴부(8a)와 배선 패턴부(8b)를 갖는 게이트 패턴(8)을 얻는다(게이트 전극 가공 공정). 계속해서, 상기 게이트 절연막(2)을 에칭한다. 이 공정에서는, 상기 폴리실리콘막(3)의 에칭 가스로서는, Cl2, HBr 등의 할로겐계 가스를 이용한다.
다음에, 도 8a 내지 도 8c에 도시한 바와 같이, 상기 하드 마스크 패턴(6)을 습식 에칭법 등에 의해 에칭 제거한다(하드 마스크 박리 공정). 이 공정에서는 에칭액으로서는, hot H3PO4를 이용한다.
이에 따라, 도 9a 내지 도 9b에 도시한 바와 같이, 미세 라인 치수가 요구되는 개소(논리부의 트랜지스터의 게이트 전극 패턴부), 예를 들면 게이트 전극 패턴부(8a)는 슬리밍에 의해, 리소그래피 해상 한계 치수 이하의 미세한 패턴으로 형성되고, 미세 스페이스가 요구되는 개소(소자 분리 영역 상의 게이트 패턴 간 스페이스나 메모리 셀부), 예를 들면 배선 패턴부(8b)는 슬리밍에 의해 넓어지지 않고, 리소그래피의 해상 한계의 미세 스페이스로, 각각 형성된다.
상기한 공정 후, 도시하지 않지만, 상기 게이트 전극 패턴부(8a)를 마스크로 하여 상기 실리콘 기판(1)의 표면에 불순물 주입하여, 트랜지스터의 소스·드레인 확산층(도 8b의 파선으로 나타낸다)을 형성한 후, 주지의 층간 절연막 형성 공정, 배선 공정 등을 행함으로써, MOS 트랜지스터가 완성된다.
이 실시 형태에 따르면, 미세 라인 치수가 요구되는 개소(논리부의 트랜지스터의 게이트 전극 패턴부)에만, 선택적 슬리밍을 행함으로써, 슬리밍에 의한 미세 게이트 전극 패턴(8a)(라인 패턴)과, 슬리밍을 실시하지 않은 미세 배선 패턴(8b)(스페이스 패턴)을 형성하는 것이 가능하여, 트랜지스터의 동작 속도 등의 성능 향상과 칩의 수축을 동시에 실현할 수 있다.
다음에, 실제의 디자인 룰의 각 항목에 대조하여, 본 실시 형태의 방법과 종래 기술의 방법을 비교 검증한다.
도 10은 실제의 게이트(GC)층/소자 영역(AA)층의 패턴 레이아웃과 디자인 룰의 항목을 나타낸다. 또, 도 10은 종래 기술의 방법과 본 실시 형태에 의한 전사 후의 패턴 평면 형상을 나타내고 있다.
도 10 중, 기호 A0은 트랜지스터의 게이트 길이로서, 이 게이트 길이의 디자인 룰은, 본 실시 형태에 있어서도, 종래 기술의 방법과 동등한 룰을 설정할 수 있어, 슬리밍에 의한 게이트 길이의 미세화에 의해서 고성능의 트랜지스터가 실현될 수 있다. A1은 소자 분리 영역 상의 배선 패턴폭으로, 이 개소에 대해서는, 본 실시 형태에 비교하여 종래 기술의 방법으로는 슬리밍이 실시되기 때문에, 미세한 패턴이 된다. 그러나 A1에 관한 부위의 칩 사이즈에 끼치는 영향은, 게이트 컨택트 프린지가 결정하는 경우가 많고, 이 게이트 컨택트 프린지는 게이트-컨택트 정합 여유에 의해서 결정되기 때문에, 어느 정도의 게이트 컨택트 프린지가 A1과는 독립적으로 필요하다. 즉, A1의 설계치가 미세하게 되어도 칩 사이즈에 끼치는 영향은 작다.
또한, 게이트 간 스페이스 B0A 및 소자 분리 영역을 가로 지르는 게이트의 스페이스 B0B의 룰은, 본 실시 형태에서도 종래 기술의 방법에서도 동일한 값이 된다. 게이트 배선 패턴의 스페이스 B1은, 본 실시 형태에서는 리소그래피의 해상 한계 치수까지 작게 할 수가 있어, 칩 사이즈 축소에 대한 영향이 크다. C는 트랜지스터의 엔드 캡이라고 불리는 것으로, 이 개소는 라인 쇼트닝과 오정렬에 의해 게이트단이 AA 상에 탑재되는 것을 막기 위해서 어느 정도의 영역(면적)을 확보해 둘 필요가 있다. 즉, 종래 기술의 방법으로는 소자 분리 영역 상의 슬리밍을 예상하여 슬리밍 전에는 점선의 영역으로 패터닝해 둘 필요가 있고, 이 영역은 본 실시 형태의 패터닝되는 영역보다도 커진다. 그 때문에, 종래 기술의 방법으로는, 리소그래피 단계에서의 소자 분리 영역 상의 스페이스(도면 중 Gap)를 레지스트 형성 시에서의 쇼트를 피하기 위해서, 어느 정도 크게 설정할 필요가 있어, 칩 축소에 불리해진다. 이것은 게이트 배선 패턴과 AA와의 간격 E에 대해서도 마찬가지이다(E의 룰은 GC-AA 정합 여유로 결정되기 때문). 게이트와 AA의 거리 D의 룰은, 종래 기술의 방법이라도 본 실시 형태라도 동일한 값이 된다. 게이트의 최소 아일랜드 영역 F는 종래 기술의 방법이 미세한 패턴이 형성 가능하지만, 아일랜드 패턴이 작아져도 스페이스를 작게 할 수 없으면 칩 사이즈 축소에 영향을 끼치지 못한다.
이상과 같이, A0, B0A, B0B, D, F의 룰에 대해서는, 종래 기술의 방법과 본 실시 형태간에 차이가 없고, A1, B1, C, E에 대해서는, 본 실시 형태 쪽이 종래법보다도 칩 면적 축소에 대하여 유리하여, 종합적으로 본 실시 형태가 칩 면적 축소에 대하여 우수한 것이 분명하다.
또한, 본 실시 형태에 따르면, 소자 영역 상의 패턴에 대해서는, 슬리밍을 실시하고, 소자 분리 영역 상의 패턴에 대해서는, 슬리밍을 실시하지 않기 때문에, 상기 제2 노광 공정에서 전사되는 상기 제2 레지스트 패턴(7)은, 상기 소자 영역(1a)의 반전 패턴이 된다. 그 경우, 상기 소자 영역(1a)과 상기 제2 레지스트 패턴(7)과의 오정렬 여유를 예상하여 상기 제2 노광 공정으로 전사되는 제2 레지스트 패턴(7)의 개구(7a)는, 상기 소자 영역(1a)의 면적보다 약간 크게 형성할 수도 있다. 또한 이 경우, 상기 제2 노광 공정에 소자 분리 영역 형성에 있어서 이용한 레지스트와 톤(포지티브형, 혹은 네가티브형)과 반대인 톤의 레지스트를 이용하면, 상기 제2 노광 공정에 이용하는 마스크는 소자 분리 영역 형성에 이용하는 마스크와 동일한 것을 사용할 수 있어 경제적이다.
또한, 본 실시 형태에 있어서는, 메모리 셀부는 슬리밍이 실시되지 않도록, 제2 레지스트 패턴에 의해 마스크하고 있기 때문에, 제1 노광 공정에 의한 리소그래피의 해상 한계 치수를 유지한다. 그 때문에, 비교적 대규모의 메모리 셀이 탑재되는 시스템 LSI에서도, 종래 기술과 같이, 칩 면적을 증가시키지 않는다.
또한, 본 실시 형태의 반도체 장치에 따르면, 게이트 길이를 슬리밍에 의해 리소그래피의 해상 한계 이하의 치수로 할 수 있기 때문에, 트랜지스터의 동작 속도 등의 고성능화가 도모할 수 있다.
실시 형태 2.
다음에, 제2 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 11a 내지 도 11b에서 도 15까지를 이용하여 설명한다. 본 실시 형태도, 제1 실시 형태와 마찬가지로, 논리 회로와 메모리가 혼재된 시스템 LSI에 적용하여 예이지만, 본 실시 형태에서는, 게이트 전극 가공 후에 하드 마스크를 박리하지 않고서 그대로 잔존시켜, 그 하드 마스크를 소스·드레인 확산층과의 자기 정합 컨택트로 이용하도록 한 것이다.
도 11a 내지 도 11b는 레지스트 슬리밍법에 의한 게이트 전극 가공 공정을 나타내는 공정 평면도 및 상기 평면도의 X-X'선을 따르는 공정 단면도, 도 12 내지 도 15는 자기 정합 컨택트 형성까지의 각 제조 공정의 공정 단면도이다. 즉, 본 실시 형태에서는, 우선 상기 제1 실시 형태와 마찬가지로, 게이트 레지스트 패턴 형성 공정, 하드 마스크 가공 공정, 레지스트 박리 공정, 반전 리소그래피 공정, 하드 마스크 슬리밍 가공 공정, 게이트 전극 가공 공정 및 레지스트 박리 공정을, 순차 거쳐서, 도 11a 내지 도 11b에 도시한 바와 같은 실리콘 기판(1)의 소자 영역(1a) 상에, 슬리밍에 의해서 리소그래피 해상 한계 치수 이하로 형성된 미세한 게이트 전극 패턴부(라인 패턴)(8a)를 구비하고, 또한 소자 분리 영역(1b) 상에 슬리밍이 실시되지 않은 미세 배선 패턴부(스페이스 패턴부)(8b)를 갖는 게이트 패턴(8)을 얻는다(게이트 전극 가공 공정).
계속해서, 도 12에 도시한 바와 같이, 상기 실리콘 기판(1) 상에 최종적으로 게이트 측벽막이 되는, 예를 들면 Si3N4막을 CVD법 등에 의해 막 두께 25 ∼ 100㎚로 퇴적한 후, RIE법 등에 의해 에칭하여 상기 하드 마스크 패턴(6a) 및 상기 게이트 전극 패턴(8a) 측벽에 게이트 측벽막(20)을 형성한다(측벽 절연막 형성 공정). 이 공정에서는, 에칭 가스로서는, Cl2, HBr 등의 할로겐계의 가스를 이용한다.
계속해서, 도 13에 도시한 바와 같이, 상기 게이트 전극 패턴(8a)을 포함하는 상기 실리콘 기판(1) 상에 CVD법 등에 의해 산화막 등의 층간 절연막(21)을 막 두께 0.5㎛ ∼ 2.0㎛로 퇴적(층간 절연막 형성 공정) 후, 상기 층간 절연막(21) 상면을 CMP(Chemical Mechanical Polishing)법에 의해 평탄화한다(층간 절연막 평탄화 공정). 계속해서, 상기 층간 절연막(21) 상에 컨택트 형성용 레지스트 패턴(22)을 형성한다(컨택트 레지스트 형성 공정).
계속해서, 도 14에 도시한 바와 같이, 상기 레지스트 패턴(22)을 마스크로 하여 RIE법 등으로 상기 층간 절연막(21)을 에칭 제거하여 상기 실리콘 기판(1) 표면의 소스·드레인 확산층(23)에 달하는 컨택트홀(24)을 형성한다(층간 절연막 에칭 공정). 이 공정에서는, 에칭 가스로서는, CxFx 등의 플루오르 카본계의 가스를 이용하여, 층간 절연막(21)과 게이트 측벽막(20)과의 에칭 선택비에 의해서 컨택트홀(24)을 형성한다.
계속해서, 도 15에 도시한 바와 같이, 상기 레지스트 패턴을 산소 애싱법 등에 의해 박리(레지스트 박리 공정)한 후, 폴리실리콘 등의 전극 재료를 CVD법 등에 의해 상기 컨택트홀(24)을 매립하도록 퇴적시키고, 예를 들면 불필요한 부분의 전극 재료를 제거하여 상기 컨택트홀(24) 내에 매립하여 컨택트(25)를 형성한다(컨택트 형성 공정).
이 실시 형태에 따르면, 상기 제1 실시 형태와 마찬가지인 슬리밍에 의한 미세 라인 패턴과, 슬리밍을 행하지 않는 것에 따른 미세 스페이스 패턴을 형성하는 것이 가능하다. 또한, 게이트 전극 패턴이 리소그래피의 해상 한계 이하의 치수로 형성되어 있기 때문에, 트랜지스터의 동작 속도 등의 성능 향상을 도모할 수 있다. 또한, 트랜지스터의 성능 향상과 칩의 수축을 동시에 실현할 수 있는 효과 외에, 다음과 같은 효과가 얻어진다.
즉, 상기 하드 마스크 패턴(6a)를 상기 게이트 전극 패턴(8a) 상에 남겨 두고, 상기 층간 절연막(SiO2)(21)과 상기 하드 마스크 패턴(6a)과의 에칭 선택비에 의해서, 컨택트홀(24)의 형성을 행함으로써, 상기 게이트 전극 패턴부(8a)를 보호하고, 또한 상기 컨택트홀(24)을 자기 정합적으로 형성할 수 있기 때문에, 제조 공정을 간략화할 수 있다.
실시 형태 3.
다음에, 제3 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 16a 내지 도 16c에서 도 21a 내지 도 21c까지를 이용하여 설명한다. 본 실시 형태도, 제1 실시 형태와 마찬가지로, 논리 회로와 메모리가 혼재된 시스템 LSI에 적용한 예이지만, 본 실시 형태에서는, 하드 마스크를 대신하여 다층 레지스트 프로세스를 이용한 것을 특징으로 한다.
도 16a 내지 도 16c에서 도 21a 내지 도 21c까지는, 그 제조 공정을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도이다. 즉, 본 실시 형태에서는, 우선 도 16a 내지 도 16c에 도시한 바와 같이, 소자 영역(31a) 및 소자 분리 영역(31b)을 갖는 실리콘 기판(31)의 표면에 게이트 절연막(32), 피가공막, 예를 들면 게이트 전극 재료막으로서의 폴리실리콘막(33)을, 순차 퇴적한 후, 상기 폴리실리콘막(33) 상에 다층 레지스트막(34)을 형성한다.
그리고, 상기 다층 레지스트막(34)은, 상기 폴리실리콘막(33) 상에 형성되는 카본, 혹은 노볼락계 레지스트 등의 유기막으로 이루어지는 하층막(341)과, 상기 하층막(341) 상에 형성되는 SOG(Spin on Glass), SiO2 등의 중간막(342)과, 상기 중간막(342) 상에 형성되는 포토 레지스트막(343)으로 구성되고, 상기 하층막(341 ) 및 상기 중간막(342)은, 광학적 반사 방지막으로서의 기능을 갖는다. 또한, 상기 하층막(341), 또는 상기 중간막(342)은 피가공막의 에칭 가공을 위한 마스크재로서 기능한다. 또한, 상기 하층막(341), 상기 중간막(342) 및 상기 포토 레지스트막(343)은, 예를 들면 회전 도포 후, 건조시킴으로써 형성되고, 상기 하층막(341)은 막 두께 0.5㎛ 정도로 형성되고, 상기 중간막(342)은 막 두께 10㎚ 정도로 형성되고, 상기 포토 레지스트막(343)은 막 두께 0.2㎛ 정도로 형성된다.
계속해서, 제1 리소그래피(노광) 공정에 의해, 상기 포토 레지스트막(343)을 패터닝하여 상기 소자 영역(31a) 및 상기 소자 분리 영역(31b) 상에, 게이트 레지스트 패턴(35)을 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 여기서, 상기 소자 영역(31a) 상의 게이트 레지스트 패턴부를 게이트 전극 패턴부(35a), 상기 소자 분리 영역(31b) 상의 게이트 레지스트 패턴부를 배선 패턴부(35b)라고 칭한다.
계속해서, 도 17a 내지 도 17c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(35)을 마스크로 하여 상기 반사 방지막, 즉 상기 중간막(342) 및 상기 하층막(341)을, 순차 CDE법 등의 드라이 에칭에 의해 패터닝하여, 중간막 패턴(36) 및 하층막 패턴(37)을 형성한다(반사 방지막 가공 공정). 이 공정에서는, 상기 중간막(342)의 에칭 가스로서는, CHF3/O2 등의 플루오르 카본계의 가스를 이용하고, 상기 하층막(341)의 에칭 가스로서는, 예를 들면 노볼락계 레지스트의 경우에는 N2/O 2의 혼합 가스를 이용한다. 또한, 상기 중간막 패턴(36) 및 상기 게이트 하층막 패턴(37)은 모두 게이트 전극 패턴부(36a, 37a) 및 배선 패턴부(36b, 37b)를 갖는다. 또, 상기 하층막 패턴(37)의 패터닝 시에, 상기 포토 레지스트막 패턴(35) 및 상기 중간막 패턴(36)은 막 감소하여 최종적으로는 소멸하여 사라진다. 따라서, 상기 하층막 패턴(37)이 후술하는 폴리실리콘막의 에칭 가공 시의 마스크 패턴으로서 기능하게 된다.
계속해서, 도 18a 내지 도 18c에 도시한 바와 같이, 상기 제1 실시 형태와 마찬가지로, 상기 하층막 패턴(37)을 포함하는 상기 실리콘 기판(31) 상에 포토 레지스트를 회전 도포하고, 또한 건조시킨 후, 제2 리소그래피(노광) 공정에 의해, 상기 하층막 패턴(37)의 상기 게이트 전극 패턴부(37a)를 개구(38a) 내에 노출시키고, 또한 상기 배선 패턴부(37b)를 피복하는 소정 패턴을 갖는 내에칭재로서의 제2 레지스트 패턴(38)을 형성한다(슬리밍 패턴 노정 공정).
이 공정에서는, 상기 제2 레지스트 패턴(38)은, 후술하는 상기 하층막 패턴(37)의 에칭에 의한 슬리밍 공정에 있어서, 내에칭성을 갖는 선택비를 이용한다. 또한, 상기 개구(38a)는 소자 영역과의 오정렬 여유를 예상하여, 소자 영역 면적보다 약간 크게, 예를 들면 수 10㎚ 정도 크게 형성하는 것이 바람직하다. 또한, 포토 레지스트로서는, 상기 소자 분리 영역의 형성에 이용하는 포토 레지스트와 반대인 톤을 갖는 레지스트, 예를 들면 소자 분리 영역의 형성에 있어서 포지티브형 레지스트를 사용한 경우에는 네가티브형 레지스트를, 반대로 네가티브형 레지스트인 경우에는, 포지티브형 레지스트를 사용하면 소자 분리 영역의 형성 공정에서 이용한 소자 분리 영역 형성의 노광 마스크를 이용할 수 있어 경제적이기 때문에, 바람직하다.
또한, 이 제2 리소그래피 공정은 단차 패턴(하드 마스크 패턴) 상에서의 레지스트 형성이 되기 때문에, 평탄화 재료(평탄화막)를 이용한 다층 레지스트 프로세스를 이용해도 된다.
계속해서, 도 19a 내지 도 19c에 도시한 바와 같이, 상기 제2 레지스트 패턴(38)을 마스크로 하여, 상기 제2 레지스트 패턴(38)의 개구(38a) 내에 노출된 상기 하층막 패턴(37)의 게이트 전극 패턴부(37a)에 대하여 CDE법 등에 의한 등방적 에칭을 실시하여, 도 19a, 도 19b 내의 파선으로 도시한 바와 같이, 상기 개구(38a) 내의 상기 게이트 전극 패턴부(37a)만을 선택적으로 슬리밍화시켜 리소그래피의 해상 한계 이하의 패턴 치수로 형성한다(하층막 슬리밍 가공 공정). 이 공정에서, 상기 하층막 패턴부(37a)의 에칭 가스로서는, 예를 들면 N2/O2의 혼합 가스를 이용한다.
계속해서, 도 20a 내지 도 20c에 도시한 바와 같이, 상기 하층막 패턴(37)을 마스크로 하여 RIE법 등의 드라이 에칭에 의해 상기 폴리실리콘막(33)을 에칭 가공하고, 게이트 전극 패턴부(39a)와 배선 패턴부(39b)를 갖는 게이트 패턴(39)을 얻는다(게이트 전극 가공 공정). 계속해서, 상기 게이트 절연막(32)을 에칭한다. 이 공정에서, 상기 폴리실리콘막(33)의 에칭 가스로서는, Cl2, HBr 등의 할로겐계 가스를 이용한다.
다음에, 도 21a 내지 도 21c에 도시한 바와 같이, 상기 하층막 패턴(37)을 O2 애싱법 등에 의해 박리한다(하층막 박리 공정).
이에 따라, 미세 라인 치수가 요구되는 개소(논리부의 트랜지스터의 게이트 전극 패턴부), 예를 들면 게이트 전극 패턴부(39a)는 슬리밍에 의해, 리소그래피 해상 한계 치수 이하의 미세한 패턴으로 형성되고, 미세 스페이스가 요구되는 개소(소자 분리 영역 상의 게이트 패턴 간 스페이스나 메모리 셀부), 예를 들면 배선 패턴부(39b)는 슬리밍되지 않고, 리소그래피의 해상 한계 치수를 갖는 미세 스페이스로, 각각 형성된다.
상기한 공정 후, 도시하지 않지만, 상기 게이트 전극 패턴부(39a)를 마스크로 하여 상기 실리콘 기판(31)의 표면에 불순물 주입하여, 트랜지스터의 소스·드레인 확산층(도 21b 중 파선)을 형성한 후, 주지의 층간 절연막 형성 공정, 배선 공정 등을 행함으로써, MOS 트랜지스터가 완성된다.
이 실시 형태에 따르면, 상기 실시 형태에 따른 효과 외에, 제1 레지스트 패턴(35)이 되는 포토 레지스트막(343)은, 막 두께 10㎚ 정도의 얇은 중간막(342)을 패터닝하는 데 필요한 막 두께로도 되고, 예를 들면 종래 기술인 경우, 0.4㎛ 및 제1 실시 형태의 경우, 0.3㎛에 비교하여 얇게 할 수 있기 때문에, 해상도의 향상에 의해, 패턴의 가공 정밀도가 향상된다. 또한, 이 때문에 트랜지스터의 성능을 보다 향상시킬 수 있다.
실시 형태 4.
다음에, 제4 실시 형태에 따른 반도체 장치의 제조 방법에 대하여 도 22 내지 도 27을 이용하여 설명한다. 도면에 있어서, 상기 제3 실시 형태와 동일한 기능 및 구성을 갖는 구성 요소 부분에는, 동일 부호를 붙여서 자세한 설명을 생략한다.
본 실시 형태와 상기 제3 실시 형태가 다른 점은, 슬리밍 공정에서, 상기 제3 실시 형태에서는, 하층막 패턴에 대하여 슬리밍을 행하였지만, 본 실시 형태에서는, 중간막 패턴에 대하여 슬리밍을 행하는 점에서 다른 것이다.
즉, 우선 도 22a 내지 도 22c에 도시한 바와 같이, 소자 영역(31a) 및 소자 분리 영역(31b)을 갖는 실리콘 기판(31)의 표면에 게이트 절연막(32), 폴리실리콘막(33)을 퇴적하고, 계속해서 다층 레지스트막(34)으로서의 하층막(341), 중간막(342) 및 포토 레지스트막(343)을 순차, 퇴적한 후, 제1 리소그래피(노광) 공정에 의해, 상기 포토 레지스트막(343)을 패터닝하여 상기 소자 영역(31a) 상에 게이트 전극 패턴부(35a)를, 상기 소자 분리 영역(31b) 상에 배선 패턴부(35b)를 갖는 게이트 레지스트 패턴(35)을 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정).
계속해서, 도 23a 내지 도 23c에 도시한 바와 같이, 상기 게이트 레지스트 패턴(35)을 마스크로 하여 상기 중간막(342)을 RIE법 등에 의해 드라이 에칭하여, 상기 소자 영역(31a) 상에 게이트 전극 패턴부(36a)를 구비하고, 또한 소자 분리 영역(31b) 상에 배선 패턴부(36b)를 갖는 중간막 패턴(36)을 형성한다(반사 방지막 가공 공정). 이 공정에서는, 상기 중간막(342)의 에칭 가스로서는, CHF3/O2의 혼합 가스 등의 플루오르 카본계의 가스를 이용한다.
계속해서, 상기 중간막 패턴(36) 상의 상기 포토 레지스트 패턴(35)을 O2 애싱에 의해 박리(레지스트막 박리 공정)한 후, 도 24a 내지 도 24c에 도시한 바와 같이, 상기 제3 실시 형태와 마찬가지로, 제2 리소그래피(노광) 공정에 의해, 상기 중간막 패턴(36)의 상기 게이트 전극 패턴부(36a)를 개구 내에 노출시키고, 또한 상기 배선 패턴부(36b)를 피복하는 소정 패턴을 갖는 내에칭재로서의 제2 레지스트 패턴(38)을 형성한다(슬리밍 패턴 노출 공정). 여기서, 상기 제2 레지스트 패턴(38)은, 후술하는 상기 중간막 패턴(36)의 에칭에 의한 슬리밍 공정에 있어서, 내에칭성을 갖는 선택비의 것을 이용한다.
또한, 상기 개구(38a)는, 소자 영역과의 오정렬 여유를 예상하여, 소자 영역 면적보다 약간 크게, 예를 들면 수 10㎚ 정도 크게 형성하는 것이 바람직하다. 또한, 포토 레지스트로서는, 상기 소자 분리 영역의 형성에 있어서 이용하는 포토 레지스트와 반대인 톤을 갖는 레지스트, 예를 들면 소자 분리 영역의 형성에 있어서 포지티브형 레지스트를 사용한 경우에는, 네가티브형 레지스트를, 반대로 네가티브형 레지스트의 경우에는, 포지티브형 레지스트를 사용하면 소자 분리 영역의 형성 공정에서 이용한 소자 분리 영역 형성의 노광 마스크를 이용할 수 있어 경제적이기 때문에, 바람직하다.
또한, 이 제2 리소그래피 공정은, 단차 패턴(하드 마스크 패턴) 상에서의 레지스트 형성이 되기 때문에, 평탄화 재료를 이용한 다층 레지스트 프로세스를 이용해도 된다.
계속해서, 도 25a 내지 도 25c에 도시한 바와 같이, 상기 제2 레지스트 패턴(38)을 마스크로 하여, 상기 제2 레지스트 패턴(38)의 개구(38a) 내에 노출된 상기 중간막 패턴(36a)에 대하여 CDE법 등에 의한 등방적 에칭을 실시하여, 도 25a, 25b 내의 파선으로 도시한 바와 같이, 상기 개구(38a) 내의 상기 중간막 패턴부(36a)만을 선택적으로 슬리밍화시켜 리소그래피의 해상 한계 이하의 패턴 치수로 형성한다(중간막 슬리밍 가공 공정). 이 공정에서, 상기 중간막 패턴부(36a)의 에칭 가스로서는, 예를 들면 CHF3/O2의 혼합 가스 등의 플루오르 카본계의 가스를 이용한다.
계속해서, 도 26a 내지 도 26c에 도시한 바와 같이, 상기 중간막 패턴(36)을 마스크로 이용하여 RIE법 등의 드라이 에칭에 의해 상기 하층막(341)을 에칭 가공하여, 더욱 상기 폴리실리콘막(33)을 에칭 가공하여, 게이트 전극 패턴부(39a)와 배선 패턴부(39b)를 갖는 게이트 패턴(39)을 얻는다(게이트 전극 가공 공정). 계속해서 상기 게이트 절연막(32)을 에칭한다. 상기 중간막의 에칭 가스로서는, N2/O2의 혼합 가스를 이용하고, 상기 폴리실리콘막(33)의 에칭 가스로서는 Cl2, HBr 등의 할로겐계 가스를 이용한다. 상기 중간막 패턴(36)은, 상기 폴리실리콘막(33)의 에칭 시에, 막 감소하여 최종적으로 소멸하여 사라진다.
다음에, 도 27a 내지 도 27c에 도시한 바와 같이, 상기 하층막 패턴(37)을 O2 애싱법 등에 의해 박리한다(하층막 박리 공정). 이에 따라, 미세 라인 치수가 요구되는 개소(논리부의 트랜지스터의 게이트 전극 패턴부), 예를 들면 게이트 전극 패턴부(39a)는 슬리밍에 의해, 리소그래피 해상 한계 치수 이하의 미세한 패턴에 형성되어, 미세 스페이스가 요구되는 개소(소자 분리 영역 상의 게이트 패턴 간 스페이스나 메모리 셀부), 예를 들면 배선 패턴부(39b)는 슬리밍되지 않고, 리소그래피의 해상 한계 치수의 미세 스페이스로 각각 형성된다.
상기한 공정 후, 도시하지 않지만, 상기 게이트 전극 패턴부(39a)를 마스크로 하여 상기 실리콘 기판(31)의 표면에 불순물 주입하여, 트랜지스터의 소스·드레인 확산층(도 27b 중 파선)을 형성한 후, 주지의 층간 절연막 형성 공정, 배선 공정 등을 행함으로써, MOS 트랜지스터가 완성된다.
이 실시 형태 4에 따르면, 상기 제3 실시 형태와 마찬가지로, 제1 레지스트를 얇게 할 수 있어, 해상도를 향상시기기 때문에, 패턴의 가공 정밀도가 향상하고, 트랜지스터의 성능을 보다 향상시킬 수 있다.
상세히 상기한 바와 같이, 실시 형태 1 내지 4에 따르면, 노광의 해상 한계 치수로 형성한 레지스트 패턴을 마스크 재료막 또는 하드 마스크 재료막에 전사하여 마스크 패턴, 또는 하드 마스크 패턴을 형성한 후, 레지스트 패턴에 의해 상기 마스크 패턴, 또는 하드 마스크 패턴의 선택 영역, 예를 들면 게이트 전극 패턴부를 개구 내에 노출시키고, 또한 비선택 영역, 예를 들면 배선 패턴부를 피복하고, 상기 노출된 선택 영역의 패턴에만 선택적 슬리밍을 실시하기 위해서, 칩 면적을 증대시키지 않고, 미세 패턴의 형성이 가능하여, 예를 들면 트랜지스터의 고성능화가 도모된다.
또한, 소자 영역 상의 회로 패턴부, 예를 들면 게이트 전극 패턴이 노광의 해상 한계 이하의 치수폭으로 형성되기 때문에, 트랜지스터의 동작 속도 등의 성능이 향상한다.
실시 형태 5.
실시 형태 5에 따른 반도체 장치의 제조 방법을, 도 28 내지 도 36을 이용하여 이하에 설명한다. 도 28 내지 도 36은 반도체 장치의 게이트층 패턴 형성의 플로우 단면도 및 평면도를 나타낸다. 또한, 도 28 내지 도72에 있어서, STI는, Shallow Trench Isolation을 의미한다.
본 실시 형태 5에서는, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광에 의해 논리 게이트부의 게이트 패턴을 형성하고, 트림 마스크를 사용한 제2 노광에 의해 다이나믹 랜덤 액세스 메모리(DRAM) 셀부 및 배선부가 되는 소자 분리부의 패턴을 형성하는 것이다. 게이트 패턴 및 배선 패턴을 형성하는 공정에서는, 레지스트와 게이트 전극재 사이에 하드 마스크 재료막이 되는 절연막을 형성한다. 그리고, 논리 게이트부의 레지스트 패턴에 대하여 슬리밍을 행하는 것이다.
우선, 도 28에 도시한 바와 같이, 열 산화법 등에 의해 실리콘 기판(처리 기판(40)) 상에 소자 분리부를 형성한다. 이에 따라, 논리 게이트부(제1 영역, 예를 들면 트랜지스터의 게이트 영역), DRAM 셀부(제2 영역, 예를 들면 메모리 셀부) 및 SiO2로 이루어지는 소자 분리부(제2 영역)이 형성된다.
다음에, 저압 CVD법 등에 의해, 피가공 재료막인 게이트 전극 재료막(41)으로서, 막 두께 150 ∼ 200㎚의 폴리실리콘막을 형성한다.
다음에, 폴리실리콘막으로 이루어지는 게이트 전극 재료막(41) 상에, 스퍼터법 등에 의해 하드 마스크 재료막(제1 재료)(42)으로서의 막 두께 50 ∼ 100㎚의 SiON막을 형성한다. 이 하드 마스크 재료막(42)으로서는, SiON 외에, SiO2, Si3N4 나 하측으로부터의 광학적 반사 방지막이 되는 Al2O3, SiC, 카본막 등을 단독, 혹은 조합 이용해도 된다.
다음에, 하드 마스크 재료막(42) 상에 포토 레지스트(레지스트)를 회전 도포하고, 또한 건조시킨다.
다음에, 레벤슨형 위상 시프트 마스크를 사용하여, 제1 리소그래피 공정(제1 노광)에 의해 논리 게이트부에 레지스트 패턴(제1 레지스트 패턴)을 형성한다. 이것은, 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
다음에, 도 29에 도시한 바와 같이, 논리 게이트부의 레지스트 패턴에 대하여 드라이 에칭 등으로 슬리밍을 행하여, 보다 미세한 레지스트 패턴(제2 레지스트 패턴)을 형성한다. 이 레지스트 패턴의 포토 레지스트로서는, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트와 반대인 톤을 갖는 포토 레지스트, 예를 들면 DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 포지티브형 레지스트를 이용한 경우에는, 논리 게이트부에는 네가티브형 레지스트를 이용하고, 반대로, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 네가티브형 레지스트를 사용한 경우에는, 논리 게이트부에는 포지티브형 레지스트를 사용한다. 이에 따라, DRAM 셀부 및 소자 분리부의 포토 레지스트의 형성 공정에서 이용한 노광 마스크를 이용할 수 있어 경제적이기 때문에 바람직하다.
다음에, 도 30에 도시한 바와 같이, 레지스트 패턴을 마스크재로 하여, RIE(Reactive Ion Eching)법 등에 의해 논리 게이트부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제1 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 31에 도시한 바와 같이, O2 애싱법 등에 의해 포토 레지스트(43)의 박리를 행한다. 이에 따라, 하드 마스크 패턴(제1 패턴)이 노출된다(레지스트 박리 공정). 포토 레지스트(43)의 박리 공정에서는 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 32에 도시한 바와 같이, 트림 마스크를 사용하여, 논리 게이트부의 하드 마스크 패턴을 포토 레지스트(레지스트(44))로 피복하고, 또한 제2 리소그래피 공정(제2 노광)에 의해 DRAM 셀부 및 소자 분리부에 포토 레지스트의 패턴(제3 레지스트 패턴(44))을 형성한다.
다음에, 도 33에 도시한 바와 같이, 논리 게이트부의 레지스트(44)를 마스크재로 하여, DRAM 셀부 및 소자 분리부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 34에 도시한 바와 같이, 애싱법 등에 의해 레지스트(44)의 박리를 행한다(레지스트 박리 공정). 레지스트(44)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 35에 도시한 바와 같이, RIE법 등에 의해 하드 마스크 재료막(42)의 패턴을 마스크재로 하여 게이트 전극 재료막(41)을 에칭한다. 이에 따라, 게이트 전극 패턴 및 배선 패턴을 갖는 하드 마스크 패턴(제2 패턴)을 형성한다. 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 36에 도시한 바와 같이, 습식 에칭법 등에 의해 하드 마스크 패턴인 하드 마스크 재료막(42)을 박리한다(하드 마스크 박리 공정). 에칭액으로서는, hot H3PO4를 이용한다. 이에 따라, 반도체 장치의 게이트 전극 패턴 및 배선 패턴이 형성된다.
이상 설명한 바와 같이, 실시 형태 5에 따른 반도체 장치의 제조 방법에 따르면, 2회의 리소그래피 공정(제1, 제2 노광)에 의해, 원하는 회로 패턴을 형성할 수 있기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감할 수가 있어, 제조 비용을 삭감할 수 있다.
이것에 대하여, 종래 기술에 따른 반도체 장치의 제조 방법으로는, 즉 하드 마스크 재료막(42)을 사용하지 않는 프로세스를 이용하여 반도체 장치의 회로 패턴을 형성하려고 하는 경우, 레벤슨형 위상 시프트 마스크를 사용한 논리 게이트부에 관한 제1 노광과, 트림 마스크를 사용한 논리 게이트부 및 소자 분리부에 관한 제2 노광과, 또한 슬리밍 프로세스를 거친 후의 DRAM 셀부에 관한 제3 노광이 필요해진다.
또, 실시 형태 5에 따른 반도체 장치의 제조 방법에 있어서, 하드 마스크 재료막으로서는, SiON, Si3N4, SiO2, Al2O3, SiC, 카본막 중 어느 하나, 혹은 이들의 조합을 이용해도 된다.
또한, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광, 및 트림 마스크를 사용한 제2 노광에 의한 레지스트 패턴의 형성에는, 하드 마스크 재료막 상에 직접 형성하는 경우, 및 반사 방지막 상에 형성하는 경우, 또한 다층 레지스트 마스크 프로세스에 의해서 형성하는 경우 모두 상관없다.
또한, 트림 마스크로서는, 크롬 마스크, 혹은 하프톤 마스크가 있는데, 하프톤 마스크를 사용하는 쪽이 반도체 장치의 DRAM 셀부에 있어서, 보다 고해상도의 회로 패턴을 얻을 수 있다.
실시 형태 6.
실시 형태 6에 따른 반도체 장치의 제조 방법을, 도 37 내지 도 45을 이용하여 이하에 설명한다. 도 37 내지 도 45는, 반도체 장치의 게이트층 패턴 형성의 플로우 단면도 및 평면도를 나타낸다.
본 실시 형태 6에서는, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광에 의해 논리 게이트부의 게이트 패턴을 형성하고, 트림 마스크를 사용한 제2 노광에 의해 DRAM 셀부 및 배선부가 되는 소자 분리부의 패턴을 형성하는 것이다. 게이트 패턴 및 배선 패턴을 형성하는 공정에서는, 레지스트와 게이트 전극재 사이에 하드 마스크 재료막이 되는 절연막을 형성한다. 그리고, 논리 게이트부의 하드 마스크 재료막의 패턴에 대하여 슬리밍을 행하는 것이다.
우선, 도 37에 도시한 바와 같이, 열 산화법 등에 의해 실리콘 기판(처리 기판(40)) 상에 소자 분리부를 형성한다. 이에 따라, 논리 게이트부(제1 영역, 예를 들면 트랜지스터의 게이트 영역), DRAM 셀부(제2 영역, 예를 들면 메모리 셀부) 및 SiO2로 이루어지는 소자 분리부(제2 영역)가 형성된다.
다음에, 저압 CVD법 등에 의해, 피가공 재료막인 게이트 전극 재료막(41)으로서, 막 두께 150 ∼ 200㎚의 폴리실리콘막을 형성한다.
다음에, 폴리실리콘막으로 이루어지는 게이트 전극 재료막(41) 상에, 스퍼터법 등에 의해 하드 마스크 재료막(제1 재료)(42)로서의 막 두께 50 ∼ 100㎚의 SiON막을 형성한다. 이 하드 마스크 재료막(42)으로서는, SiON 외에, SiO2, Si3N4 나 하측으로부터의 광학적 반사 방지막이 되는 Al2O3, SiC, 카본막 등을, 단독 혹은 조합 이용해도 된다.
다음에, 하드 마스크 재료막(42) 상에 포토 레지스트(레지스트)를 회전 도포하고, 또한 건조시킨다.
다음에, 레벤슨형 위상 시프트 마스크를 사용하여, 제1 리소그래피 공정(제1 노광)에 의해 논리 게이트부에 레지스트 패턴(제1 레지스트 패턴)을 형성한다. 이것은, 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
다음에, 도 38에 도시한 바와 같이, 레지스트 패턴을 마스크재로 하여, RIE법 등에 의해 논리 게이트부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제1 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 39에 도시한 바와 같이, O2 애싱법 등에 의해 포토 레지스트(43)의 박리를 행한다. 이에 따라, 하드 마스크 패턴(제1 패턴)이 노출된다. (레지스트 박리 공정). 포토 레지스트(43)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 40에 도시한 바와 같이, 논리 게이트부의 하드 마스크 재료막의 패턴에 대하여 드라이 에칭 등으로 슬리밍을 행하여, 보다 미세한 하드 마스크 재료막의 패턴(제2 패턴)을 형성한다.
다음에, 도 41에 도시한 바와 같이, 트림 마스크를 사용하여, 논리 게이트부의 하드 마스크 패턴을 레지스트(44)로 피복하고, 또한, 제2 리소그래피 공정(제2 노광)에 의해 DRAM 셀부 및 소자 분리부에 레지스트 패턴(44)(제2 레지스트 패턴)을 형성한다.
다음에, 도 42에 도시한 바와 같이, 논리 게이트부의 레지스트(44)를 마스크재로 하여, DRAM 셀부 및 소자 분리부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 43에 도시한 바와 같이, 애싱법 등에 의해 포토 레지스트(44)의 박리를 행한다(레지스트 박리 공정). 포토 레지스트(44)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 44에 도시한 바와 같이, RIE법 등에 의해 하드 마스크 재료막(42)의 패턴(제3 패턴)을 마스크재로 하여 게이트 전극 재료막(41)을 에칭한다. 이에 따라, 게이트 전극 패턴 및 배선 패턴을 갖는 하드 마스크 패턴을 형성한다. 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 45에 도시한 바와 같이, 습식 에칭법 등에 의해 하드 마스크 패턴인 하드 마스크 재료막(42)을 박리한다(하드 마스크 박리 공정). 에칭액으로서는, hot H3PO4를 이용한다. 이에 따라, 반도체 장치의 전극 패턴 및 배선 패턴이 형성된다.
이상 설명한 바와 같이, 실시 형태 6에 따른 반도체 장치의 제조 방법에 따르면, 2회의 리소그래피 공정(제1, 제2 노광)에 의해, 원하는 회로 패턴을 형성할 수 있기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감할 수가 있어, 제조 비용을 삭감할 수 있다.
이것에 대하여, 종래 기술에 따른 반도체 장치의 제조 방법에서는, 즉 하드 마스크 재료막(42)을 사용하지 않는 프로세스를 이용하여 반도체 장치의 회로 패턴을 형성하려고 하는 경우 레벤슨형 위상 시프트 마스크를 사용한 논리 게이트부에 관한 제1 노광과, 트림 마스크를 사용한 논리 게이트부 및 소자 분리부에 관한 제2 노광과, 또한 슬리밍 프로세스를 거친 후의 DRAM 셀부에 관한 제3 노광이 필요해진다.
또, 실시 형태 6에 따른 반도체 장치의 제조 방법에 있어서, 하드 마스크 재료막으로서는, SiON, Si3N4, SiO2, Al2O3, SiC, 카본막 중 어느 하나 혹은 이들의 조합을 이용해도 된다.
또한, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광, 및 트림 마스크를 사용한 제2 노광에 의한 레지스트 패턴의 형성에는, 하드 마스크 재료막 상에 직접 형성하는 경우, 및 반사 방지막 상에 형성하는 경우, 또한 다층 레지스트 마스크 프로세스에 의해서 형성하는 경우 모두 상관없다.
또한, 트림 마스크로서는, 크롬 마스크, 혹은 하프톤 마스크가 있는데, 하프톤 마스크를 사용한 쪽이 반도체 장치의 DRAM 셀부에서, 보다 고해상도의 회로 패턴을 얻을 수 있다.
실시 형태 7.
실시 형태 7에 따른 반도체 장치의 제조 방법을, 도 46 내지 도 53을 이용하여 이하에 설명한다. 도 46 내지 도 53은, 반도체 장치의 게이트층 패턴 형성의 플로우 단면도 및 평면도를 나타낸다.
본 실시 형태 7에서는, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광에 의해 논리 게이트부의 게이트 패턴을 형성하고, 트림 마스크를 사용한 제2 노광에 의해 DRAM 셀부 및 배선부가 되는 소자 분리부의 패턴을 형성하는 것이다. 게이트 패턴 및 배선 패턴을 형성하는 공정에서는, 레지스트와 게이트 전극재 사이에 하드 마스크 재료막이 되는 절연막을 형성한다. 또한, 실시 형태 5, 6, 8, 9의 경우와 달리, 본 실시 형태 7에서는 레지스트 패턴 및 하드 마스크 재료막의 패턴 중 어디에 대해서도 슬리밍을 행하지 않는다.
우선, 도 46에 도시한 바와 같이, 열 산화법 등에 의해 실리콘 기판(처리 기판(40)) 상에 소자 분리부를 형성한다. 이에 따라, 논리 게이트부(제1 영역, 예를 들면 트랜지스터의 게이트 영역), DRAM 셀부(제2 영역, 예를 들면 메모리 셀부) 및 SiO2로 이루어지는 소자 분리부(제2 영역)이 형성된다.
다음에, 저압 CVD법 등에 의해, 피가공 재료막인 게이트 전극 재료막(41)으로서, 막 두께 150 ∼ 200㎚의 폴리실리콘막을 형성한다.
다음에, 폴리실리콘막으로 이루어지는 게이트 전극 재료막(41) 상에, 스퍼터법 등에 의해 하드 마스크 재료막(제1 재료)(42)으로서의 막 두께 50 ∼ 100㎚의 SiON막을 형성한다. 이 하드 마스크 재료막(42)으로서는 SiON 외에, SiO2, Si3N4 나 하측으로부터의 광학적 반사 방지막이 되는 Al2O3, SiC, 카본막 등을, 단독 혹은 조합 이용해도 된다.
다음에, 하드 마스크 재료막(42) 상에 포토 레지스트를 회전 도포하고, 또한 건조시킨다.
다음에, 레벤슨형 위상 시프트 마스크를 사용하여, 제1 리소그래피 공정(제1 노광)에 의해 논리 게이트부에 레지스트 패턴(제1 레지스트 패턴)을 형성한다. 이것은, 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
다음에, 도 47에 도시한 바와 같이, 레지스트 패턴을 마스크재로 하여, RIE법 등에 의해 논리 게이트부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제1 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 48에 도시한 바와 같이, O2 애싱법 등에 의해 포토 레지스트(43)의 박리를 행한다. 이에 따라, 하드 마스크 패턴(제1 패턴)이 노출된다(레지스트 박리 공정). 포토 레지스트(43)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 49에 도시한 바와 같이, 트림 마스크를 사용하여, 논리 게이트부의 하드 마스크 패턴을 레지스트(44)로 피복하고, 또한 제2 리소그래피 공정(제2 노광)에 의해 DRAM 셀부 및 소자 분리부에 레지스트 패턴(제2 레지스트 패턴(44))을 형성한다.
다음에, 도 50에 도시한 바와 같이, 논리 게이트부의 레지스트(44)를 마스크재로 하여, DRAM 셀부 및 소자 분리부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제2 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 51에 도시한 바와 같이, 애싱법 등에 의해 포토 레지스트(44)의 박리를 행한다(레지스트 박리 공정). 포토 레지스트(44)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 52에 도시한 바와 같이, RIE법 등에 의해 하드 마스크 재료막(42)의 패턴을 마스크재로 하여 게이트 전극 재료막(41)을 에칭한다. 이에 따라, 게이트 전극 패턴 및 배선 패턴을 갖는 하드 마스크 패턴을 형성한다. 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 53에 도시한 바와 같이, 습식 에칭법 등에 의해 하드 마스크 패턴인 하드 마스크 재료막(42)을 박리한다(하드 마스크 박리 공정). 에칭액으로서는, hot H3PO4를 이용한다. 이에 따라, 반도체 장치의 전극 패턴 및 배선 패턴이 형성된다.
이상 설명한 바와 같이, 실시 형태 7에 따른 반도체 장치의 제조 방법에 따르면, 2회의 리소그래피 공정(제1, 제2 노광)에 의해, 원하는 회로 패턴을 형성할 수 있기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감할 수가 있어, 제조 비용을 삭감할 수 있다.
이것에 대하여, 종래 기술에 따른 반도체 장치의 제조 방법에서는, 즉 하드 마스크 재료막(42)을 통하지 않는 프로세스를 이용하여 반도체 장치의 회로 패턴을 형성하고자 하는 경우, 레벤슨형 위상 시프트 마스크를 사용한 논리 게이트부에 관한 제1 노광과, 트림 마스크를 사용한 논리 게이트부 및 소자 분리부에 관한 제2 노광과, 또한 슬리밍 프로세스를 거친 후의 DRAM 셀부에 관한 제3 노광이 필요해진다.
또, 실시 형태 7에 따른 반도체 장치의 제조 방법에 있어서, 하드 마스크 재료막으로서는, SiON, Si3N4, SiO2, Al2O3, SiC, 카본막 중 어느 하나, 혹은 이들의 조합을 이용해도 된다.
또한, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광, 및 트림 마스크를 사용한 제2 노광에 의한 레지스트 패턴의 형성에는, 하드 마스크 재료막 상에 직접 형성하는 경우, 및 반사 방지막 상에 형성하는 경우, 또한 다층 레지스트 마스크 프로세스에 의해서 형성하는 경우 모두 상관없다.
또한, 트림 마스크로서는 크롬 마스크, 혹은 하프톤 마스크가 있는데, 하프톤 마스크를 사용한 쪽이 반도체 장치의 DRAM 셀부에서 보다 고해상도의 회로 패턴을 얻을 수 있다.
실시 형태 8.
실시 형태 8에 따른 반도체 장치의 제조 방법을, 도 54 내지 도 63을 이용하여 이하에 설명한다. 도 54 내지 도 63은 반도체 장치의 게이트층 패턴 형성의 플로우 단면도 및 평면도를 나타낸다.
본 실시 형태 8에서는, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광에 의해 논리 게이트부의 게이트 패턴을 형성하고, 트림 마스크를 사용한 제2 노광에 의해 DRAM 셀부 및 배선부가 되는 소자 분리부의 패턴을 형성하는 것이다. 게이트 패턴 및 배선 패턴을 형성하는 공정에서는 레지스트와 게이트 전극재 사이에 하드 마스크 재료막이 되는 절연막을 형성한다. 또한, 실시 형태 5, 6, 7의 경우와 달리, 본 실시 형태 8에서는, 레지스트 패턴 및 하드 마스크 재료막의 패턴의 쌍방의 패턴에 대하여 슬리밍을 행하는 것이다.
우선, 도 54에 도시한 바와 같이, 열 산화법 등에 의해 실리콘 기판(처리 기판(40)) 상에 소자 분리부를 형성한다. 이에 따라, 논리 게이트부(제1 영역, 예를 들면 트랜지스터의 게이트 영역), DRAM 셀부(제2 영역, 예를 들면 메모리 셀부) 및 SiO2로 이루어지는 소자 분리부(제2 영역)이 형성된다.
다음에, 저압 CVD법 등에 의해, 피가공 재료막인 게이트 전극 재료막(41)으로서, 막 두께 150 ∼ 200㎚의 폴리실리콘막을 형성한다.
다음에, 폴리실리콘막으로 이루어지는 게이트 전극 재료막(41) 상에, 스퍼터법 등에 의해 하드 마스크 재료막(제1 재료)(42)으로서의 막 두께 50 ∼ 100㎚의 SiON막을 형성한다. 이 하드 마스크 재료막(42)으로서는, SiON 외에, SiO2, Si3N4 나 하측으로부터의 광학적 반사 방지막이 되는 Al2O3, SiC, 카본막 등을, 단독 혹은 조합 이용해도 된다.
다음에, 하드 마스크 재료막(42) 상에 포토 레지스트를 회전 도포하고, 또한 건조시킨다.
다음에, 레벤슨형 위상 시프트 마스크를 사용하여, 제1 리소그래피 공정(제1 노광)에 의해 논리 게이트부에 레지스트 패턴(제1 레지스트 패턴)을 형성한다. 이것은, 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
다음에, 도 55에 도시한 바와 같이, 논리 게이트부의 레지스트 패턴에 대하여 드라이 에칭 등으로 슬리밍을 행하여, 보다 미세한 레지스트 패턴(제2 레지스트 패턴)을 형성한다. 이 레지스트 패턴의 포토 레지스트로서는, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트와 반대인 톤을 갖는 포토 레지스트, 예를 들면 DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 포지티브형 레지스트를 이용한 경우에는, 논리 게이트부에는 네가티브형 레지스트를 이용하고, 반대로, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 네가티브형 레지스트를 사용한 경우에는, 논리 게이트부에는 포지티브형 레지스트를 사용한다. 이에 따라, DRAM 셀부 및 소자 분리부의 포토 레지스트의 형성 공정에서 이용한 노광 마스크를 이용할 수 있어 경제적이기 때문에, 바람직하다.
다음에, 도 56에 도시한 바와 같이, 레지스트 패턴을 마스크재로 하여, RIE법 등에 의해 논리 게이트부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제1 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 57에 도시한 바와 같이, O2 애싱법 등에 의해 포토 레지스트(43)의 박리를 행한다. 이에 따라, 하드 마스크 패턴(제1 패턴)이 노출된다(레지스트 박리 공정). 포토 레지스트(43)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 58에 도시한 바와 같이, 논리 게이트부의 하드 마스크 재료막(42)의 패턴에 대하여 드라이 에칭 등으로 슬리밍을 행하여, 보다 미세한 하드 마스크 재료막의 패턴(제2 패턴)을 형성한다.
다음에, 도 59에 도시한 바와 같이, 트림 마스크를 사용하여, 논리 게이트부의 하드 마스크 패턴을 포토 레지스트(44)로 피복하고, 또한 제2 리소그래피 공정(제2 노광)에 의해 DRAM 셀부 및 소자 분리부에 포토 레지스트의 패턴(제3 레지스트 패턴(44))을 형성한다.
다음에, 도 60에 도시한 바와 같이, 논리 게이트부의 레지스트(44)를 마스크재로 하여, DRAM 셀부 및 소자 분리부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴(제3 패턴)을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 61에 도시한 바와 같이, 애싱법 등에 의해 포토 레지스트(44)의 박리를 행한다. 이에 따라, 하드 마스크 패턴(제3 패턴)이 노출된다(레지스트 박리 공정). 포토 레지스트(44)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 62에 도시한 바와 같이, RIE법 등에 의해 하드 마스크 재료막(42)의 패턴을 마스크재로 하여 게이트 전극 재료막(41)을 에칭한다. 이에 따라, 게이트 전극 패턴 및 배선 패턴을 갖는 하드 마스크 패턴을 형성한다. 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 63에 도시한 바와 같이, 습식 에칭법 등에 의해 하드 마스크 패턴인 하드 마스크 재료막(42)을 박리한다(하드 마스크 박리 공정). 에칭액으로서는, hot H3PO4를 이용한다. 이에 따라, 반도체 장치의 전극 패턴 및 배선 패턴이 형성된다.
이상 설명한 바와 같이, 실시 형태 8에 따른 반도체 장치의 제조 방법에 따르면, 2회의 리소그래피 공정(제1, 제2 노광)에 의해, 원하는 회로 패턴을 형성할 수 있기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감할 수가 있어, 제조 비용을 삭감할 수 있다.
이것에 대하여, 종래 기술에 따른 반도체 장치의 제조 방법에서는, 즉 하드 마스크 재료막(42)을 사용하지 않는 프로세스를 이용하여 반도체 장치의 회로 패턴을 형성하려고 하는 경우 레벤슨형 위상 시프트 마스크를 사용한 논리 게이트부에 관한 제1 노광과, 트림 마스크를 사용한 논리 게이트부 및 소자 분리부에 관한 제2 노광과, 또한 슬리밍 프로세스를 거친 후의 DRAM 셀부에 관한 제3 노광이 필요해진다.
또, 실시 형태 8에 따른 반도체 장치의 제조 방법에 있어서, 하드 마스크 재료막으로서는, SiON, Si3N4, SiO2, Al2O3, SiC, 카본막 중 어느 하나, 혹은 이들의 조합을 이용해도 된다.
또한, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광, 및 트림 마스크를 사용한 제2 노광에 의한 레지스트 패턴의 형성에는, 하드 마스크 재료막 상에 직접 형성하는 경우, 및 반사 방지막 상에 형성하는 경우, 또한 다층 레지스트 마스크 프로세스에 의해서 형성하는 경우 모두 상관없다.
또한, 트림 마스크로서는, 크롬 마스크, 혹은 하프톤 마스크가 있는데, 하프톤 마스크를 사용한 쪽이 반도체 장치의 DRAM 셀부에서 보다 고해상도의 회로 패턴을 얻을 수 있다.
실시 형태 9.
실시 형태 9에 따른 반도체 장치의 제조 방법을, 도 64 내지 도 72을 이용하여 이하에 설명한다. 도 64 내지 도 72는, 반도체 장치의 게이트층 패턴 형성의 플로우 단면도 및 평면도를 나타낸다.
본 실시 형태 9에서는, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광에 의해 논리 게이트부에 게이트 패턴 및 더미 패턴을 형성하고, 트림 마스크를 사용한 제2 노광에 의해 더미 패턴을 제거하고, 또한, DRAM 셀부 및 배선부가 되는 소자 분리부의 패턴을 형성하는 것이다. 게이트 패턴 및 배선 패턴을 형성하는 공정에서는, 레지스트와 게이트 전극재 사이에 하드 마스크 재료막이 되는 절연막을 형성한다. 그리고, 논리 게이트부의 더미 패턴을 포함하는 레지스트 패턴에 대하여, 슬리밍을 행하는 것이다.
우선, 도 64에 도시한 바와 같이, 열 산화법 등에 의해 실리콘 기판(처리 기판(40)) 상에 소자 분리부를 형성한다. 이에 따라, 논리 게이트부(제1 영역, 예를 들면 트랜지스터의 게이트 영역), DRAM 셀부(제2 영역, 예를 들면 메모리 셀부) 및 SiO2로 이루어지는 소자 분리부(제2 영역)이 형성된다.
다음에, 저압 CVD법 등에 의해, 피가공 재료막인 게이트 전극 재료막(41)으로서, 막 두께 150 ∼ 200㎚의 폴리실리콘막을 형성한다.
다음에, 폴리실리콘막으로 이루어지는 게이트 전극 재료막(41) 상에, 스퍼터법 등에 의해 하드 마스크 재료막(제1 재료)(42)로서의 막 두께 50 ∼ 100㎚의 SiON막을 형성한다. 이 하드 마스크 재료막(42)으로서는, SiON 외에, SiO2, Si3N4 나 하측으로부터의 광학적 반사 방지막이 되는 Al2O3, SiC, 카본막 등을, 단독 혹은 조합 이용해도 된다.
다음에, 하드 마스크 재료막(42) 상에 포토 레지스트를 회전 도포하고, 또한 건조시킨다. 본 실시 형태 9의 경우에서는, 논리 게이트부의 게이트 패턴의 밀도는 거칠기 때문에, 더미 패턴(45)을 동시에 형성한다.
다음에, 레벤슨형 위상 시프트 마스크를 사용하여, 제1 리소그래피 공정(제1 노광)에 의해 논리 게이트부에 레지스트 패턴을 형성한다. 이것은, 리소그래피의 해상 한계 치수로 형성한다(게이트 레지스트 패턴 형성 공정). 이 때, 레지스트 도포 전에 도포형 반사 방지막을 도포해도 된다.
다음에, 도 65에 도시한 바와 같이, 논리 게이트부의 레지스트 패턴(43) 및 더미 패턴(45)에 대하여 드라이 에칭 등으로 슬리밍을 행하여, 보다 미세한 레지스트 패턴을 형성한다. 이 논리 게이트부에서의 더미 패턴 및 레지스트 패턴의 포토 레지스트로서는, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트와 반대인 톤을 갖는 포토 레지스트, 예를 들면 DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 포지티브형 레지스트를 이용한 경우에는, 논리 게이트부에는 네가티브형 레지스트를 이용하고, 반대로, DRAM 셀부 및 소자 분리부에 형성하는 포토 레지스트로서 네가티브형 레지스트를 사용한 경우에는, 논리 게이트부에는 포지티브형 레지스트를 사용한다. 이에 따라, DRAM 셀부 및 소자 분리부의 포토 레지스트의 형성 공정에서 이용한 노광 마스크를 이용할 수 있어 경제적이기 때문에, 바람직하다.
다음에, 도 66에 도시한 바와 같이, 논리 게이트부의 레지스트 패턴(43) 및 더미 패턴(45)을 마스크재로 하여, RIE법 등에 의해 논리 게이트부의 하드 마스크 재료막(42)을 드라이 에칭 가공하고, 하드 마스크 패턴을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 67에 도시한 바와 같이, O2 애싱법 등에 의해 레지스트 패턴(43) 및 더미 패턴(45)의 박리를 행한다. 이에 따라, 하드 마스크 패턴이 노출된다. (레지스트 박리 공정). 포토 레지스트(43) 및 더미 패턴(45)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 68에 도시한 바와 같이, 트림 마스크를 사용하여, 논리 게이트부의 하드 마스크 패턴을 포토 레지스트로 피복한다. 이에 따라 논리 게이트부의 레지스트 패턴(44)이 형성된다. 이 경우, 더미 패턴(45)에 대응하는 하드 마스크 패턴 상에는 포토 레지스트를 피복하지 않는다. 그리고, 제2 리소그래피 공정(제2 노광)에 의해 DRAM 셀부 및 소자 분리부에 포토 레지스트의 패턴(44)을 형성한다.
다음에, 도 69에 도시한 바와 같이, 논리 게이트부의 레지스트(44)를 마스크재로 하여, DRAM 셀부 및 소자 분리부의 하드 마스크 재료막(42)을 드라이 에칭 가공하여, 하드 마스크 패턴을 형성한다(하드 마스크 재료막의 가공 공정). 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 70에 도시한 바와 같이, 애싱법 등에 의해 레지스트(44)의 박리를 행한다(레지스트 박리 공정). 레지스트(44)의 박리 공정에서는, 과산화수소수와 황산의 혼합액을 단독, 혹은 조합한 박리액을 이용한 습식 에칭법을 이용해도 된다.
다음에, 도 71에 도시한 바와 같이, RIE법 등에 의해 하드 마스크 재료막(42)의 패턴을 마스크재로 하여 게이트 전극 재료막(41)을 에칭한다. 이에 따라, 게이트 전극 패턴부 및 배선 패턴을 갖는 하드 마스크 패턴을 형성한다. 에칭 가스로서는, CHF3 등의 플루오르 카본계의 가스를 이용한다.
그 후, 도 72에 도시한 바와 같이, 습식 에칭법 등에 의해 하드 마스크 패턴인 하드 마스크 재료막(42)을 박리한다(하드 마스크 박리 공정). 에칭액으로서는, hot H3PO4를 이용한다. 이에 따라, 반도체 장치의 게이트 전극 패턴 및 배선 패턴이 형성된다.
이상 설명한 바와 같이, 실시 형태 9에 따른 반도체 장치의 제조 방법에 따르면, 2회의 리소그래피 공정(제1, 제2 노광)에 의해, 원하는 회로 패턴을 형성할 수 있기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감할 수가 있어, 제조 비용을 삭감할 수 있다. 또한, 본 실시 형태 9와 같이, 레벤슨형 위상 시프트 마스크를 사용한 노광으로, 논리 게이트부에 더미 패턴을 포함하는 밀집도가 높은 레지스트 패턴을 형성하는 방법에서는, 노광에서의 포커스 마진의 확대 및 수차의 저감 등에 의해 치수 정밀도의 향상 등을 도모할 수 있다.
한편, 종래 기술에 따른 반도체 장치의 제조 방법에서는, 즉 하드 마스크 재료막(42)을 사용하지 않는 프로세스를 이용하여 반도체 장치의 회로 패턴을 형성하고자 하는 레벤슨형 위상 시프트 마스크를 사용한 논리 게이트부에 관한 제1 노광과, 트림 마스크를 사용한 논리 게이트부 및 소자 분리부에 관한 제2 노광과, 슬리밍 프로세스를 거친 후의 DRAM 셀부에 관한 제3 노광이 필요해진다.
또, 실시 형태 9에 따른 반도체 장치의 제조 방법에 있어서, 하드 마스크 재료막으로서는, SiON, Si3N4, SiO2, Al2O3, SiC, 카본막 중 어느 하나, 혹은 이들의 조합을 이용해도 된다.
또한, 레벤슨형 위상 시프트 마스크를 사용한 제1 노광, 및 트림 마스크를 사용한 제2 노광에 의한 레지스트 패턴의 형성에는, 하드 마스크 재료막 상에 직접 형성하는 경우, 및 반사 방지막 상에 형성하는 경우, 또한 다층 레지스트 마스크 프로세스에 의해서 형성하는 경우 모두 상관없다.
또한, 트림 마스크로서는, 크롬 마스크, 혹은 하프톤 마스크가 있는데, 하프톤 마스크를 사용한 쪽이 반도체 장치의 DRAM 셀부에서, 보다 고해상도의 회로 패턴을 얻을 수 있다.
상기한 바와 같이, 실시 형태 5 내지 9에 따르면, 상기 처리 기판(실리콘 기판) 상에 형성한 제1 재료(마스크 재료막), 예를 들면 하드 마스크 재료막을 이용하여, 2회의 리소그래피 공정(제1, 제2 노광)을 행하여 원하는 회로 패턴을 형성하기 때문에, 종래 기술에 따른 반도체 장치의 제조 방법과 비교하여 노광 공정수를 저감시킬 수 있어, 제조 비용을 삭감할 수 있다.
이와 같이, 상기 실시 형태 5 내지 9에 따른 반도체 장치의 제조 방법에 따르면, 고성능으로 칩 면적을 축소한 반도체 장치를 얻는 것이 가능해진다. 또, 노광 공정수를 삭감하여 저비용으로 반도체 장치를 제조할 수 있다. 또한, 제조 방법에 의해, 동작 속도 등 고성능의 반도체 장치를 얻을 수 있다.
실시 형태 10.
이하, 실시 형태 10에 관계되는 반도체 장치의 제조 방법 대하여 설명한다.
본 실시 형태에서는, 메모리 회로 영역과 논리 회로 영역이 혼재한 집적 회로에서의 게이트층 패턴의 형성에 관한 것으로, 메모리 회로 영역에는 슬리밍 프로세스를 이용하여 협 스페이스 패턴을 형성하고, 논리 회로 영역에는 슬리밍 프로세스를 이용하고 협 라인 패턴을 형성하는 것이다.
도 73은 실시 형태 10에 따른 집적 회로의 개요를 나타낸 도면이다. 도 73에 도시한 바와 같이, 메모리 영역(51)과 논리 영역(52)은 소자 분리 영역(53)에 의해서 분리되어 있다. 메모리 영역(51)에는, 예를 들면 DRAM, SRAM, EEPROM(플래시 메모리) 등의 메모리 회로가 배치되고, 논리 영역(52)에는 여러가지의 논리 회로가 배치된다.
이하, 실시 형태 10에 관한 구체적인 실시예에 대하여 설명한다.
<예 1>
도 74 내지 도 80은 실시 형태 10의 예 1에 따른 게이트층(게이트 전극 및 게이트 배선)의 제조 공정을 나타낸 단면도이다.
우선, 도 74에 도시한 바와 같이, 메모리 회로 형성 영역(51), 논리 회로 형성 영역(52) 및 소자 분리 영역(53)(분리 폭은 수㎛ 정도)을 갖는 반도체 기판 상에, 게이트 재료막(61)으로서 예를 들면 폴리실리콘막을 형성하고, 또한 게이트 재료막(61) 상에 레지스트막을 형성한다. 계속해서, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(62a, 62b)을 형성한다. 레지스트 패턴(62a)은 메모리 영역(51)의 게이트 패턴을 형성하기 위한 것이고, 레지스트 패턴(62b)은, 논리 영역(52) 중 적어도 게이트 패턴을 배치하는 영역을 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 논리 영역(52)이 확실하게 보호되도록, 레지스트 패턴(62b)의 단부가 소자 분리 영역(53) 상에 위치하도록 하고 있다. 또, 본 노광 공정에 이용하는 노광 마스크에는, 게이트 패턴 간의 스페이스나 게이트 패턴 주변의 패턴 배치에 의한 영향을 고려하여, 게이트 패턴이 웨이퍼 상에서 소망 치수대로에 형성되도록, 근접 효과 보정이 실시되어도 된다.
계속해서, 도 75에 도시한 바와 같이, 레지스트 패턴(62a, 62b)를 마스크로 하여 게이트 재료막(61)을 에칭함으로써, 게이트 재료막 패턴(61a)(게이트 패턴) 및 게이트 재료막 패턴(61b)이 형성된다. 또한, 도 76에 도시한 바와 같이, 레지스트 패턴(62a, 62b)을 박리한다.
다음에, 도 77에 도시한 바와 같이, 전면에 레지스트막을 형성한 후, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(63a, 63b)을 형성한다. 레지스트 패턴(63b)은 논리 영역(52)의 게이트 패턴을 형성하기 위한 것이고, 레지스트 패턴(63a)는, 메모리 영역(51) 중 적어도 게이트 패턴이 배치되어 있는 영역을 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나, 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 메모리 영역(52)이 확실하게 보호되도록, 레지스트 패턴(63a)의 단부가 소자 분리 영역(53) 상에 위치하도록 하고 있다. 또, 소자 분리 영역(53) 상에 불필요한 게이트 재료막이 남지 않도록 하기 위해서, 레지스트 패턴(63a)의 단부는 게이트 재료막 패턴(61b)의 단부로부터 이격하도록 하고 있다. 다시 말해서, 레지스트 패턴(63a)의 단부와 도 74의 공정에서 형성한 레지스트 패턴(62b)의 단부가 프로세스의 변동에 따른 치수 변동을 고려해도 오버랩되지 않도록 설계된 노광 마스크를 이용하도록 하고 있다.
또, 본 노광 공정에 이용하는 노광 마스크에도, 도 74의 공정에서 진술한 것과 마찬가지로, 근접 효과 보정이 실시되어도 된다. 또한, 본 노광 공정에 이용하는 레지스트막에는, 노광 패턴이 전사되는 상층 레지스트와, 기초 패턴의 단차에 기인하는 요철을 평탄화함과 함께 에칭 내성 및 광학적인 반사 방지 기능을 갖는 하층 레지스트를 적층한 다층 레지스트막을 이용해도 된다.
다음에, 도 78에 도시한 바와 같이, 레지스트 패턴(63a, 63b)을 에칭하여, 레지스트 패턴(63c, 63d)이 되게 한다. 이 에칭에 의해, 논리 영역(52)의 레지스트 패턴은 좁아진다(슬리밍된다).
계속해서, 도 79에 도시한 바와 같이, 레지스트 패턴(63c, 63d)을 마스크로 하여 게이트 재료막을 에칭함으로써, 게이트 재료막 패턴(61d)(게이트 패턴)이 형성된다. 또한, 도 80에 도시한 바와 같이, 레지스트 패턴(63c, 63d)을 박리한다.
이상과 같이, 본 실시 형태에 따르면, 논리 영역에서는, 슬리밍 프로세스에 의해서 게이트 패턴을 리소그래피의 한계보다도 가늘게 할 수 있음과 함께, 메모리 영역에서는 게이트 패턴은 슬리밍 프로세스의 영향을 받지 않기 때문에, 협 스페이스 패턴을 얻을 수 있다.
<예 2>
도 81 내지 도 87은 실시 형태 10의 예 2에 따른 게이트층(게이트 전극 및 게이트 배선)의 제조 공정을 나타낸 단면도이다.
상기한 실시 형태 10의 예 1에서는, 메모리 영역의 게이트 패턴을 먼저 형성하고, 그 후에 논리 영역의 게이트 패턴을 형성하도록 하였지만, 예 2에서는 논리 영역의 게이트 패턴을 먼저 형성하고, 그 후에 메모리 영역의 게이트 패턴을 형성하도록 하고 있다.
우선, 도 81에 도시한 바와 같이, 예 1의 경우와 마찬가지로, 처리 기판 상에 게이트 재료막(71)으로서 폴리실리콘막을 형성하고, 또한 게이트 재료막(71) 상에 레지스트막을 형성한다. 계속해서, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(72a, 72b)을 형성한다. 레지스트 패턴(72b)은 논리 영역(52)의 게이트 패턴을 형성하기 위한 것이고, 레지스트 패턴(72a)은 메모리 영역(51) 중 적어도 게이트 패턴을 배치하는 영역을 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나, 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 메모리 영역(51)이 확실하게 보호되도록, 레지스트 패턴(72a)의 단부가 소자 분리 영역(53) 상에 위치하도록 하고 있다. 또, 본 노광 공정에 이용하는 노광 마스크에는 실시 형태 10의 예 1에 진술한 것과 마찬가지로, 근접 효과 보정이 실시되어도 된다.
다음에, 도 82에 도시한 바와 같이, 레지스트 패턴(72a, 72b)을 에칭하여, 레지스트 패턴(72c, 72d)으로 한다. 이 에칭에 의해, 논리 영역(52)의 레지스트 패턴은 좁아진다(슬리밍된다).
계속해서, 도 83에 도시한 바와 같이, 레지스트 패턴(72c, 72d)을 마스크로 하여 게이트 재료막(71)을 에칭함으로써, 게이트 재료막 패턴(71a) 및 게이트 재료막 패턴(71b)(게이트 패턴)이 형성된다. 또한, 도 84에 도시한 바와 같이, 레지스트 패턴(72c, 72d)을 박리시킨다.
다음에, 도 85에 도시한 바와 같이, 전면에 레지스트막을 형성한 후, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(73a, 73b)을 형성한다. 레지스트 패턴(73a)은 메모리 영역(51)의 게이트 패턴을 형성하기 위한 것이고, 레지스트 패턴(73b)은 논리 영역(52) 중 적어도 게이트 패턴이 배치되어 있는 영역을 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나, 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 논리 영역(51)이 확실하게 보호되도록, 레지스트 패턴(73b)의 단부가 소자 분리 영역(53) 상에 위치하도록 하고 있다. 또, 소자 분리 영역(53) 상에 불필요한 게이트 재료막이 남지 않도록 하기 위해서, 레지스트 패턴(73b)의 단부는 게이트 재료막 패턴(71a)의 단부로부터 이격하도록 하고 있다. 다시 말해서, 레지스트 패턴(73b)의 단부와 도 81에 도시한 공정에서 형성한 레지스트 패턴(72a)의 단부가 프로세스의 변동에 의한 치수 변동을 고려해도 오버랩되지 않도록 설계된 노광 마스크를 이용하도록 하고 있다.
또, 본 노광 공정에 이용하는 노광 마스크에도, 실시 형태 10의 예 1에서 진술한 바와 마찬가지의 근접 효과 보정이 실시되어도 된다. 또한, 본 노광 공정에 이용하는 레지스트막에는 실시 형태 10의 예 1에서 진술한 것과 마찬가지의 다층 레지스트막을 이용해도 된다.
계속해서, 도 86에 도시한 바와 같이, 레지스트 패턴(73a, 73b)을 마스크로 하여 게이트 재료막을 에칭함으로써, 게이트 재료막 패턴(71c)(게이트 패턴)이 형성된다. 또한, 도 87에 도시한 바와 같이, 레지스트 패턴(73a, 73b)을 박리한다.
이상과 같이, 본 예 2에 있어서도 예 1의 경우와 마찬가지로, 논리 영역에서는, 슬리밍 프로세스에 의해서 게이트 패턴을 리소그래피의 한계보다도 가늘게 할 수 있음과 함께, 메모리 영역에서는, 게이트 패턴은 슬리밍 프로세스의 영향을 받지 않기 때문에, 협 스페이스 패턴을 얻을 수 있다.
<변경예 1>
도 88 내지 도 94는 본 실시 형태 10의 변경예 1에 따른 제조 공정을 나타낸 단면도이다. 기본적인 제조 공정은, 도 74 내지 도 80에 도시한 예 1의 경우와 마찬가지로, 도 74 내지 도 80에 나타낸 구성 요소와 대응하는 구성 요소에는 동일한 참조 부호를 붙여서 상세한 설명은 생략한다.
예 1의 경우에서는, 도 77에 도시한 공정에서, 레지스트 패턴(63a)의 단부는 게이트 재료막 패턴(61b)의 단부로부터 이격하도록 하였지만, 본 변경예 1에서는 도 91의 공정에서, 레지스트 패턴(63a)의 단부가 게이트 재료막 패턴(61b)의 단부에 오버랩하도록 하고 있다. 다시 말해서, 레지스트 패턴(63a)의 단부와 도 88에 도시한 공정에서 형성한 레지스트 패턴(62b)의 단부가 프로세스의 변동에 의한 치수 변동을 고려해도 오버랩되는 노광 마스크를 이용하고 있다.
이러한 마스크 패턴을 이용함으로써, 도 93에 도시하는 공정에서 게이트 재료막을 에칭할 때에, 소자 분리 영역(53)이 에칭되는 것을 방지하는 것이 가능해진다.
<변경예 2>
도 95 내지 도 101은, 본 실시 형태 10의 변경예 2에 따른 제조 공정을 나타낸 단면도이다. 기본적인 제조 공정은, 도 81 내지 도 87에 도시한 실시 형태 10의 예 2의 경우와 마찬가지이고, 도 81 내지 도 87에 도시한 구성 요소와 대응하는 구성 요소에는 동일한 참조 부호를 붙여, 상세한 설명은 생략한다.
예 2의 경우에서는, 도 85에 도시한 공정에서, 레지스트 패턴(73b)의 단부는 게이트 재료막 패턴(71a)의 단부로부터 이격하도록 하였지만, 본 변경예 2에서는, 도 99에 도시한 공정에서, 레지스트 패턴(73b)의 단부가 게이트 재료막 패턴(71a)의 단부에 오버랩하도록 하고 있다. 다시 말해서, 레지스트 패턴(73b)의 단부와 도 95에 나타낸 공정에서 형성한 레지스트 패턴(72a)의 단부가 프로세스의 변동에 따른 치수 변동을 고려해도 오버랩되는 노광 마스크를 이용한다.
이러한 마스크 패턴을 이용함으로써, 도 97에 도시한 공정에서 게이트 재료막을 에칭할 때에, 소자 분리 영역(53)이 에칭되는 것을 방지하는 것이 가능해진다.
실시 형태 11.
이하, 실시 형태 11에 대하여 설명한다. 본 실시 형태 11은 집적 회로에서의 게이트층 패턴의 형성에 관한 것으로, MOS 트랜지스터 등의 소자가 형성되는 소자 영역에는 슬리밍 프로세스를 이용하여 게이트 전극을 형성하고, 소자 영역 주위의 소자 분리 영역에는 슬리밍 프로세스를 이용하지 않고 게이트 배선을 형성하는 것이다.
<예 1>
도 102 내지 도 108은, 본 실시 형태 11의 예 1에 따른 게이트층(게이트 전극 및 게이트 배선)의 제조 공정을 나타낸 도면이고, 도 102 내지 도 108의 각 (a)는 평면 패턴을 나타낸 도면, 도 102 내지 도 108의 각 (b)는 B-B선을 따른 단면도, 도 102 내지 도 108의 각 (c)는 C-C선을 따른 단면도이다.
우선, 도 102의 (a) 내지 (c)에 도시한 바와 같이, 소자 영역(81) 및 소자 분리 영역(82)을 갖는 반도체 기판 상에, 게이트 재료막(91)으로서 예를 들면 폴리실리콘막을 형성하고, 또한 게이트 재료막(91) 상에 레지스트막을 형성한다. 계속해서, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(92)을 형성한다. 이 레지스트 패턴(92)은 소자 영역(81)에 게이트 패턴(게이트 전극 패턴)을 형성함과 함께, 소자 분리 영역(82) 중 적어도 게이트 패턴을 배치하는 영역을 피복하는(보호하는) 것이다. 또, 도 102의 (a)에서는 도면 상에는, 소자 분리 영역(82) 상의 레지스트 패턴(92)이 도중에서 끊겨 있지만, 실제로는 외측의 영역까지 더 형성되어 있는 것은 말할 필요도 없다(실시 형태 11의 다른 도면도 마찬가지임).
본 리소그래피 공정에 있어서는, 패턴 노광 시에 정렬 오차가 생기거나 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 소자 영역(81)에 게이트 패턴 이외의 패턴이 형성되지 않도록 하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에서는, 레지스트 패턴(92)의 단부가 소자 영역(81)의 외측에 위치하도록 하고 있다. 다시 말해서, 레지스트 패턴(92)의 단부가 소자 영역(81)과 소자 분리 영역(82)의 경계에서 소자 분리 영역(52)의 방향으로 시프트(예를 들면 수십㎚ 정도)하도록 설계된 노광 마스크를 이용하도록 하고 있다.
또, 본 노광 공정에 이용하는 노광 마스크에는, 게이트 패턴이 웨이퍼 상에서 소망 치수대로 형성되도록, 실시 형태 10에서 진술한 것과 마찬가지의 근접 효과 보정이 실시되어도 된다.
다음에, 도 103의 (a) 내지 (c)에 도시한 바와 같이, 에칭에 의해서 레지스트 패턴(92)을 좁게 하여(슬리밍하여), 레지스트 패턴(92a)으로 한다. 계속해서, 도 104의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(92a)을 마스크로 하여 게이트 재료막(91)을 에칭함으로써, 게이트 재료막 패턴(91a)이 형성된다.
또한, 도 105의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(92a)을 박리한다.
다음에, 도 106의 (a) 내지 (c)에 도시한 바와 같이, 전면에 레지스트막을 형성한 후, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(93)을 형성한다. 이 레지스트 패턴(93)은 소자 분리 영역(82)에 게이트 패턴(게이트 배선 패턴)을 형성함과 함께, 소자 영역(81) 전체를 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나, 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 소자 영역(81)을 확실하게 보호하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에는, 레지스트 패턴(93)의 단부가 소자 영역(81)의 외측에 위치하도록 하고 있다. 다시 말해서, 레지스트 패턴(93)의 단부가 소자 영역(81)과 소자 분리 영역(82)의 경계로부터 소자 분리 영역(82)의 방향으로 시프트(예를 들면 수십㎚ 정도)하도록 설계된 노광 마스크를 이용하도록 하고 있다. 또한, 소자 분리 영역(82) 상에 불필요한 게이트 재료막이 남지 않도록 하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에서, 레지스트 패턴(93)의 단부가, 도 102의 (c)에 도시한 레지스트 패턴(92)의 단부보다도 내측(소자 영역(81)측)이 되도록 설계된 노광 마스크를 이용하도록 하고 있다.
또, 본 노광 공정에 이용하는 노광 마스크에는 실시 형태 10에서 진술한 바와 마찬가지의 근접 효과 보정이 실시되어도 된다. 또한, 본 노광 공정에 이용하는 레지스트막에는 실시 형태 10에서 진술한 것과 마찬가지의 다층 레지스트막을 이용해도 된다.
다음에, 도 107의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(93)을 마스크로 하여 게이트 재료막을 에칭함으로써, 게이트 재료막 패턴(91b)이 형성된다. 또한, 도 108의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(93)을 박리한다.
이상과 같이, 본 실시 형태 11의 예 1에 따르면, 소자 영역에서는, 슬리밍 프로세스에 의해서 게이트 패턴을 리소그래피의 한계보다도 가늘게 할 수 있음과 함께, 소자 분리 영역에서는, 게이트 패턴은 슬리밍 프로세스의 영향을 받지 않기 때문에, 협 스페이스 패턴을 얻을 수 있다.
<예 2>
도 109 내지 도 115는, 본 실시 형태 11의 예 2에 따른 게이트층(게이트 전극 및 게이트 배선)의 제조 공정을 나타낸 도면으로, 도 109 내지 도 115의 각 (a)는 평면 패턴을 나타낸 도면, 도 109 내지 도 115의 각 (b)는 B-B선을 따른 단면도, 도 109 내지 도 115의 각 (c)는 C-C선을 따른 단면도이다.
실시 형태 11의 예 1에서는, 소자 영역의 게이트 패턴을 먼저 형성하고, 그 후에 소자 분리 영역의 게이트 패턴을 형성하도록 하였지만, 본 예 2에서는, 소자 분리 영역의 게이트 패턴을 먼저 형성하고, 그 후에 소자 영역의 게이트 패턴을 형성하도록 하고 있다.
우선, 도 109의 (a) 내지 (c)에 도시한 바와 같이, 실시 형태 11의 예 1과 마찬가지로, 반도체 기판 상에 게이트 재료막(101)으로서 폴리실리콘막을 형성하고, 또한 게이트 재료막(101) 상에 레지스트막을 형성한다. 계속해서, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하고, 또한 레지스트막을 현상하여, 레지스트 패턴(102)을 형성한다. 이 레지스트 패턴(102)은 소자 분리 영역(82)에 게이트 패턴(게이트 배선 패턴)을 형성함과 함께, 소자 영역(81) 전체를 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나, 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해서 레지스트 패턴의 치수가 변동하거나 해도, 소자 영역(81)을 확실하게 보호하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에는, 레지스트 패턴(102)의 단부가 소자 영역(81)의 외측에 위치하도록 하고 있다. 다시 말해서, 레지스트 패턴(102)의 단부가 소자 영역(81)과 소자 분리 영역(82)의 경계로부터 소자 분리 영역(82)의 방향으로 시프트(예를 들면 수십㎚ 정도)하도록 설계된 노광 마스크를 이용하도록 하고 있다. 또, 본 노광 공정에 이용하는 노광 마스크에는 실시 형태 10에서 진술한 바와 마찬가지의 근접 효과 보정이 실시되어도 된다.
다음에, 도 110의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(102)을 마스크로 하여 게이트 재료막을 에칭함으로써, 게이트 재료막 패턴(101a)이 형성된다. 또한, 도 111의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(102)을 박리한다.
다음에, 도 112의 (a) 내지 (c)에 도시한 바와 같이, 전면에 레지스트막을 형성한 후, 이 레지스트막에 노광 마스크를 이용하여 패턴을 전사하여, 또한 레지스트막을 현상하여, 레지스트 패턴(103)을 형성한다. 이 레지스트 패턴(103)은 소자 영역(81)에 게이트 패턴(게이트 전극 패턴)을 형성함과 함께, 소자 분리 영역(82) 중 적어도 게이트 패턴이 형성된 영역을 피복하는(보호하는) 것이다.
이 때, 패턴 노광 시에 정렬 오차가 생기거나 노광 장치나 기초 기판 등의 프로세스 상의 변동에 의해 레지스트 패턴의 치수가 변동하거나 해도, 소자 영역(81)에 게이트 패턴 이외의 패턴이 형성되지 않도록 하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에는 레지스트 패턴(103)의 단부가 소자 영역(81)의 외측에 위치하도록 하고 있다. 다시 말해서, 레지스트 패턴(103)의 단부가 소자 영역(81)과 소자 분리 영역(82)의 경계로부터 소자 분리 영역(82)의 방향으로 시프트(예를 들면 수십㎚ 정도)하도록 설계된 노광 마스크를 이용하도록 하고 있다. 또한, 소자 분리 영역(82) 상에 불필요한 게이트 재료막이 남지 않도록 하기 위해서, 소자 영역(81)과 소자 분리 영역(82)의 경계 부분에서, 레지스트 패턴(103)의 단부가 도 109의 (a) 내지 (c)에 도시한 레지스트 패턴(102)의 단부보다도 외측(소자 분리 영역(82)측)이 되도록 설계된 노광 마스크를 이용하도록 하고 있다.
또, 본 노광 공정에 이용하는 노광 마스크에는 실시 형태 10에서 진술한 바와 마찬가지의 근접 효과 보정이 실시되어도 된다. 또한, 본 노광 공정에 이용하는 레지스트막에는 실시 형태 10에서 진술한 바와 마찬가지의 다층 레지스트막을 이용해도 된다.
다음에, 도 113의 (a) 내지 (c)에 도시한 바와 같이, 에칭에 의해서 레지스트 패턴(103)을 좁게하여(슬리밍하여), 레지스트 패턴(103a)으로 한다.
계속해서, 도 114의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(103a)을 마스크로 하여 게이트 재료막을 에칭함으로써, 게이트 재료막 패턴(101b)이 형성된다. 또한, 도 115의 (a) 내지 (c)에 도시한 바와 같이, 레지스트 패턴(103a)을 박리한다.
이상과 같이, 본 실시 형태 11의 예 2에 있어서도 예 1의 경우와 마찬가지로, 소자 영역에서는, 슬리밍 프로세스에 의해서 게이트 패턴을 리소그래피의 한계보다도 가늘게 할 수 있음과 함께, 소자 분리 영역에서는, 게이트 패턴은 슬리밍 프로세스의 영향을 받지 않기 때문에, 협 스페이스 패턴을 얻을 수 있다.
상기 상세히 설명한 바와 같이, 실시 형태 10, 11에서는, 동일층에서 슬리밍 프로세스를 실시한 패턴과 실시하지 않은 패턴을 얻을 수 있고, 동일층의 모든 영역에서 원하는 패턴 치수를 얻는 것이 가능해진다.
즉, 특정 영역의 회로 패턴을 형성할 때에는 비특정 영역이 레지스트에 의해서 보호되는 비특정 영역의 회로 패턴을 형성할 때에는 특정 영역이 레지스트에 의해서 보호된다. 그 때문에, 특정 영역의 회로 패턴을 가늘게 하기 위한 슬리밍 처리 시에 비특정 영역의 회로 패턴 치수가 영향을 받지 않는다. 따라서, 동일층의 슬리밍 프로세스를 실시한 패턴과 실시하지 않은 패턴 각각에 대하여 원하는 패턴 치수를 얻을 수 있다.
실시 형태 12.
도 116a 내지 도 116f는 실시 형태 12에 따른 반도체 장치의 제조 방법, 구체적으로는 LSI 제조에서의 MOS 트랜지스터의 게이트층 패턴(게이트 전극 패턴 및 게이트 배선 패턴)의 제조 방법을 나타낸 공정 단면도이다.
우선, 도 116a에 도시한 바와 같이,, 반도체 기판(111) 상에 게이트 절연막(예를 들면 실리콘 산화막, 막 두께 1∼3㎚ 정도)(112) 및 게이트 재료막(예를 들면 폴리실리콘막, 막 두께 150 ∼ 200㎚ 정도)(113)을 형성하고, 또한 게이트 재료막(113) 상에 하드 마스크 재료막(114)(막 두께 50 ∼ 100㎚ 정도)을 형성한다. 여기서는, 하드 마스크 재료막(114)으로서 SiON막을 이용하는 것으로 한다.
계속해서, 하드 마스크 재료막(114) 상에 레지스트막(막 두께 200 ∼ 300㎚ 정도의 박막 레지스트)를 도포 형성하고, 통상의 리소그래피 프로세스에 의해서 레지스트막을 노광 및 현상하여 레지스트 패턴(115)을 형성한다. 이 레지스트 패턴(115)에는, 최종적으로 필요한 LSI 회로 패턴(여기서는, 게이트 전극 패턴 및 게이트 배선 패턴) 외에, 더미 패턴도 포함되고 있다. 더미 패턴은 레지스트 패턴(115)의 패턴 밀도가 기판 상의 실질적으로 모든 영역(LSI 형성 영역)으로 거의 균일해지도록 하기 위한 것이다. 또, 이 시점에서의 레지스트 패턴(115)의 라인 폭 및 스페이스 폭은 모두, 예를 들면 100㎚ 정도이다.
다음에, 도 116b에 도시한 바와 같이, 레지스트 패턴(115)을 마스크로 하여, 하드 마스크 재료막(114)을 드라이 에칭에 의해서 이방성 에칭하여, 하드 마스크 재료막 패턴(114a)을 형성한다. 드라이 에칭의 에칭 가스에는, 예를 들면 CF4 등의 플루오르 카본계의 가스를 이용한다. 하드 마스크 재료막(114)은 막 두께가 얇기 때문에, 종래 기술에서 진술한 바와 같은 고선택 에칭은 반드시 필요없지만, 고선택 에칭을 이용하여, 반응 생성물을 레지스트 패턴(115)에 부착시키고 레지스트 패턴(115)을 보호하면서 하드 마스크 재료막(114)을 에칭하는 경우에도 레지스트 패턴(115)의 패턴 밀도가 균일화되어 있기 때문에, 레지스트 패턴(115)에의 반응 생성물의 부착량은 모든 영역에서 같은 정도가 된다. 따라서, 하드 마스크 재료막 패턴(114a)의 패턴폭은 모든 영역에서 거의 균일하게 된다.
그 후, 레지스트 패턴(115)을, O2 애싱 처리 혹은 과산화수소수와 황산과의 혼합액에 의한 처리(이하, SP 처리라 함)에 의해 박리한다. O2 애싱 처리와 SP 처리의 양방을 조합 이용하는 것도 가능하다.
다음에, 도 116c에 도시한 바와 같이, 레지스트막을 도포 형성하고, 통상의 리소그래피 프로세스에 의해서 레지스트막을 노광 및 현상하여 레지스트 패턴(116)을 형성한다. 이 레지스트 패턴(116)은 하드 마스크 재료막 패턴(114a) 중, 최종적으로 필요한 LSI 회로 패턴에 대응하는 영역만을 피복하는 것이다.
계속해서, 도 116d에 도시한 바와 같이, 레지스트 패턴(116)을 마스크로 하여, 하드 마스크 재료막 패턴(114a) 중 더미 패턴의 부분을, 예를 들면 열 인산에 의해서 에칭 제거한다.
또한, 도 116e에 도시한 바와 같이, 레지스트 패턴(116)을 O2 애싱 처리 혹은 SP 처리에 의해서 박리한다. O2 애싱 처리와 SP 처리의 양쪽을 조합 이용하는 것도 가능하다.
다음에, 도 116f에 도시한 바와 같이, 남겨진 하드 마스크 재료막 패턴(114a), 즉 LSI 회로 패턴에 대응하는 패턴을 마스크로 하여, 게이트 재료막(113) 및 게이트 절연막(112)을 드라이 에칭(Reactive Ion Etching RIE)에 의해서 이방성 에칭하여, 게이트층 패턴을 형성한다. 이 드라이 에칭의 에칭 가스에는, 예를 들면 Cl2이나 HBr 등의 할로겐계의 가스를 이용한다. 하드 마스크 재료막은 레지스트막보다 딱딱하고 RIE 내성이 높기 때문에, 종래 기술에서 진술한 바와 같은 고선택 에칭 기술을 이용할 필요는 없다. 그 때문에, LSI 회로 패턴이 조밀하여도 패턴 치수에 차이가 생긴다는 문제는 없다.
마지막으로, 하드 마스크 재료막 패턴(114a)을 예를 들면 열 인산에 의해서 에칭 제거한다.
이와 같이, 본 실시 형태 12에 따르면, 패턴 밀도가 균일화된 레지스트 패턴을 마스크로 하여 하드 마스크 재료막 패턴을 형성하고, 이 하드 마스크 재료막 패턴을 이용하여 게이트 재료막을 에칭함으로써, 게이트층 패턴의 조밀에 따르지 않고, 모든 영역에서 거의 균일한 패턴폭을 갖는 게이트층 패턴을 얻을 수 있다.
실시 형태 13.
도 117a 내지 도 117g는 실시 형태 13에 따른 반도체 장치의 제조 방법, 구체적으로는 LSI 제조에서의 MOS 트랜지스터의 게이트층 패턴(게이트 전극 패턴 및 게이트 배선 패턴)의 제조 방법을 나타낸 공정 단면도이다.
본 실시 형태 13은 도 116a 내지 도 116f에 도시한 실시 형태 12에 대해서 공정을 부가한 것이고, 그 이외의 기본적인 공정에 대해서는 실시 형태 12의 경우와 마찬가지이다. 따라서, 특별한 언급이 없는 한, 실시 형태 12에서 설명한 사항이 기본적으로는 그대로 본 실시 형태 13에도 적용되는 것으로 한다.
우선, 도 117a에 도시한 바와 같이, 실시 형태 12와 마찬가지로, 반도체 기판(111) 상에 게이트 절연막(112), 게이트 재료막(113) 및 하드 마스크 재료막(114)을 형성하고, 또한 하드 마스크 재료막(114) 상에 레지스트 패턴(115)을 형성한다.
다음에, 도 117b에 도시한 바와 같이, 레지스트 패턴(115)을 슬리밍하여, 슬리밍화된 레지스트 패턴(115a)으로 한다. 슬리밍은 드라이 에칭에 의해 행하고, 에칭 가스에는, 예를 들면 HBr, CF4 및 O2의 혼합 가스를 이용한다.
이 때, 레지스트 패턴(115)의 패턴 밀도가 균일화되어 있기 때문에, 레지스트 패턴(115)의 슬리밍량(슬리밍 폭)은 모든 영역에서 같은 정도로 되어, 슬리밍화된 레지스트 패턴(115a)의 패턴폭은 모든 영역에서 거의 균일하게 된다.
다음에, 도 117c에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 레지스트 패턴(115a)를 마스크로 하여 하드 마스크 재료막(114)을 에칭하여, 하드 마스크 재료막 패턴(114a)을 형성한다. 이 때 형성되는 하드 마스크 재료막 패턴(114a)도, 실시 형태 12에서 진술한 바와 마찬가지의 이유에 따라, 그 패턴폭은 모든 영역에서 거의 균일하게 된다. 그 후, 실시 형태 12와 마찬가지로 하여, 레지스트 패턴(115a)을 박리한다.
그 후의 공정도 실시 형태 12와 마찬가지로, 도 117d에 도시한 바와 같이, 하드 마스크 재료막 패턴(114a) 중, 최종적으로 필요한 LSI 회로 패턴에 대응하는 영역만을 피복하는 레지스트 패턴(116)을 형성하고, 계속해서 도 117e에 도시한 바와 같이, 레지스트 패턴(116)을 마스크로 하여, 하드 마스크 재료막 패턴(114a) 중 더미 패턴의 부분을 에칭 제거한다. 또한, 도 117f에 도시한 바와 같이, 레지스트 패턴(116)을 박리한 후, 도 117g에 도시한 바와 같이, 남겨진 하드 마스크 재료막 패턴(114a)을 마스크로 하여 게이트 재료막(113) 및 게이트 절연막(112)을 에칭하여 게이트층 패턴을 형성하고, 마지막으로 하드 마스크 재료막 패턴(114a)을 에칭 제거한다.
본 실시 형태 13에 있어서도, 실시 형태 12의 경우와 마찬가지로, 게이트층 패턴의 조밀에 따르지 않고 모든 영역에서 거의 균일한 패턴폭을 갖는 게이트층 패턴을 얻을 수 있고, 또한 레지스트 패턴을 슬리밍함으로써 보다 미세한 게이트층 패턴을 형성할 수 있다.
실시 형태 14.
도 118a 내지 도 118g는 실시 형태 14에 따른 반도체 장치의 제조 방법, 구체적으로는 LSI 제조에서의 MOS 트랜지스터의 게이트층 패턴(게이트 전극 패턴 및 게이트 배선 패턴)의 제조 방법을 나타낸 공정 단면도이다.
본 실시 형태 14에서도, 도 116a 내지 도 116f에 도시한 실시 형태 12에 대하여 공정을 부가한 것으로, 그 이외의 기본적인 공정에 대해서는 실시 형태 1의 경우와 마찬가지이다. 따라서, 특별한 언급이 없는 한, 실시 형태 12에서 설명한 사항이 기본적으로는 그대로 본 실시 형태 14에도 적용되는 것으로 한다.
우선, 도 118a에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 반도체 기판(111) 상에 게이트 절연막(112), 게이트 재료막(113) 및 하드 마스크 재료막(114)을 형성하고, 또한 하드 마스크 재료막(114) 상에 레지스트 패턴(115)을 형성한다.
다음에, 도 118b에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 레지스트 패턴(115)을 마스크로 하여 하드 마스크 재료막(114)을 에칭하고, 하드 마스크 재료막 패턴(114a)을 형성한다. 이 때 형성되는 하드 마스크 재료막 패턴(114a)도, 실시 형태 12에서 진술한 바와 마찬가지의 이유에 의해, 그 패턴폭은 모든 영역에서 거의 균일하게 된다. 그 후, 실시 형태 12의 경우와 마찬가지로 하여, 레지스트 패턴(115)을 박리한다.
다음에, 도 118c에 도시한 바와 같이, 하드 마스크 재료막 패턴(114a)을 슬리밍하여, 슬리밍화된 하드 마스크 재료막 패턴(114b)이 되게 한다. 슬리밍은 드라이 에칭 혹은 웨트 에칭에 의해 행하되, 드라이 에칭으로서는 예를 들면 플루오르 카본계의 에칭 가스를, 웨트 에칭으로서는 예를 들면 HF 계의 에칭액을 이용한다. 이 때, 하드 마스크 재료막 패턴(114a)의 패턴 밀도가 균일화되어 있기 때문에, 하드 마스크 재료막 패턴(114a)의 슬리밍량(슬리밍 폭)은 모든 영역에서 같은 정도로 되어, 하드 마스크 재료막 패턴(114b)의 패턴폭은 모든 영역에서 거의 균일하게 된다.
그 후의 공정은 실시 형태 12의 경우와 마찬가지로, 도 118d에 도시한 바와 같이, 하드 마스크 재료막 패턴(114b) 중, 최종적으로 필요한 LSI 회로 패턴에 대응하는 영역만을 피복하는 레지스트 패턴(116)을 형성하고, 계속해서 도 118e에 도시한 바와 같이, 레지스트 패턴(116)을 마스크로 하여, 하드 마스크 재료막 패턴(114b) 중 더미 패턴의 부분을 에칭 제거한다.
또한, 도 118f에 도시한 바와 같이, 레지스트 패턴(116)을 박리한 후, 도 118g에 도시한 바와 같이, 잔류한 하드 마스크 재료막 패턴(114b)을 마스크로 하여 게이트 재료막(113) 및 게이트 절연막(112)을 에칭하여 게이트층 패턴을 형성하고, 마지막으로 하드 마스크 재료막 패턴(114b)을 에칭 제거한다.
본 실시 형태 14에 있어서도, 실시 형태 12의 경우와 마찬가지로, 게이트층 패턴의 조밀에 따르지 않고 모든 영역에서 거의 균일한 패턴폭을 갖는 게이트층 패턴을 얻을 수 있고, 또한 하드 마스크 재료막 패턴을 슬리밍함으로써 보다 미세한 게이트층 패턴을 형성할 수 있다.
실시 형태 15.
도 119a 내지 도 119h는 실시 형태 15에 따른 반도체 장치의 제조 방법, 구체적으로는 LSI 제조에서의 MOS 트랜지스터의 게이트층 패턴(게이트 전극 패턴 및 게이트 배선 패턴)의 제조 방법을 나타낸 공정 단면도이다.
본 실시 형태 15는 도 116a 내지 도 116f에 도시한 실시 형태 12에 대하여 공정을 부가한 것, 구체적으로는 실시 형태 13, 14에서 부가한 각각의 공정을 부가한 것이고, 그 이외의 기본적인 공정에 대해서는 실시 형태 12의 경우와 마찬가지이다. 따라서, 특별한 언급이 없는 한, 실시 형태 12, 13, 14에서 설명한 사항이 기본적으로는 그대로 본 실시 형태 15에도 적용되는 것으로 한다.
우선, 도 119a에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 반도체 기판(111) 상에 게이트 절연막(112), 게이트 재료막(113) 및 하드 마스크 재료막(114)을 형성하고, 또한 하드 마스크 재료막(114) 상에 레지스트 패턴(115)을 형성한다.
다음에, 도 119b에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 레지스트 패턴(115)을 슬리밍하여, 슬리밍화된 레지스트 패턴(115a)로 한다. 이 때, 레지스트 패턴(115)의 패턴 밀도가 균일화되어 있기 때문에, 레지스트 패턴(115)의 슬리밍량(슬리밍 폭)은 모든 영역에서 같은 정도로 되어, 슬리밍화된 레지스트 패턴(115a)의 패턴폭은 모든 영역에서 거의 균일하게 된다.
다음에, 도 119c에 도시한 바와 같이, 실시 형태 12의 경우와 마찬가지로, 레지스트 패턴(115a)를 마스크로 하여 하드 마스크 재료막(114)을 에칭하여, 하드 마스크 재료막 패턴(114a)을 형성한다. 이 때 형성되는 하드 마스크 재료막 패턴(114a)은 실시 형태 12에서 진술한 바와 마찬가지의 이유에 의해, 그 패턴폭은 모든 영역에서 거의 균일해진다.
그 후, 실시 형태 12의 경우와 마찬가지로 하여, 레지스트 패턴(115a)을 박리한다.
다음에, 도 119d에 도시한 바와 같이, 실시 형태 14의 경우와 마찬가지로, 하드 마스크 재료막 패턴(114a)을 슬리밍하여, 슬리밍화된 하드 마스크 재료막 패턴(114b)이 되게 한다. 이 때, 버드 마스크 재료막 패턴(114a)의 패턴 밀도가 균일화되어 있기 때문에, 버드 마스크 재료막 패턴(114a)의 슬리밍량(슬리밍 폭)은 모든 영역에서 같은 정도로 되어, 하드 마스크 재료막 패턴(114b)의 패턴폭은 모든 영역에서 거의 균일하게 된다.
그 후의 공정은 실시 형태 12의 경우와 마찬가지이고, 도 119e에 도시한 바와 같이, 하드 마스크 재료막 패턴(114b) 중, 최종적으로 필요한 LSI 회로 패턴에 대응하는 영역만을 피복하는 레지스트 패턴(116)을 형성하고, 계속해서 도 119f에 도시한 바와 같이, 레지스트 패턴(116)을 마스크로 하여, 하드 마스크 재료막 패턴(114b) 중 더미 패턴의 부분을 에칭 제거한다.
또한, 도 119g에 도시한 바와 같이, 레지스트 패턴(116)을 박리한 후, 도 119h에 도시한 바와 같이, 잔류한 하드 마스크 재료막 패턴(114b)를 마스크로 하여 게이트 재료막(113) 및 게이트 절연막(112)을 에칭하여 게이트층 패턴을 형성하고, 마지막으로 하드 마스크 재료막 패턴(114b)를 에칭 제거한다. 이와 같이 하여 얻어진 게이트층 패턴의 라인 폭은, 예를 들면 60㎚ 정도가 된다.
본 실시 형태 15에 있어서도, 실시 형태 12의 경우와 마찬가지로, 게이트층 패턴의 조밀에 따르지 않고 모든 영역에서 거의 균일한 패턴폭을 갖는 게이트층 패턴을 얻는 수 있고, 또한, 레지스트 패턴 및 하드 마스크 재료막 패턴을 슬리밍함으로써 보다 미세한 게이트층 패턴을 형성할 수 있다.
또, 상술한 각 실시 형태 12 내지 15에서는, 게이트 재료막과 레지스트막 사이에 하드 마스크 재료막을 형성하였지만, 반사 방지 재료막 혹은 평탄화 재료막을 이용하는 것도 가능하고, 또한 하드 마스크 재료막, 반사 방지 재료막 및 평탄화 재료막을 단층막으로서 이용하는 것 외에, 이들의 막을 적층막으로서 이용하도록 해도 된다.
반사 방지 재료막으로서는 실시 형태에서 나타낸 실리콘 질화 산화막(SiON막) 외의, 실리콘 산화막(SiO2막), 실리콘 질화막(Si3N4막), 산화 알루미늄막(Al 2O3막), 탄화규소막(SiC막), 카본막(C막) 등을 예로 든다. 평탄화 재료막으로서는, i선 레지스트 등의 유기 도포막을 포함하는 막, 예를 들면 유기 도포막 상에 SOG(Spin On Glass) 등의 도포막을 형성한 것을 예로 들 수 있다.
또, 하드 마스크 재료막, 반사 방지 재료막 및 평탄화 재료막은, 리소그래피 공정에 있어서 패턴 정밀도를 높이기 위해서 일반적으로 이용되고 있는 것이다. 하드 마스크 재료막은, 일반적으로 레지스트막 아래에 형성되며, 레지스트 패턴을 전사함으로써 기초의 에칭 마스크로서 이용하는 막이다. 반사 방지 재료막은 일반적으로, 레지스트막 아래에 형성되고 패턴 노광 시에 레지스트막으로의 하측으로부터의 광의 반사를 저감하기 위한 막이다. 평탄화 재료막은, 일반적으로 레지스트막 아래에 형성되며, 기초의 요철의 레지스트막에 대한 영향을 저감하기 위한 막이다.
또한, 상술한 각 실시 형태 12 내지 15에서는, 트랜지스터의 게이트층 패턴을 형성하는 공정에 대하여 설명하였지만, 그 이외의 LSI 제조 공정에 상술한 실시 형태와 마찬가지의 방법을 적용하는 것도 가능하다. 또한, 패턴의 조밀에 따른 치수 오차가 저감되어, 정밀도가 좋은 미세 패턴을 형성하는 것이 가능해진다.
또한, 제1 레지스트 패턴을 형성한 후, 제1 레지스트 패턴을 가늘게(슬리밍)하도록 해도 된다. 또한, 제2 재료막 패턴을 형성한 후, 제2 재료막 패턴을 가늘게(슬리밍) 하도록 해도 된다. 또한, 제1 레지스트 패턴을 형성한 후, 제1 레지스트 패턴을 가늘게 함과 함께, 제2 재료막 패턴을 형성한 후, 제2 재료막 패턴을 가늘게 하도록 해도 된다.
상기한 바와 같이, 제1 레지스트 패턴에 원하는 패턴 외에 더미 패턴을 형성해 둠으로써, 패턴 밀도를 균일화시키는 것이 가능하다. 이와 같이 패턴 밀도가 균일화된 제1 레지스트 패턴을 마스크로 하여 제2 재료막을 에칭함으로써, 패턴의 조밀의 영향을 받지 않고, 패턴폭이 균일화된 제2 재료막 패턴이 얻어진다. 제2 재료막 패턴의 원하는 패턴에 대응하는 부분을 마스크로 하여 제1 재료막을 에칭할 때에는, 레지스트를 마스크로 이용하는 경우와는 달리, 패턴의 조밀에 따른 영향을 거의 받지 않기 때문에, 제1 재료막의 패턴폭을 모든 영역에서 균일화할 수 있다.
또한, 슬리밍을 행하는 경우에도, 패턴 밀도가 균일화되어 있기 때문에, 슬리밍 후의 패턴폭을 모든 영역에서 균일화할 수 있다.
도 1a 내지 도 1c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 2a 내지 도 2c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 3a 내지 도 3c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 4a 내지 도 4c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 5a 내지 도 5c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 6a 내지 도 6c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 7a 내지 도 7c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 8a 내지 도 8c는 실시 형태 1에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 9a, 도 9b는 실시 형태 1에 따른 반도체 장치의 제조 방법에서의 슬리밍 전과 슬리밍 후의 패턴.
도 10은 실시 형태 1과 종래 기술에 의한 반도체 장치의 제조 방법의 결과를 비교하는 패턴.
도 11a, 도 11b는 실시 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X'선을 따르는 공정 단면도.
도 12는 실시 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 13은 실시 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 14는 실시 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 15는 실시 형태 2에 따른 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 16a 내지 도 16c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 17a 내지 도 17c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 18a 내지 도 18c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 19a 내지 도 19c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 20a 내지 도 20c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 21a 내지 도 21c는 실시 형태 3에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 22a 내지 도 22c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 공정 단면도.
도 23a 내지 도 23c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 24a 내지 도 24c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 25a 내지 도 25c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 26a 내지 도 26c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 27a 내지 도 27c는 실시 형태 4에 따른 반도체 장치의 제조 방법을 나타내는 각 제조 공정의 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 28은 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 29는 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 30은 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 31은 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 32는 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 33은 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 34는 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 35는 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 36은 실시 형태 5에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 37은 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 38은 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 39는 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 40은 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 41은 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 42는 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 43은 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 44는 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 45는 실시 형태 6에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 46은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 47은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 48은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 49는 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 50은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 51은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 52는 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 53은 실시 형태 7에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 54는 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 55는 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 56은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 57은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 58은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 59는 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 60은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 61은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 62는 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 63은 실시 형태 8에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 64는 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 65는 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 66은 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 67은 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 68은 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 69는 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 70은 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 71은 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 72는 실시 형태 9에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 공정 단면도.
도 73은 실시 형태 10에 따른 집적 회로의 개요를 나타낸 도면.
도 74는 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 75는 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 76은 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 77은 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 78은 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 79는 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 80은 실시 형태 10의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 81은 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 82는 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 83은 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 84는 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 85는 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 86은 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 87은 실시 형태 10의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 88은 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 89는 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 90은 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 91은 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 92는 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 93은 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 94는 실시 형태 10의 변경예 1에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 95는 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 96은 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 97은 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 98은 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 99는 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 100은 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 101은 실시 형태 10의 변경예 2에 따른 반도체 장치의 제조 방법에 대하여, 그 일부를 나타낸 단면도.
도 102의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 103의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 104의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 105의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 106의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 107의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 108의 (a) 내지 (c)는 실시 형태 11의 예 1에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 109의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 110의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 111의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 112의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 113의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 114의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 115의 (a) 내지 (c)는 실시 형태 11의 예 2에 따른 반도체 장치의 제조 방법에 대하여, 평면도 및 상기 평면도의 B-B, C-C선을 따른 단면도.
도 116a 내지 도 116f는 실시 형태 12에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 117a 내지 도 117g는 실시 형태 13에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 118a 내지 도 118g는 실시 형태 14에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 119a 내지 도 119h는 실시 형태 15에 따른 반도체 장치의 제조 방법을 나타낸 공정 단면도.
도 120a 내지 도 120c는 종래 기술에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 121a 내지 도 121c는 종래 기술에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 122a 내지 도 122c는 종래 기술에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 123a 내지 도 123c는 종래 기술에 따른 반도체 장치의 제조 방법을 나타내는 공정 평면도 및 상기 평면도의 X-X', Y-Y'선을 따르는 공정 단면도.
도 124의 (a) 및 (b)는 종래 기술에 따른 반도체 장치의 제조 방법에서의 슬리밍 전과 슬리밍 후의 패턴.
도 125는 종래 기술에 따른 반도체 장치의 제조 방법에 의한 메모리 셀부의 슬리밍 전과 슬리밍 후의 게이트 패턴.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
1a : 소자 영역
1b : 소자 분리 영역
2 : 게이트 절연막
3 : 폴리실리콘막
4 : SiON막
5 : 레지스트 패턴
6 : 하드 마스크 패턴
6a : 선택 영역
6b : 비선택 영역
7 : 레지스트 패턴
7a : 개구
8 : 피가공막 패턴

Claims (77)

  1. 소자 분리 영역을 형성하는 공정과,
    피가공막 상에 마스크 재료막을 퇴적시키고, 그 마스크 재료막 상에 제1 노광 공정에 의해 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 마스크 재료막을 가공하여 마스크 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 박리하는 공정과,
    상기 마스크 패턴을 포함하는 상기 피가공막 상에 제2 노광 공정에 의해 상기 마스크 패턴의 선택 영역을 노출시키기 위한 개구를 갖고, 또한 비선택 영역을 피복하는 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴의 개구 내에 노출된 상기 마스크 패턴 부분을 슬리밍화하는 공정과,
    상기 제2 레지스트 패턴을 박리하는 공정과,
    상기 마스크 패턴을 마스크로 하여 상기 피가공막을 에칭 가공하여, 넓은 치수폭의 패턴부와 좁은 치수폭의 패턴부를 갖는 피가공막 패턴을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 마스크 재료막은, 하드 마스크 재료막, 반사 방지 재료막, 평탄화막의 단층, 및 이들의 다층막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 마스크 재료막이 다층막으로 이루어진 경우에는, 상기 제1 레지스트 패턴을 마스크로 하여 가공되는 마스크 재료막의 최하층을, 상기 제2 레지스트 패턴의 개구 내에 노출시켜서 슬리밍화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제2 노광 공정에서 형성되는 레지스트 패턴은, 평탄화 재료를 포함하는 레지스트 패턴 형성 프로세스에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 피가공막은 게이트 전극 재료막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 노광 공정에 의해서 노출된 선택 영역은, 소자 영역 상의 트랜지스터의 게이트 전극 패턴부로 하고, 상기 제2 노광 공정에 의해서 피복된 비선택 영역은, 소자 분리 영역 상의 배선 패턴부로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 레지스트 패턴은, 소자 영역 패턴과 동일한 반전 패턴이고, 또한 소자 영역 패턴보다도 오정렬 여유도 만큼 커지도록 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 노광 공정과 상기 제2 노광 공정에 의해 피복되는 영역을 형성하기 위한 노광 공정에 이용되는 레지스트는, 한쪽이 포지티브형 레지스트이면, 다른쪽은 네가티브형 레지스트이고, 또한 노광 마스크는 동일 마스크인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 노광 공정에 의해서 노출된 선택 영역은 논리부와 메모리부가 혼재된 시스템 LSI의 논리부에서의 트랜지스터의 게이트 패턴부이고, 상기 제2 노광 공정에 의해서 피복된 비선택 영역은 메모리부의 회로 패턴부인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 마스크 재료막은, SiO2, Si3N4, SiON, Al2O3, SiC, 카본막, 유기막, 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 피가공막 상에 하드 마스크 재료막을 퇴적시키고, 상기 하드 마스크 재료막 상에 제1 노광 공정에 의해 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 하드 마스크 재료막을 에칭 가공하여 하드 마스크 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 박리하는 공정과,
    상기 하드 마스크 패턴을 포함하는 상기 피가공막 상에, 제2 노광 공정에 의해 상기 하드 마스크 패턴의 선택 영역을 노출시키기 위한 개구를 갖고, 또한 비선택 영역을 피복하는 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴의 개구 내에 노출된 상기 하드 마스크 패턴부를 에칭 가공에 의해 슬리밍화하는 공정과,
    상기 제2 레지스트 패턴을 박리하는 공정과,
    상기 하드 마스크 패턴을 마스크로 하여 상기 피가공막을 에칭하여 넓은 치수폭의 패턴부와 좁은 치수폭의 패턴부를 갖는 피가공막 패턴을 형성하는 공정과,
    상기 하드 마스크 패턴을 박리하지 않고 잔존시킨 상태에서, 상기 패턴부의 측면에 측벽 절연막을 형성하는 공정과, 그 측벽 절연막이 트랜지스터의 게이트부를 보호하도록 트랜지스터의 소스, 드레인부 컨택트를, 상기 하드 마스크 패턴을 이용한 자기 정합에 의해 형성하는 공정
    을 포함하는것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 하드 마스크 재료막은, SiO2, Si3N4, SiON, Al2O3 , SiC, 카본막, 유기막, 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 소자 영역 및 소자 분리 영역 상에, 동시에 형성된 회로 패턴을 갖는 반도체 장치에 있어서, 상기 회로 패턴은 상기 소자 영역에서 좁은 치수폭으로 형성되어 이루어지고, 또한 상기 소자 분리 영역에서 넓은 치수폭으로 형성되어 이루어지고, 또한, 상기 회로 패턴 치수와 상기 회로 패턴으로부터 최근접의 회로 패턴까지의 거리의 비가, 1.5 내지 2.0 이하의 비교적 밀집도가 높은 패턴과, 그 비가 1.5 내지 2.0 이상의 고립 패턴이 동시에 형성된 회로 패턴을 갖고, 상기 밀집도가 높은 패턴은 넓은 치수폭으로 형성되어 이루어지고, 상기 고립 패턴은 좁은 치수폭으로 형성되어 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 삭제
  15. 처리 기판 상에 제1 재료를 형성하는 공정과,
    레벤슨형 위상 시프트 마스크를 사용하여 제1 노광을 행하여 상기 제1 재료 상의 제1 영역에 제1 레지스트 패턴을 형성하고, 또한 제2 영역에 레지스트를 피복하는 공정과,
    상기 제1 레지스트 패턴을 슬리밍화하여 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제2 레지스트 패턴을 제거하고 상기 제1 재료를 포함하는 제1 패턴을 형성하는 공정과,
    상기 제1 영역에 레지스트를 피복하고, 또한 제2 노광을 행하여 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정과,
    상기 제3 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제3 레지스트 패턴을 제거하고 상기 제1 재료를 포함하는 제2 패턴을 형성하는 공정과,
    상기 제1 재료를 포함하는 제2 패턴을 마스크로 하여 상기 처리 기판을 가공하는 공정과,
    상기 제1 재료를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 재료는 하드 마스크 재료막, 반사 방지 재료막, 평탄화막의 단층, 및 이들 다층막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 제1 재료는 SiO2, Si3N4, SiON, Al2O3, SiC, 카본막, 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제2 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역 이외의 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 영역은 메모리 셀부를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 제1 레지스트 패턴은 상기 제1 재료 상에 직접 형성되거나, 반사 방지막 상에 형성되거나, 다층 레지스트 마스크 프로세스에 의해서 형성되는 것 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항에 있어서,
    상기 제1 레지스트 패턴은 더미 패턴을 포함하여, 상기 제1 영역을 피복하고, 또한 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서 상기 제1 재료를 포함하는 더미 패턴을 레지스트로 피복하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제15항에 있어서,
    상기 제1 영역에 레지스트를 피복하고, 또한 상기 제2 노광을 행하여 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서, 상기 제2 노광에 사용하는 마스크는 크롬 마스크 및 하프톤 마스크 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제15항에 있어서,
    상기한 각 공정은 트랜지스터의 게이트층 형성에 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 처리 기판 상에 제1 재료를 형성하는 공정과,
    레벤슨형 위상 시프트 마스크를 사용하여 제1 노광을 행하여 상기 제1 재료 상의 제1 영역에 제1 레지스트 패턴을 형성하고, 또한 제2 영역에 레지스트를 피복하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제1 레지스트 패턴을 제거하여 상기 제1 재료를 포함하는 제1 패턴을 형성하는 공정과,
    상기 제1 재료를 포함하는 제1 패턴을 슬리밍화하여 상기 제1 재료를 포함하는 제2 패턴을 형성하는 공정과,
    상기 제1 영역을 레지스트로 피복하고, 또한 제2 노광을 행하여 상기 제2 영역에 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제2 레지스트 패턴을 제거하여 상기 제1 재료를 포함하는 제3 패턴을 형성하는 공정과,
    상기 제1 재료를 포함하는 제3 패턴을 마스크로 하여 상기 처리 기판을 가공하는 공정과,
    상기 제1 재료를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 제1 재료는 하드 마스크 재료막, 반사 방지 재료막, 평탄화막의 단층, 및 이들의 다층막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 제1 재료는 SiO2, Si3N4, SiON, Al2O3, SiC, 카본막, 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제25항에 있어서,
    상기 제1 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제25항에 있어서,
    상기 제2 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역 이외의 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제2 영역은 메모리 셀부를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제25항에 있어서,
    상기 제1 레지스트 패턴은 상기 제1 재료 상에 직접 형성되거나, 반사 방지막 상에 형성되거나, 다층 레지스트 마스크 프로세스에 의해서 형성되는 것 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제25항에 있어서,
    상기 제1 레지스트 패턴은 더미 패턴을 포함하여, 상기 제1 영역을 피복하고, 또한 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서 상기 제1 재료를 포함하는 더미 패턴을 레지스트로 피복하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제25항에 있어서,
    상기 제1 영역에 레지스트를 피복하고, 또한 상기 제2 노광을 행하여 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서, 상기 제2 노광에 사용하는 마스크는 크롬 마스크 및 하프톤 마스크 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제25항에 있어서,
    상기한 각 공정은 트랜지스터의 게이트층 형성에 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 처리 기판 상에 제1 재료를 형성하는 공정과,
    레벤슨형 위상 시프트 마스크를 사용하여 제1 노광을 행하고, 상기 제1 재료 상의 제1 영역에 제1 레지스트 패턴을 형성하고, 또한 제2 영역에 레지스트를 피복하는 공정과,
    상기 제1 레지스트 패턴을 슬리밍화하여 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제2 레지스트 패턴을 제거하여 상기 제1 재료를 포함하는 제1 패턴을 형성하는 공정과,
    상기 제1 재료를 포함하는 제1 패턴을 슬리밍화하여 상기 제1 재료를 포함하는 제2 패턴을 형성하는 공정과,
    상기 제1 영역에 레지스트를 피복하고, 또한 제2 노광을 행하여 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정과,
    상기 제3 레지스트 패턴을 마스크로 하여 상기 제1 재료를 가공하는 공정과,
    상기 제3 레지스트 패턴을 제거하여 상기 제1 재료를 포함하는 제3 패턴을 형성하는 공정과,
    상기 제1 재료를 포함하는 제3 패턴을 마스크로 하여 처리 기판을 가공하는 공정과,
    상기 제1 재료를 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제45항에 있어서,
    상기 제1 재료는 하드 마스크 재료막, 반사 방지 재료막, 평탄화막의 단층, 및 이들의 다층막 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제45항에 있어서,
    상기 제1 재료는 SiO2, Si3N4, SiON, Al2O3, SiC, 카본막 및 이들의 조합 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제45항에 있어서,
    상기 제1 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제45항에 있어서,
    상기 제2 영역은 고속 동작이 요구되는 트랜지스터의 게이트 영역 이외의 영역인 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제49항에 있어서,
    상기 제2 영역은 메모리 셀부를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제45항에 있어서,
    상기 제1 레지스트 패턴은 상기 제1 재료 상에 직접 형성되거나, 반사 방지막 상에 형성되거나, 다층 레지스트 마스크 프로세스에 의해서 형성되는 것 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제45항에 있어서,
    상기 제1 레지스트 패턴은 더미 패턴을 포함하여, 상기 제1 영역을 피복하고, 또한 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서 상기 제1 재료를 포함하는 더미 패턴을 레지스트로 피복하지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제45항에 있어서,
    상기 제1 영역에 레지스트를 피복하고, 또한 제2 노광을 행하여 상기 제2 영역에 제3 레지스트 패턴을 형성하는 공정에서, 상기 제2 노광에서 사용하는 마스크는 크롬 마스크 및 하프톤 마스크 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제45항에 있어서,
    상기한 각 공정은 트랜지스터의 게이트층 형성에 이용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 처리 기판 상에 형성된 재료막 상에 제1 레지스트막을 형성하는 공정과,
    제1 노광 마스크를 이용하여 상기 제1 레지스트막에, 비특정 영역용 회로 패턴 및 특정 영역용 보호 패턴을 갖는 제1 마스크 패턴을 전사하는 공정과,
    상기 제1 마스크 패턴이 전사된 상기 제1 레지스트막을 현상하여 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 재료막을 에칭하여 제1 재료막 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 제거하는 공정과,
    상기 제1 재료막 패턴이 형성된 상기 처리 기판 상에 제2 레지스트막을 형성하는 공정과,
    제2 노광 마스크를 이용하여 상기 제2 레지스트막에, 특정 영역용 회로 패턴 및 비특정 영역용 보호 패턴을 갖는 제2 마스크 패턴을 전사하는 공정과,
    상기 제2 마스크 패턴이 전사된 상기 제2 레지스트막을 현상하여 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 슬리밍화하는 공정과,
    슬리밍화된 상기 제2 레지스트 패턴을 마스크로 하여 상기 재료막을 에칭하여 제2 재료막 패턴을 형성하는 공정과,
    슬리밍화된 상기 제2 레지스트 패턴을 제거하는 공정을 포함하고,
    상기 특정 영역 및 비특정 영역에 원하는 패턴을 형성하는 반도체 장치의 제조 방법.
  56. 처리 기판 상에 형성된 재료막 상에 제1 레지스트막을 형성하는 공정과,
    제1 노광 마스크를 이용하여 상기 제1 레지스트막에, 특정 영역용 회로 패턴 및 비특정 영역용 보호 패턴을 갖는 제1 마스크 패턴을 전사하는 공정과,
    상기 제1 마스크 패턴이 전사된 상기 제1 레지스트막을 현상하여 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 슬리밍화하는 공정과,
    슬리밍화된 상기 제1 레지스트 패턴을 마스크로 하여 상기 재료막을 에칭하여 제1 재료막 패턴을 형성하는 공정과,
    슬리밍화된 상기 제1 레지스트 패턴을 제거하는 공정과,
    상기 제1 재료막 패턴이 형성된 상기 처리 기판 상에 제2 레지스트막을 형성하는 공정과,
    제2 노광 마스크를 이용하여 상기 제2 레지스트막에 비특정 영역용 회로 패턴 및 특정 영역용 보호 패턴을 갖는 제2 마스크 패턴을 전사하는 공정과,
    상기 제2 마스크 패턴이 전사된 상기 제2 레지스트막을 현상하여 제2 레지스트 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 재료막을 에칭하여 제2 재료막 패턴을 형성하는 공정과,
    상기 제2 레지스트 패턴을 제거하는 공정을 포함하고,
    상기 특정 영역 및 비특정 영역에 원하는 패턴을 형성하는 반도체 장치의 제조 방법.
  57. 제55항에 있어서,
    상기 특정 영역용 보호 패턴은, 적어도 특정 영역의 회로 패턴 형성 예정 영역을 보호하는 것이고, 상기 비특정 영역용 보호 패턴은, 적어도 비특정 영역에 형성된 회로 패턴을 보호하는 것임을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제56항에 있어서,
    상기 비특정 영역용 보호 패턴은, 적어도 비특정 영역의 회로 패턴 형성 예정 영역을 보호하는 것이고, 상기 특정 영역용 보호 패턴은 적어도 특정 영역에 형성된 회로 패턴을 보호하는 것임을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제55항에 있어서,
    상기 특정 영역은 논리 회로 영역에 대응하고, 상기 비특정 영역은 메모리 회로 영역에 대응하며, 상기 논리 회로 영역과 상기 메모리 회로 영역은 소자 분리 영역에 의해서 분리되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제55항에 있어서,
    상기 특정 영역은 소자 영역에 대응하고, 상기 비특정 영역은 소자 분리 영역에 대응하며, 상기 소자 영역은 상기 소자 분리 영역에 의해서 둘러싸여 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  61. 제59항에 있어서,
    상기 논리 회로 영역과 상기 메모리 회로 영역이 대향하는 부분에서, 상기 특정 영역용 보호 패턴의 단부는 상기 소자 분리 영역에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  62. 제59항에 있어서,
    상기 논리 회로 영역과 상기 메모리 회로 영역이 대향하는 부분에서, 상기 비특정 영역용 보호 패턴의 단부는 상기 소자 분리 영역에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  63. 제59항에 있어서,
    상기 논리 회로 영역과 상기 메모리 회로 영역이 대향하는 부분에서, 상기 특정 영역용 보호 패턴의 단부 및 상기 비특정 영역용 보호 패턴의 단부는 상기 소자 분리 영역에 위치하고, 또한 각각의 단부가 상호 오버랩하지 않도록, 특정 영역용의 보호 패턴과 비특정 영역용 보호 패턴의 위치 관계가 정해져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  64. 제59항에 있어서,
    상기 논리 회로 영역과 상기 메모리 회로 영역이 대향하는 부분에서, 상기 특정 영역용 보호 패턴의 단부 및 상기 비특정 영역용 보호 패턴의 단부는 상기 소자 분리 영역에 위치하고, 또한 각각의 단부가 상호 오버랩하도록, 특정 영역용 보호 패턴과 비특정 영역용의 보호 패턴의 위치 관계가 정해져 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  65. 제60항에 있어서,
    상기 소자 영역과 상기 소자 분리 영역과의 경계 부분에서, 상기 특정 영역용의 보호 패턴의 단부는 상기 소자 영역의 외측에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  66. 제60항에 있어서,
    상기 소자 영역과 상기 소자 분리 영역과의 경계 부분에서, 상기 비특정 영역용의 보호 패턴의 단부는 상기 소자 영역의 외측에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  67. 제60항에 있어서,
    상기 소자 영역과 상기 소자 분리 영역과의 경계 부분에서, 상기 특정 영역용의 보호 패턴의 단부는 상기 소자 영역의 외측에 위치하고, 상기 특정 영역용 보호 패턴의 단부는 더욱 그 외측에 위치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  68. 제60항에 있어서,
    상기 특정 영역용의 회로 패턴은, 비특정 영역까지 연신하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  69. 제55항에 있어서,
    상기 제1 노광 마스크 및 제2 노광 마스크는 게이트층 패턴을 형성하기 위한것임을 특징으로 하는 반도체 장치의 제조 방법.
  70. 제55항에 있어서,
    상기 제1 노광 마스크 및 제2 노광 마스크 중 적어도 한쪽에는 근접 효과 보정이 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  71. 삭제
  72. 처리 기판 상에 형성된 제1 재료막 상에, 제1 재료막과는 다른 재료를 포함하는 제2 재료막을 형성하는 공정과,
    상기 제2 재료막 상에 원하는 패턴 및 더미 패턴을 갖는 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 슬리밍화하는 공정과,
    상기 슬리밍화된 제1 레지스트 패턴을 마스크로 하여 상기 제2 재료막을 에칭하여 제2 재료막 패턴을 형성하는 공정과,
    상기 슬리밍화된 제1 레지스트 패턴을 제거하는 공정과,
    상기 제2 재료막 패턴의 상기 원하는 패턴에 대응하는 부분을 제2 레지스트 패턴으로 피복하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 제2 재료막 패턴의 상기 더미 패턴에 대응하는 부분을 제거하는 공정과,
    상기 제2 레지스트 패턴을 제거하는 공정과,
    상기 원하는 패턴에 대응하는 부분에 잔류한 상기 제2 재료막 패턴을 마스크로 하여 상기 제1 재료막을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  73. 처리 기판 상에 형성된 제1 재료막 상에, 제1 재료막과는 다른 재료를 포함하는 제2 재료막을 형성하는 공정과,
    상기 제2 재료막 상에 원하는 패턴 및 더미 패턴을 갖는 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 마스크로 하여 상기 제2 재료막을 에칭하여 제2 재료막 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 제거하는 공정과,
    상기 제2 재료막 패턴을 슬리밍화하는 공정과,
    상기 슬리밍화된 제2 재료막 패턴의 상기 원하는 패턴에 대응하는 부분을 제2 레지스트 패턴으로 피복하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 슬리밍화된 제2 재료막 패턴의 상기 더미 패턴에 대응하는 부분을 제거하는 공정과,
    상기 제2 레지스트 패턴을 제거하는 공정과,
    상기 원하는 패턴에 대응하는 부분에 잔류한 상기 슬리밍화된 제2 재료막 패턴을 마스크로 하여 상기 제1 재료막을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  74. 처리 기판 상에 형성된 제1 재료막 상에, 제1 재료막과는 다른 재료를 포함하는 제2 재료막을 형성하는 공정과,
    상기 제2 재료막 상에 원하는 패턴 및 더미 패턴을 갖는 제1 레지스트 패턴을 형성하는 공정과,
    상기 제1 레지스트 패턴을 슬리밍화하는 공정과,
    상기 슬리밍화된 제1 레지스트 패턴을 마스크로 하여 상기 제2 재료막을 에칭하여 제2 재료막 패턴을 형성하는 공정과,
    상기 슬리밍화된 제1 레지스트 패턴을 제거하는 공정과,
    상기 제2 재료막 패턴을 슬리밍화하는 공정과,
    상기 슬리밍화된 제2 재료막 패턴의 상기 원하는 패턴에 대응하는 부분을 제2 레지스트 패턴으로 피복하는 공정과,
    상기 제2 레지스트 패턴을 마스크로 하여 상기 슬리밍화된 제2 재료막 패턴의 상기 더미 패턴에 대응하는 부분을 제거하는 공정과,
    상기 제2 레지스트 패턴을 제거하는 공정과,
    상기 원하는 패턴에 대응하는 부분에 잔류한 상기 슬리밍화된 제2 재료막 패턴을 마스크로 하여 상기 제1 재료막을 에칭하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  75. 삭제
  76. 삭제
  77. 삭제
KR10-2002-0017126A 2001-03-29 2002-03-28 반도체 장치의 제조 방법 및 반도체 장치 KR100517100B1 (ko)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00095038 2001-03-29
JP2001095038 2001-03-29
JP2001123633A JP3906037B2 (ja) 2001-04-20 2001-04-20 半導体装置の製造方法
JPJP-P-2001-00123632 2001-04-20
JP2001123632A JP3474865B2 (ja) 2001-04-20 2001-04-20 半導体装置の製造方法
JPJP-P-2001-00123633 2001-04-20
JPJP-P-2002-00047944 2002-02-25
JP2002047944A JP4014891B2 (ja) 2001-03-29 2002-02-25 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR10-2005-0050488A Division KR100525332B1 (ko) 2001-03-29 2005-06-13 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020077207A KR20020077207A (ko) 2002-10-11
KR100517100B1 true KR100517100B1 (ko) 2005-09-27

Family

ID=27482148

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2002-0017126A KR100517100B1 (ko) 2001-03-29 2002-03-28 반도체 장치의 제조 방법 및 반도체 장치
KR10-2005-0050488A KR100525332B1 (ko) 2001-03-29 2005-06-13 반도체 장치의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR10-2005-0050488A KR100525332B1 (ko) 2001-03-29 2005-06-13 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (4) US7208423B2 (ko)
KR (2) KR100517100B1 (ko)
CN (1) CN1278382C (ko)
TW (1) TW567575B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4373082B2 (ja) * 2001-12-28 2009-11-25 富士通株式会社 アルカリ可溶性シロキサン重合体、ポジ型レジスト組成物、レジストパターン及びその製造方法、並びに、電子回路装置及びその製造方法
JP4342767B2 (ja) * 2002-04-23 2009-10-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4040515B2 (ja) 2003-03-26 2008-01-30 株式会社東芝 マスクのセット、マスクデータ作成方法及びパターン形成方法
US6972255B2 (en) * 2003-07-28 2005-12-06 Freescale Semiconductor, Inc. Semiconductor device having an organic anti-reflective coating (ARC) and method therefor
CN1926663A (zh) * 2004-03-01 2007-03-07 东京毅力科创株式会社 抗蚀膜的剥离法和再造法
US7432179B2 (en) * 2004-12-15 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling gate formation by removing dummy gate structures
US20060257749A1 (en) * 2005-05-16 2006-11-16 Sheng-Yueh Chang Method for reducing critical dimension
US7737016B2 (en) * 2006-07-07 2010-06-15 Texas Instruments Incorporated Two-print two-etch method for enhancement of CD control using ghost poly
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US7592265B2 (en) * 2007-01-04 2009-09-22 United Microelectronics Corp. Method of trimming a hard mask layer, method for fabricating a gate in a MOS transistor, and a stack for fabricating a gate in a MOS transistor
US7927782B2 (en) * 2007-12-28 2011-04-19 Texas Instruments Incorporated Simplified double mask patterning system
TWI387109B (zh) * 2008-06-10 2013-02-21 Taiwan Tft Lcd Ass 薄膜電晶體的製造方法
US7939384B2 (en) 2008-12-19 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Eliminating poly uni-direction line-end shortening using second cut
US20100320558A1 (en) * 2009-06-18 2010-12-23 Hsien-Chang Chang Circuit layout structure and method to scale down ic layout
TWI569334B (zh) * 2011-10-28 2017-02-01 聯華電子股份有限公司 半導體元件製造方法
US8575034B2 (en) * 2011-10-28 2013-11-05 United Microelectronics Corporation Fabricating method of semiconductor element
JP5834909B2 (ja) * 2011-12-28 2015-12-24 富士通セミコンダクター株式会社 半導体装置の製造方法
TWI581055B (zh) * 2012-10-02 2017-05-01 聯華電子股份有限公司 形成光罩的方法
US9263279B2 (en) * 2013-04-17 2016-02-16 Qualcomm Incorporated Combining cut mask lithography and conventional lithography to achieve sub-threshold pattern features
US20140319586A1 (en) * 2013-04-26 2014-10-30 Raytheon Company Photolithographic, thickness non-uniformity, compensation features for optical photolithographic semiconductor structure formation
US9318574B2 (en) * 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
US10163640B1 (en) * 2017-10-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Gate isolation plugs structure and method
TWI690768B (zh) 2019-01-25 2020-04-11 力晶積成電子製造股份有限公司 光罩的設計方法與半導體微影製程

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019788A (ko) * 1994-11-16 1996-06-17 이수령 박막트랜지스터 및 그 제조방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839900A (en) * 1985-08-21 1989-06-13 Sharp Kabushiki Kaisha Buried type semiconductor laser device
DE3715891A1 (de) * 1987-05-13 1988-11-24 Bayer Ag Spezielle polyamide als folien und beschichtungen
EP0394597A1 (en) 1989-04-28 1990-10-31 International Business Machines Corporation Follow-up System for Monitoring the Etching Process in an RIE Equipment and its Application to Producing High-resolution and Reproducible Patterns
JPH04130709A (ja) 1990-09-21 1992-05-01 Mitsubishi Electric Corp パターン形成方法
JPH05326899A (ja) 1992-05-25 1993-12-10 Sony Corp 半導体装置およびその製造方法
DE69434016T2 (de) * 1993-03-04 2005-02-10 Fuji Photo Film Co., Ltd., Minami-Ashigara Photographisches Silberhalogenidmaterial
JP3371988B2 (ja) 1993-08-31 2003-01-27 ソニー株式会社 薄膜の加工方法
US5523258A (en) 1994-04-29 1996-06-04 Cypress Semiconductor Corp. Method for avoiding lithographic rounding effects for semiconductor fabrication
KR100434133B1 (ko) 1995-07-14 2004-08-09 텍사스 인스트루먼츠 인코포레이티드 중간층리쏘그래피
JPH09186166A (ja) 1996-01-08 1997-07-15 Toshiba Corp 半導体装置の製造方法
KR100510232B1 (ko) * 1996-02-21 2005-10-27 텍사스 인스트루먼츠 인코포레이티드 반도체장치에서리필층두께의불균일성을줄이는방법
US5804088A (en) * 1996-07-12 1998-09-08 Texas Instruments Incorporated Intermediate layer lithography
US5923056A (en) * 1996-10-10 1999-07-13 Lucent Technologies Inc. Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
US6136700A (en) * 1996-12-20 2000-10-24 Texas Instruments Incorporated Method for enhancing the performance of a contact
US5972769A (en) * 1996-12-20 1999-10-26 Texas Instruments Incoporated Self-aligned multiple crown storage capacitor and method of formation
JP3351716B2 (ja) 1997-09-11 2002-12-03 株式会社東芝 半導体装置及びその製造方法
JP2000058830A (ja) 1998-05-28 2000-02-25 Texas Instr Inc <Ti> 反射防止構造体とその製造法
JP2000181082A (ja) 1998-12-10 2000-06-30 Sony Corp 半導体装置の製造方法
JP4115615B2 (ja) 1999-03-11 2008-07-09 株式会社東芝 マスクパターン設計方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960019788A (ko) * 1994-11-16 1996-06-17 이수령 박막트랜지스터 및 그 제조방법

Also Published As

Publication number Publication date
US7208423B2 (en) 2007-04-24
CN1379444A (zh) 2002-11-13
US8163611B2 (en) 2012-04-24
CN1278382C (zh) 2006-10-04
US8183119B2 (en) 2012-05-22
US20070105391A1 (en) 2007-05-10
US20020160590A1 (en) 2002-10-31
US7824996B2 (en) 2010-11-02
KR100525332B1 (ko) 2005-11-02
US20100196809A1 (en) 2010-08-05
KR20050069966A (ko) 2005-07-05
US20100196829A1 (en) 2010-08-05
TW567575B (en) 2003-12-21
KR20020077207A (ko) 2002-10-11

Similar Documents

Publication Publication Date Title
KR100525332B1 (ko) 반도체 장치의 제조 방법
US9553082B2 (en) Process for improving critical dimension uniformity of integrated circuit arrays
US8080886B2 (en) Integrated circuit semiconductor device with overlay key and alignment key and method of fabricating the same
JP4771750B2 (ja) 線幅の狭い半導体素子の製造方法
JP4014891B2 (ja) 半導体装置の製造方法
US20040185637A1 (en) Method to preserve alignment mark optical integrity
US6624039B1 (en) Alignment mark having a protective oxide layer for use with shallow trench isolation
JP3958199B2 (ja) 半導体装置及び半導体装置の製造方法
KR100843899B1 (ko) 반도체 소자의 제조방법
US8158527B2 (en) Semiconductor device fabrication method using multiple resist patterns
US20060194397A1 (en) Application of single exposure alternating aperture phase shift mask to form sub 0.18 micron polysilicon gates
US6979651B1 (en) Method for forming alignment features and back-side contacts with fewer lithography and etch steps
KR100632422B1 (ko) 반도체 기판내에 구조를 형성하는 방법
KR100384876B1 (ko) 반도체소자에서의 개선된 듀얼 대머신 공정
JP2001326287A (ja) 半導体装置の製造方法
KR20030002870A (ko) 반도체소자의 소자분리막 형성 방법
KR20030002884A (ko) 반도체소자의 소자분리막 형성 방법
KR20000028894A (ko) 캐패시터콘택홀을 갖는 반도체장치 제조방법
KR20050014312A (ko) 반도체소자의 배선방법
KR19990069742A (ko) 트렌치 공정을 이용하는 반도체소자의 정렬키 형성방법
KR19980085822A (ko) 반도체 소자의 이중게이트 형성방법
KR20010004907A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20130820

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee