KR20000028894A - 캐패시터콘택홀을 갖는 반도체장치 제조방법 - Google Patents
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Abstract
캐패시터콘택홀을 갖는 반도체장치 제조방법에 있어서, 이 방법은, 게이트전극 및 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와, 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와, 제 3 절연막상에 제 1 레지스트막을 형성하는 단계와, 제 1 노광마스크를 사용하여 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와, 패터닝된 제 1 레지스트막을 마스크로 사용하여 제 3 절연막을 선택적으로 제거하는 단계와, 패터닝된 제 1 레지스트막을 덮도록 제 2 레지스트막을 형성하는 단계와, 제 2 노광마스크를 사용하여 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와, 패터닝된 제 1 및 제 2 레지스트막을 마스크로 사용하여 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와, 그리고 도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비한다.
Description
본 발명은 캐패시터용 콘택홀, 즉 캐패시터콘택홀을 갖는 DRAM등의 반도체장치를 제조하는 방법에 관한것이다. 보다 상세하게는, 본 발명은, 보다 큰 홀을 갖는 노광마스크를 사용하여 미세한 캐패시터콘택홀이 형성될 수 있는, 캐패시터용 콘택홀을 갖는 DRAM등의 반도체장치를 제조하는 방법에 관한것이다. 또한, 본 발명은 이러한 방법에 의해 제조된 캐패시터콘택홀을 갖는 반도체장치에 관한 것이다.
도 14는 종래방법에 따라 제조된 캐패시터용 콘택홀을 갖는 반도체장치의 개략단면도를 나타낸다. 도 15a 내지 도 15c, 도 16a 내지 도 16c, 및 도 17a 내지 도 17c는 반도체장치의 캐패시터의 하부전극을 제조하는 종래의 방법을 제조공정순으로 나타낸 단면도들이다. 도 18은 캐패시터콘택홀을 제조하기 위해 사용된 종래의 노광마스크를 나타낸다.
도 14에 도시된 바와 같이, 종래의 반도체장치(100)에 있어서, 소자격리용 절연막(102), 즉 소자격리막 또는 소자격리절연막을 사용하여 반도체기판(101)상에 소자형성영역이 정의된다. 각 소자형성영역에는, 소오스/드레인영역(104) 및 게이트전극(105)이 형성된다. 각 소오스/드레인영역(104)은 소오스영역 또는 드레인영역으로서 사용되는 영역이다. 게이트전극(105)상에는 하부전극(111)이 형성되고, 이 하부전극(111)은 캐패시터절연막(112)으로 코팅된다. 또한, 캐패시터절연막(112)상에는 대향전극(113)이 형성된다. 소오스/드레인영역(104)은 배선층(114)을 사용하여 접속된다.
이하, 상술한 종래의 반도체장치의 제조방법을 설명한다. 먼저, 도 15a에 도시된 바와 같이, 반도체기판(101)의 표면상에 소자격리용 절연막(102)이 형성된다. 다음에, 소자격리용 절연막(102)에 의해 정의된 각 소자형성영역에 소오스/드레인영역(104) 및 게이트전극(105)이 형성된다. 또한, 반도체기판(101)전면에 제 1 절연막(103)이 형성된다. 또한, 제 1 절연막(103)상에 제 1 레지스트막(106)이 형성된다. 제 1 레지스트막(106)은 제 1 절연막(103)내에 캐패시터콘택홀(108)(도 16a 참조)을 형성하기 위한 마스크를 형성하는 데 사용된다.
다음에, 도 18에 도시된 미세한 개구(116)를 가지는 노광마스크(115)를 사용하여, 노광마스크(115)의 개구(116)를 캐패시터콘택홀(108)의 위치와 일치시킨 후, 제 1 레지스트막(106)상에 노광을 수행함으로써 개구부(107)가 형성된다. 즉, 도 15b에 도시된 바와 같이, 제 1 레지스트막(106)의 개구(107)는 제 1 절연막(103)의 캐패시터콘택홀(108)이 형성되는 위치에 형성된다.
다음에, 도 15c에 도시된 바와 같이, 제 1 레지스트막(106)을 마스크로 사용하여, 에칭등에 의해 제 1 절연막(103)의 부분들이 선택적으로 제거된다.
다음에, 도 16a에 도시된 바와 같이, 제 1 레지스트막(106)이 제거되고, 제 1 절연막(103)내에 캐패시터콘택홀(108)이 형성된다.
다음에, 도 16b에 도시된 바와 같이, 제 1 절연막(103)상에 도전막(109)이 형성되어 캐패시터콘택홀(108)이 도전막(109)의 물질로 채워진다. 도전막(109)상에는 제 2 레지스트막(110)이 형성된다. 제 2 레지스트막(110)은, 도전막(109)이 패터닝되어 하부전극(111)을 형성할 때, 마스크로서 사용된다.
제 2 레지스트막(110)은, 노광마스크를 반도체기판상에 이미 형성된 구조와 일치시킨 후, 미도시된 노광마스크를 사용하여 노광되어, 도 16c에 도시된 바와 같은 제 2 레지스트막(110)의 레지스트패턴이 형성된다.
다음에, 도 17a에 도시된 바와 같이, 제 2 레지스트막(110)의 레지스트패턴을 마스크로 사용하여, 에칭등에 의해, 도전막(109)의 부분들이 선택적으로 제거된다.
다음에, 도 17b에 도시된 바와 같이, 남겨진 제 2 레지스트막(110)이 제거되고, 도전막(109)의 잔여부분으로 이루어진 하부전극(111)이 형성된다.
다음에, 기판 전면에 절연막과 도전체막이 순차적으로 형성되고, 포토리소그래피 및 에칭에 의해 패터닝된다. 이에 의해, 도 17c에 도시된 바와 같이, 하부전극(111)상의 캐패시터절연막(112)과 캐패시터절연막(112)상의 대향전극(113)이 형성된다. 소오스/드레인영역(104)에 대응하는 층간절연막(117)의 각 위치에는, 포토리소그래피 및 에칭등에 의해 쓰루홀(118)이 형성된다. 쓰루홀(118)이 채워지도록 배선층(114)이 형성되고, 포토리소그래피 및 에칭등에 의해 패터닝된다. 이러한 공정들에 의해 도 17c에 도시된 반도체장치가 제조된다.
그러나, 종래의 반도체장치 제조방법에서는, 미세한 캐패시터콘택홀, 즉 캐패시터전극(111)과 드레인/소오스영역(104)을 접속하기 위한 콘택홀을 제조하기 위해서 노광마스크(115)내에 미세한 개구패턴들이 형성되어야만 한다. 노광마스크의 각 개구의 크기가 매우 작고 이러한 노광마스크를 사용하여 기판상에 형성한 레지스트패턴도 매우 작기 때문에, 충분한 노광마진을 얻는 거이 곤란하다. 따라서, 반도체제도의 고생산성을 실현하는 것이 곤란하다.
따라서, 본 발명의 목적은 캐패시터용 콘택홀을 갖는 종래의 반도체장치 제조방법의 상술한 문제점을 제거하는 데 있다.
본 발명의 또 다른 목적은, 보다 큰 사이즈의 개구 또는 홀을 갖는 노광마스크가 사용될 수 있고, 이에 의해 반도체장치의 생산성을 향상시키는 캐패시터용 콘택홀을 갖는 신규한 반도체장치 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은, 보다 큰 사이즈의 개구 또는 홀을 갖는 노광마스크가 사용하여 레지스트막에 콘택홀보다 큰 사이즈를 갖는 개구 또는 홀을 형성함으로써, 미세한 콘택홀이 제조될 수 있고, 이에 의해 반도체장치의 생산성을 향상시키는 캐패시터용 콘택홀을 갖는 신규한 반도체장치 제조방법을 제공하는 데 있다.
도 1은 제 1 및 제 2 실시예에 따른 방법에 의해 제조된 캐패시터콘택홀을 갖는 반도체장치를 설명하는 개략단면도이다.
도 2a 내지 도 2c는, 본 발명의 제 1 실시예에 따른 캐패시터콘택홀을 갖는 반도체장치 제조방법을 공정단계순으로 설명하는 개략단면도이고, 제조시 각 공정단계가 종료된 후에 얻어진 반도체장치의 단면을 나타내는 도면이다.
도 3a 내지 도 3c는 도 2c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 4a 내지 도 4c는 도 3c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 5a 내지 도 5c는 도 4c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 6은 본 발명의 제 1 및 제 2 실시예의 방법에 따른 캐패시터콘택홀을 갖는 반도체장치를 제조하기 위하여 사용된 제 1 노광마스크의 일부분을 나타내는 개략평면도이다.
도 7은 본 발명의 제 1 및 제 2 실시예의 방법에 따른 캐패시터콘택홀을 갖는 반도체장치를 제조하기 위하여 사용된 제 2 노광마스크의 일부분을 나타내는 개략평면도이다.
도 8은 도 6에 도시된 제 1 노광마스크와 도 7에 도시된 제 2 노광마스크가 서로 겹쳐졌다고 가정한 상태에서 두 노광마스크들의 위치관계를 나타내는 개략단면도이다.
도 9는 종래의 방법과 본 발명에 따른 방법에서 사용된 노광마스크들을 사용하여 레지스트막들을 노광시켰을 때, 형성된 레지스트패턴들과 노광량들사이의 관계를 나타내는 그래프이다.
도 10a 내지 도 10c는, 본 발명의 제 2 실시예에 따른 캐패시터콘택홀을 갖는 반도체장치 제조방법을 공정단계순으로 설명하는 개략단면도이고, 제조시 각 공정단계가 종료된 후에 얻어진 반도체장치의 단면을 나타내는 도면이다.
도 11a 내지 도 11c는 도 10c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 12a 내지 도 12c는 도 11c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 13a 내지 도 13c는 도 12c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 14는 종래의 방법에 의해 제조된 캐패시터콘택홀을 갖는 반도체장치를 설명하는 개략단면도이다.
도 15a 내지 도 15c는, 캐패시터콘택홀을 갖는 반도체장치 종래제조방법을 공정단계순으로 설명하는 개략단면도이고, 제조시 각 공정단계가 종료된 후에 얻어진 반도체장치의 단면을 나타내는 도면이다.
도 16a 내지 도 16c는 도 15c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 17a 내지 도 17c는 도 16c에 도시된 반도체장치구조상에 추가의 공정단계들을 수행한 후에 얻어진 단면들을 공정단계순으로 나타낸 개략단면도이다.
도 18은 종래의 방법에 따른 캐패시터콘택홀을 갖는 반도체장치를 제조하기 위하여 사용된 노광마스크의 일부분을 나타내는 개략평면도이다.
※도면의 주요부분에 따른 부호의 설명
1,100 : 반도체장치 2,101 : 반도체기판
3,102 : 소자격리절연막 4,8,103,112,117 : 절연막
5 : 질화막 6,104 : 소오스/드레인영역
7,105 : 게이트전극 9,11,106,110 : 레지스트막
107,116,10a,10b : 개구 108 : 캐패시터콘택홀
109 : 도전막 14,111 : 하부전극
113 : 대향전극 17,114 : 배선층
18,20,115 : 노광마스크 19,21 : 홀
22,117 : 층간절연막 23 : 금속막
24,118 : 쓰루홀
본 발명의 일면에 따르면, 반도체기판을 준비하는 단계와, 상기 반도체기판상에 소자격리절연막을 형성하는 단계와, 상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와, 상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막상에 제 1 레지스트막을 형성하는 단계와, 제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와, 상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와, 상기 패터닝된 제 1 레지스트막을 덮도록 제 2 레지스트막을 형성하는 단계와, 제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와, 상기 패터닝된 제 1 및 제 2 레지스트막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와, 그리고 도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 캐패시터콘택홀을 갖는 반도체장치 제조방법이 제공된다.
또한, 상술한 방법은, 상기 캐패시터콘택홀을 형성한 후에 그리고 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채우기 전에, 잔여하는 상기 제 1 및 제 2 레지스트막을 제거하는 단계를 추가로 구비하는 것이 바람직하다.
또한, 상술한 방법은, 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채운 후에, 상기 제 3 절연막을 제거하는 단계를 추가로 구비하는 것이 바람직하다.
또한, 상술한 방법은, 상기 제 3 절연막을 선택적으로 제거한 후에 그리고 상기 제 2 레지스트막을 형성하기 전에, 상기 제 1 레지스트막을 고온에서 베이킹하는 단계를 추가로 구비하는 것이 바람직하다.
상술한 방법에서, 상기 제 1 및 제 2 절연막 각각은 산화막인 것도 가능하다.
또한, 상술한 방법에서, 상기 제 2 절연막은 질화막인 것도 가능하다.
또한, 상기 제 3 절연막을 선택적으로 제거하는 단계에서, 상기 제 2 절연막은 에칭스토퍼로서 기능하는 것이 바람직하다.
또한, 상기 제 1 레지스트막 패터닝단계에서 상기 제 1 레지스트막에 개구부가 형성되고, 상기 제 2 레지스트막 패터닝단계에서 상기 제 2 레지스트막에 개구부가 형성되며, 상기 제 1 레지스트막의 상기 개구부에 대응하는 영역은 상기 제 2 레지스트막의 상기 개구부에 대응하는 영역과 부분적으로 오버랩되고, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역과 상기 제 2 레지스트막의 상기 개구부에 대응하는 상기 영역이 서로 오버랩되는 부분에서 상기 캐패시터콘택홀이 형성되는 것이 바람직하다.
또한, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역은 캐패시터의 하부전극이 형성되는 영역에 대응하는 것이 바람직하다.
또한, 상기 제 1 및 제 2 노광마스크는 각각 광을 통과시키기 위한 개구를 가지며, 두 개의 상기 제 1 노광마스크와 상기 제 2 노광마스크가 겹쳐졌다고 가정했을 때, 상기 제 1 노광마스크의 상기 개구와 상기 제 2 노광마스크의 개구는 서로 부분적으로 오버랩되는 것이 바람직하다.
본 발명의 또 다른 일면에 따르면, 상술한 방법에 의해 제조된 캐패시터콘택홀을 갖는 반도체장치가 제공된다.
본 발명의 또 다른 일면에 따르면, 반도체기판을 준비하는 단계와, 상기 반도체기판상에 소자격리절연막을 형성하는 단계와, 상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와, 상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와, 상기 제 3 절연막상에 금속막을 형성하는 단계와, 상기 금속막상에 제 1 레지스트막을 형성하는 단계와, 제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와, 상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 금속막을 선택적으로 제거하여 패터닝된 금속막을 형성하는 단계와, 잔여하는 상기 제 1 레지스트막을 제거하는 단계와, 상기 패터닝된 금속막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와, 상기 패터닝된 금속막을 덮도록 제 2 레지스트막을 형성하는 단계와, 제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와, 상기 패터닝된 제 2 레지스트막과 상기 패터닝된 금속막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와, 그리고 도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 캐패시터콘택홀을 갖는 반도체장치 제조방법이 제공된다.
또한, 상술한 방법은, 상기 캐패시터콘택홀을 형성한 후에 그리고 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채우기 전에, 잔여하는 상기 제 2 레지스트막을 제거하는 단계를 추가로 구비하는 것이 바람직하다.
또한, 상술한 방법은, 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채운 후에, 상기 제 3 절연막을 제거하는 단계를 추가로 구비하는 것이 바람직하다.
상술한 방법에서, 상기 제 1 및 제 3 절연막 각각은 산화막인 것도 가능하다.
또한, 상술한 방법에서, 상기 제 2 절연막은 질화막인 것도 가능하다.
또한, 상술한 방법에서, 상기 금속막은 폴리실리콘막인 것도 가능하다.
상술한 방법에서, 상기 제 3 절연막을 선택적으로 제거하는 단계에서, 상기 제 2 절연막은 에칭스토퍼로서 기능하는 것이 바람직하다.
또한, 상기 제 1 레지스트막 패터닝단계에서 상기 제 1 레지스트막에 개구부가 형성되고, 상기 제 2 레지스트막 패터닝단계에서 상기 제 2 레지스트막에 개구부가 형성되며, 상기 제 1 레지스트막의 상기 개구부에 대응하는 영역은 상기 제 2 레지스트막의 상기 개구부에 대응하는 영역과 부분적으로 오버랩되고, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역과 상기 제 2 레지스트막의 상기 개구부에 대응하는 상기 영역이 서로 오버랩되는 부분에서 상기 캐패시터콘택홀이 형성되는 것이 바람직하다.
또한, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역은 캐패시터의 하부전극이 형성되는 영역에 대응하는 것이 바람직하다.
또한, 상기 제 1 및 제 2 노광마스크는 각각 광을 통과시키기 위한 개구를 가지며, 두 개의 상기 제 1 노광마스크와 상기 제 2 노광마스크가 겹쳐졌다고 가정했을 때, 상기 제 1 노광마스크의 상기 개구와 상기 제 2 노광마스크의 개구는 서로 부분적으로 오버랩되는 것이 바람직하다.
본 발명의 또 다른 일면에 따르면, 상술한 방법에 의해 제조된 캐패시터콘택홀을 갖는 반도체장치가 제공된다.
본 발명에 있어서, 캐패시터콘택홀을 형성할 때 에칭마스크로서 사용되는 레지스트패턴들을 형성하기 위해, 두 개의 노광마스크를 사용함으로써, 노광마스크들의 각 홀의 면적이 종래의 노광마스크의 각 홀의 면적보다 크게 형성될 수 있다.
본 발명의 상술한 및 여타의 특징 및 장점은 첨부도면을 참조한 아래의 설명으로부터 더욱 명백해질 것이다. 도면에서 동일하거나 대응하는 부분에는 동일한 참조부호를 부여하였다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다. 도 1은 본 발명의 제 1 실시예에 따른 방법을 사용하여 제조된 반도체장치, 예컨대 각 메모리셀에 캐패시터를 갖는 다이나믹 랜덤 액세스 메모리(DRAM)의 개략적인 단면을 나타낸다. 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c 및 도 5a 내지 도 5c는 제 1 실시예의 방법에 따른 각 제조단계에서 반도체장치의 개략적인 단면을 공정단계순으로 나타낸다. 도 6은 본 발명의 제 1 실시예에 따른 방법에서 제 1 레지스트막의 패턴을 형성하는 데 사용되는 제 1 노광마스크를 나타낸다. 도 7은 본 발명의 제 1 실시예에 따른 방법에서 제 2 레지스트막의 패턴을 형성하는 데 사용되는 제 1 노광마스크를 나타낸다.
도 1에 도시된 바와 같이, 제 1 실시예에 따른 방법에 의해 제조된 반도체장치에 있어서, 소자격리산화막(3)에 의해 반도체기판(2)상에 소자형성영역이 정의된다. 각 소자형성영역에는, 소오스/드레인영역(6) 및 게이트전극(7)이 형성된다. 각 소오스/드레인영역(6)은 소오스영역 또는 드레인영역으로서 사용되는 영역이다. 소오스/드레인영역(6)과 게이트전극(7)상에 제 1 절연막(4)이, 그리고 제 1 절연막(4)상에는 질화막(5)이 화학적기상증착(이하, CVD로 기재)에 의해 형성된다. 또한, 질화막(5)상에 캐패시터용 하부전극(14)이 패터닝되어 형성되고, 하부전극(14)상에 캐패시터절연막(15)이 형성되어 이를 덮는다. 각각의 하부전극(14)은, 질화막(5)과 제 1 절연막(4)을 관통하여 형성된 캐패시터콘택홀을 통해 소자형성영역내의 소오스/드레인영역(6)의 하나에 전기적으로 접속된다. 또한, 캐패시터절연막(15)상에 대향전극(16)이 형성되어 이를 덮는다. 소자형성영역내의 소오스/드레인영역(6)은 층간절연막(22)을 관통하여 형성된 쓰루홀(24)을 통해 배선층(17)과 전기적으로 접속된다.
이하, 본 발명의 제 1 실시예에 따른 반도체장치 제조방법을 공정단계순으로 설명한다. 먼저, 도 2a에 도시된 바와 같이, 예컨대, LOCOS(local oxidation of silicon)법을 사용하여, 예컨대 실리콘산화물로 이루어진 소자격리산화막(3)을 형성한다. 다음에, 소자격리산화막(3)에 의해 정의된 각 소자형성영역에 얇은 게이트산화막(미도시)을 형성한다. 다음에, 게이트산화막상에, 예컨대 다결정실리콘(폴리실리콘)과 텅스텐실리사이드를 순차적으로 형성하고, 포토리소그래피 및 에칭을 사용하여 패터닝한다. 이에 의해, 각 소자형성영역의 게이트산화막상에, 예컨대 폴리실리콘과 텅스텐실리사이드로 이루어진 게이트전극(7)이 형성된다. 다음에, 게이트전극(7)을 마스크로 사용하여 이온주입을 수행함으로써, 각 소자형성영역에 소오스/드레인영역(6)을 형성한다. 필요하다면, 각 게이트전극(7)의 측벽상에 산화막 사이드월스페이서를 형성하는 것도 가능하다.
다음에, 도 2b에 도시된 바와 같이, 예컨대 CVD법을 사용하여 기판전면에, 예컨대 실리콘산화물로 이루어진 제 1 절연막(4)을 형성하고, 제 1 절연막(4)상에 질화막(5)을 형성한다. 다음에, 질화막(5)상에, 예컨대 실리콘산화물인 제 2 절연막(8)을 형성한다. 다음에, 제 2 절연막(8)상에, 예컨대 포토레지스트막인 제 1 레지스트막(9)이 형성된다.
다음에, 제 1 노광마스크(18)와 반도체기판(2)상에 이미 형성된 구조를 일치시킨 후, 도 6에 도시된 직사각형 형상을 갖는 홀 또는 개구(19)를 갖는 제 1 노광마스크(18)를 통해 제 1 레지스트막(9)을 노광시킨다. 제 1 노광마스크(18)의 홀(19)을 통과한 광에 부분적으로 노출된 제 1 레지스트막(9)은 현상되어, 도 2c에 도시된 바와 같이 제 1 레지스트막(9)에 개구부(10A)를 형성한다. 제 1 레지스트막(9)의 개구부(10A)는 하부전극(14)이 형성되는 영역상에 위치한다. 이에 의해, 제 1 레지스트막(9)의 패터닝이 완성된다.
다음에, 도 3a에 도시된 바와 같이, 패터닝된 제 1 레지스트막(9)을 마스크로 사용하여, 개구부(10A)를 통해 노광된 제 2 절연막(8)의 일부분들이 에칭에 의해 선택적으로 제거된다. 이러한 공정에서, 질화막(5)은 에칭스토퍼로서 기능한다. 따라서, 다른 물질이 제 2 절연막(8)의 에칭비와 충분히 다른 에칭비를 갖는 경우에는, 질화막(5)은 질화물이외의 상기 다른 물질로 만들어진 막일 수 있다. 일반적으로, 질화막(5)과 제 2 절연막(8)은 서로 다른 물질로 만들어지는 것일 바람직하다. 다음에, 고온베이킹을 사용하여 제 1 레지스트막(9)을 경화시킨다. 이에 의해, 제 1 레지스트막(9)이 후술하는 제 2 레지스트막(11)과 섞이는 것을 방지하는 것이 가능해진다.
다음에, 도 3b에 도시된 바와 같이, 레지스트물질, 예컨대 포토레지스트물질을 스핀코팅으로 제 1 레지스트막(9)을 덮도록 인가하여 제 2 레지스트막(11)을 형성한다. 이러한 상태에서, 제 2 절연막(8)과 제 1 레지스트막(9)에 형성된 개구부(10A)는 제 2 레지스트막(11)의 물질로 채워진다. 제 2 노광마스크(20)를 이미 형성된 구조와 일치시킨 후, 도 7에 도시된 개구 또는 홀(21)을 갖는 제 2 노광마스크를 사용하여 제 2 레지스트막(11)을 노광시킨다. 도 8은, 제 1 노광마스크(18)와 제 2 노광마스크(20)가 설 겹쳐졌다고 가정했을 때, 제 1 노광마스크(18)의 홀(19)과 제 2 노광마스크(20)의 홀(21)의 위치관계를 나타낸다. 홀(21)은 홀(19)사이의 영역에 위치하고, 홀(21) 및 홀(19)은 서로 부분적으로 오버랩된다. 제 2 노광마스크(20)의 홀(21)을 통과한 광에 부분적으로 노출된 제 2 레지스트막(11)은 현상되어 제 2 레지스트막(11)에 개구부(10B)를 형성한다. 이에 의해, 도 3c에 도시된 바와 같이 제 2 레지스트막(11)의 패터닝을 완성한다. 이 상태에서, 개구(10B)내의 제 2 절연막(8)상에서 고온에서 베이크된 제 1 레지스트막(9)만이 남게된다.
도 4a에 도시된 바와 같이, 패터닝된 제 2 레지스트막(11)과 개구(10B)내에 남겨져 노출된 제 1 레지스트막(9)을 에칭마스크로 사용하여 질화막(5)과 제 1 절연막(4)을 드라이에칭한다. 이에 의해, 질화막(5)과 제 1 절연막(4)이 선택적으로 제거되어 캐패시터콘택홀(12)을 형성한다. 캐패시터콘택홀(12)은 개구부(10A)와 개구부(10B)가 서로 오버랩되는 영역에 형성된다.
다음에, 제 1 레지스트막(9)과 제 2 레지스트막(11)의 나머지가 제거된다. 다음에, 도 4b에 도시된 바와 같이, 도전막(13), 예컨대 폴리실리콘이 기판 전면에 형성되어 제 2 절연막(8)의 개구부(10A)와 캐패시터콘택홀(12)이 폴리실리콘으로 채워진다.
다음에, 도 4c에 도시된 바와 같이, 에치백에 의해 기판의 표면이 평탄화되고, 제 2 절연막(8)이 노출된다. 에치백대신, CMP(화학적기계적연마)를 사용하는 것도 가능하다.
도 5a에 도시된 바와 같이, 남겨져 노출된 제 2 절연막(8)은, 예컨대 플루오르화수소산에 의해 제거된다. 또한, 이 공정에서, 질화막(5)은 에칭스토퍼로서 기능한다. 이에 의해, 잔여 도전막부분(13)으로 구성된 하부전극(14)이 형성된다.
다음에, 기판전면에, 예컨대 실리콘산화물로 구성된 절연막과 도전막이 순차적으로 형성되고, 포토리소그래피 및 에칭을 사용하여 패터닝된다. 이에 의해, 도 5b에 도시된 바와 같이, 캐패시터절연막(16) 및 캐패시터절연막(16)상의 대향전극(16)이 형성되어 각 하부전극(14)을 덮는다. 다음에, 기판전면에 층간절연막(22)이 형성된다. 각 소자형성영역내의 소오스/드레인영역(6)중 하나의 일부분상의 층간절연막(22), 질화막(5) 및 제 1 절연막(4)이 포토리소그래피 및 에칭에 의해 선택적으로 제거된다. 이에 의해, 도 5c에 도시된 바와 같이, 각 소자형성영역내의 소오스/드레인영역(6)중 하나에 해당하는 위치에 쓰루홀(24)이 형성된다. 다음에, 기판전면에 도전막을 형성하여 층간절연막(22), 질화막(5) 및 제 1 절연막(5)의 쓰루홀(24)을 채우고, 포토리소그래피 및 에칭에 의해 패터닝되어 배선층(17)을 형성한다. 배선층(17)과 소오스/드레인영역(6)은 쓰루홀(24)을 통해 전기적으로 접속된다. 이들 공정단계들에 의해, 도 1(도 5c)에 도시된 바와 같은 캐패시터콘택홀을 갖는 반도체장치(1)가 제조된다.
이 실시예에서, 제 1 노광마스크(18)와 놓여진 기판을 일치시킨 후에. 도 6에 도시된 제 1 노광마스크(18)를 사용하여 제 2 절연막(8)상의 제 1 레지스트막(9)을 노광시켜 현상한다. 이 노광마스크(18)는 장측이, 예컨대 0.65㎛의 길이를 갖고, 단측이, 예컨대 0.2㎛의 길이를 갖는 직사각형 형상의 홀(19)을 가진다. 제 1 레지스트막(9)에서, 하부전극(14)이 형성되는 영역에 개구가 형성됨으로써, 제 1 레지스트패턴이 형성된다. 즉, 제 1 레지스트막(9)의 패턴이 완성된다. 다음에, 레지스트물질이 제 1 레지스트막(9)을 덮도록 스핀코팅에 의해 새로이 인가되어 제 2 레지스트막(11)을 형성한다. 이 실시예에서, 도 7에 도시된 바와 같은 제 2 노광마스크(20)가 사용된다. 제 1 노광마스크(18)와 제 2 노광마스크(20)가 서로 겹쳐졌다고 가정하면, 두 개의 제 1 노광마스크(18)의 홀(19)과 하나의 제 2 노광마스크(20)의 홀(21)이 서로 부분적으로 오버랩되고 연속적으로 위치한다. 제 2 노광마스크(20)를 놓여진 기판구조와 일치시킨 후, 제 2 노광마스크(20)를 사용하여 제 2 레지스트막(11)을 노광시켜 현상한다. 이에 의해, 제 2 레지스트막(11)이 패터닝되어 캐패시터콘택홀이 형성되는 위치를 포함하는 부분에 개구를 형성한다. 즉, 제 2 레지스트패턴이 형성된다. 제 1 및 제 2 레지스트패턴을 에칭마스크로 사용하여, 질화막(5)과 제 1 절연막(4)내에 캐패시터콘택홀(12)을 형성한다. 따라서, 제 1 노광마스크(18)와 제 2 노광마스크(20)가 사용되고, 제 1 노광마스크(18)에 의해 형성된 개구(10A)와 제 2 노광마스크(20)에 의해 형성된 개구(10B)의 오버랩부분에 대응하는 영역에만 각 캐패시터콘택홀(12)이 형성된다. 따라서, 제 1 노광마스크(18)의 각 홀(19)의 면적과 제 2 노광마스크(20)의 각 홀(21)의 면적이 도 18에 도시된 종래 노광마스크(115)에서의 각 홀(116)의 면적보다 커질 수 있다.
이 실시예에서, 도 7에 도시된 제 2 노광마스크(20)는 각각이 장측이, 예컨대 0.55㎛의 길이를 갖고, 단측이, 예컨대 0.2㎛의 길이를 갖는 직사각형 홀(21)을 가진다.
도 9는, 본 발명에 따른 노광마스크(18,20)와 종래의 노광마스크(115)를 사용하여 레지스트패턴을 형성할 경우에, 형성된 레지스트패턴의 사이즈를 노광량에 대비하여 나타낸 그래프이다. 세로축은 형성된 레지스트패턴은 단측사이즈, 즉 레지스트막에 형성된 개구의 단측사이즈를 나타내는 것이며, 가로축은 규격화된 노광량을 나타낸다. 이 그래프로부터, 본 발명에 따른 노광마스크의 노광마진과 종래의 노광마스크의 노광마진을 비교하는 것이 가능하다. 노광마진은, 이 그래프에서 곡선경사의 역, 즉 레지스트패턴사이즈의 변화에 대한 노광량의 변화율에 대응한다. 본 발명의 노광마스크가 사용될 때의 곡선경사가 종래의 노광마스크가 사용될 때의 곡선경사보다 작다는 것을 알 수 있다. 따라서, 이 실시예의 노광마스크가 사용되는 경우에, 노광량이 다소 변화하더라도 형성된 레지스트패턴의 사이즈는 크게 변화하지 않는다. 반면, 종래의 노광마스크가 사용되는 경우에, 노광량이 변화하면 레지스트패턴의 크기도 크게 변화한다. 즉, 본 발명에 따른 노광마스크의 노광마진이 종래의 노광마스크보다 크다. 그 결과, 캐패시터콘택홀(12)을 형성하기 위한 레지스트패턴을 형성하는 경우에, 본 발명에 따른 노광마스크를 사용함으로써, 종래 노광마스크보다 넓은 노광마진을 얻는 것이 가능하다.
또한, 상술한 실시예에서, 여러가지 방법을 사용하여 다양한 공정단계에서 막들을 형성한다. 그러나, 본 발명은 상술한 방법등을 사용하는 것에 한정되지 않고, 상술한 막들을 형성하기 위하여 여러가지 다른 적절한 방법들을 선택하여 사용하는 것이 가능하다.
이하, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c 및 도 13a 내지 도 13c를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다. 이들 도면들, 제 2 실시예의 방법에 따른 각 제조단계에서의 캐패시터콘택홀을 갖는 반도체장치의 개략단면을 공정단계순으로 나타낸 것이다. 이 도면들에서, 도 1, 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c 및 도 5a 내지 도 5c에서와 동일한 부분에는 동일한 참조부호를 부여하였고, 이들에 대한 상세한 설명은 생략한다.
제 2 실시예의 방법에 있어서, 제 2 실시예의 방법이 제 1 실시예의 방법과 상이한 점은, 제 2 절연막(8)상에 금속막(23)이 형성된다는 점에 있다. 그 이외의 공정단계는 제 1 실시예와 동일하다.
먼저, 도 10a에 도시된 바와 같이, 예컨대, LOCOS(local oxidation of silicon)법을 사용하여, 예컨대 실리콘산화물로 이루어진 소자격리산화막(3)을 형성한다. 다음에, 소자격리산화막(3)에 의해 정의된 각 소자형성영역에 얇은 게이트산화막(미도시)을 형성한다. 다음에, 게이트산화막상에, 예컨대 다결정실리콘(폴리실리콘)과 텅스텐실리사이드를 순차적으로 형성하고, 포토리소그래피 및 에칭을 사용하여 패터닝한다. 이에 의해, 각 소자형성영역의 게이트산화막상에, 예컨대 폴리실리콘과 텅스텐실리사이드로 이루어진 게이트전극(7)이 형성된다. 다음에, 게이트전극(7)을 마스크로 사용하여 이온주입을 수행함으로써, 각 소자형성영역에 소오스/드레인영역(6)을 형성한다. 필요하다면, 각 게이트전극(7)의 측벽상에 산화막 사이드월스페이서를 형성하는 것도 가능하다.
다음에, 도 10b에 도시된 바와 같이, 예컨대 CVD법을 사용하여 기판전면에, 예컨대 실리콘산화물로 이루어진 제 1 절연막(4)을 형성하고, 제 1 절연막(4)상에 질화막(5)을 형성한다. 다음에, 질화막(5)상에, 예컨대 실리콘산화물인 제 2 절연막(8)을 형성한다. 다음에, 제 1 실시예와는 달리, 이 실시예에서는, 제 2 절연막(8)상에, 예컨대 폴리실리콘인 금속막(23)이 형성된다. 이 금속막(23)상에, 제 1 레지스트막(9)이 형성된다.
다음에, 제 1 실시예와 유사한 방식으로, 다음에, 제 1 노광마스크(18)와 반도체기판(2)상에 이미 형성된 구조를 일치시킨 후, 도 6에 도시된 직사각형 형상을 갖는 홀 또는 개구(19)를 갖는 제 1 노광마스크(18)를 통해 제 1 레지스트막(9)을 노광시킨다. 제 1 노광마스크(18)의 홀(19)을 통과한 광에 부분적으로 노출된 제 1 레지스트막(9)은 현상되어, 도 10c에 도시된 바와 같이 제 1 레지스트막(9)에 개구부(10A)를 형성한다. 제 1 레지스트막(9)의 개구부(10A)는 하부전극(14)이 형성되는 영역상에 위치한다. 이에 의해, 제 1 레지스트막(9)의 패터닝이 완성된다.
다음에, 패터닝된 제 1 레지스트막(9), 즉 제 1 레지스트패턴을 마스크로 사용하여, 제 1 레지스트패턴의 개구부를 통해 노출된 금속막(23)의 일부분을 에칭에 의해 선택적으로 제거한다. 다음에, 제 1 레지스트막(9)이 제거되고, 패터닝된 금속막(23)을 마스크로 사용하여, 도 11a에 도시된 바와 같이 제 2 절연막(8)을 에칭에 의해 선택적으로 제거한다. 이러한 공정에서, 질화막(5)은 에칭스토퍼로서 기능한다. 따라서, 다른 물질이 제 2 절연막(8)의 에칭비와 충분히 다른 에칭비를 갖는 경우에는, 질화막(5)은 질화물이외의 상기 다른 물질로 만들어진 막일 수 있다. 일반적으로, 질화막(5)과 제 2 절연막(8)은 서로 다른 물질로 만들어지는 것일 바람직하다.
다음에, 도 11b에 도시된 바와 같이, 레지스트물질을 스핀코팅으로 금속막(23)을 덮도록 새로이 인가하여 제 2 레지스트막(11)을 형성한다. 이러한 상태에서, 제 2 절연막(8)과 제 1 레지스트막(9)에 형성된 개구부(10A)는 제 2 레지스트막(11)의 물질로 채워진다. 제 2 노광마스크(20)를 이미 형성된 구조와 일치시킨 후, 도 7에 도시된 개구 또는 홀(21)을 갖는 제 2 노광마스크를 사용하여 제 2 레지스트막(11)을 노광시킨다. 제 2 노광마스크(20)의 홀(21)을 통과한 광에 부분적으로 노출된 제 2 레지스트막(11)은 현상되어 제 2 레지스트막(11)에 개구부(10B)를 형성한다. 이에 의해, 도 11c에 도시된 바와 같이 제 2 레지스트막(11)의 패터닝을 완성한다. 이 상태에서, 모든 개구(10A)에서, 캐패시터콘택홀(12)이 형성되는 영역을 제외한 부분에 제 2 레지스트막(11)이 존재한다. 개구(10A)들 사이에 존재하는 제 2 절연막(8)상에만 금속막(23)이 형성된다.
도 12a에 도시된 바와 같이, 금속막(23)과 패터닝된 제 2 레지스트막(11), 즉 제 2 레지스트막을 에칭마스크로 사용하여 질화막(5)과 제 1 절연막(4)을 드라이에칭한다. 이에 의해, 질화막(5)과 제 1 절연막(4)이 선택적으로 제거되어 캐패시터콘택홀(12)을 형성한다.
도 12b에 도시된 바와 같이, 제 2 레지스트막(11)이 제거된다. 다음에, 예컨대 폴리실리콘등의 도전물질이 기판 전면에 인가되어 도전막(13)을 형성하고, 제 2 절연막(8)의 개구부(10A)와 캐패시터콘택홀(12)이 도전물질로 채워진다.
다음에, 도 12c에 도시된 바와 같이, 금속막(23)과 도전막(13)이 에치백되어, 표면부분이 평탄화된다. 이 경우에, 에치백대신, CMP를 사용하는 것도 가능하다.
이후의 공정단계는 제 1 실시예와 유사하다.
다시말하면, 도 13a에 도시된 바와 같이, 질화막(5)을 에칭스토퍼로서 사용하여 남겨져 노출된 제 2 절연막(8)은, 예컨대 플루오르화수소산에 의해 제거된다. 이에의해, 잔여 도전막부분(13)을 포함하는 하부전극(14)이 형성된다.
다음에, 기판전면에, 예컨대 실리콘산화물로 구성된 절연막과 도전막이 순차적으로 형성되고, 포토리소그래피 및 에칭을 사용하여 패터닝된다. 이에 의해, 도 5b에 도시된 바와 같이, 캐패시터절연막(16) 및 캐패시터절연막(16)상의 대향전극(16)이 형성되어 각 하부전극(14)을 덮는다.
다음에, 기판전면에 층간절연막(22)이 형성된다. 각 소자형성영역내의 소오스/드레인영역(6)중 하나의 일부분상의 층간절연막(22), 질화막(5) 및 제 1 절연막(4)이 포토리소그래피 및 에칭에 의해 선택적으로 제거된다. 이에 의해, 각 소자형성영역내의 소오스/드레인영역(6)중 하나에 해당하는 위치에 쓰루홀(24)이 형성된다. 다음에, 기판전면에 도전막을 형성하여 층간절연막(22), 질화막(5) 및 제 1 절연막(5)의 쓰루홀(24)을 채우고, 포토리소그래피 및 에칭에 의해 패터닝되어 배선층(17)을 형성한다. 배선층(17)과 소오스/드레인영역(6)은 쓰루홀(24)을 통해 전기적으로 접속된다. 이들 공정단계들에 의해, 이 실시예에서는, 제 1 실시예와 유사하게 도 13c에 도시된 바와 같은 캐패시터콘택홀을 갖는 반도체장치(1)가 제조된다.
이 제 2 실시예에서, 캐패시터콘택홀(12)은 금속막(23)과 제 2 레지스트막(11)을 마스크로 사용함으로써 개구된다. 따라서, 제 1 실시예와 유사하게, 캐패시터콘택홀을 형성하기 위해 필요한 레지스트의 패터닝공정에 있어서, 각각 큰 홀(19,21)을 갖는 제 1 및 제 2 노광마스크(18,20)를 사용하는 것이 가능하다. 따라서, 제 1 및 제 2 레지스트막(9,11)이 패터닝될 때 노광마진이 증가될 수 있고 반도체장치(1)의 생산성이 향상될 수 있다.
또한, 제 2 실시예에서, 제 1 레지스트막(9)이 한 번의 에칭공정만을 수행할 필요가 있다. 따라서, 이 제 2 실시예에서는, 제 1 레지스트막(9)을 제 1 실시예에서보다 얇게 형성하는 것이 가능하다. 또한, 일반적으로, 폴리실리콘에 대한 실리콘산화물의 에칭선택도가 포토레지스트에 대한 실리콘산화물의 선택도보다 크다. 따라서, 제 2 실시예에서의 금속막(23)은 제 1 실시예에서의 제 1 레지스트막(9)보다 얇게 형성될 수 있다. 그 결과, 제 2 실시예에서의 제 2 레지스트막(11)은 제 1 실시예에서의 제 2 레지스트막(11)보다, 제 1 실시예에서의 제 1 레지스트막(9)이 두께와 제 2 실시예에서의 금속막(23)의 두께 사이의 차이에 대응하는 양만큼, 얇게 형성될 수 있다. 따라서, 제 2 실시예에 있어서, 적은 노광량을 사용해서 제 1 및 제 2 레지스트패턴을 해상하는 것이 가능하다. 따라서, 안정하게, 즉 적은 산란으로 캐패시터콘택홀패턴을 형성하고, 반도체장치(1)의 생산성을 향상시키는 것이 가능하다. 또한, 제 2 실시예에 있어서는, 고온에서 제 1 레지스트막(9)을 베이킹하는 공정이 요구되지 않는다.
이 실시예에서는, 제 1 실시예와 유사하게, 제 1 노광마스크(18)와 놓여진 기판을 일치시킨 후에. 도 6에 도시된 바와 같은 제 1 노광마스크(18)를 사용하여 제 1 레지스트막(9)을 노광시켜 현상한다. 이 노광마스크(18)는 장측이, 예컨대 0.65㎛의 길이를 갖고, 단측이, 예컨대 0.2㎛의 길이를 갖는 직사각형 형상의 홀(19)을 가진다. 금속막(23)상에 형성된 제 1 레지스트막(9)에서, 하부전극(14)이 형성되는 영역에 개구가 형성되고, 이에 의해, 제 1 레지스트패턴이 형성된다. 즉 제 1 레지스트막(9)이 완성된다. 제 1 레지스트패턴을 에칭마스크로 사용하여 금속막(23)이 선택적으로 제거된다. 다음에 제 1 레지스트막(9)이 제거된다. 다음에, 레지스트물질이 금속막(23)을 덮도록 스핀코팅에 의해 새로이 인가되어 제 2 레지스트막(11)을 형성한다. 이 실시예에서, 도 7에 도시된 바와 같은 제 2 노광마스크(20)가 사용된다. 제 1 노광마스크(18)와 제 2 노광마스크(20)가 서로 겹쳐졌다고 가정하면, 두 개의 제 1 노광마스크(18)의 홀(19)과 하나의 제 2 노광마스크(20)의 홀(21)이 서로 부분적으로 오버랩되고 연속적으로 위치한다. 제 2 노광마스크(20)를 놓여진 기판구조와 일치시킨 후, 제 2 노광마스크(20)를 사용하여 제 2 레지스트막(11)을 노광시켜 현상한다. 이에 의해, 제 2 레지스트막(11)이 패터닝되어 캐패시터콘택홀이 형성되는 위치를 포함하는 부분에 개구를 형성한다. 즉, 제 2 레지스트패턴이 형성된다. 제 2 레지스트패턴과 금속막(23)을 에칭마스크로 사용하여, 질화막(5)과 제 1 절연막(4)내에 캐패시터콘택홀(12)을 형성한다. 따라서, 제 1 노광마스크(18)와 제 2 노광마스크(20)가 사용되고, 제 1 노광마스크(18)에 의해 형성된 개구(10A)와 제 2 노광마스크(20)에 의해 형성된 개구(10B)의 오버랩부분에 대응하는 영역에만 각 캐패시터콘택홀(12)이 형성된다. 따라서, 제 1 실시예와 유사하게, 제 1 노광마스크(18)의 각 홀(19)의 면적과 제 2 노광마스크(20)의 각 홀(21)의 면적이 도 18에 도시된 종래 노광마스크(115)에서의 각 홀(116)의 면적보다 커질 수 있다.
또한, 상술한 실시예에서, 여러가지 방법을 사용하여 다양한 공정단계에서 막들을 형성한다. 그러나, 본 발명은 상술한 방법등을 사용하는 것에 한정되지 않고, 상술한 막들을 형성하기 위하여 여러가지 다른 적절한 방법들을 선택하여 사용하는 것이 가능하다.
상술한 설명에서, 특정한 실시예들을 참조하여 본 발명을 설명하였다. 그러나, 당업자에게는 첨부하는 청구항에 기재한 바와 같은 본 발명의 범위내에서 다양한 수정과 변경이 가능하다는 것을 알 수 있을 것이다. 따라서, 상기 설명과 도면은 한정적인 의미가 아니라 설명하기 위한 것이며, 모든 수정등은 본 발명의 범위에 포함된다. 따라서, 본 발명은 첨부된 청구범위내에서의 모든 변경과 수정을 포함한다.
위에서 상세하게 설명한 바와 같이, 본 발명에서는, 두 개의 노광마스크를 사용하여 캐패시터콘택홀을 형성하기 위해 필요한 레지스트패턴들을 형성함으로써, 노광마스크들의 각 홀의 면적이 종래의 노광마스크의 각 홀의 면적보다 크게 형성될 수 있다. 따라서, 캐패시터콘택홀을 형성하기 위해 필요한 레지스트패턴들을 형성하는 공정에서, 넓은 노광마진이 얻어질 수 있다. 이로써, 캐패시터콘택홀을 갖는 반도체장치의 생산성이 악화되는 것을 방지할 수 있다.
Claims (22)
- 캐패시터콘택홀을 갖는 반도체장치 제조방법에 있어서:반도체기판을 준비하는 단계와;상기 반도체기판상에 소자격리절연막을 형성하는 단계와;상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와;상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와;상기 제 3 절연막상에 제 1 레지스트막을 형성하는 단계와;제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와;상기 패터닝된 제 1 레지스트막을 덮도록 제 2 레지스트막을 형성하는 단계와;제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 및 제 2 레지스트막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와; 그리고도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 캐패시터콘택홀을 형성한 후에 그리고 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채우기 전에, 잔여하는 상기 제 1 및 제 2 레지스트막을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채운 후에, 상기 제 3 절연막을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막을 선택적으로 제거한 후에 그리고 상기 제 2 레지스트막을 형성하기 전에, 상기 제 1 레지스트막을 고온에서 베이킹하는 단계를 추가로 구비하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 절연막 각각은 산화막인 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막을 질화막인 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 3 절연막을 선택적으로 제거하는 단계에서, 상기 제 2 절연막은 에칭스토퍼로서 기능하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 레지스트막 패터닝단계에서 상기 제 1 레지스트막에 개구부가 형성되고, 상기 제 2 레지스트막 패터닝단계에서 상기 제 2 레지스트막에 개구부가 형성되며, 상기 제 1 레지스트막의 상기 개구부에 대응하는 영역은 상기 제 2 레지스트막의 상기 개구부에 대응하는 영역과 부분적으로 오버랩되고, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역과 상기 제 2 레지스트막의 상기 개구부에 대응하는 상기 영역이 서로 오버랩되는 부분에서 상기 캐패시터콘택홀이 형성되는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 8 항에 있어서, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역은 캐패시터의 하부전극이 형성되는 영역에 대응하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 노광마스크는 각각 광을 통과시키기 위한 개구를 가지며, 두 개의 상기 제 1 노광마스크와 상기 제 2 노광마스크가 겹쳐졌다고 가정했을 때, 상기 제 1 노광마스크의 상기 개구와 상기 제 2 노광마스크의 개구는 서로 부분적으로 오버랩되는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 캐패시터콘택홀을 갖는 반도체장치 제조방법에 있어서:반도체기판을 준비하는 단계와;상기 반도체기판상에 소자격리절연막을 형성하는 단계와;상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와;상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와;상기 제 3 절연막상에 금속막을 형성하는 단계와;상기 금속막상에 제 1 레지스트막을 형성하는 단계와;제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 금속막을 선택적으로 제거하여 패터닝된 금속막을 형성하는 단계와;잔여하는 상기 제 1 레지스트막을 제거하는 단계와;상기 패터닝된 금속막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와;상기 패터닝된 금속막을 덮도록 제 2 레지스트막을 형성하는 단계와;제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와;상기 패터닝된 제 2 레지스트막과 상기 패터닝된 금속막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와; 그리고도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 캐패시터콘택홀을 형성한 후에 그리고 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채우기 전에, 잔여하는 상기 제 2 레지스트막을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 도전막을 형성하여 상기 캐패시터콘택홀을 채운 후에, 상기 제 3 절연막을 제거하는 단계를 추가로 구비하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 제 1 및 제 3 절연막 각각은 산화막인 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 제 2 절연막을 질화막인 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 금속막은 폴리실리콘막인 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 제 3 절연막을 선택적으로 제거하는 단계에서, 상기 제 2 절연막은 에칭스토퍼로서 기능하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 제 1 레지스트막 패터닝단계에서 상기 제 1 레지스트막에 개구부가 형성되고, 상기 제 2 레지스트막 패터닝단계에서 상기 제 2 레지스트막에 개구부가 형성되며, 상기 제 1 레지스트막의 상기 개구부에 대응하는 영역은 상기 제 2 레지스트막의 상기 개구부에 대응하는 영역과 부분적으로 오버랩되고, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역과 상기 제 2 레지스트막의 상기 개구부에 대응하는 상기 영역이 서로 오버랩되는 부분에서 상기 캐패시터콘택홀이 형성되는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 18 항에 있어서, 상기 제 1 레지스트막의 상기 개구부에 대응하는 상기 영역은 캐패시터의 하부전극이 형성되는 영역에 대응하는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 제 11 항에 있어서, 상기 제 1 및 제 2 노광마스크는 각각 광을 통과시키기 위한 개구를 가지며, 두 개의 상기 제 1 노광마스크와 상기 제 2 노광마스크가 겹쳐졌다고 가정했을 때, 상기 제 1 노광마스크의 상기 개구와 상기 제 2 노광마스크의 개구는 서로 부분적으로 오버랩되는 것을 특징으로 하는 캐패시터콘택홀을 갖는 반도체장치 제조방법.
- 캐패시터콘택홀을 갖는 반도체장치에 있어서:반도체기판을 준비하는 단계와;상기 반도체기판상에 소자격리절연막을 형성하는 단계와;상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와;상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와;상기 제 3 절연막상에 제 1 레지스트막을 형성하는 단계와;제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와;상기 패터닝된 제 1 레지스트막을 덮도록 제 2 레지스트막을 형성하는 단계와;제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 및 제 2 레지스트막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와; 그리고도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 방법에 의해 제조되는 캐패시터콘택홀을 갖는 반도체장치.
- 캐패시터콘택홀을 갖는 반도체장치에 있어서:반도체기판을 준비하는 단계와;상기 반도체기판상에 소자격리절연막을 형성하는 단계와;상기 소자격리절연막에 의해 정의된 각 소자형성영역에 적어도 하나의 게이트전극 및 소오스/드레인영역을 형성하는 단계와;상기 게이트전극 및 상기 소오스/드레인영역을 덮도록 제 1 절연막을 형성하는 단계와;상기 제 1 절연막상에 제 2 절연막을 형성하는 단계와;상기 제 2 절연막상에 상기 제 2 절연막과 다른 물질로 이루어진 제 3 절연막을 형성하는 단계와;상기 제 3 절연막상에 금속막을 형성하는 단계와;상기 금속막상에 제 1 레지스트막을 형성하는 단계와;제 1 노광마스크를 사용하여 상기 제 1 레지스트막을 패터닝하여 패터닝된 제 1 레지스트막을 형성하는 단계와;상기 패터닝된 제 1 레지스트막을 마스크로 사용하여 상기 금속막을 선택적으로 제거하여 패터닝된 금속막을 형성하는 단계와;잔여하는 상기 제 1 레지스트막을 제거하는 단계와;상기 패터닝된 금속막을 마스크로 사용하여 상기 제 3 절연막을 선택적으로 제거하는 단계와;상기 패터닝된 금속막을 덮도록 제 2 레지스트막을 형성하는 단계와;제 2 노광마스크를 사용하여 상기 제 2 레지스트막을 패터닝하여 패터닝된 제 2 레지스트막을 형성하는 단계와;상기 패터닝된 제 2 레지스트막과 상기 패터닝된 금속막을 마스크로 사용하여 상기 각 소자형성영역내의 소오스/드레인영역중 하나의 적어도 하나의 부분상의 상기 제 1 및 제 2 절연막을 선택적으로 제거하여 캐패시터콘택홀을 형성하는 단계와; 그리고도전막을 형성하여 상기 캐패시터콘택홀을 채우는 단계를 구비하는 방법에 의해 제조되는 캐패시터콘택홀을 갖는 반도체장치.
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