KR19980015773A - 반도체 장치의 콘택홀 형성방법 - Google Patents

Abstract

본 발명은 자기 정렬 방식에 의한 반도체 장치의 콘택홀 형성 방법에 관하여 기재하고 있다. 이는, 실리콘 기판상에 소정 형상의 게이트 전극을 형성시키는 단계와, 상기 게이트 전극을 절연시키기 위한 소정 형상의 스페이서를 형성시키는 단계와, 상기 결과물의 전면에 층간 절연막을 형성시키는 단계와, 폴리머가 과량 형성되는 조건하에서 제1식각 공정을 수행하여 폴리머층을 형성시키는 단계와, 폴리머가 소량 형성되는 조건의 제2식각 공정에 의하여 상기 폴리머층을 제거하는 단계로 이루어진다. 따라서, 본 발명에 따르면, 폴리머가 다량으로 생성되는 조건하에서 식각 공정을 수행한 후 폴리머가 미량으로 생성되는 조건하의 건식 식각 공정에 의해서 콘택홀을 형성시킴으로서 스페이서가 오버 에칭되는 것을 방지시킬 수 있을 뿐만 아니라 스톱핑 현상이 발생되는 것을 방지시켜서 반도체 장치의 성능 및 신뢰도를 향상시킨다.

Description

반도체 장치의 콘택홀 형성 방법

본 발명은 반도체 장치의 콘택홀 형성 방법에 관한 것으로, 특히 식각 공정시 생성되는 폴리머량을 조절시켜서 콘택홀을 형성시키는 자기 정렬 방식에 의한 반도체 장치의 콘택홀 형성 방법에 관한 것이다.

일반적으로, 반도체 장치의 집적도가 증가됨에 따라서 배선의 넓이 뿐만 아니라 배선과 배선사이의 간격도 현저하게 감소하고 있다. 또한 다층의 도전층을 사용하는 메모리 장치에서 층간 절연막에 의해 도전층과 도전층사이의 높이가 더욱 높아져서 도전층들간에 콘택홀을 형성하는 공정이 매우 어렵게된다.

이에 따라, 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 또한 같은 형태의 패턴이 반복되는 경우에 미스얼라인 마진을 확보하고 미세 콘택홀을 형성시키기 위하여 자기 정렬(self align) 방식으로 콘택홀을 형성하는 방법이 제시되었다. 자기 정렬 콘택홀 형성 방법은 주변 구조물의 단차를 이용하여 콘택홀을 형성하는 공정으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연 물질의 두께 및 식각 방식 등에 의해 다양한 크기의 콘택홀을 마스크의 사용없이 얻을 수 있기 때문에 고집적화되는 반도체 장치의 구현에 적합한 방법으로 사용되고 있다.

즉, 종래 일실시예에 따라서 자기 정렬 방식에 의한 콘택홀 형성 방법이 예시되어 있는 도 1을 참조하면, 실리콘 기판(110)상에 소정 형상의 게이트 전극(120)을 형성시킨다. 이 후에, 상기 게이트 전극(120)의 측면에 질화물 조성으로 이루어진 소정 형상의 스페이서(130)를 형성시킨다. 또한, 상기 결과물의 전면에 산화물 계열의 절연 물질을 소정 두께로 증착시킴으로서 층간 절연막(140)을 형성시킨다. 그리고, 상기 층간 절연막(140)상에 사진 식각 공정에 의하여 형성되는 포토레지스트 패턴(150)을 식각 마스크로 하여 노출되는 상기 층간 절연막(140)의 일부를 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 제거한다. 이때, 상기 건식 식각 공정은 상기 스페이서(130)를 구성하는 질화물과 상기 층간 절연막(140)을 구성하는 산화물의 식각 선택비가 상이한 점을 이용한다. 그 결과, 가상선으로 표시되어 있는 바와 같이, 상기 실리콘 기판(110)의 일부가 노출되는 콘택홀(CH)이 형성된다.

그러나, 도 1에 일점쇄선으로 표시되어 있는 바와 같이, 자기 정렬 방식에 의한 콘택홀(CH) 형성시 상기 층간 절연막(140)을 구성하는 산화물에 대한 상기 스페이서(130)를 구성하는 질화물의 식각 선택비가 상대적으로 증가한 경우 즉 질화물의 에칭시 폴리머가 미량으로 생성되는 경우에 상기 층간 절연막(140)의 에칭과 동시에 상기 스페이서(130)의 일부가 오버 에칭된다. 따라서, 상기 게이트 전극(120)과 상기 콘택홀을 매립시키는 콘택(도시되어 있지 않음)이 접촉되어서 반도체 장치의 성능을 저하시키는 문제점을 야기시킨다. 한편, 도 3에 도시되어 있는 바와 같이, 질화물에 대한 산화물의 식각 선택비를 증가시킨 경우 즉 질화물의 에칭시 과량의 폴리머가 형성되어서 축적되는 경우(도면 부호(250) 참조)에 식각 스톱핑(stopping) 현상이 발생된다. 따라서, 콘택홀의 형성이 어렵게된다는 문제점이 야기된다.

상기된 바와 같은 종래의 문제점을 해소시키기 위하여 안출된 본 발명의 기술적 과제는 질화물에 대한 산화물의 식각 선택비를 증대시킬 수 있을 뿐만 아니라 질화물 에칭시 발생되는 폴리머의 과다한 양에 의하여 식각 스톱핑 현상이 발생되는 것을 방지시킬 수 있는 자기 정렬 방식에 의한 반도체 장치의 콘택홀 형성 방법을 제공한다.

도 1은 종래 일실시예에 따른 콘택홀 형성 방법을 예시한 단면도.

도 2는 종래 다른 실시예에 따른 콘택홀 형성 방법을 예시한 단면도.

도 3은 내지 도 5는 본 발명에 따른 콘택홀 형성 방법을 도시한 단면도.

* 도면의 주요 부분에 대한 부호 설명 *

310. 실리콘 기판320. 게이트 전극

330. 스페이서340. 층간 절연막

350. 감광층360. 폴리머층

상기된 기술적 과제를 달성하기 위하여 본 발명은, 실리콘 기판상에 소정 형상의 게이트 전극을 형성시키는 단계와, 상기 게이트 전극을 절연시키기 위한 소정 형상의 스페이서를 형성시키는 단계와, 상기 결과물의 전면에 층간 절연막을 형성시키는 단계와, 폴리머가 과량 형성되는 조건하에서 제1식각 공정을 수행하여 폴리머층을 형성시키는 단계와, 폴리머가 소량 형성되는 조건의 제2식각 공정에 의하여 상기 폴리머층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법을 제공한다.

본 발명의 일실시예에 따르면, 상기 제2식각 공정은 C/F 조성비가 감소된 조건하에서 수행되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명하면 다음과 같다.

도 3 내지 도 5는 본 발명의 일실시예에 따른 반도체 장치의 콘택홀 형성 방법을 순차적으로 도시한 단면도이다.

즉, 본 발명에 따른 반도체 장치의 콘택홀 형성 방법은 실리콘 기판(310)상에 소정 형상의 게이트 전극(320)을 형성시키는 단계와, 상기 게이트 전극(320)을 절연시키기 위한 소정 형상의 스페이서(330)를 형성시키는 단계와, 상기 결과물의 전면에 층간 절연막(340)을 형성시키는 단계와, 폴리머가 과량 형성되는 조건하에서 제1식각 공정을 수행하여 폴리머층(360)을 형성시키는 단계와, 폴리머가 소량 형성되는 조건하에서 제2식각 공정에 의하여 상기 폴리머층(360)을 제거하는 단계로 이루어진다.

먼저, 실리콘 기판(310)상에 층간 절연막(340)이 형성된 것을 단면 도시한 도 3을 참조하면, 국부 산화 공정(LOCOS) 또는 트렌치를 이용한 소자 분리 영역 형성 공정 등에 의하여 실리콘 기판(310)에 소정 선폭 크기의 필드 산화막(도시되어 있지 않음)을 형성시킨다. 상기 필드 산화막에 의하여 활성 영역이 한정된다. 상기 실리콘 기판(310)의 활성 영역상에 열산화 공정 등에 의하여 게이트 산화막을 형성시킨다. 상기 결과물의 전면에 화학 기상 증착(CVD) 공정 등에 의하여 폴리실리콘을 소정 두께로 증착시켜서 도전층을 형성시킨 후 사진 식각 공정 등에 의하여 형성되는 식각 마스크를 통하여 노출되는 상기 도전층의 일부를 식각 공정에 의해서 제거한다. 그 결과 소정 형상의 게이트 전극(320)이 상기 실리콘 기판(310)의 게이트 산화막상에 형성된다.

게이트 전극(320)이 형성된 결과물의 전면에 질화물 계통의 절연 물질을 화학 기상 증착(CVD) 등에 의하여 소정 두께로 증착시킨 후 식각 공정에 의하여 소정 형상의 스페이서(330)를 형성시킨다. 또한, 상기 결과물의 전면에 산화물 계통의 절연 물질을 화학 기상 증착 공정 등에 의하여 소정 두께로 증착시킴으로서 층간 절연막(340)을 형성시킨다.

한편, 폴리머가 과량으로 생성되는 제1식각 조건 즉 C/F 조성비가 증가된 조건하에서 폴리머층(360)이 형성된 것을 단면 도시한 도 4를 참조하면, 상기 층간 절연막(340)상에 스핀 코팅에 의하여 포토레지스트(PR)를 소정 두께로 도포시킨 후 베이킹 공정에 의하여 감광층(350)을 형성시킨다. 상기 감광층(350)을 노광 및 현상시킴으로서 소정 형상으로 패터닝시킨다. 이 후에, 상기 감광층(350)의 패턴을 통하여 노출되는 상기 층간 절연막(340)의 일부를 반응성 이온 식각(RIE) 공정 등과 같이 이방성 식각 특성이 양호한 건식 식각 공정에 의하여 제거한다.

이때, 상기 층간 절연막(340)의 식각이 진행됨에 따라서 상기 스페이서(330)가 노출된다. 한편, 상기 건식 식각 공정의 계속적인 수행시 노출된 상기 스페이서(330)를 구성하는 질화물은 탄소와 반응을 하여서 과량의 폴리머를 형성시킨다. 이러한 폴리머는 축적되어서 폴리머층(360)을 형성시킨다.

이 후에, 콘택홀(CH)이 형성된 것을 단면 도시한 도 5를 참조하면, 상기된 바와 같이 폴리머층(360)이 형성된 상태하에서 폴리머가 미량으로 생성되는 제2식각 조건 즉 C/F 조성비가 감소된 조건하에서 이방성 식각 특성이 양호한 건식 식각 공정을 수행한다. 즉, 상기 제2식각 조건하의 건식 식각 공정 수행시 폴리머가 미량으로 생성되므로 폴리머의 축적은 이루어지지 않는다. 그러나, 상기 건식 식각 공정에 의하여 축적된 폴리머층(360)의 에칭이 이루어진다. 그 결과 상기 실리콘 기판(310)의 일부를 노출시키는 콘택홀(CH)을 형성시킨다. 한편, 상기 결과물에 소정 형상으로 잔존하는 감광층은 제거된다.

이상, 상기 내용은 본 발명의 바람직한 일실시예를 단지 예시한 것으로 본 발명의 당업자는 첨부된 청구 범위에 기재된 본 발명의 요지 및 사상을 변경시킴이 없이 본 발명에 대한 수정 및 변경을 가할 수 있다.

따라서, 본 발명에 따르면, 폴리머가 다량으로 생성되는 조건하에서 식각 공정을 수행한 후 폴리머가 미량으로 생성되는 조건하의 건식 식각 공정에 의해서 콘택홀을 형성시킴으로서 스페이서가 오버 에칭되는 것을 방지시킬 수 있을 뿐만 아니라 스톱핑 현상이 발생되는 것을 방지시켜서 반도체 장치의 성능 및 신뢰도를 향상시킨다.

Claims (4)

1. 실리콘 기판상에 소정 형상의 게이트 전극을 형성시키는 단계와,

   상기 게이트 전극을 절연시키기 위한 소정 형상의 스페이서를 형성시키는 단계와,

   상기 결과물의 전면에 층간 절연막을 형성시키는 단계와,

   폴리머가 과량 형성되는 조건하에서 제1식각 공정을 수행하여 폴리머층을 형성시키는 단계와,

   폴리머가 소량 형성되는 조건의 제2식각 공정에 의하여 상기 폴리머층을 제거하는 단계로 이루어진 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
2. 제1항에 있어서, 상기 제1식각 공정 및 제2식각 공정은,

   이방성 식각 특성이 양호한 건식 식각 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 콘택홀 형성 방법.
3. 제2항에 있어서, 상기 제2식각 공정은,

   폴리머가 과량으로 형성되는 조건하에서 수행되는 것을 특징으로 한느 반도체 장치의 콘택홀 형성 방법.
4. 제3항에 있어서, 상기 제2식각 공정은,

   C/F 조성비가 작은 조건하에서 수행되는 것을 특징으로 한느 반도체 장치의 콘택홀 형성 방법.