KR100237758B1 - 반도체 소자의 금속라인 형성 방법 - Google Patents
반도체 소자의 금속라인 형성 방법 Download PDFInfo
- Publication number
- KR100237758B1 KR100237758B1 KR1019930030774A KR930030774A KR100237758B1 KR 100237758 B1 KR100237758 B1 KR 100237758B1 KR 1019930030774 A KR1019930030774 A KR 1019930030774A KR 930030774 A KR930030774 A KR 930030774A KR 100237758 B1 KR100237758 B1 KR 100237758B1
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- forming
- film
- metal
- wafer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000002184 metal Substances 0.000 claims abstract description 45
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 239000000463 material Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 13
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 4
- 230000000694 effects Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000008021 deposition Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속라인 형성 방법에 있어서, 일반적인 트랜지스터 구조를 갖는 웨이퍼 상에 제1절연막(1)을 증착한 후 스페이서 형성용 물질(5)을 증착하고 상기 스페이서 형성용 물질(5)을 패턴닝 하는 단계, 웨이퍼 전체구조 상부에 제2절연막을 형성하고 다시 전면식각하여 상기 스페이서 형성용 물질(5) 패턴 측벽에 제2절연막 스페이서(3)를 형성시키는 단계, 상기 스페이서 형성용 물질(5) 패턴을 식각공정에 의해 제거하는 단계, 상기 제1절연막(1)의 소정 부위를 식각하여 웨이퍼 상의 소정 부위에(4) 콘택 홀을 형성하고 금속층(3)을 증착하는 단계, 웨이퍼 표면의 평탄화를 위하여 평탄화용 물질(6)을 형성한후 에치 백(Erch Back)하여 절연막 스페이서(3)위의 금속층(2)을 모두 제거하는 단계, 상기 평탄화용 물질(6)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속라인 형성 방법에 관한 것으로, 금속라인의 핏치를 줄임으로써 칩 영역을 줄일 수 있어 소자의 고집적화를 앞당기는 효과가 있다.
Description
제1도는 종래기술에 따른 금속라인 단면도.
제2도는 본 발명에 따른 금속라인 단면도.
제3(a)도 내지 제3(g)도는 본 발명의 일실시예에 따른 금속라인 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연층 2 : 금속층
3 : 절연막 스페이서 4 : 게이트
5 : 폴리실리콘막 6 : 평탄화용 물질
본 발명은 반도체 소자의 금속라인 형성 방법에 관한 것이다.
일반적으로, 금속라인은 반도체 칩(Chip) 내에서 전기적 연결을 목적으로 사용된다.
제1도는 종래기술에 따른 금속라인 단면도로서, 도면에서 1은 절연층, 2는 금속층을 각각 나타낸다.
금속 패턴(Pattern)은 보통 금속층 증착, 감광막 코팅(Coating), 마스크(레티클)얼라인(Align), 노광 및 현상, 금속층 식각, 감광막 제거공정을 순서적으로 진행하여 얻는다.
이 때문에 금속 핏치(Metal Pitch, 도면의 A)를 마스크 얼라인과 노광 공정이 가능한 최소형상크기(Minimum feature size, 도면의 S 및 W)의 2배 이하로 줄이는 것은 불가능하다.
만일, 금속라인 사이의 공간(도면의 S)를 크게 줄일 수 있다면 금속라인이 일렬로 길게 달리는 주변회로에서 영역을 대폭 줄일 수 있다. 뿐만아니라 임의의 셀(Cell)의 비트라인(Bit Line)을 주변회로에 연결시켜 주기 위해서는 비트라인 콘택과 메탈라인을 형성시켜 주어야 하는데 금속핏치가 너무커서 셀의 집적화가 불가능한 경우가 있는데 이때도 금속라인 사이의 공간을 대폭 줄일 수 있다면 셀의 고 집적화가 가능하게 된다.
따라서 본 발명은 상기와 같은 필요성에 의해 금속라인 사이의 공간을 포토리소그래피(Photolithography) 공정으로 디파인(define) 하지 않고 절연막 스페이서(Spacer) 및 에치 백(Erch Back) 공정을 이용하여 형성함으로써 셀의 고집적화를 이루는 반도체 소자의 금속라인 형성 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 안출된 본 발명은 일반적인 트랜지스터 구조를 갖는 웨이퍼 상에 제1절연막을 증착한후 스페이서 형성용 물질을 증착하고 상기 스페이서 형성용 물질을 패턴닝 하는 단계, 웨이퍼 전체구조 상부에 제2절연막을 형성하고 다시 전면식각하여 상기 스페이서 형성용 물질 패턴 측벽에 제2절연막 스페이서를 형성시키는 단계, 상기 스페이서 형성용 물질 패턴을 식각공정에 의해 제거하는 단계, 상기 제1절연막의 소정 부위를 식각하여 웨이퍼 상의 소정 부위에 콘택 홀을 형성하고 금속층을 증착하는 단계, 웨이퍼 표면의 평탄화를 위하여 평탄화용 물질을 형성한후 에치 백(Erch Back)하여 절연막 스페이서 위의 금속층을 모두 제거하는 단계, 상기 평탄화용 물질을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 및 제3(g)도를 참조하여 본 발명을 상세히 설명한다.
제2도는 본 발명에 의해 최종적으로 얻어지는 금속라인의 단면을 나타낸 것으로, 도면에서 1은 절연층, 2는 금속층, 3은 절연막 스페이서를 각각 나타내며, 금속라인 핏치(도면의 B)가 제1도의 종래기술때(제1도의 A)보다 대폭 감소하였음을 나타낸다.
금속층과 폴리실리콘과 같은 다른 층을 절연시키기 위한 절연막을 형성시킨 직후 본 발명에서는 1차로 절연막위에 산화막 또는 산화막/질화막/산화막의 ONO막의 스페이서를 형성시키고, 이어 금속층을 절연막 스페이서 높이보다 약간 얇게 증착시킨 후, 이어 에치 백(Erch Back) 공정을 이용하여 절연막 스페이서 상단의 금속을 제거한다. 결과적으로 금속라인은 절연막 스페이서를 사이를 두고 서로 절연되며 금속라인 핏치는 대폭 감소한다.
제3(a)도 내지 제3(g)도를 통하여 본 발명의 일실시예를 설명하면, 도면은 게이트 상에 금속라인을 콘택 시키는 공정도로서, 1은 절연층, 2는 금속층, 3은 절연막 스페이서, 4는 게이트, 5는 폴리실리콘, 6은 평탄화용 물질을 각각 나타낸다.
제3(a)도는 게이트(4)를 포함하는 일반적인 트랜지스터 구조를 갖는 웨이퍼 상에 BPSG막과 같은 절연막(1)을 증착한후 스페이서 형성용 폴리실리콘막 증착 및 리소그래피 공정에 의해 스페이서 형성용 폴리실리콘막(5) 패턴을 형성한 상태의 단면도이다.
이어서, 제3(b)도와 같은 웨이퍼 전체구조 상부에 ONO막 또는 산화막과 같은 절연막을 형성하고 다시 전면식각하여 상기 스페이서 형성용 폴리실리콘막(5) 패턴 측벽에 절연막 스페이서(3)를 형성시킨 다음에 스페이서 형성용 폴리실리콘막(5) 패턴을 식각공정에 의해 제거한다.
계속해서, 제3(d)도와 같이 상기 게이트(4) 상에 콘택 홀을 형성하고, 제3(e)도와 같이 금속층(2)을 스퍼터링(Sputtering) 방식에 의해 증착한다.
끝으로, 제3(f)도와 같이 웨이퍼의 평탄화를 위하여 감광막 또는 폴리이미드 또는 SOG(spin on glass)막과 같은 평탄화용 물질(6)을 형성하고, 제3(g)도와 같이 상기 평탄화용 물질(6)을 에치 백(Erch Back)하여 절연막 스페이서(3)위의 금속층(2)을 모두 제거한 다음에 평탄화용 물질(6)을 제거한다.
앞에서 기술한 절연막 스페이서(3) 형성공정은 다음과 같은 방식에 의해서도 가능하다. 절연막(1)형성후, 스페이서 형성용 폴리실리콘을 증착하고, 이어 질화막을 그 위에 증착하고, 스페이서 형성용 마스크를 사용하여 리소그래피 공정을 하고, 감광막으로 덮히지 않은 부위의 상기 질화막/스페이서 형성용 폴리실리콘을 제거한다. 이어 열적산화 방식에 의해 스페이서 형성용 폴리실리콘의 측벽 부위에 산화막을 키운 후, 남은 질화막/스페이서 형성용 폴리실리콘을 제거하면 절연막 위에 산화막으로 이루어진 길다란 산화막 스페이서 라인을 얻을 수 있다.
상기와 같이 이루어지는 본 발명은 금속라인의 핏치를 줄임으로써 칩 영역을 줄일 수 있어 소자의 고집적화를 앞당기는 효과가 있으며, 모든 반도체 소자 제조공정의 금속 핏치를 줄이는데 적용이 가능하며, 특히 금속 핏치에 의해 셀 크기가 좌우되는 경우와 주변 회로에서 금속라인이 일렬로 길게 달려가는 경우에 적용하면 그 효과가 매우 크다.
Claims (3)
- 반도체 소자의 금속라인 형성 방법에 있어서, 일반적인 트랜지스터 구조를 갖는 웨이퍼 상에 제1절연막(1)을 증착한 후 스페이서 형성용 물질(5)을 증착하고 상기 스페이서 형성용 물질(5)을 패턴닝 하는 단계, 웨이퍼 전체구조 상부에 제2절연막을 형성하고 다시 전면식각하여 상기 스페이서 형성용 물질(5) 패턴 측벽에 제2절연막 스페이서(3)를 형성시키는 단계, 상기 스페이서 형성용 물질(5) 패턴을 식각공정에 의해 제거하는 단계, 상기 제1절연막(1)의 소정 부위를 식각하여 웨이퍼 상의 소정 부위에(4) 콘택 홀을 형성하고 금속층(3)을 증착하는 단계, 웨이퍼 표면의 평탄화를 위하여 평탄화용 물질(6)을 형성한후 에치 백(Erch Back)하여 절연막 스페이서(3)위의 금속층(2)을 모두 제거하는 단계, 상기 평탄화용 물질(6)을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속라인 형성 방법.
- 제1항에 있어서, 상기 스페이서 형성용 물질(5)은 폴리실리콘막 또는 폴리실리콘막과 질화막의 이중구조중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속라인 형성 방법.
- 제1항에 있어서, 상기 제2절연막 스페이서(3)는 산화막 또는 산화막, 질화막, 산화막의 3중 구조중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속라인 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030774A KR100237758B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체 소자의 금속라인 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930030774A KR100237758B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체 소자의 금속라인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021424A KR950021424A (ko) | 1995-07-26 |
| KR100237758B1 true KR100237758B1 (ko) | 2000-01-15 |
Family
ID=19373761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930030774A KR100237758B1 (ko) | 1993-12-29 | 1993-12-29 | 반도체 소자의 금속라인 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100237758B1 (ko) |
-
1993
- 1993-12-29 KR KR1019930030774A patent/KR100237758B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950021424A (ko) | 1995-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6579757B2 (en) | Method for fabricating semiconductor device which prevents gates of a peripheral region from being oxidized | |
| KR0136569B1 (ko) | 고집적 반도체 소자의 콘택홀 형성 방법 | |
| GB2336031A (en) | Method of fabricating a capacitor over bitline DRAM cell | |
| KR100471410B1 (ko) | 반도체소자의 비트라인 콘택 형성방법 | |
| KR100237758B1 (ko) | 반도체 소자의 금속라인 형성 방법 | |
| KR0135690B1 (ko) | 반도체소자의 콘택 제조방법 | |
| US6537866B1 (en) | Method of forming narrow insulating spacers for use in reducing minimum component size | |
| KR100304946B1 (ko) | 반도체장치의제조방법 | |
| KR100466026B1 (ko) | 고집적 반도체 소자의 도전체 패턴 제조 방법 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| US5792671A (en) | Method of manufacturing semiconductor device | |
| KR100267773B1 (ko) | 반도체 소자 제조방법 | |
| KR950009935B1 (ko) | 반도체장치의 제조방법 | |
| KR100413043B1 (ko) | 반도체 장치의 게이트 전극 형성 방법 | |
| KR19990060819A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100277883B1 (ko) | 반도체 소자의 제조 방법 | |
| KR19980058381A (ko) | 반도체 소자 및 그외 제조방법 | |
| KR0166029B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR0147770B1 (ko) | 반도체 장치 제조방법 | |
| KR100431712B1 (ko) | 반도체 장치 제조 방법 | |
| KR100280528B1 (ko) | 반도체 장치의 내부배선 형성방법 | |
| KR19990074636A (ko) | 반도체소자의 콘택 형성방법 | |
| KR19980021221A (ko) | 반도체 소자의 자기 정렬 콘택 형성방법 | |
| KR19980021231A (ko) | 반도체 소자의 제조방법 | |
| KR19980017256A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |