KR19980021221A - 반도체 소자의 자기 정렬 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 자기 정렬 콘택 형성 방법에 대해 기재되어 있다.
반도체 기판 상에 질화막/게이트 도전층/게이트 산화막 구조의 게이트를 형성하는 단계; SiN을 사용하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 공정들로 형성된 결과물의 구조를 따라 다결정 실리콘막을 형성하는 단계; 상기 다결정 실리콘막중 상기 스페이서와 반도체 기판을 둘러싼 소정 영역을 남기도록 패터닝하는 단계; 상기 반도체 기판 전면에 산화막을 증착하여 층간 절연층을 형성하는 단계; 상기 다결정 실리콘막의 소정 영역이 노출되게 상기 층간 절연층을 패터닝하는 단계; 및 상기 다결정 실리콘막을 등방성 식각하는 단계로 이루어진다.
이는 스페이서를 둘러싼 다결정 실리콘막이 층간 절연층 식각시 식각 저지층(Stopping Layer)역할을 함으로써 원하는 두께의 스페이서를 형성할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택을 형성하기 위해 층간 절연층을 식각할 때 스페이서의 두께가 작아지는 것을 막기위한 반도체 소자의 자기 정렬 콘택(SAC;Self-Aligned Contact) 형성 방법에 관한 것이다.
자기 정렬 콘택(SAC)은 소자의 고집적화에 따라 발생하는 포토 미스 얼라인(Mis-Align)에 대한 마진 확보 및 공정 단계의 단축 등의 장점 때문에 도입되고 있는 새로운 식각 공정으로, 게이트 측벽의 스페이서를 HTO(High Temperature Oxide)에서 실리콘 나이트라이드(SiN)로 대치하여 층간 절연층의 구성 물질인 산화막과 실리콘 나이트라이드의 식각율 차이를 이용하여 콘택을 형성하는 공정이다.
도 1은 종래 기술에 의한 반도체 소자의 자기 정렬 콘택(SAC) 형성 방법을 설명하기 위해 도시한 단면도이다.
도면 참조 번호 1은 반도체 기판을, 3은 제이트 산화막을, 5는 게이트 도전층, 7은 질화막을, 9는 스페이서를, 11은 층간 절연층을, 12는 자기 정렬 콘택을 각각 나타낸다.
질화막(7)/게이트 도전층(5)/게이트 산화막(3) 구조의 게이트가 형성된 반도체 기판(1) 상에 질화막을 증착한 후 식각하여 상기 게이트 측벽에 스페이서(9)를 형성하는 공정, 상기 게이트 및 스페이서(9)가 형성된 반도체 기판 전면에 층간 절연층(후속 공정에서 11로 패터닝됨)을 형성하는 공정, 사진 식각 기술을 이용하여 상기 층간 절연층을 패터닝함으로써 자기 정렬 콘택(SAC, 12) 및 층간 절연층(11)을 형성하는 공정을 차례로 진행한다.
상기 질화막(7) 및 스페이서(9)는 실리콘 나이트라이드(SiN)를 사용하여 형성하고 상기 층간 절연층(11)은 산화막으로 형성한다.
그런데, 상기 스페이서(9) 형성한 후 상기 층간 절연층(11)을 형성하기 위해 식각 공정을 실시하면 상기 스페이서(9)중 그 상부(a)의 두께가 원하는 두께보다 100Å 정도 작아지는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 콘택을 형성하기 위해 층간 절연층을 식각할 때 스페이서의 두께가 작아지는 것을 막기위한 반도체 소자의 자기 정렬 콘택 형성 방법을 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 소자의 자기 정렬 콘택(SAC) 형성 방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 자기 정렬 콘택(SAC) 형성 방법을 설명하기 위해 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상에 질화막/게이트 도전층/게이트 산화막 구조의 게이트를 형성하는 단계; SiN을 사용하여 상기 게이트 측벽에 스페이서를 형성하는 단계; 상기 공정들로 형성된 결과물의 구조를 따라 다결정 실리콘막을 형성하는 단계; 상기 다결정 실리콘막중 상기 스페이서와 반도체 기판을 둘러싼 소정 영역을 남기도록 패터닝하는 단계; 상기 반도체 기판 전면에 산화막을 증착하여 층간 절연층을 형성하는 단계; 상기 다결정 실리콘막의 소정 영역이 노출되게 상기 층간 절연층을 패터닝하는 단계; 및 상기 다결정 실리콘막을 등방성 식각하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 자기 정렬 콘택(SAC;Self-Aligned Contact) 형성 방법을 제공한다.
본 발명에 의한 반도체 소자의 자기 정렬 콘택 형성 방법은, 스페이서를 둘러싼 다결정 실리콘막이 층간 절연층 식각시 식각 저지층(Stopping Layer)역할을 함으로써 원하는 두께의 스페이서를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 자기 정렬 콘택(SAC) 형성 방법을 설명하기 위해 도시한 단면도들이다.
도면 참조 번호 21은 반도체 기판을, 23은 제이트 산화막을, 25는 게이트 도전층, 27은 질화막을, 29는 스페이서를, 31·31a·31b는 다결정 실리콘막을, 33·33a는 층간 절연층을, 34는 자기 정렬 콘택을 각각 나타낸다.
도 2a를 참조하면, 반도체 기판(21) 상에 게이트 산화막, 게이트 도전층, 질화막을 차례로 형성한 후 패터닝하여 질화막(27)/게이트 도전층(25)/게이트 산화막(23) 구조의 게이트를 형성하는 공정, 상기 게이트가 형성된 반도체 기판(1) 상에 질화막을 증착한 후 식각하여 상기 게이트 측벽에 스페이서(29)를 형성하는 공정, 상기 공정들로 형성된 결과물의 구조를 따라 다결정 실리콘막(31)을 형성하는 공정을 차례로 진행한다.
상기 질화막(27) 및 스페이서(29)는 실리콘 나이트라이드(SiN)를 사용하여 형성한다.
도 2b를 참조하면, 사진 식각 방법을 이용하여 상기 다결정 실리콘막(31)중 상기 스페이서(29)와 반도체 기판(21)을 둘러싼 소정 영역을 남기도록 패터닝으로써 다결정 실리콘막(31a)을 형성하는 공정, 상기 반도체 기판(21) 전면에 산화막을 증착하여 층간 절연층(33)을 형성하는 공정을 진행한다.
도 2c를 참조하면, 사진 식각 방법을 이용하여 상기 다결정 실리콘막(31a)의 소정 영역이 노출되게 상기 층간 절연층(33)을 패터닝함으로써 층간 절연층(33a)을 형성한다.
상기 다결정 실리콘막(31a)은 상기 스페이서(29)보다는 크고 상기 층간 절연층(33a)보다는 작은 식각율을 가지므로 상기 층간 절연층 식각시 식각 저지층(Stopping Layer)역할을 한다.
도 2d를 참조하면, 상기 다결정 실리콘막(31a)를 등방성 식각함으로써 다결정 실리콘막(31b) 및 자기 정렬 콘택(34)를 형성한다.
이때 상기 스페이서(29)와 상기 다결정 실리콘막(31a)의 식각율 차이로 인해 상기 스페이서(29), 특히 그 상부(b)가 쉽게 식각되지 않는다.
이 후, 후속 공정에서는 상기 자기 정렬 콘택(34)에 도전 물질을 매립하므로 상기 도 2d의 공정을 실시하지 않고, 즉 자기 정렬 콘택(34)을 형성하기 위한 식각 공정을 실시하지 않은채 바로 상기 다결정 실리콘막(31a)상에 도전 물질을 증착함으로써 상기 스페이서(31a)의 두께를 일정하게 유지할 수 있다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의한 반도체 소자의 자기 정렬 콘택 형성 방법은, 스페이서를 둘러싼 다결정 실리콘막이 층간 절연층 식각시 식각 저지층(Stopping Layer)역할을 함으로써 원하는 두께의 스페이서를 형성할 수 있다.
Claims (1)
- 반도체 기판 상에 질화막/게이트 도전층/게이트 산화막 구조의 게이트를 형성하는 단계;SiN을 사용하여 상기 게이트 측벽에 스페이서를 형성하는 단계;상기 공정들로 형성된 결과물의 구조를 따라 다결정 실리콘막을 형성하는 단계;상기 다결정 실리콘막중 상기 스페이서와 반도체 기판을 둘러싼 소정 영역을 남기도록 패터닝하는 단계;상기 반도체 기판 전면에 산화막을 증착하여 층간 절연층을 형성하는 단계;상기 다결정 실리콘막의 소정 영역이 노출되게 상기 층간 절연층을 패터닝하는 단계; 및상기 다결정 실리콘막을 등방성 식각하는 단계를 포함하는 것을 특징으로하는 반도체 소자의 자기 정렬 콘택(SAC;Self-Aligned Contact) 형성 방법.
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| KR1019960040008A KR19980021221A (ko) | 1996-09-14 | 1996-09-14 | 반도체 소자의 자기 정렬 콘택 형성방법 |
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| KR1019960040008A KR19980021221A (ko) | 1996-09-14 | 1996-09-14 | 반도체 소자의 자기 정렬 콘택 형성방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299257B1 (ko) * | 1998-07-13 | 2001-11-30 | 윤종용 | 반도체장치의자기정렬콘택형성방법 |
| KR100403326B1 (ko) * | 1999-12-28 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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1996
- 1996-09-14 KR KR1019960040008A patent/KR19980021221A/ko not_active Application Discontinuation
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| KR100299257B1 (ko) * | 1998-07-13 | 2001-11-30 | 윤종용 | 반도체장치의자기정렬콘택형성방법 |
| KR100403326B1 (ko) * | 1999-12-28 | 2003-10-30 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
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