CN101952958B - 包括鳍式晶体管的系统及装置以及其使用、制作及操作方法 - Google Patents

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Abstract

本发明揭示方法、系统及装置，其包含具有存储器装置的系统。在一些实施例中，所述存储器装置包含：多个鳍式场效晶体管(190)，其安置成若干个行(164)；多个绝缘鳍(154)，其每一者安置于所述行(164)之间；及多个存储器元件，其每一者耦合到所述多个鳍式场效晶体管(190)中的鳍式场效晶体管(190)的端子(192、194)。

Description

包括鳍式晶体管的系统及装置以及其使用、制作及操作方法
技术领域
本发明的实施例一般来说涉及电子装置，且更具体来说，在某些实施例中涉及鳍式晶体管。 
背景技术
鳍式场效晶体管(finFET)经常围绕从衬底大体上垂直延伸的鳍(例如，高且薄的半导电部件)构建。通常，栅极通过沿鳍的一个侧保形地向上行进翻越顶部并沿鳍的另一侧向下行进而跨越所述鳍。在一些实例中，所述栅极经安置倚靠所述鳍的侧且并不延伸翻越顶部。一般来说，源极及漏极位于栅极的相对侧上，靠近鳍的两端。在操作中，通过选择性地给栅极通电来控制穿过源极与漏极之间的鳍的电流。 
一些finFET包含通过侧壁间隔件过程形成的栅极。在此过程的一些版本中，通过用保形、导电膜覆盖鳍且然后各向异性蚀刻所述导电膜来形成所述栅极。在所述蚀刻期间，比从垂直表面快地从水平表面移除所述导电材料。因此，所述导电材料的一部分残留倚靠鳍的垂直侧壁。此过程的优点为相对于经常经受对准及分辨率约束的通过光刻图案化的栅极可形成相对窄的栅极。 
尽管通过侧壁间隔件过程形成栅极避免了一些过程问题，但其可引入其它失效机制。鳍的侧壁经常成角度而非垂直，因为所述鳍通过小于完全各向异性的蚀刻步骤而形成。这些成角度的侧壁可使侧壁间隔件过程的窗口变窄，且在一些情况下使其闭合。所述角度使邻近鳍的基底彼此更靠近地放置，且当保形膜沉积于此较窄间隙中时，所述膜的覆盖所述邻近侧壁的部分可联合，因此在所述间隙中形成具有较大垂直厚度的膜。在所述间隙中所述膜可变得如此厚以至于侧壁间隔件蚀刻不会移除邻近栅极之间的所有导电膜。所得导电残余物形成使邻近finFET短路且降低合格率的条纹。 
附图说明
图1到22为衬底在根据本技术的实施例的制造过程的按顺序阶段期间的截面图。 
具体实施方式
上文论述的若干问题可通过随后所描述的实施例中的一些实施例得到缓解。在这些实施例中的是在邻近栅极之间形成绝缘鳍的制造过程的实例。如下文所阐释，在一些实施例中，绝缘鳍及半导体鳍两者通过界定绝缘鳍与半导体鳍之间的凹沟的单个蚀 刻来形成。所述凹沟又可界定形成于所述凹沟中的栅极的形状及位置。由于所述栅极形成于由绝缘鳍分离的凹沟中，因此在一些实施例中，认为所述栅极比通过常规技术形成的栅极彼此更可靠地隔离。下文参照图1到22描述此制造过程及其一些变形。 
如图1所图解说明，所述制造过程以提供衬底102开始。衬底102可包含半导电材料，例如单晶或多晶硅、砷化镓、磷化铟或具有半导体特性的其它材料。另一选择为或另外，衬底102可包含电子装置可构造于其上的非半导体本体，举例来说，例如塑胶或陶瓷工作表面等结构。术语“衬底”囊括处于各个制造阶段的本体，包含未处理的整个晶片、部分处理的整个晶片、完全处理的整个晶片、经切割晶片的一部分或经封装电子装置中的经切割晶片的一部分。 
在此实施例中，衬底102包含上部掺杂区104及下部掺杂区106。上部掺杂区104及下部掺杂区106可经不同掺杂。举例来说，上部掺杂区104可包含n+材料且下部掺杂区106可包含p-材料。上部掺杂区104的深度在衬底102的一显著部分上可大体上均匀，例如(举例来说)遍及存储器装置的阵列区域的一显著部分。上部掺杂区104及下部掺杂区106可通过植入或扩散掺杂剂材料进行掺杂。另一选择为，或另外，可在生长或沉积衬底102的全部或部分期间掺杂所述区104或106中的一者或两者，例如在外延沉积半导电材料期间或在生长从其割切晶片的半导电晶碇期间。如下文所阐释，上部掺杂区104可提供用于形成晶体管的源极及漏极的材料且下部掺杂区106可提供用于形成所述晶体管的通道的材料。 
可在衬底102中形成深隔离沟槽108及浅沟槽110。这些沟槽108及110可大体上沿Y方向延伸，如图1中所指示。一个或一个以上浅沟槽110可插入于若干对深隔离沟槽108之间。在一些实施例中，浅沟槽110可深于上部掺杂区104以分离随后形成的源极及漏极。另外，深隔离沟槽108可比浅沟槽110深以隔离随后形成的晶体管。 
深隔离沟槽108及浅沟槽110可界定衬底102的若干尺寸。浅沟槽110具有小于F的宽度112，其中F为图案化所述深隔离沟槽的设备的分辨率。类似地，深隔离沟槽108可具有小于F的宽度114，且深隔离沟槽108可与浅沟槽110间隔开小于F的宽度116。在一些实施例中，所述宽度112、114及116中的一者或一者以上或全部小于或大体上等于3/4F、1/2F或1/4F。沟槽108及110以118的周期重复，在一些实施例中，所述周期小于或大体上等于4F、2F或1F。在其它实施例中，可以所述图案中的其它结构或变化遮断所述图案。深隔离沟槽108及/或浅沟槽110可具有大体上矩形或梯形的横截面，且在一些实施例中，其横截面可跨越沿Y方向的某一距离大体上均匀，举例来说，跨越大于一个、两个、五个或更多个晶体管长度的距离。 
可使用各种流程来形成深隔离沟槽108及浅沟槽110。在一些实施例中，所述沟槽每一者通过双间距掩模按顺序形成。在此过程的一个实例中，首先通过遮蔽掉每隔一对深隔离沟槽108之间的区域且然后在对应于深隔离沟槽108中的每一者的区域上方在所述掩模的侧上形成多晶硅侧壁间隔件来形成深隔离沟槽108。然后，可移除所述掩模且硬掩模材料(例如，氧化物)可沉积于残留多晶硅侧壁间隔件上方，且可通 过化学机械平面化(CMP)回蚀或平面化所述硬掩模材料以暴露所述多晶硅。接下来，可选择性地蚀刻所述多晶硅以在所述氧化物硬掩模中形成开口，通过所述开口可蚀刻深隔离沟槽108。可通过类似流程形成浅沟槽110，除将初始掩模移位某一距离(例如，宽度116)及使用较浅蚀刻以外。在其它实施例中，这些结构108及110(如本文中所论述的许多其它结构)可通过若干流程来形成。 
深隔离沟槽108及浅沟槽110可用各种电介质材料(例如(举例来说)高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)或旋涂玻璃(SOG))部分地或完全地进行填充以电隔离特征。另外，深隔离沟槽108或浅沟槽110可包含各种衬里材料(例如(举例来说)氮化硅)以释放膜应力、改善粘附力或用作阻挡材料。在一些实施例中，在填充之前，用选定以进一步隔离晶体管的掺杂剂植入深隔离沟槽108的底部。 
接下来，在此实施例中，在衬底102上形成三个不同膜，如图2所图解说明。首先图解说明的膜为下部终止区120。在此实施例中，下部终止区120为氧化物层，部分取决于衬底102的体半导体材料是否容易形成原生氧化物(如硅等材料那样)，生长或者沉积所述氧化物层。举例来说，可通过在炉中使衬底102的硅部分的表面与氧反应在硅上生长下部终止区120或可在具有各种类型的半导体材料(包含硅及化合物半导体两者)的衬底上通过化学气相沉积(CVD)沉积下部终止区120。下部终止区120可在 
Figure BPA00001205444100031
与 
Figure BPA00001205444100032
之间厚，例如大体上接近 
Figure BPA00001205444100033
厚。 
下部终止区120可由不同于下一区(上部终止区122)的材料制成。在此实施例中，上部终止区122由通过CVD沉积的氮化物制成。上部终止区122可在 与 
Figure BPA00001205444100035
Figure BPA00001205444100036
之间厚，例如大体上接近 
Figure BPA00001205444100037
厚。如下文所阐释，在一些实施例中，上部终止区122与下部终止区120之间的过渡可通过预示停止蚀刻的适当时间或通过在穿透上部掺杂区104之间减慢蚀刻速率来减小过度蚀刻。 
接下来，在所图解说明的实施例中，形成牺牲掩模区124，如图2所图解说明。牺牲掩模区124可由通过CVD系统沉积的多晶硅制成，且其可具有在 
Figure BPA00001205444100038
与 
Figure BPA00001205444100039
之间的厚度，例如大体上接近 
Figure BPA000012054441000310
厚。牺牲掩模区124的厚度可基于所需半导体鳍高度来选择。如下文所阐释，在此实施例中，牺牲掩模区124形成用于界定半导体鳍的蚀刻步骤的硬掩模。在鳍蚀刻期间消耗所述硬掩模的一部分，因此，半导体鳍越长，且所述鳍蚀刻越深，牺牲的掩模区124可越厚。 
在形成图2所图解说明的膜之后，图案化衬底102，如图3及4所图解说明。图3图解说明前驱物鳍掩模126，且图4图解说明通过蚀刻由前驱物鳍掩模126暴露的区所形成的前驱物鳍128。前驱物鳍掩模126可由光致抗蚀剂制成或掩模126可为通过沉积并图案化遮蔽材料形成的硬掩模。前驱物鳍掩模126可通过各种光刻系统来图案化，例如光刻系统、纳米压印系统、电子束系统或其它适当图案化装置。所图解说明的前驱物鳍掩模126包含一系列遮蔽区130及暴露区132，两者大体上沿X方向延伸。遮蔽区130及暴露区132两者可具有大体上等于1F的宽度，且其遵循前驱物鳍掩模 126可具有接近2F的周期134。 
在某些实施例中，与一些常规过程相比，前驱物鳍掩模126具有相对大的对准限度。在此实施例中，衬底102上的许多现有结构(例如深隔离沟槽108及浅沟槽110)沿Y方向大体上均匀。因此，在此实施例中，掩模126可沿Y方向稍微移位，或错位，此对晶体管的最终形状没有显著影响。类似地，由于掩模126沿X方向大体上均匀，因此沟槽108及110沿X方向的一定错位在一些实施例中是可接受的。 
在形成前驱物鳍掩模126之后，可蚀刻前驱物鳍128，如图4所图解说明。在一些实施例中，此蚀刻可为大体上各向异性干式蚀刻。前驱物鳍128可具有与前驱物鳍掩模126的尺寸大体上互补的尺寸。所述蚀刻可形成大体上沿Z轴延伸距离136进入衬底102中的空隙。距离136可经选择以使得所述空隙的底部138比浅沟槽110深得多，但不如深隔离沟槽108深。 
接下来，如图5及6所图解说明，可底切前驱物鳍128的牺牲遮蔽区部分124。可将衬底102放置于湿式蚀刻浴槽中，其对制成牺牲遮蔽区124的材料有选择性，例如优先蚀刻多晶硅但以慢得多的速率移除衬底102上的其它材料的湿式蚀刻。由于湿式蚀刻为大体上各向同性，且由于牺牲遮蔽区124的顶部及底部被其它区126及122覆盖，因此所述湿式蚀刻可主要从牺牲遮蔽区124的垂直表面沿X及Y方向移除材料，由此使其宽度140变窄。在一些实施例中，宽度140可大体上等于或小于1/4F、1/2F、3/4F或1F。可以大体上等于或大于3/8F、1/4F、1/8F的距离141或某一其它距离来底切牺牲遮蔽区124。在一些实施例中，距离141可大体上等于或大于15nm。如下文所述，较窄牺牲遮蔽区124可界定较窄半导体鳍。在一些实施例中，可在形成前驱物鳍128的蚀刻期间对牺牲遮蔽区124进行底切。 
接下来，移除前驱物鳍掩模126，如图7所图解说明。前驱物鳍掩模126可通过对前驱物鳍掩模126有选择性的湿式蚀刻来移除或前驱物鳍掩模126可通过在炉中或等离子体蚀刻室中使前驱物鳍掩模126与氧反应来移除。 
如图8所图解说明，可在衬底102上形成衬里142。在此实施例中，衬里142为通过化学气相沉积或其它类型的沉积所沉积的大体上保形氮化物膜。在一些实施例中，举例来说，衬里142由与上部终止区122相同的材料或其它合适材料制成。衬里142可具有大体上等于或小于牺牲遮蔽区124(图6)的底切宽度142的厚度144。所图解说明的衬里142包含界定具有两个大体上90度的方向改变的复合曲线的肩部143。如下文所阐释，在一些实施例中，当蚀刻衬里142的高于肩部143的部分时，这些肩部143保护衬里142的低于肩部143的部分。因此，在一些实施例中，肩部143用作终止区。 
接下来，形成栅极间电介质146，如图9所图解说明。在此实施例中，栅极间电介质146为经施加具有覆盖层148的旋涂电介质(SOD)。在其它实施例中，其可为通过不同过程，例如CVD或ALD施加的不同材料。所述旋涂电介质可为旋涂玻璃，例如氧化物，且在一些实施例中，所述旋涂电介质可通过将衬底102放置在炉中以从所述旋涂电介质驱动挥发性化合物而稠密化。在一些实施例中，衬里142可保护衬底102的其它部分免于在稠密化期间产生的膜应力。 
在形成栅极间电介质146之后，可通过化学机械平面化(CMP)来大体上平面化衬底102，如图10所图解说明。所述CMP过程可移除覆盖层148、衬里142的顶部部分且在牺牲遮蔽区124上或其附近停止。栅极间电介质146与衬里142之间的过渡可产生触发CMP过程的结束的可检测现象，例如衬底的光学特性(例如，色彩)、化学特性(例如，废浆pH)或机械特性(例如，滑动摩擦)的改变。衬里142与牺牲遮蔽区124之间的过渡也可产生用于指示所述过程的终点的类似可检测现象。在一些实施例中，所述CMP过程在衬里142上或其附近停止且不暴露牺牲遮蔽区124。 
接下来，移除衬里142的高于肩部143的部分，如图11及12所图解说明。衬里142可通过干式蚀刻移除，所述干式蚀刻一般来说对衬里142有选择性以使得衬里142被蚀刻而不移除牺牲遮蔽区124或栅极间电介质146的一显著部分。在此实施例中，所述蚀刻在肩部143上或其附近停止，且衬里142的低于肩部143的一显著部分或全部保持在原位。在一些实施例中，所述蚀刻可穿透进入上部终止区122且在下部终止区120上停止。移除衬里142的上部部分在交替的牺牲遮蔽区124与栅极间电介质146部件之间打开间隙150。在此实施例中，所述间隙150暴露用于下一过程步骤的栅极间电介质146的侧壁。 
在形成间隙150之后，可对其进行加宽，如图13及14所图解说明。在此实施例中，通过湿式蚀刻衬底102来加宽间隙150。蚀刻剂穿透间隙150且与栅极间电介质146的侧壁进行反应。所述湿式蚀刻可为大体上各向同性且一般来说对栅极间电介质146有选择性以便移除相对少的牺牲遮蔽区124。在一些实施例中，所述湿式蚀刻底切牺牲遮蔽区124下方的上部终止区122的一部分。可将间隙150加宽到宽度152，且可将栅极间电介质146变窄到宽度156。在一些实施例中，宽度156及宽度152两者可小于F，例如大体上等于或小于3/4F、1/2F或1/4F。如下文所阐释，宽度152可大体上界定若干晶体管中的每一者的栅极的宽度。 
接下来，在目前所描述的实施例中，各向异性地蚀刻衬底102，如图15及16所图解说明。在此实施例中，各向异性蚀刻优先地沿Z方向移除材料且一般来说对衬底102的若干暴露材料中的许多或全部材料没有选择性。举例来说，所述蚀刻可大体上以大体上相同的速率蚀刻栅极间电介质146、牺牲遮蔽区124、上部掺杂区104及下部掺杂区106。此蚀刻可为此项技术中称作“鳄皮蚀刻”的蚀刻类型。 
如图15及16所图解说明，目前所描述的蚀刻改变衬底102的众多特征。可移除牺牲遮蔽区124的一显著部分或全部，且可在上部掺杂区104及下部掺杂区106两者中打开凹沟158。所图解说明的凹沟158也可消耗衬里142的一部分。凹沟158在上部掺杂区104的顶部以下可具有比浅沟槽110深但不如深隔离沟槽108或者前驱物鳍128(图4)之间的空间的底部138深的深度160。凹沟158的侧壁可大体上平行于Z方向，或其可倾斜或弯曲。所述蚀刻也可减小栅极间电介质146的厚度且大体上界定 绝缘鳍154。绝缘鳍154可具有界定凹沟158的底部部分的基底155。如下文所阐释，绝缘鳍154可分离邻近行晶体管的栅极。 
在此阶段处，衬底102可大体上界定半导体鳍162的尺寸。为图解说明这些尺寸，图17描绘移除其它特征的衬底102的上部掺杂区104及下部掺杂区106。如所图解说明，衬底102包含多个半导体鳍162。所图解说明的鳍162布置成大体上沿X方向延伸的若干个行164及大体上沿Y方向延伸的若干个列166。在此实施例中，半导体鳍162中的每一者通过深沟槽168与同一行164中的其它半导体鳍162隔离且通过中间沟槽170与同一列166中的其它半导体鳍162隔离。中间沟槽170可包含较宽上部部分172及较窄下部部分174。所图解说明的半导体鳍162中的每一者包含具有两个支腿176及178的大体上U形末端部分，所述支腿通过浅沟槽180分离。如下文所阐释，这些支腿176及178中的每一者可形成晶体管的源极或者漏极。 
图18图解说明目前所描述实施例中的下一步骤。在形成间隙158之后，可形成栅极电介质182。在一些实施例中，可通过化学气相沉积或原子层沉积来沉积栅极电介质182或在其它实施例中可通过(举例来说)在炉中使衬底102暴露于氧来生长栅极电介质182。所图解说明的栅极电介质182为经生长所得，且因此，其通常安置于上部掺杂区104及下部掺杂区106两者的暴露部分上。栅极电介质182可由各种电介质材料制成，例如氧化物、氧氮化物或高介电常数材料，如二氧化铪、二氧化锆及二氧化钛。 
接下来，可在衬底102上形成栅极材料184，如图19所描绘。所图解说明的栅极材料184为导电材料，例如通过溅射过程沉积的氮化钛，但在其它实施例中，栅极材料184可包含其它导电膜，例如经掺杂多晶硅或各种金属。在此实施例中，栅极材料184经沉积而具有覆盖层185以平面化衬底102且大致或完全地填充凹沟158。 
在所图解说明的实施例中，然后对栅极材料184进行回蚀以在半导体鳍162的行164的任一侧上形成隔离的栅极186及188，如图20所图解说明。栅极材料184可经凹入而低于隔离鳍154的顶部，但并非如此深以至于栅极186及188的顶部低于上部掺杂区104的底部。也就是说，栅极186及188可与上部掺杂区104至少部分地重叠。 
在一些实施例中，即使半导体鳍162的侧壁倾斜，栅极186及188也通过绝缘鳍154彼此隔离。在此实施例中，在凹沟158中通过回蚀过程而非通过侧壁间隔件过程界定栅极186及188。因此，在一些实施例中，倾斜的鳍侧壁未必使过程窗口变窄。 
接下来，可移除牺牲遮蔽区124、上部终止区122及下部终止区120的残留部分以暴露晶体管190的端子，如图21及22所图解说明。所图解说明的晶体管190中的每一者包含源极192、漏极194及由箭头196所图解说明的通道，所述箭头196描绘从源极192到漏极194的电流流动。晶体管190可消耗大体上等于或小于4F2的区域，包含栅极186及188及与每一晶体管190相关联的隔离。 
为接通晶体管190，可在栅极186及188上断定电压，且源极192与漏极194之间的电压可驱动电流196穿过通道。所图解说明的晶体管190可称作双栅极晶体管或 多栅极晶体管，因为其在邻近每一侧壁处具有栅极。可根据各种模式给栅极186及188通电：通常可同时给栅极186及188两者通电；可给一个栅极186或188通电，但不给另一个通电；或可彼此独立地给栅极186及188通电。在一些实施例中，栅极186及188可部分地或完全地围绕若干个行164，例如栅极186及188可连接在行164的一个端或两个端处。 
各种装置可连接到晶体管190。举例来说，晶体管190可连接到其它晶体管190以形成处理器、专用集成电路(ASIC)或静态随机存取存储器(SRAM)或晶体管190可连接到经配置以主要存储数据的装置，例如电容器、相变存储器、铁电存储器或可编程金属化单元。 
虽然本发明可容许有各种修改及替代形式，但具体实施例已以举例的方式显示于图式中并详细描述于本文中。然而，应理解，并非打算将本发明限定于所揭示的特定形式。相反，本发明将涵盖属于上文所附权利要求书所界定的本发明的精神及范围内的所有修改、等效形式及替代方案。 

Claims (22)

1.一种包括鳍式晶体管的装置，其包括：
多个鳍式场效晶体管，其安置成若干个行；
多个绝缘鳍，其每一者安置于所述行之间；及
多个存储器元件，其每一者耦合到所述多个鳍式场效晶体管中的鳍式场效晶体管的端子，
其中所述多个绝缘鳍至少部分地界定所述多个鳍式场效晶体管中的每一者的栅极安置于其中的若干凹沟，并且
其中所述绝缘鳍的至少一部分安置于所述栅极下方。
2.根据权利要求1所述的装置，其中所述多个鳍式场效晶体管中的所述鳍式场效晶体管中的每一者包括大体上U形末端部分。
3.根据权利要求1所述的装置，其中所述多个鳍式场效晶体管包括多个双栅极鳍式场效晶体管。
4.一种包括鳍式晶体管的装置，其包括：
多个晶体管行，每一晶体管包括：
半导体鳍；及
栅极，其至少一部分经安置而邻近所述半导体鳍；及
多个绝缘鳍，其每一者安置于所述多个晶体管行中的一对晶体管行之间，
其中所述多个绝缘鳍至少部分地界定所述栅极安置于其中的若干凹沟，并且其中所述绝缘鳍的至少一部分安置于所述栅极下方。
5.根据权利要求4所述的装置，其中所述多个绝缘鳍中的每一绝缘鳍包括基底，且其中所述基底至少部分地安置于栅极中的至少一者下方。
6.根据权利要求4所述的装置，其中所述绝缘鳍沿所述晶体管行的长度的至少一显著部分延伸。
7.根据权利要求4所述的装置，其中所述多个绝缘鳍中的每一绝缘鳍包括安置于所述绝缘鳍与衬底之间的衬里。
8.根据权利要求4所述的装置，其中所述多个晶体管行中的每一晶体管行包括安置于所述晶体管行的相对侧上的一对栅极。
9.根据权利要求4所述的装置，其中所述绝缘鳍每一者小于1F宽，其中F为图案化深隔离沟槽的设备的分辨率。
10.一种包括鳍式晶体管的装置，其包括：
第一晶体管及第二晶体管，其每一者包括：
半导体鳍，其从衬底大体上垂直延伸且沿平行于所述衬底的方向大体上线性延伸；及
一对栅极，其形成于所述半导体鳍的任一侧上且大体上平行于所述半导体鳍延伸；及
绝缘鳍，其安置于所述第一晶体管与所述第二晶体管之间且大体上平行于所述第一晶体管及所述第二晶体管中的每一者的所述半导体鳍延伸，
所述绝缘鳍至少部分地界定所述栅极安置于其中的凹沟，并且其中所述绝缘鳍的至少一部分安置于所述栅极下方。
11.根据权利要求10所述的装置，其中所述绝缘鳍、所述第一晶体管的所述半导体鳍及所述第二晶体管的所述半导体鳍界定所述绝缘鳍的任一侧上的一对凹沟，其中所述第一晶体管的所述对栅极中的一栅极安置于所述对凹沟中的一凹沟中且所述第二晶体管的所述对栅极中的一栅极安置于所述对凹沟中的另一凹沟中。
12.根据权利要求10所述的装置，其中所述半导体鳍每一者包括一对通过沟槽分离的支腿。
13.根据权利要求10所述的装置，其包括至少部分地安置于所述绝缘鳍下方的衬里。
14.根据权利要求10所述的装置，其中所述第一晶体管及所述第二晶体管每一者包括上部掺杂区及下部掺杂区，其中所述上部掺杂区经掺杂而不同于所述下部掺杂区。
15.一种制造包括鳍式晶体管的装置的方法，其包括：
在衬底上形成前驱物鳍；
在所述衬底上形成衬里膜；
用栅极间电介质至少部分地填充邻近所述前驱物鳍的空隙；
移除所述衬里膜的至少一部分；
移除所述栅极间电介质的通过移除所述衬里膜的所述部分而暴露的一部分；
在所述衬底中形成凹沟，其中所述凹沟安置于由所述衬底形成的半导体鳍与由所述栅极间电介质形成的绝缘鳍之间，
其中所述绝缘鳍至少部分地界定所述凹沟，栅极安置于所述凹沟中，并且其中所述绝缘鳍的至少一部分安置于所述栅极下方。
16.根据权利要求15所述的方法，其中所述前驱物鳍、所述栅极间电介质及所述凹沟窄于光刻分辨率限制。
17.根据权利要求15所述的方法，其包括通过湿式蚀刻底切所述前驱物鳍。
18.根据权利要求15所述的方法，其中所述形成所述衬里膜包括在所述前驱物鳍的任一侧上形成衬里膜的肩部。
19.根据权利要求15所述的方法，其包括在形成所述前驱物鳍之前在所述衬底中形成若干隔离沟槽，其中所述隔离沟槽大体上垂直于所述前驱物鳍延伸。
20.根据权利要求19所述的方法，其包括在形成所述前驱物鳍之前在所述衬底中形成若干浅沟槽，其中所述浅沟槽浅于所述隔离沟槽。
21.根据权利要求15所述的方法，其中形成所述凹沟包括通过鳄皮蚀刻来蚀刻所述衬底。
22.根据权利要求19所述的方法，其中所述隔离沟槽在深度上不同。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8334196B2 (en) 2010-11-01 2012-12-18 Micron Technology, Inc. Methods of forming conductive contacts in the fabrication of integrated circuitry
US8293602B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
US8921899B2 (en) 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
US8294511B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US9553193B2 (en) 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
CN102646599B (zh) 2012-04-09 2014-11-26 北京大学 一种大规模集成电路中FinFET的制备方法
US9136397B2 (en) 2013-05-31 2015-09-15 Infineon Technologies Ag Field-effect semiconductor device
US9953975B2 (en) * 2013-07-19 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming STI regions in integrated circuits
CN104425371B (zh) * 2013-08-28 2017-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9184281B2 (en) 2013-10-30 2015-11-10 Infineon Technologies Ag Method for manufacturing a vertical semiconductor device and vertical semiconductor device
CN104900521B (zh) * 2014-03-04 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US9385123B2 (en) 2014-05-20 2016-07-05 International Business Machines Corporation STI region for small fin pitch in FinFET devices
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102291571B1 (ko) * 2015-01-13 2021-08-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN109104880B (zh) * 2016-04-01 2022-10-11 英特尔公司 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管
US10014391B2 (en) * 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
US10790286B2 (en) 2018-12-06 2020-09-29 Micron Technology, Inc. Apparatuses including 3D memory arrays, methods of forming the apparatuses, and related electronic systems
US10629615B1 (en) * 2019-01-04 2020-04-21 Macronix International Co., Ltd. Semiconductor structure having doped active pillars in trenches
CN112670180A (zh) * 2019-10-16 2021-04-16 长鑫存储技术有限公司 存储器、半导体器件及其制造方法
US20230299213A1 (en) * 2022-03-21 2023-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for increased capacitance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101044615A (zh) * 2004-09-01 2007-09-26 微米技术有限公司 具有垂直u形晶体管的dram单元

Family Cites Families (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3885861A (en) * 1972-10-02 1975-05-27 Hughes Aircraft Co Liquid crystal digital reticle
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US5160987A (en) * 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
US5109256A (en) 1990-08-17 1992-04-28 National Semiconductor Corporation Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JPH07263576A (ja) * 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
WO1997028532A1 (en) 1996-02-01 1997-08-07 Micron Technology, Inc. Digit line architecture for dynamic memory
US5688709A (en) * 1996-02-14 1997-11-18 Lsi Logic Corporation Method for forming composite trench-fin capacitors for DRAMS
US5793033A (en) * 1996-03-29 1998-08-11 Metanetics Corporation Portable data collection device with viewing assembly
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5821513A (en) * 1996-06-26 1998-10-13 Telxon Corporation Shopping cart mounted portable data collection device with tethered dataform reader
KR980012544A (ko) * 1996-07-10 1998-04-30 세끼자와 다다시 반도체 장치 및 그 제조방법
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6130551A (en) * 1998-01-19 2000-10-10 Vantis Corporation Synthesis-friendly FPGA architecture with variable length and variable timing interconnect
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US5858829A (en) * 1998-06-29 1999-01-12 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
TW388125B (en) 1998-08-19 2000-04-21 Vanguard Int Semiconduct Corp Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas
DE19842704C2 (de) * 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
TW380316B (en) 1998-10-15 2000-01-21 Worldwide Semiconductor Mfg Manufacturing method for fin-trench-structure capacitor of DRAM
US6100129A (en) * 1998-11-09 2000-08-08 Worldwide Semiconductor Manufacturing Corporation Method for making fin-trench structured DRAM capacitor
US6426175B2 (en) * 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
KR100325472B1 (ko) * 1999-04-15 2002-03-04 박종섭 디램 메모리 셀의 제조 방법
JP4074051B2 (ja) * 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
DE19946719A1 (de) 1999-09-29 2001-04-19 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
WO2001061738A1 (en) 2000-02-15 2001-08-23 Steag Cvd Systems Ltd. Dram capacitor with ultra-thin nitride layer
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
KR100466689B1 (ko) 2000-08-28 2005-01-24 인터내셔널 비지네스 머신즈 코포레이션 콤팩트형 이중 포트 동적 랜덤 액세스 메모리 아키텍쳐 시스템 및 그 제조 방법
US6509226B1 (en) 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
US6967147B1 (en) * 2000-11-16 2005-11-22 Infineon Technologies Ag Nitrogen implantation using a shadow effect to control gate oxide thickness in DRAM semiconductor
US6258659B1 (en) 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
CA2340985A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
TW580732B (en) 2002-05-23 2004-03-21 Taiwan Semiconductor Mfg FET having necking channel and method for making the same
US7019353B2 (en) * 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
US6865100B2 (en) * 2002-08-12 2005-03-08 Micron Technology, Inc. 6F2 architecture ROM embedded DRAM
US6927462B2 (en) * 2002-08-28 2005-08-09 Infineon Technologes Richmond, Lp Method of forming a gate contact in a semiconductor device
US6670682B1 (en) * 2002-08-29 2003-12-30 Micron Technology, Inc. Multilayered doped conductor
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10302128B3 (de) * 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
US6845033B2 (en) * 2003-03-05 2005-01-18 International Business Machines Corporation Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
JP2004281782A (ja) * 2003-03-17 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US6794254B1 (en) * 2003-05-15 2004-09-21 Taiwan Semiconductor Manufacturing Company Embedded dual-port DRAM process
US7099216B2 (en) * 2003-09-05 2006-08-29 International Business Machines Corporation Single cycle read/write/writeback pipeline, full-wordline I/O DRAM architecture with enhanced write and single ended sensing
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
KR100518602B1 (ko) * 2003-12-03 2005-10-04 삼성전자주식회사 돌출된 형태의 채널을 갖는 모스 트랜지스터 및 그 제조방법
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
DE102004006520B4 (de) * 2004-02-10 2010-05-12 Qimonda Ag Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung
DE102004021052B3 (de) * 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
DE102004031385B4 (de) * 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
JP2006054431A (ja) 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
DE102004043858A1 (de) * 2004-09-10 2006-03-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
KR100585161B1 (ko) * 2004-10-02 2006-05-30 삼성전자주식회사 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
KR100618893B1 (ko) * 2005-04-14 2006-09-01 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100630746B1 (ko) * 2005-05-06 2006-10-02 삼성전자주식회사 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
KR100608380B1 (ko) * 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
US20070058468A1 (en) * 2005-09-12 2007-03-15 Promos Technologies Pte.Ltd. Singapore Shielded bitline architecture for dynamic random access memory (DRAM) arrays
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR100734304B1 (ko) * 2006-01-16 2007-07-02 삼성전자주식회사 트랜지스터의 제조방법
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20070176253A1 (en) * 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor
TWI294640B (en) * 2006-02-16 2008-03-11 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US20080012067A1 (en) 2006-07-14 2008-01-17 Dongping Wu Transistor and memory cell array and methods of making the same
US7816216B2 (en) * 2007-07-09 2010-10-19 Micron Technology, Inc. Semiconductor device comprising transistor structures and methods for forming same
US8129763B2 (en) * 2008-02-07 2012-03-06 International Business Machines Corporation Metal-oxide-semiconductor device including a multiple-layer energy filter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101044615A (zh) * 2004-09-01 2007-09-26 微米技术有限公司 具有垂直u形晶体管的dram单元

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