CN109300971B - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体结构及其制造方法。所述半导体结构包括基底、掺杂层以及介电层。所述基底具有多个鳍部分与至少一个凹陷部分。所述凹陷部分位于所述鳍部分之间。所述掺杂层配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上。所述介电层配置于所述掺杂层上。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种具有鳍部分与凹陷部分且凹陷部分中具有掺杂层的半导体结构及其制造方法。
背景技术
随着半导体制作工艺技术的快速发展，为了增进元件的速度与效能，整个电路元件的尺寸必须不断缩小，并持续不断地提升元件的集成度。目前已经开发出诸如鳍式场效应晶体管(FinFET)的三维多栅极结构来代替平面互补金属氧化物半导体(CMOS)元件。鳍式场效应晶体管具有自基底的表面垂直向上延伸的鳍部分以及配置于鳍部分周围的栅极，以提供对鳍式场效应晶体管的通道更好的电控制。
发明内容
本发明提供一种半导体结构，其中掺杂层配置于鳍部分之间的凹陷部分中。
本发明提供一种半导体结构的制造方法，其用以制造上述的半导体结构。
本发明的半导体结构包括基底、掺杂层以及介电层。所述基底具有多个鳍部分与至少一个凹陷部分。所述凹陷部分位于所述鳍部分之间。所述掺杂层配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上。所述介电层配置于所述掺杂层上。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。
在本发明的半导体结构的一实施例中，掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的一实施例中，掺杂层部分填满所述凹陷部分。
在本发明的半导体结构的一实施例中，掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括至少一第一鳍部分与至少一第二鳍部分。
在本发明的半导体结构的一实施例中，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。
在本发明的半导体结构的一实施例中，所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的一实施例中，所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。
在本发明的半导体结构的一实施例中，所述第一掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的一实施例中，所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。
在本发明的半导体结构的一实施例中，还包括导电层。所述导电层配置于所述介电层以及所述介电层所暴露出的所述鳍部分上，其中所述导电层与所述凹陷部分至少部分重叠。
本发明的半导体结构的制造方法包括：提供基底，所述基底具有多个鳍部分与至少一个凹陷部分，其中所述凹陷部分位于所述鳍部分之间；在所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上形成掺杂层；以及于所述掺杂层上形成介电层。所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面。
在本发明的半导体结构的制造方法的一实施例中，所述掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的制造方法的一实施例中，所述掺杂层部分填满所述凹陷部分。
在本发明的半导体结构的制造方法的一实施例中，所述掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括至少一第一鳍部分与至少一第二鳍部分。
在本发明的半导体结构的制造方法的一实施例中，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。
在本发明的半导体结构的制造方法的一实施例中，所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的制造方法的一实施例中，所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。
在本发明的半导体结构的制造方法的一实施例中，所述第一掺杂层完全填满所述凹陷部分。
在本发明的半导体结构的制造方法的一实施例中，所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。
在本发明的半导体结构的制造方法的一实施例中，在形成所述介电层之后，还包括于所述介电层以及所述介电层所暴露出的所述鳍部分上形成导电层，且所述导电层与所述凹陷部分至少部分重叠。
基于上述，在本发明的半导体结构中，鳍部分之间具有凹陷部分，且凹陷部分中配置有用以对基底与鳍部分进行掺杂的掺杂层。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1D为本发明第一实施例所绘示的半导体结构的制造流程剖面示意图；
图2A至图2F为本发明第二实施例所绘示的半导体结构的制造流程剖面示意图；
图3为本发明第三实施例所绘示的半导体结构的制造流程剖面示意图；
图4为本发明第四实施例所绘示的半导体结构的制造流程剖面示意图；
图5为本发明第五实施例所绘示的半导体结构的制造流程剖面示意图。
具体实施方式
图1A至图1D为依照本发明第一实施例所绘示的半导体结构的制造流程剖面示意图。首先，请参照图1A，提供具有鳍部分100a的基底100。鳍部分100a例如是通过对块状的基底100进行图案化制作工艺而形成。在一实施例中，可先于基底100上形成图案化硬掩模层(未绘示)，然后以图案化硬掩模层为蚀刻掩模来进行各向异性蚀刻制作工艺，以移除部分基底100而形成鳍部分100a。在此情况下，在后续制作工艺中，鳍部分100a的顶面上可保留有图案化硬掩模层，且可视实际需求而在适当的时机将图案化硬掩模层自鳍部分100a的顶面上移除。在图1A中，鳍部分100a的数量仅作为示例用，并不对本发明作任何限制。此外，视实际需求，可对鳍部分100a的高度、宽度等进行调整。
然后，请参照图1B，在基底100上形成图案化掩模层102。图案化掩模层102例如是图案化光致抗蚀剂层。图案化掩模层102暴露出部分的鳍部分100a。接着，以图案化掩模层102为掩模，进行蚀刻制作工艺，移除暴露出的鳍部分100a以及其周围的部分基底100。上述的蚀刻制作工艺例如是干蚀刻制作工艺。在本实施例中，在移除暴露出的鳍部分100a之后，在基底100中形成了凹陷部分100b。凹陷部分100b可用以将这些鳍部分100a区隔开来。凹陷部分100b的宽度可通过调整图案化掩模层102所暴露出的区域来控制，而凹陷部分100b的深度可通过调整蚀刻制作工艺的时间来控制，本发明不对此作特别限定。在本实施例中，仅移除一个鳍部分100a，但在其他实施例中可视实际需求而移除更多个鳍部分100a。
接着，参照图1C，移除图案化掩模层102。此时，基底100具有多个鳍部分100a以及位于鳍部分100a之间的凹陷部分100b。在本实施例中，为了后续应用，需调整部分的基底100与部分的鳍部分100a的导电类型。因此，需于部分的基底100与鳍部分100a中提供掺质。此部分将详细说明如下。
在基底100上形成掺杂层104。掺杂层104为含有P型掺质或N型掺质的介电层。上述的介电层例如是氧化物层、氮化物层或碳化物层。掺杂层104可通过化学气相沉积(CVD)制作工艺、原子层沉积(ALD)制作工艺等来形成。在本实施例中，掺杂层104例如是硼硅玻璃(BSG)。掺杂层104共形地形成于基底104上，以覆盖整个鳍部分100a以及覆盖凹陷部分100b的侧壁与底部。接着，在掺杂层104上形成衬层105。衬层105例如是氮化物层。掺杂层104可通过化学气相沉积制作工艺、原子层沉积制作工艺等来共形地形成于掺杂层104上。
之后，请参照图1D，在基底100上形成介电层106。介电层106覆盖鳍部分100a且填满凹陷部分100b。接着，进行回蚀刻制作工艺，移除部分掺杂层104、部分衬层105与部分介电层106，使掺杂层104、衬层105与介电层106的顶面低于鳍部分100a的顶面，亦即暴露出鳍部分100a的上端。在本实施例中，掺杂层104、衬层105与介电层106的顶面为共平面，但本发明不限于此。然后，可进行回火处理，使掺杂层104中的掺质扩散进入周围的基底100与鳍部分100a中。特别一提的是，上述的回火处理并不限定在回蚀刻制作工艺之后立刻进行，可视实际需求在任何适当的时机进行。
在移除部分掺杂层104、部分衬层105与部分介电层106之后，所形成的结构可用来作为制造鳍状晶体管时所使用的基底。以下对此作详细说明。
在掺杂层104、衬层105、介电层106以及暴露出来的鳍部分100a的表面上共形地形成介电层108，以及于介电层108上形成导电层110。介电层108作为鳍状晶体管的栅介电层，而导电层110作为鳍状晶体管的栅极。介电层108与导电层110的形成方法为本领域技术人员所熟知，于此不再另行明。之后，可再进行任何熟知的鳍状晶体管制作工艺。如此一来，可于由凹陷区域100b所分隔开的区域中分别形成鳍状晶体管。
在本实施例中，凹陷部分100b将多个鳍部分100a区隔开来，且掺杂层104形成于凹陷部分100b的侧壁与底部上。此外，在本实施例中，在形成介电层108与导电层110之后，导电层110与凹陷部分100b至少部分地重叠。另外，在本实施例中，掺杂层104并未填满凹陷部分100b，但本发明不限于此。在其他实施例中，掺杂层104也可完全填满凹陷部分100b。
图2A至图2E为依照本发明第二实施例所绘示的半导体结构的制造流程剖面示意图。在本实施例中，图2A描述的步骤是接续在图1B之后进行。首先，请参照图2A，在图1B所述的步骤之后，移除图案化掩模层102。此时，基底100具有多个鳍部分100a以及位于鳍部分100a之间的凹陷部分100b。在本实施例中，凹陷部分100b可将基底100分隔为区域200a与区域200b，其中区域200a与区域200b中各自具有多个鳍部分100a。
接着，在基底100上形成掺杂层202。在本实施例中，掺杂层202为含有P型掺质的介电层。掺杂层202与掺杂层104在材料与形成方法上类似，于此不另行说明。掺杂层202共形地形成于基底100上，以覆盖所有的鳍部分100a以及覆盖凹陷部分100b的侧壁与底部。接着，在掺杂层202上形成衬层203。衬层203与衬层105在材料与形成方法上类似，于此不另行说明。然后，在基底100上形成掩模层204。在本实施例中，掩模层204除了覆盖区域200a中的衬层203之外，还覆盖了凹陷部分100b中的部分衬层203。接着，以掩模层204为掩模，进行蚀刻制作工艺，移除未被掩模层204覆盖的衬层203及其下方的掺杂层202。
然后，请参照图2B，移除掩模层204。接着，于基底100上形成掺杂层206。掺杂层206为含有N型掺质的介电层。掺杂层206与掺杂层104在材料与形成方法上类似，于此不另行说明。掺杂层206共形地形成于基底100上，以覆盖区域200b中所有的鳍部分102a、覆盖凹陷部分100b的未被掺杂层202覆盖的侧壁与底部以及覆盖衬层203。在本实施例中，凹陷部分100b中形成有含有P型掺质的掺杂层202与含有N型掺质的掺杂层206，且掺杂层202与掺杂层206仅部分填满凹陷部分100b。
接着，请参照图2C，在基底100上形成掩模层207。在本实施例中，掩模层207除了覆盖区域200b中的掺杂层206之外，还覆盖了凹陷部分100b中的掺杂层206。接着，以掩模层207为掩模，进行蚀刻制作工艺，移除未被掩模层207覆盖的掺杂层206。
然后，请参照图2D，在掺杂层206上形成衬层209。衬层209与衬层203在材料与形成方法上类似，于此不另行说明。
接着，请参照图2E，进行如图1D所述的步骤，在基底100上形成介电层106。然后，进行回蚀刻制作工艺，移除部分掺杂层202、部分衬层203、部分掺杂层206、部分衬层209与部分介电层106，使掺杂层202、衬层203、掺杂层206、衬层209与介电层106的顶面低于鳍部分100a的顶面，亦即暴露出鳍部分100a的上端。在本实施例中，掺杂层202、衬层203、掺杂层206、衬层209与介电层106的顶面为共平面，但本发明不限于此。然后，可进行回火处理，使掺杂层202、掺杂层206中的掺质扩散进入各自周围的基底100与鳍部分100a中。特别一提的是，上述的回火处理并不限定在回蚀刻制作工艺之后立刻进行，可视实际需求在任何适当的时机进行。在掺质扩散之后，区域200a即可视为P型区域，而区域200b可视为N型区域。
之后，请参照图2F，在区域200a中于掺杂层202、衬层203、掺杂层206、衬层209、介电层106以及暴露出来的鳍部分100a的表面上共形地形成介电层208a以及于介电层208a上形成导电层210a，以及在区域200b中于掺杂层206、衬层209、介电层106以及暴露出来的鳍部分100a的表面上共形地形成介电层208b以及于介电层208b上形成导电层210b。在区域200a中，介电层208a作为P型鳍状晶体管的栅介电层，而导电层210a作为P型鳍状晶体管的栅极。在区域200b中，介电层208b作为N型鳍状晶体管的栅介电层，而导电层210b作为N型鳍状晶体管的栅极。介电层208a、208b与导电层210a、210b的形成方法为本领域技术人员所熟知，于此不再另行明。之后，可再进行任何熟知的鳍状晶体管制作工艺。如此一来，可于由凹陷区域100b所分隔开的区域200a、200b中分别形成P型鳍状晶体管与N型鳍状晶体管。
在本实施例中，凹陷部分100b将多个鳍部分100a区隔开来，且掺杂层202、206都形成于凹陷部分100b中且部分填满凹陷部分100b。此外，在本实施例中，所形成的导电层210a、210b都与凹陷部分100b部分地重叠，但本发明不限于此。在其他实施例中，导电层210a、210b中的一者也可不与凹陷部分100b重叠，而导电层210a、210b中的另一者则可与凹陷部分100b部分地重叠或完全重叠。另外，在本实施例中，先形成为含有P型掺质的掺杂层，再形成为含有N型掺质的掺杂层，但本发明不限于此。在其他实施例中，可先形成为含有N型掺质的掺杂层，再形成含有P型掺质的掺杂层。
图3为依照本发明第三实施例所绘示的半导体结构的剖面示意图。请参照图3，在本实施例中，与图2F的结构差异在于：形成于凹陷部分100b中的掺杂层202、206完全填满凹陷部分100b，此可通过调整形成掺杂层202、206时的制作工艺参数来达成。同样地，可视实际需求，导电层210a、210b中的一者也可不与凹陷部分100b重叠，而导电层210a、210b中的另一者则可与凹陷部分100b部分地重叠或完全重叠，且也不限定含有P型掺质的掺杂层与含有N型掺质的掺杂层的形成顺序。
图4为依照本发明第四实施例所绘示的半导体结构的制造流程剖面示意图。请参照图4，在本实施例中，与图2F的结构差异在于：凹陷部分100b中仅具有掺杂层202，且掺杂层202完全填满凹陷部分100b，此可通过调整形成掺杂层202时的制作工艺参数来达成。在其他实施例中，在先形成含有N型掺质的掺杂层之后再形成含有P型掺质的掺杂层的情况下，也可以是含有N型掺质的掺杂层完全填满凹陷部分100b。可视实际需求，导电层210a、210b中的一者也可不与凹陷部分100b重叠，而导电层210a、210b中的另一者则可与凹陷部分100b部分地重叠或完全重叠。
图5为依照本发明第五实施例所绘示的半导体结构的制造流程剖面示意图。请参照图5，在本实施例中，与图2F的结构差异在于：P型区域(区域200a)与N型区域(区域200b)之间具有凹陷部分500a与凹陷部分500b，凹陷部分500a中仅具有掺杂层202，凹陷部分500b中仅具有掺杂层206，且掺杂层202未填满凹陷部分500a，掺杂层206未填满凹陷部分500b。。
在其他实施例中，也可以是掺杂层202完全填满凹陷部分500a及/或掺杂层206完全填满凹陷部分500b。此外，在本实施例中，导电层210a与凹陷部分500a完全重叠，导电层210b与凹陷部分500b完全重叠，但本发明不限于此。在其他实施例中，导电层210a也可与凹陷部分500a部分重叠，导电层210b也可与凹陷部分500b部分重叠。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (18)

1.一种半导体结构，包括：
基底，具有多个鳍部分与至少一个凹陷部分，所述凹陷部分位于所述鳍部分之间；
掺杂层，配置于所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上；以及
介电层，配置于所述掺杂层上，
其中所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面，
其中所述掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括第一鳍部分与第二鳍部分，且
其中所述第一掺杂层和所述第二掺杂层非共形地位于所述凹陷部分中，且所述第一掺杂层和所述第二掺杂层的位于所述凹陷部分中的一部分的厚度大于所述第一掺杂层和所述第二掺杂层的位于所述凹陷部分中的其余部分的厚度。
2.如权利要求1所述的半导体结构，其中所述掺杂层完全填满所述凹陷部分。
3.如权利要求1所述的半导体结构，其中所述掺杂层部分填满所述凹陷部分。
4.如权利要求1所述的半导体结构，其中所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。
5.如权利要求4所述的半导体结构，其中所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。
6.如权利要求4所述的半导体结构，其中所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。
7.如权利要求4所述的半导体结构，其中所述第一掺杂层完全填满所述凹陷部分。
8.如权利要求1所述的半导体结构，其中所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。
9.如权利要求1所述的半导体结构，还包括导电层，配置于所述介电层以及所述介电层所暴露出的所述鳍部分上，其中所述导电层与所述凹陷部分至少部分重叠。
10.一种半导体结构的制造方法，包括：
提供基底，所述基底具有多个鳍部分与至少一个凹陷部分，其中所述凹陷部分位于所述鳍部分之间；
在所述鳍部分的侧壁、所述基底的表面以及所述凹陷部分的侧壁与底部上形成掺杂层；以及
在所述掺杂层上形成介电层，
其中所述掺杂层的顶面与所述介电层的顶面低于每一鳍部分的顶面，
其中所述掺杂层包括第一导电型的第一掺杂层与第二导电型的第二掺杂层，且所述鳍部分包括第一鳍部分与第二鳍部分，且
其中所述第一掺杂层和所述第二掺杂层非共形地位于所述凹陷部分中，且所述第一掺杂层和所述第二掺杂层的位于所述凹陷部分中的一部分的厚度大于所述第一掺杂层和所述第二掺杂层的位于所述凹陷部分中的其余部分的厚度。
11.如权利要求10所述的半导体结构的制造方法，其中所述掺杂层完全填满所述凹陷部分。
12.如权利要求10所述的半导体结构的制造方法，其中所述掺杂层部分填满所述凹陷部分。
13.如权利要求10所述的半导体结构的制造方法，其中所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述凹陷部分的其余侧壁与其余底部以及所述第一掺杂层上。
14.如权利要求13所述的半导体结构的制造方法，其中所述第一掺杂层与所述第二掺杂层完全填满所述凹陷部分。
15.如权利要求13所述的半导体结构的制造方法，其中所述第一掺杂层与所述第二掺杂层部分填满所述凹陷部分。
16.如权利要求13所述的半导体结构的制造方法，其中所述第一掺杂层完全填满所述凹陷部分。
17.如权利要求10所述的半导体结构的制造方法，其中所述基底具有位于所述第一鳍部分与所述第二鳍部分之间的第一凹陷部分与第二凹陷部分，所述第一掺杂层配置于所述第一鳍部分的侧壁、所述基底的部分表面以及所述第一凹陷部分的部分侧壁与部分底部上，所述第二掺杂层配置于所述第二鳍部分的侧壁、所述基底的其余表面以及所述第二凹陷部分的其余侧壁与其余底部上。
18.如权利要求10所述的半导体结构的制造方法，其中在形成所述介电层之后，还包括于所述介电层以及所述介电层所暴露出的所述鳍部分上形成导电层，且所述导电层与所述凹陷部分至少部分重叠。
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