KR980012544A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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film
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까즈오 이타바시
오사무 쓰보이
유지 요꼬야마
껜이찌 이노우에
꼬이찌 하시모토
와타루 후도
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세끼자와 다다시
후지쓰 가부시끼가이샤
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Abstract

본 발명은 256 DRAM 이하의 고집적도의 DRAM을 그 신뢰성을 손상하지 않고 안정되게 실현 할 수 있는 반도체 장치 및 그 제조방법이 제공된다. 해결수단은 반도체 기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치이고, 기판중에 형성된 한 쌍의 불순물 확산영역과, 기판표면에 형성된 게이트 전극을 포함하는 전송 트랜지스터와, 게이트 전극의 상면 및 측면을 덮는 제1 절연막과, 제1 절연막을 덮어 상기 기판상에 형성된 제2 절연막과, 제2 절연막 상에 형성된 제3 절연막과, 제3 및 제2 절연막을 관통하여 불순물 확산영역에 도달하는 콘택트홀과, 콘택트홀 내에 충전된 도전층과, 제3 절연막상에 형성된 비트선과, 비트선의 상면 및 측면을 덮는 제 4 절연막과, 도전막과 전기적으로 접속되고 비트선상에 형성된 축적전극과, 축적전극 표면상에 형성된 유전체막과 표면에 형성된 대향 전극을 갖는다.

Description

반도체 장치 및 그 제조방법
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히, DRAM(Dynamic Random Acess Memory) 의 고집적화 및 고신뢰성화에 기여하는 반도체 장치 및 그 제조방법에 관한 것이다.
DRAM의 고집적화 및 저가격화 및 저가격화를 달성하기 위해서 그 기본구성 요소인 셀의 미세화를 추진해야만 했다. 일반적으로 DRAM 셀은 하나의 MOSFET와, 하나의 캐패시터로 구성된다. 셀의 미세화를 진행하는 데 있어 큰 문제는, 작은 셀사이즈로 어떻게 해서든지 큰 캐패시터 용량을 확보하는 것이다. 최는 캐패시터 용량을 확보하기 위한 방법으로서 기판에 홈을 형성하고, 그 가운데에 캐패시터를 형성하는 트랜치형 캐패시터(trench type capacitor)나 캐패시터를 M0SFET 의 상부에 3차원적으로 형성하는 스택형 캐패시터가 제안되어 있고, 또 실제의 DRAM에 채용되어 있다. 또 스택형 캐패시터에는 기판과 대략 평행한 방향으로 배치된 축적 전극을 복수매 형성하고, 각각 축적전극의 상하면을 캐패시터로서 사용하는 FIN형 캐패시터나 실및더상의 축적전극을 사용하는 실및더형 캐패시터 등의 개량된 셀구조가 제안되어 있다 이들의 셀구조 및 그 제조 프로세스를 적용함으로서 64M 비트 정도의 집적도의 DRAM을 실현하는 것이 가능했다. 그러나 트랜치형 캐패시터에서는 캐패시터 전극에 인가되는 전압에 의해서 트랜치의 주위에 형성되는 공핍층으로 되는 전하축적 영역이 크게 넓어 지므로, 인접하는 캐패시터의 트랜치를 접근하여 설비한 경우, 축적전하의 리크가 발생하여 정보가 손실되는 현상이 발생한다. 이 때문에 각 셀 간의 분리영역폭, 즉 필드 산화막이 배치설비되는 영역의 폭을 넓게할 필요가 있고, 이것에 의해서 집적도의 향상을 방해한다는 문제가 있다.
그리고 DRAM의 고집적화 및 고신뢰성에 기여하는 디바이스로서 스택형 캐패시터가 유망시 되고 있다.
미세화된 스택형 캐패시터로서 「A 0.29-7㎛ 2MIM-CROWN Cell and Process Techolgies for 1-Gigabit DRAMS」 1994년, 제927페이지∼제929페이지에 보고되어 있다.
도 29에 그 메모리셀의 단면도를 나차낸다. 도면 중 참조번호 100은 Wsi2/polySi의 워드선, 101은 제1 폴리실리콘 플러그(plug), 102는 폴리Si 플러그 상에 형성된 Wsi2/polySi의 비트선이고, 103은 제2 폴리 실리콘 플러그, 104는 W의 실및더형 축적전RMR, 105는 Ta2O5의 유전체막, 106은 CVD-TiN의 대향전극을 나차낸다. 그리고, 상기 실및더형 캐패시터를 사용함으로서 집적도가 높은 DRAM을 제고할 수 있다.
그러나 상기 실및더형 캐패시터를 채용한 경우 미세화와 함께 더 작은 셀면 적으로 충분한 캐패시터 용량을 확보하기 위해서 캐패시터부의 높이는 더 높일 필요가 있다. 이 때문에 셀부와 주변회로부의 고저차, 단 단차가 는 문제가 된다 예를들어 금속배선을 셀부 및 주변회로부상에 패턴닝할 경우 포토리소그라피의 초점신도가 단차에 의해서 부족하므로 치수밀도토가 저하되게 된다.
또 주변회로부에 설연막을 매립함으로서 셀부와 주변회로부의 단차를 없애는 것도 고려되나, 주변회로부의 콘택트의 애스팩트비가 커져 에칭의 콘트롤이 곤란하게 되는 다른 문제가 발생한다.
또 미세화를 진행함에 따라서 배선간격도 점점 좁어지게 되고, 배선의 기생 용량도 증대되는 경향에 있다.
본 발명의 목적은(예를들어 256MDRAM 이상) 고집적도의 DRAM을 그 신뢰성을 손상하지 않게 안정되게 실현하는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
제1도는 본 발명의 제1 실시형태에 의한 반도체 장치의 평면도와 단면도.
제2도는 본 발명의 제1 실시형태에 의한 반도체 장치의 제조공정을 나차낸 단면도.
제3도는 제2d도의 단면도에 대응하는 평면도.
제4도는 본 발명의 제2 실시형태에 의한 반도체 장치의 메모리셀 및 주변회로의 평면도로서, 제4a도는 메모리 셀을 나차낸 도면이고, 제4b도는 주변회로를 나차낸 도면.
제5도는 본 발명의 제2 실시형태에 의한 반도체 장치의 메모리셀 및 주변회로의 평면도로서, 제5a도는 메모리셀을 나차낸 도면이고, 제5b도는 주변회로를 나차낸 도면.
제6도는 본 발명의 제2 실시형태에 의한 반도체 장치의 메모리셀 및 주변회로의 평면도로서, 제6a도는 메모리셀을 나차낸 도면이고, 제6b도는 주변회로를 나차낸 도면.
제7도는 본 발명의 제2 실시형태에 의한 반도체 장치의 메모리셀 및 주변회로의 평면도로서, 제7a도는 메모리셀을 나차낸 도면이고, 제7b도는 주변회로를 나차낸 도면.
제8도는 본 발명의 제2 실시형태에 의한 반도체 장치의 메로리셀 및 주변회로의 평면도로서 제8a도는 메모리셀을 나차낸 도면이고, 제8b도는 주변회로를 나차낸 도면.
제9도는 본 발명의 제2 실시형태에 의한 반도체 장치의 제조공정을 나차낸 단면도,
제10도는 본 발명의 제3 실시형태에 의한 반도체 장치의 단면도.
제11도는 도9i에 상당하는 반도체 장치의 단면도
제12도는 본 발명의 제4 실시형태에 의한 반도체 장치의 단면도.
제13도는 본 발명의 제5 실시형태에 의한 반도체 장치의 단면도.
제14도는 본 발명의 제6 실시형태에 의한 반도체 장치의 단면도
제15도는 본 발명의 제7 실시형태에 의한 반도체 장치의 단면도.
제16도는 본 발명의 제8 실시형태에 의한 반도체 장치의 제조공정을 나차낸 단면도.
제17도는 본 발명의 제9 실시형태에 의한 메모리셀의 평면도와 메모리셀 및 주변 회로의 단면도.
제18도는 본 발명의 제9 실시형태에 의한 반도체 장치의 제조공정을 나차낸 단면도.
제19도는 제9 실시형태에 문제점을 설명하는 반도체 장치의 단면도.
제20도는 제9 실시형태의 문제점을 설명하는 반도체 장치의 단면도.
제21도는 본 발명의 제10 시시형태에 의한 반도체 장치의 제조공정을 나차낸 단면도.
제22도는 본 발명의 제11 실시형태에 의한 반도체 장치의 단면도.
제23도는 제11 실시형태의 문제점을 설명하는 반도체 장치는 단면도.
제24도는 본 발명의 제12 실시형태에 의한 메모리셀부의 평면도.
제25도는 본 발명의 제12 실시형태에 의한 반도체 장치의 단면도.
제26도는 본 발명의 제13 실시형태에 의한 반도체 장치의 단면도.
제27도는 본 발명의 제14 실시형태에 의한 반도체 장치를 설명하기 위한 기판 단면도.
제28도는 본 발명의 제15 실시형태에 의한 반도체 장치를 설명하기 위한 기판 단면도.
제29도는 종래예에 의한 반도체 단면도.
본 발명의 1 관점에 의하면 반도체 기판 상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치에 있어서, 상기 기판 중에 형성된 한 쌍의 불순물 확산 영역과, 상기 기판표면에 형성된 게이트전극을 포함하는 전송 트랜지스터와, 상기 게이트전극의 상면 및 측면을 덮는 제1 절연막과, 상기 제1 절연막을 덮어 상기 기판상에 형성된 제2 절연막과, 상기 제2 절연막을 관통하여 상기 한쌍의 불순물 확산 영역에 도달하는 한 쌍의 콘택트홀과, 상기 한 쌍의 콘택트홀의 한쪽 내에 충전되고 상기 한 쌍의 불순물 확산 영역의 한쪽에 접속된 도전 플러그와, 상기 도전 플러그를 덮어 상기 제2 절연막상에 형성되고 상기 한 쌍의 콘택트홀의 다른쪽 위에 제1 개구를 갖는 제3 절연막과, 상기 제3 절연막상에 형성되고 상기 제? 개구와 상기 한 쌍의 콘택홀의 다른쪽을 거쳐서 상기 한 쌍의 불순물 확산 영역의 다른쪽에 접속된 비트선과, 상기 비트선의 상면 및 측면을 덮는 제4 절연막과, 상기 비트선의 측면을 덮는 제4 절연막에 정합하여 상기 제3 절연막에 형성된 제2 개구와, 상기 제2 개구를 거쳐서 상기 도전 플러그와 전기적으로 접속되고, 상기 제3 제4의 절연막에 의해서 상기 비트선으로부터 절연되고, 비트선 위쪽으로 뻗어서 형성된 축적전극과, 상기 축적전극 표면에 형성된 유전체막과, 상기 유전체막 표면에 형성된 대향전극을 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, 반도체기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산 영역과, 게이트전극을 포함하는 전송 트랜지스터를 형성하는 공정과, 상기 게이트전극의 상면 및 측면을 덮는 제1 절연막을 형성하는 공정과, 상기 제1 절연막 및 상기 트랜지스터를 덮는 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 관통하여 상기 한 쌍의 불순물 확산 영역의 적어도 한쪽에 도달하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀 내에 도전층을 충전하고 축적전극의 접속용 도전 플러그를 형성하는 공정과, 상기 도전 플러그를 덮어 상기 제2 절연막 상에 제3 절연막을 형성하는 공정과, 상기 제3 절연막 상에 비트선을 형성하는 공정과, 상기 비트선의 상면 및 측면을 덮는 제4 절연막을 형성하는 공정과, 상기 제4 절연막에 정합시켜 상기 도전 플러그상의 상기 제3 절연막에 개구를 형성하는 공정과 상기 도전 플러그와 전기적으로 접속하는 축적전극을 형성하는 공정과, 상기 축적전극 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향전극을 형성하는 공정을 갖는 반도체 장치의 제조방법이 제공된다.
도전층으로 되는 하나의 플러그에 의해서 1회 단올림한 구조를 갖고 있다 즉, 워드선 형성후에 단올림하기 위하여 축적전극의 접속용 플러그를 형성하고, SAC(Self Aligned Contact)에 의해서 비트선 사이에 축적전극을 형성하고 있기 때문에 기판표면에서의 캐패시터 높이를 낮출 수 있다.
따라서 종래보다도 셀부와 주변회로부의 고저차를 억제할 수 있고, 주변회로부의 콘택트홀의 형성을 용이하게 행할 수 있다.
이하 도면을 참조하면서 본발명의 실시형태에 대해서 설명하겠다.
제 1 실시형태
본 발명의 제1 실시형태는 도 la 내지 도 2h에 나차낸다.
도면중 참조부호 1은 p형 실리콘기판, 2는 필드 SiO2막, 3은 게이트 산화막, 4는 실리콘 층, 5는 팅스텐 실리 사이드(WSi)층, 6은 SiO2막, 7은 SiON막, 8은 게이트전극(워드선으로 되는 1층째 배선), 9는 n-형 불순물 확산층, 10은 사이드월, 11은 Si틴막, 12는 Si3N4막, 13은 보로포스포실리케이트유리(BPSG)막, 14는 Si3N4막, l5는 콘택트홀, 16은 도전성 플러그, 17은 SiO2막, 18은 실리콘 층, 19는 WSi, 20은 SiO2막, 21은 SiON막, 22는 비트선(2층째 배선), 23은 사이드월, 24는 SiO7막, 25는 S17Nl막, 27은 축적전극, 29는 캐패시터 유전체막으로 되는 Ta205막, 30은 대향전극으로 되는 TiN, 31은 층간절연막으로 되는 BPSG막을 나차낸다. N1, Pl, P2는 각각 n웰, p웰을 나차낸다. 이하 이들 웰의 도시는 생략한다
도 la는 본 실시형태의 반도체 장치의 메모리 셀부의 평면도. 도면중 종방향으로 워드선(8)이 배열되고, 그 위에 횡방향으로 비트선(22)이 배열되고, 그 위에 캐패시터(C)가 배치되어 있다.
도 1b는 도 la에 대응하는 메모리셀 부의 단면도이고, 도 la의 A-A'선, B-B'선을 따른 단면을 나차낸다. A-A'선 단면은 워드선, 비트선 양자와 교차하고, B-B'단면은 비트선과 교차하고, 워드선과는 평행하다. 편의상 A-A'부와 B-B'부를 연속하여 나차낸다.
도 2a 내지 도6은 본 실시형태에 의한 반도체 장치의 제조방법을 설명하는 반도체기판이 단면도이고, 도면의 좌측이 메로리셀 부(MC)이고, 우측이 주변회로부(PC)이다. 메모리셀 부(MC)는 도 1b에 대응한다. 주변회로부(PC)에는 n웰(N2)도 형성된다. 이하 도면을 참조하여 제1실시형태의 반도체 장치의 제조방법에 대해서 설명한다
도 2a를 참조하여 p형 실리콘기판(1)상에 공지의 기슬을 이용하여 LOCOS분리(선택산화)를 행하여, 두께 250nm의 필드 SiO2막(2)을 형성한 후, 열산화에 의해서 두께 5∼10nm의 게이트 산화막으로 되는 SiO2막(3)을 형성한다.
이어서 CVD법에 의해서 전면에 고농도로 n형 또는 P형의 불순물을 포함하는 두께 50nm의 도프된 실리콘층(4), 두께 120nm의 WSi층 (5), 두께 80nm의 Sio2막(6)을 순차형성한다. 또 도프된 실리콘층(4)은 단결정 실리콘, 다결정실리콘, 아모퍼스 실리콘중 어느 것도 사용할 수 있다.
이어서 그 위에, 반사 방지막으로서 포토리소그라피에 사용되는 노광파장에 대해서 적당한 흡수를 갖는 막, 예를 들어 30nm 정도의 SiON막(7)을 프라즈마CVD법에 의하여 형성한다. 또 패턴닝된 레지스트 마스크(도시하지 않음)에 의하여 SiON막(7)과 SiO2막(6)을 예를 들어 1F를 포함하는 에천트 가스로 WSi층(5)과 다결정 실리콘층(4)을 예를들어 Cl을 포함하는 에천트가스로 각각 선택적으로 제거하여, 게이트전극(8)을 형성한다. 또 게이트 전극(8)은 워드선이 된다.
도 2b를 참조하여 게이트 전극(8)을 마스크로서 P(인)이온을 실리콘 기판(1)중에 주입하고, n-형 불순물 확산층(9)을 형성한다. 또 n-형 불순물 확산층(9)은 셀부에서는 전송 트렌지스터의 소스, 드레인으로 되고, 주변회로부에서는 n채널 트랜지스터의 LDD용의 확산층이 된다. 이어서 감압 CVD법에 의해서 전면에 두께 60nm의 SiO2막을 형성하고 이방성 에칭에 의해서 SiO2가 되는 사이트월(10)을 형성한다.
주변회로부의 n채널 트렌지스터 영역에 비소이온을 주입함으로서, n+ 확산층(55)을 형성하고, 주변부의 n웰(N2)내의 p채널 트렌지스터영역에 보론이온을 주입합으로서 p+확산층(57)을 형성한다. 이하 확산층의 도시는 적의 생략한다.
도 2c를 참조하여 감압 CVD법에 의해서 전면에 두께 20nm의 SiO2막(11), 두께 50∼100nm, 바람직하게는 80nm의 Si3N4막(12)을 형성한다.
이어서 평탄화막으로서 전면에 두께 300∼400nm의 BPSG막(13)을 형성하고, 질소분위기 중에서 800'c 정도의 열처리에 의해서 BPSG막(13)을 리플로우 한다. 또 완전히 평탄화를 행하기 위해서는 CMP(Chemical Mechanical Polishing)에 의해서 표면을 연마하여 평탄화를 행하는 것이 바람직하다.
또 BPSG막 외에 포스포실리케이트 유리(PSG), 스핀은 유리(SOG), 절연성수지 등을 사용할 수 있다.
SiO2막(11)은 SiO3N4막(12)을 제거할 때의 스토퍼막이 되고, SiO3N4막(12)은 BPSG막(13)을 제거할 때의 스토포막이 된다. 이때 SiO3N4막(12)의 막두께를 두껍게 하면, SiO3N4막의 유전율이 SiO2막에 비해서 높기 때문에 배선간의 용량이 증대한다. 에칭스토퍼로서의 기능을 확보할 수 있으면, SiO3N4막(12)의 막두께는 얇은 것이 좋다.
도 2d를 참조하여 감압 CVD법에 의해서 전면에 두께 5Onm의 SiO3N4막(12)을 형성하고 패턴닝된 레지스트 마스크(도시않함)에 의해서 SiO3N4막(14)을 선택적으로 제거한다. 다음에 BPSG막(13)을 선택적으로 에칭하여 SiO3N4막(12)을 일부 깍아 낸후 정지하고,이어서 SiO3N4막(12), SiO2막(11)을 선택적으로 제거한다. SiO3N4막(12)의 선택적 에칭에 의해서 SiO3N4막(14)의 개구부 아래에는 SiO2(11)을 남긴 구멍이 형성된다. 다음에 SiO2의 선택 에칭을 행함으로서 기판표면이 노출된다. 사이드월(10)은 거의 에칭되지 않고 남는다.
인접하는 워드선 사이의 영역에 대해서 더 상세히 고찰한다.
도 2c의 상태에서 워드선의 상면은 산화막(6), SiON막(7)으로 덮혀 있다. 워드선의 측면은 산화실리콘의 사이드월(10)로 덮여있다. 이 워드선 구조를 덮어 기판 전면에 산화막(11), 질화막(12)이 형성되어 있다. 또 그 위에는 BPSG막(13)이 형성되어 있다. 인접하는 워드선 구조 사이의 영역을 위쪽에서 보면 BPSG막(13), 질화막(12), 산화막(11)이 이 순서로 아래쪽으로 철(凸) 형상으로 존재한다. 이들 막은 위쪽에서부터 하나씩 선택적으로 에칭할 수 있다. 포토레지스트 마스크를 이용하여 BPSG막을 이방적으로 선택 에칭하면, 그 저면에 질화막(12)이 노출된 상태로 에칭이 종료한다. 질화막(12), 산화막(11)은 워드선의 측벽, 기판표면에 따라서 컨포멀(Conformal)로 형성되어 있으므로, 에칭은 그 형상에 따라 종료한다. 다음에 질화막(12)의 선택에칭을 행하면, 산화막(11)이 노출된 상태에서 에칭이 종료한다. 이 상태에서 워드선 구조사이의 영역은 산화막(11)을 남기고 에칭된 개구가 점하게 된다. 얇은 산화막(11)을 에칭하면 기판표면이 노출된다. 워드선 구조는 거의 완전히 남는다.
이와같이 해서 SAC에 의한 콘택트홀(15)을 형성한다. 이어서, 감압 CVD법에 의해서 두께 300nm의 도프된 실리콘층이 콘택트홀(15)에 매립되고, CMP법에 의해서 SiO3N4막(14)상의 도프된 실리콘층을 제거하여 플러그(16a, 16b)를 형성한다. 플러그(16b)는 비트선 콘택트용이고, 플러그(16a)는 축적전극 콘택트용이다. 또 이하
플러그(10)는 플러그(16a,16b)양자를 가리킨다.
또 도프된 실리콘 외에 W, TiN 등을 이용하여, 플러그(16)를 형성할 수 있다. W 또는 TiN층은 CVD법에 의해서 퇴적할 수도 있다.
도 2e를 참조하여 감압 CVD법에 의해서 전면에 두께 20∼60nm의 SiO2막(17)을 형성한다. 산화막(17)은 치밀한 고온산화막으로 형성하는 것이 바람직하다. 이와 같은 막은 컨포멀한 성질을 갖는다. 하지표면이 평탄화되어 있기 때문에 평탄한막이 형성되어 있다. 이들 SiO2막(17)은 필요개소에 있어서, 플러그(16)와 2층째 배선이 되는 비트선을 절연한다. 이어서 패턴닝된 레지스트 마스크(도시하지 않함)에 의해서 SiO2막(17)을 선택적으로 제거하여, 비트선의 콘택트부(HB)를 형성한다. 도면 중 우측의 주변회로에서도 플러그(16)와 상부 배선의 콘택트부가 개구된다. 이어서 감압 CVD법에 의해서 전면에 두께 40nm의 도프된 실리콘층(18), 두께 120nm의 WSi층(19), 두께 120nm의 SiO2막(20) 프라즈마 CVD법에 의하여 반사방지막으로 되는 SiON막(21)을 순차 형성한다. 이어서 패턴닝된 레지스트마스크(도시하지 않음)에 의해서, 각각의 층을 선택적으로 제거하여 비트선(22)을 형성한다. 주변회로에 있어서도 필요에 따라서 아래의 플러그에 접속된 배선이 형성된다.
또 감압 CVD법에 의해서 전면에 두께 60nm의 SiO2막을 형성하고, 이방성에칭에 의해서 SiO2로 되는 사이드 월(23)을 형 성 한다.
도 2f를 참조하여 감압 CVD법에 의해서 전면에 두께 10∼30nm의 SiO2막(24), 두께60∼100nm의 Si3N4막(25)을 형성한다. 도 2g를 참조하여 평탄화막으로 전면에 두께 1000∼l500nm의 BPSG막(26)을 형성하고, 질소분위기 중에서 800'c의 열처리에 의해서 BPSG막(26)을 리플리우 한다. 또 완전히 평탄화를 행하기 위해서는 CMP법에 의해서 표면을 연마하여 평탄화를 행하는 것이 좋다.
SiO2막(24)은 Si3N4막(25)를 제거할 때 스토퍼막이 되고, 내압을 확보하기 위해서 형성한다. 또 Si3N4막(25)은 BPSG막(26)을 제거할 때의 스토퍼막이 된다. 이 때 S17N7막(2i)의 막두께를 두껍게 하면 Si3N4막(25)의 유전률이 SiO2막의 그것에 비해서 높기 때문에 배선간의 용량이 증대한다. 에칭스토퍼로서의 기능을 할 수 있는 한 Si3N4막(25)의 막두께는 얇은 것이 바람직하다
이어서 패턴닝된 레지스느 마스크에 의해서(도시하지 않음), BPSG막(26), Si3N47막(25), Si02막(74)을 순차 선택적으로 제거하여, 축적전극 형성용의 콘택트홀(HC)을 형성한다. 플러그(16)용이 콘택트홀(15)형성시와 동일하게 비트선 구조를 덮는 SiO2막(24), Si3N4막(25)에 의한 셀프얼라인이 행해진다.
이어서 감압 CVD법에 의해서 전면에 두께 60nm의 도프된 실리콘층을 형성하고, 축적전극 형성용의 콘택트 홀 내에 축적전극을 형성한다. 남은 구멍을 매립하도록 레지스트(28)를 도포한 후 CMP법에 의해서 표면을 연마하여 BPSG막(26)상의 실리콘층을 제거하여 축적전극(27)을 형성한다.
축적전극(27) 내의 레지스트(28)를 제거한다. 이어서 Si3N4막(25), 실리콘의 축적전극(27)을 에칭 스토퍼로서 HF계의 웨트에칭에 의해서 BPSG막(26)을 제거하여, 축적전극(27)의 외측면도 노출시킨다
도 2h를 참조하여 고속질화법(RTN:Rapid Thermal Nitridation)에 의해서 축적전극(27)의 표면을 질화한다. 이어서 감압 CVD법에 의해서 막두께 5∼15nm의 Ta2O5막(29)을 형성하고, 800∼850℃정도의 산화열처리 또는 산소 플라즈마 어닐을 행한다. 이와같이 해서 캐패시터의 유전체막(29)이 형성된다.
또 또 감압 CVD법에 의해서 전면에 대향전극이 되는 두께 50nm의 TiN을 형성하고, 패턴닝된 레지스트 마스크(도시하지 않음)를 마스크로서 에칭을 행함으로서 대향전극(30)을 형성한다.
그 후 층간절연막 형성후, 콘택트홀 개구의 공정을 거쳐서 도 1b의 구조를 얻는다 또 배선층 형성 등의 공정을 거침으로서 스택형 캐패시터가 제조된다.
본 실시형태에 의하면, 도전층이 되는 플러그(16)에 의해서 1회 단올림을 한구조로 되어 있다. 즉 워드선 형성후에 단올림을 위해서 접속용 플러그(16)를 형성하고, SAC에 의해서 비트선간에 축적전극(27)을 형성하고 있다. 이 때문에 비트선의 배선구조만큼 캐패시터 높이를 낮게 할 수 있다.
따라서 셀부와 주변회로부의 고저차를 억제할 수 있고, 주변회로부의 콘택트홀의 형성을 용이하게 행할 수 있다
본 실시형태에 있어서, 도 1a에 나차낸 바와 같이 축적전극의 콘택트홀은 워드선과 비트선으로 둘러 쌓여진 격자상의 영역내로 개구되어 있다.
도 3은 비트선 콘택트부와 축적전극 콘택트부에 플러그(16b,16a)를 형성하는 공정의 평면도이고, 도 2d에 대응하고 있다.
예를들어 디자인 규격이 0.27㎛인 경우0.27㎛로 둘러 쌓여진 영역, 즉 0.27㎛평방의 콘택트홀 내에 사이드월 등의 절연막이 편측에 0.067㎛의 두께로 형성되어 있으면, 0.078㎛ ㅁ의 콘택트홀이 된다. 이 때의 문제점은 에칭이고, 이와같이 미세하게 깊은 콘택트홀의 에칭은 매우 어렵다. 특히 256M DRAM 이상의 집적도가 높은 디바이스 (디자인 규격이 0.227㎛그 해상도를 올리기 위해서 파장이 짧은 엑시머 스텝퍼를 사용해야만 하나, 이것만으로는 해상력이나 제조 마진을 고려한 경우 불충분하고, 어떤 초해상 수법이 필요하다. 그 중에도 가장 유력한 것이 위상 시프트법이라는 방법이고 인접하는 패턴의 위상을 180도 반전시키는 Levenson형의 위상 시프트법은 가장 효과가 큰 방법으로 예상된다. 그러나 이 인접하는 패턴의 위상을 반전시키는 원리에 따른 패턴이 아닌 것에서는 이 효과를 발휘할 수 없다. 도 3에 나차낸 플러그(16)의 레이아웃에서는 하나의 비트선 콘택트(16b)에 2개의 축적전극 콘택트(16b)가 삼각형 형태로 인접한다. 서로 인접하는 3개의 콘택트를 서로 역위상으로 할 수 없다. 따라서 도 3은 Levenson형의 위상시프트를 적용하기 어려운 레이아웃으로 피어 있다.
또 비트선은 주변호로부(특리 센스앰프)에서도 n형 확산층에 콘택트할 필요가 있다. 이 경우 도 2d에 나차낸 바와 같이 플러그(16)클 주변회로부에도 설비하고 있다. 즉 주변회로부에서의 콘택트는 비트선/플러그/n형 확산층의 콘택트구조로 되고, 콘택트면을 2개 갖게 된다. 따라서, 비트선이 확산층으로 직접 콘택트하는 경우와 비교하여 콘택트 저항치가 커지거나 콘택트 저항이 불균일하게 되는 문제가 발생한다. 또 주변회로부에서는 콘택트부가 메모리셀 부에 비해서 산재되어 있고, 고립패턴이 된다. 이 때 플러그(16)의 패터닝으로는 Levenson형의 위상 시프트를 사용해도 이 방법은 고립패턴에는 유효하지 않고 또 Levenson형의 위상 시프트의 효과를 발휘하기 위해서 노광의 조건(개구수, 6치, 노광시간)을 최적화하면, 더 큰 직경은 콘택트홀이 아니면 개구되지 않는 다는 문제가 있다.
제 2 실시형태
제2 실시형태에서는 플러그(16)를 축적전극의 콘택트부에만 형성하고, Levenson형의 위상 시프트의 효과를 발휘하는 축적전극부의 콘택트홀을 형성한다.
또 비트선을 직접, 주변회로부에 콘택트시켜 콘택트 저항의 불균일을 억제 한다.
이하 제2 실시형태에 대해서 도면을 참조하면서 구체적으로 설명한다. 제2 실시형태는 도 4a 내지 도 9i에 나차낸다. 도면중 동일 부호는 동일한 것을 나차내고, 도 la∼도 3과 대응하는 공정에 대해서는 그 설명은 생략한다
도 4a, 도 5a‥‥ 도 8a는 본 실시형태의 메모리셀의 평면도이다. 도면중 종방향으로 워트선(8)이 뻗어 있다. 도 4b, 도 5b‥‥ 도 8b는 본 실시형태에서의 주변회로 중 2개의 MOS트랜지스터의 평면도이다.
도 9a∼도 9i는 본 실시형태에 의한 반도체장치의 제조공정을 설명하는 칩의 단면도이고, 도 4a, 도5a‥‥ 도 8a의 메모리셀부(MC)의 A-A', B-B' 단면, 도 4b, 도 5b‥‥ 도 8b의 주변회로(PC)의 C-C'단면에 각각 대응하고 있다.
도 4a, 도 4b, 도 9a를 참조하여, p형 실리콘기판(1)상에 도 2a에서 설명한 것과 동일한 기술을 사용하여 필드산화막(2)을 형성한 후 게이트 산화막(3) 및 게이트 전극(8)을 형성한다. 또 게이트 전극은 워드선이 된다. 웰구조는 생략하나 도 1b와 동일하다.
도 9b를 참조하여 도 2b에서 설명한 것과 동일한 기술을 사용하여, 게이트전극(8)을 마스크로서 n-형 불순물 확산층(9)을 형성한다. 또 n-형 불순물 확산층(9)은 전송 트랜지스터의 소스, 드레인이 된다. 이어서 두께 60nm의 SiO2막을 형성하여 이방성에칭 함으로서 SiO2로 되는 사이드월(10)을 형성한다.
도 9C를 참조하여 도 2C에서 설명한 것과 동일한 기술을 사용하여 SiO2막(11), Si3N4막(12)을 형성한다.
이어서 평탄화막으로서 BPSG막(13)을 형성하고, 열처리에 의해서 BPSG막(13)을 리플로우 한다. 또 완전히 편탄화를 행하기 위해서 CMP법에 의해서 표면을 연마하여 평탄화를 행하는 것이 바람직하다
도 5a, 도 5b, 도 9d를 참조하여, 감압 CVD법에 의해서 전면에 두에 50nm의 Si7N4막(14)을 형성한다. 이어서 Levenson형의 위상 시프트법을 적용하여 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 Si3N4막(14), BPSG막(13), Si3N4막(12), SiO2막(11)을 선택적으로 제거하혀 축적전극을 n-형 불순물 확산층(9)에 콘택트시키는 콘택트홀(15a)만을 형성한다. 비트선을 n-형 불순물 확산층(9)에 콘택트시키는 콘택트홀이나 주변회로의 콘택트홀은 이 단계에서는 형성되지 않는다.
또 감압 CVD법에 의해서 두께 300nm의 도프된 실리콘층을 콘택트홀(15a)에 매립하고, CMP법에 의해서 Si3N4막(14)위의 도프된 실리콘층을 제거하여 도전플러그(16a)를 형성한다. 도 6a, 도 6b,도 9e를 참조하여 감압 CVD법에 의하여 전면에 두께 20∼60nm의 SiO2막(17)을 형성한다. 이 SiO2막(17)은 플러그(16a)표면을 덮고, 플러그 (16a)와 2층째 배선이 되는 비트선을 전연한다.
이어서 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 SiO2막(17)을 Si3N4막(14), BPSG막(13). Si3N4막(12), SiO2막(11)을 선택적으로 제거하고 비트선(22)의 콘택트홀(15b)과 주변회로의 콘택트홀(15b)을 동시에 형성한다.
도 7a, 도 7b, 도 9e를 참조하여, 감압 CVD법에 의해서 전면에 두께 40nm의 도프된 실리콘층(18), 두께 120nm의 WSi층(19), 두께120nm의 SiO2막(20)을 플라즈마 CVD법에 의해서 반사방지막이 되는 SiON막(21)을 순차 형성한다. 이어서 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 각각의 층을 선택적으로 제거하여 비트선(22)을 형성한다.
또 감압 CVD법에 의해서 비트선 구조를 덮는 기판표면에 두께 60nm의 SiO2막을 형성하고, 이방성에칭에 의해서 SiO2로 되는 사이드월(23)을 형성한다.
도 9f를 참조하여 도 2f에서 설명한 것과 동일한 기술을 사용하여 기관전면에 SiO2막(24), Si3N4막(25)을 순차 형성한다.
도 9g를 참조하여 도 2g에서 설명한 것과 동일한 기술을 사용하여 BPSG막(26)을 형성하고, 열터리에 의해서 BPSG막(26)을 리플로우한다. 또 완전히 평탄화를 행하기 위해서는 CMP법에 의해서 표면을 연마하여 평탄화를 행하는 것이 바람직하다.
도 8a, 도 8b, 도 9g를 참조하여, BPSG막(26), Si3N4막(25), 또SiO2막(24)을 선택적으로 제거하여 축적전극을 형성용의 콘택홀(15a)을 형성한다
또 도프된 실리콘층을 형성하고, 또 축적전극 형성용의 콘택트홀 내를 매립 하도록 레지스트(28)를 도포한 후 CMP법에 의해서 표면을 연마하여 BpSG막(26)상의 실리콘층을 제거하여 축적전극(27)을 형성한다.
도 9h를 참조하여 도 2h에서 설명한 기술과 동일한 기술을 사용하여 축적전극 내의 레지스트(28)를 제거한다. 이어서 Si3N4막(25)을 에칭스토퍼로서 웨트에칭에 의해서 BpSG막(26)을 제거하고, 축적전극의 외측면도 노출시킨다. RTN법에 의해서 축적전극(27)의 표면을 질화한다. 이어서 Ta205막(29)을 형성하여 열산화처리 또는 산소플라즈마 어닐링을 행한다.
또 대향전극이 되는 TiN막을 형성하고, 패턴닝함으로서 대향전극(30)을 형성한다. 또 층간절연막(31)을 BPSG등으로 형성하고, 리플로우 또는 CMP를 행하여 표면을 평탄화한다. 레지스트패턴을 사용하여 주변회로의 콘택트홀(CH)을 개구한다.
도 9i를 참조하여 배리어 메탈층(32), 주도전층(33)등이 되는 배선형성 등의 공정을 거침으로서 스택형 캐패시터를 갖는 DRAM장치가 제조된다.
또 경우에 따라서는 비트선(22)을 형성한 후에도 단올림을 위해서 플러그를 더 형성해도 좋다 이 경우에 셀부분의 높이가 제1 실시형태에 비해서 높아지나 축적전극 접속용 플러그(16)의 콘택트홀(15a)형성은 Levenson형의 위상 시프트법을 이용하여 행하므로 용이하게 콘택트홀을 형성할 수 있다.
본 실시형태에 의하면 주변회로부의 콘택트홀(15b)은 축적전극용 콘택트홀(15a)과는 별도로 비트선의 콘택트 홀(15b)과 동시에 개구하게 되므로 Levenson형의 위상 시프트법은 불필요하게 되고, 주변회로부의 콘택트 직경을 작게할 수 있으므로 레이아웃 면적을 축소할 수 있다
또 주변회로부의 n형 확산층과의 콘택트홀(15b)은 직접 기관상에 개구하므로 주변회로부의 콘택트 저항이 안정되고, 또 불균일을 억제할 수 있다.
제 3 실시형태
다음에 제3 실시형태에 대해서 도면을 참조하여 설명하겠다.
제2 실시형태에서는 비트선 재료로 실리콘 층과 WSi를 사용하므로 주변회로부에서의 콘택트는 n형의 도표된 실리콘을 사용하는 경우에는 n형의 확산층밖에 콘택트할 수 없었다
따라서 주변회로부에 있어서, p형의 확산층과 콘탠트시키는 데는 상층의 금속배선을 이용하여 콘택트할 수밖에 없었다. 또 상층배선으로부터 기판 표면가지 깊은 콘택트홀을 형성해야만 하므로 위치맞춤 여유를 갖게 하기 위해서는 레이아웃 면적이 커진다는 문제가 있었다. 또 이와같이 길은 콘택트홀의 형성에서는 에칭의 제어성이 곤란하다는 문제가 있었다
본 실시형태에 의하면 캐패시터의 아래에 형성한 비트선구조에 있어서, 그재료를 금속배선으로 한다. 따라서 주변회로부의 h형 확산층에도 p형 확산층에도, 얕은 콘택트홀을 거쳐서 콘택트할 수 있어 레이아웃 면적을 축소할 수 있다.
도 10은 제3 실시형태의 반도체 장치의 단면도를 나차낸 것이고, 제2 실시형태에서 설명한 도 9i의 단면도에 상당하는 것이다. 도면 중, 도 9a는 n형 확산층, 도 9b는 P형 확산층을 나차낸다. 제2층째의 도전층인 비트선(22)을 2층의 금속배선(18a,19a)으로 형성한다. 그 밖의 부호는 제2 실시형태에서 설명한 것과 동일한 것을 나차낸다. 웰구조는 일부 도시를 생략한다.
본 실시형태에 의하면 비트선의 콘택트홀(15b)을 형성할 때 주변회로부의 n채널 트렌지스터 영역과 p채널 트렌지스터 영역에 동시에 톤택트홀(15b)을 형성할 수 있다.
따라서, 도 9i에 나차낸 바와같이 상층의 금속배선을 이용하여 직접 기판과 콘택트할 필요가 없으모로 주변회로부의 레이아웃 면적을 축소할 수 있다
제 4 실시형태
본 발명에 의한 제4 실시형태를 도11, 도12를 참조하면서 구체적으로 설명한다.
주변회로부에서 1층째의 도전층과 2층째의 도전층을 콘택트하기 위한 방법을 중심으로 본 실시형태를 이하에 나차낸다
도 11은 제2 실시형태의 도 9i에 상당하는 반도체 장치의 단면도이고, 주변회로부 우단에서 1층째의 도전층(4, 5)과 2층째의 도전층(18, 19)이 콘택트되어 있는 경우를 나타낸다.
도 12는 제4 실시형태의 반도체 장치의 단면도를 나타낸 것이고, 도 11에 나타낸 반조체 장치를 개량한 것이다. 또 셀부에 대해서는 도 9i의 셀부에 상당하는 것이고, 주변회로부에 대해서는 도 9i의 주변회로부에 유사한 것이다. 또 도면중 동일 부호는 동일한 것을 나타낸다 .
본 실시형태에서는 SAC에 상용되는 Si3N4막(12)를 형성한 후, 주변회로 영역의, Si3N4막(12)을 제거한다. 즉, 예를들어 도 2c, 도 9c의 공정에서 제1 층째의 도전층과 제2 층째의 도전충의 콘택트된 부분을 포함하는 영역의 상기 Si3N3막(12)을 선택적으로 제거한다. 셀부에서는 n형 확산층(9)과 층간 절연막(13)의 사이에 1층의 Si3N4막(12)이 존재하고, 주변회로부에서는 1층째 도전층(4, 5)과 층간절연막(13)의 사이에 1층의 SiON막(7)이 존재한다. SiON막(7) SiN(12)은 동일한 에칭으로 선택적으로 에칭할 수 있다.
이것에 의해서, 비트선과 기판의 콘택트홀을 개구할 때 동시에 제1 층째의 도전층과 제2층째의 도전층의 콘택트를 형성할 수 있게 된다. 기판과 콘택트홀은 별개로 제1 층째도전층으로의 미세한 콘택트홀을 개구해야 하는 도11의 방법에 비해서 도12에서는 콘택트홀을 개구하고자 하는 영역의 SiON막을 제거하기 위한 팬턴을 추가하고, 가공을 행하면 좋으므로 별개의 미세한 패턴은 불필요하고, 수율이나 신뢰성의 향상이 가능하다.
제 5 실시형태
본 발명에 의한 제5 실시형태를 도13을 참조하면서 설명한다.
본 실시형태는 제3 실시형태와 제4 실시형태를 조합시킨 것이고, 1층째의 도전층과 2층째의 도전층을 콘택드 하기 위한 방법이고, 또 2층째의 도전층으로 금속을 적용한 경우를 나차낸다.
도 13은 본 실시형태의 반도체 장치의 단면도이고, 제4 실시형태에서 설명한 도12를 개량한 것이다. 또 도면중 등일 부호는 동일한 것을 나차낸다
본 실시형태에 의하면, 비트선의 콘택트를 형성할 때 주변회로부의 n채널 트렌지스터 영역과 p채널 트렌지스터 영역에 동시에 콘탠트홀을 형성할 수 있고, 상부배선에서 직접 기판과 콘택트할 필요가 감소하므로 주변회로부의 레이아웃 면적을 축소할 수 있다 또 SAC에 사용되는, Si3N4막(12)를 형성한 후, 주변회로영역의 Si3N4막(12)을 제거하므로, 비트선과 기판의 콘택트홀을 개구할 때에 동시에 제1 층째의 도전층과 제2 층째의 도전층의 콘택트를 형성할 수 있게 되어 공정수를 삭감할 수 있다.
제 6 실시형태
본 발명의 제6 실시형태에 대해서 도14를 참조하면서 설명한다.
본 실시형태는 주변회로부에서 콘택트홀을 형성하는 방법에 관한 것이다. 층가 절연막을 에칭하여 불순물 확산층이나 배선층에 콘택트홀을 형성하는 경우에 층간절연막이 복수의 산화막이나 복수의 질화막으로 구성되어 있으면, 콘택트홀을 형성할 때의 에칭이 복잡하게 된다.
여기서 본 실시형태는 주변회로부의 콘택트홀을 형성하는 공정을 안정하게 행하는 것을 특징으로 한다.
도 14는 본 실시형태를 나차낸 반도체 장치의 단면도이고, 제2 실시형태에서 설명한 반도체 장치를 개량한 것이다. 또 도면 중 동일부호는 동일한 것을 나차낸다
도 14를 참조하여 본 실시형태의 반도체 장치의 제조공정은 제2 실시형태에서 도 9a∼도 9i를 이용하여 설명한 제조공정과 거의 동일하고, 이하 다른 점에 대해서 설명한다.
우선 1층째의 배선으로 되는 게이트 전극을 패턴닝 한 후에 주변회로부에서는 예를 들어 인산보일등으로 게이트 전극(8)상의 SiON막(7)을 제거한다. 또 2층째의 배선이 되는 비트선을 패턴닝한 후에도 주변회로부에서는 비트 선상의 부SiON막(21)을 제거한다. 또 대향전극(30)의 패턴닝에 이어서 주변회로부에서는 SAC의 Si3N4막(2i)을 제거한다. 또 SiON막(7, 21)은 배선을 패턴닝할 때의 반사방지막으로서 사용하는 것이고, SiON막(7,21)을 사용하지 않고 배선을 패턴닝하는 것이면, 제거할 필요가 없다.
본 실시형태에 의하면 주변회로부의 1층째배선, 비트선상에 SiON막이 아닌, 1층 SiN막이 형성되어 있다. 메모리 셀부를 형상한 후에 필요한 SAC에 사용되는 질화막을 제거하는 동시에 주변회로부의 SiN막을 제거하고, 그 아래의 산화막도 동시에 제거할 수 있다. 특히 공정을 증가 하는 일 없이 주변회로부에서 선택적으로 제거하므로 주변회로부의 콘텍트홀의 형성이 용이하다.
제 7 실시형태
본 발명의 제7 실시형태에 대해서 도15를 참조하면서 설명한다.
제6 실시형태에서는 1층째 배선(게이트 전극)상에 SiON(7), 2층째의 배선(비트선)상에 SiON막(21)을 각각 제거하고, 또 대향전극아래의 Si3N4막(25)을 대향 전극을 마스크로서 제거함으로서 주변회로부의 콘택트홀의 형성을 용이하게 하나, 본 실시형태에서는 콘택트홀의 형성을 더 용이하게 하는 방법을 제공한다.
도 15는 본 실시형태에 의한 반도체 장치의 단면도이고, 제6 실시형태에서 설명한 반도체 장치를 개량한 것이다. 또 도면중 동일한 부호는 동일한 것을 나타내는 것이다.
도 15를 참조하여 본 실시형태의 반도체 장치의 제조공정도 제6 실시형태와 동일하게 제2 실시형태에서 도 9a∼도 9i를 이용하여 설명한 제조공정과 거의 동일하고 이하 다른 점에 대해서만 설명한다
우선 1층째의 배선이 되는 게이트 전극을 패턴닝한 후에 예를들어 인산보일등으로 주변회로부의 게이트 전극(8)상의 SiON막(7)을 제거한다.
다음에 SAC에 사용되는 Si3N4막(12)을 형성한 후에 주변회로영역의 Si3N4막(12)을 선택적으로 제거한다. 이어서 2층째의 배선이 되는 비트선을 패턴닝한 후에도 비트선상의 SiON막(21)을 제거한다. 또 대항전극(30)의 패턴닝에 이어서 주변회로부의 SAC의 Si3N4막(25), 층간절연막인 SiON막(24), SAC의 Si3N4(14)을 순차 제거한다.
또, SiON(7, 21)은 배선을 패턴닝할 때의 반사방지막으로서 사용하는 것이고, SiON막(7,21)을 사용하지 않고 배선을 패턴닝 하면 제거할 필요가 없다.
본 실시형태에 의하면 주변회로부의 전체의 Si3N4막(7, 21), Si3N4막(12, 25, 14)를 제거하므로 주변회로부의 콘택트홀의 형성이 더 용이하다.
제 8 실시형태
본 발명의 제8 실시형태는 도16a∼도16i에 나차낸다
본 실시형태는 제4 실시형태와는 다른 수단을 사용하여 주변회로부에서 1층째의 도전층과 2층째의 도전을 콘택트하는 방법을 제공한다.
도16a∼도16i는 본 실시형태에 의한 반도체 장치의 제조공정을 나차낸 칩의 단면도이고, 도면 중 동일한 부호는 동일한 것을 나차낸 것이다.
도16a를 참조하여 P형 실리콘기판(1) 상에 공지의 기술을 이용하여 LOCOS분리(선택산화)를 행하여, 두께 250nm의 필드 SiO2막(2)을 형성 한후에 연산화에 의해서 두께 7∼10nm의 게이트 산화막이 되는 SiO7막(2)을 형성한다. 이어서 감압 CVD법에 의해서 고농도로 P(인)을 포함하는 두께 50nm의 실리콘층(4), 두께 120nm의 WSi층(5), 두께 20nm의 SiO2막(6), 두께 80nm의 Si3N4막(7')을 순차 형성한다.
또 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 1층째의 도전층과 2층째의 도전층의 콘택트시키고자 하는 부분을 포함하는 영역에 대해서 Si3N4막(7')을 선택적으로 제거한다. 도 16b를 참조하여 패터닝된 레지스트 마스크(도시하지 않음)에 의하여 Si3N4막(7'), SiO2막(6), WSi층(5), 실리콘층(4)을 각각 선택적으로 제거하여 게이트 전극(8)(1층째 배선)을 형성한다. 또 게이트 전극은 워드선이 된다.
도 16c를 참조하여 게이트 전극(8)을 마스크로서 P(인)이온을 실리콘 기판(1)중에 주입하여 n-형 불술물 확산층(9)을 형성한다 또 n-형 불순물 확산층(9)은 셀부에서는 전송 트랜지스터의 소스, 드레인이 되고, 주변회로부에서는 n채널 트렌지스터의 LDD용이 저농도 확산층이 된다. 이어서 감압 CVD법에 의해서 전면에 두께 60nm의 Si3N4막을 형성하고, 이방성 에칭에 의해서 Si3N4막이 되는 사이드월(10')을 형성한다
도 16d를 참조하여 주변회로부의 n채널 트렌지스터 영역에 비소이온을 주입함으로서 n+형 확산층을 형성한다. 주변부의 p채널채널지스터 영역에 보론이온을 주입으로서 p+ 확산층을 형성한다.
이어서 감압 CVD법에 의해서 전면에 두께 20nm의 SiO2막(11), 두께 300∼400nm의 BPSG막(13)을 형성하고, 질소분위기에서 800℃정도의 열처리에 의해서 BPSG막(13)을 리플로우 한다. 또 완전히 평탄화를 행하기 위해서는 CMP법에 의해서 표면을 연마하여 평탄화를 행하는 것이 바람직하다
이어서 감압 CVD법에 의해서 전면에 두께 50nm의 Si3N4막(14)을 형성하고, 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 축적전극이 콘택트 하는 영역의 Si3N4막(14)을 선택적으로 제거한다. 이어서 BPSG막(13)을 질화막(7', 10')를 이용한 자기정합에 의해서 제거하고, SAC에 의한 콘택트홀(15a)을 형성한다.
또 감압 CVD법에 의해서 두께 300nm의 도프죈 실리콘층을 콘택트홀(17a)내에 매립하고, CMP법에 위해서 Si3N4막(14)상의 도프된 실리콘층을 제거하여, 플러그(16)를 형성한다.
도 16e를 참조하여 감압 CVD법에 의해서 플러그(16)를 덮는 전면에 두께 20∼60nm의 SiO2막(17)을 형성한다. 이 SiO2막(17)은 플러그(16)와 2층째 배선으로 되는 비트건을 절연한다. 이어서 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 SiO2막(17), Si3N4(14), BPSG막(13), SiO2막(11)을 선택적으로 제거하여 비트선(22)의 콘택트홀(15b)과 주변회로의 콘택트홀(15b)을 동시에 형성한다. 콘택트홀(15a)형성과 동시에 질화막(7', 70')를 이용하여, 자기정합으로 콘택트홀(15b)이 형성된다
도 16f를 참조하여 감압 CVD법에 의해서 전면에 고농도로 P)를 포함하는 두께 40nm의 도프된 실리콘층(18), 두께 120mm의 WSi층(19), 두께 20nm의 SiO2막(20), 두께 120nm의 Si3N4막(21')을 순차형성한다. 다음에 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 각각의 층을 선택적으로 제거하여 비트선(22)을 형성한다.
또 감압CVD법에 의하여 전면에 두께 60nm의 Si3N4막을 형성하고, 이방성에칭에 의하여 Si3N4로 된 사이트 웰(23')을 형성한다.
도 168를 참조하여 감압 CVD법에 의해서 전면에 두께 10∼30nm의 SiO2막(24)을 형성한다. 이어서 평탄화막으로서 전면에 두께 1000∼1500nm의 BPSG막(26)을 형성하고, 질소분위기 중에서 850℃의 열처리에 의해서 HPSG막(26)을 리폴로우 한다. 또 완전히 평탄화를 행하기 위해서 CMP법에 의해서 표면을 연마하여 평탄화를 행하는 것이 바람직하다
이어서 패턴닝된 레지스트 마스크(도시하지 않음), BPSG막(26), SiO2막(24)을 질화막(21, 2')를 이용한 자기정합으로 순차 선택적으로 제거하고, 축적전극 형성용의 콘택트홀(HC)을 형성한다
이어서 감압 CVD법에 의해서 고농도로 인을 포함하는 두께 60nm의 도프된 실리콘층을 형성하고, 또 축적전극 형성용의 콘택트홀내의 레지스트(28)를 매립한 후에 CMP법에 의해서 표면을 연마하여 HPSG막(26)상의 실리콘 층을 제거하여 축전전극(27)을 형성한다.
도16h를 참조하여 축전전극 내의 레지스트(28)를 제거한다. 이어서 HF계의 웨트에칭에 의해서, BPSG막(26)을 제거하여, 축전전극의 외측면도 노출시킨다. 도면에서는 HPSG막(26)을 일부 남긴경우를 나타내고 있다. 이어서 RTN법에 의해서 축전전극(27)의 표면을 질화한다. 이어서 감압 CVD법에 의해서 막두께 5∼15nm의 Ta205막(29)을 형성하고, 질800∼85O'c 정도의 산화열처리 또는 산소 플라즈마 어닐링을 행한다. 또 감압 CVD법에 의해서 전면에 대향전극이 되는 두께 70nm의 TiN을 형성하고, 패턴닝된 레지스트 마스크(도시하지 않음)를 마스크로서 에칭을 행함으로서 대향전극(30)을 형성한다.
도16i를 참조하여 층간절연막(31), 배선층(32, 33)형성 등의 공정을 거침으로서 스택형 캐패시티가 제조된다.
본 실시형태에서는 도16a의 공정에서 SAC로 사용되는 Si3N4막(7')를 형성한 후 주변회로 영역의 Si3N4막(7')을 선택적으로 제거함으로서, 도16e의 공정에서 비트선과 기판의 콘택트홀을 개구할 때에 동시에 제1층째의 도전층과 제2층째의 도전층의 콘택트를 형성하는 것이 가능하게 되어 공정수를 삭감할 수 있다
또 본 실시형태에 의하면 게이트 전극(1층째 배선)이나 비트선(2층째 배선)을 둘러 쌓도록 Si3N4막(14)을 형성하여 셀프얼라인 콘택트를 행하고 있다. 주변회로부에서 여분의 Si3N4막이 존재하지 않으므로 주변회로부터 콘택트홀의 형성이 용이하게 된다
제 9 실시형태
제4 실시형태로부터 제8 실시형태에서는 주변회로부의 Si3N4막을 선택적으로 제거함으로서 주변회로부의 콘택프흘의 형성을 용이하게 할 수 있음을 설명했다.
본 실시 형태에서는 메모리 셀부의 공정수를 삭감하고, 또 주변회로부의 콘택트홀의 형성을 용이하게 할 수 있는 반도체 장치 및 그 제조방법을 제공한다.
이하 제9 실시형태에 대해서 도면을 참조하면서 구체적으로 설명한다. 본 실시형태는 도 17a, 도17b, 도18∼181에 나타낸다. 도면 중 동일 부호는 동일한 것은 나차낸다
도 17a는 본 실시형태의 메모리 셀부의 평면도이다. 도17b는 본 실시형태의 메모리 셀부 및 주변회로부의 단면도이고, 메모리 셀부에 대해서는 17a의 X-X', Y-Y'선에 따르는 단면에 각각 대응하고 있다.
또 도18a∼181은 본 실시형태에 의한 반도체 장치의 제조공정을 나타낸 단면도이다. 본 실시형태는 제2 실시 형태의 변형예이고, 도면중 제2 실시형태와 동일한 부호는 동일한 것을 나차낸다.
도18a를 참조하여 p형 실리콘기판(1)상에 공지의 기술을 이용하여 LOCOS 분리(선택산화)를 행하여 두께 250nm의 필드 SiO2막(2)을 형성한다. 이어서 웰확산층, 소자분리확산층, 채널확산층을 각각 이온주입법에 의해서 형성한다(도시하지 않음). 이어서 열산화에 의해서 두께 5∼10nm의 게이트 산화막이 되는 SiO2막(3)을 형성한다. 도18b를 참조하여 CVD법에 의해서 전면에 고농도로 인을 포함하는 두께 50nm의 도프된 실리콘층(4), 두께 120nm의 WSi층(5), 두께 80nm의 SiO2막(6)을 순차 형성한다. 이어서 그 위에 반사 방지막으로서, 포토리소그라피에 사용되는 노광파장에 대해서 적당한 흡수를 갖는 막, 예를들어 두께 30nm 정도의 SiON(7)을 플라즈마 CVD법으로 형성한다.
또, 패턴닝된 레지스터 마스크(도시하지 않음)로 SiON(7)과 SiO2막(6)을 예를들어 F계로 WSi층(5)과 실리콘층(4)을 예를들어 Cl계로 각각 선택적으로 제거하고, 게이트전극(8)을 형성한다. 또 게이트전극(8)은 워드선이 된다. 이하 간략화 하기 위해서 SiO2막(7)은 도시를 생략한다.
도18c를 참조하여 게이트전극(8)을 마스크로서 P이온을 기판(1)중에 주입하고, n-형 불순물 화산층을 형성한다(도시하지 않음). 또 n-형 불순물 확산층은 셀부에서는 전송 트랜지스터의 소스, 드래인으로 되고, 주변회로부에서는 n채널 트랜지스터의 LDD용의 저농도 확산층이 된다. (도시하지 않음). 이어서 감압 CVD법으로 전면에 두께 70nm의 SiO2막을 형성하고, 이방성 에칭에 의해서 사이드월(10)을 형성한다.
이어서 주변회로부의 h채널 트랜지스터 영역에 비소이온을 주입함으로서 h+확산층을 형성한다. 또 주변부의 P채널 트랜지스터 영역에 보론이온을 주입함으로서 p+확산층을 형성한다(도시하지 않음)
이어서 감압 CVD법으로 전면에 두께 50∼100nm, 바람직하게는 60∼80nm의 Si3N4막(12)을 형성한다. 또 Si3N4막(12)은 콘택트홀을 형성할 때의 스토퍼막이 된다. 이어서 평탄화막으로서 전면에 두께 300∼4007m의 BPSG막(13)을 형성하고, 열처리에 의해서 BPSG막(13)을 리플로우 시킨다. 그 후 CMP법으로 게이트전극(8)의 상측에서 100nm정도의 두께가 되도록 BPSG막(13)을 연마하여 표면을 평탄화 한다
도18d를 참조하여 패턴닝된 레지스트 마스크(도시하지 않음)로 BPSG막(13)을 선택적으로 에칭하여 Si3N4막(12)을 일부 깍은 시점에서 정지하고, 이어서 Si3N4막(12)을 선택적으로 제거하고, 산화막(10, 6)을 에칭스토퍼로 한 SAC에 의하여 콘택트홀(15a)을 형성한다. 또 이 경우의 레지스터 마스크는 위상 시프트법으로 형성하는 것이 바람직하다. 또 콘택트 저항을 낮추기 위해서 콘택트홀(15a)을 형성한 후에 기판(1)중에 이온을 주입해도 좋다 이어서 감압 CVD법으로 고농도로 인을 포함하는 두께 200∼300nm의 도프된 실리콘층을 콘택트홀(15a) 내에 매립하고, CMP법에 의해서 BPSG막(13) 상의 도프된 실리콘층을 제거하여 플러그(16)를 형성한다.
도18e를 참조하여 감압 CVD법으로 플러그(16)를 덮는 전면에 두께 20∼50nm의 SiO2막(17)을 형성한다.
이 SiO2막(17)은 플러그(16)와 2층째 배선이 되는 비트선(22)을 절연한다. 이어서 패턴닝된 레지스트 마스크(도시하지 않음)로 SiO2막(17), BPSG막(13)을 선택적으로 에칭하고, Si3N4막(12)을 일부 깍는 시점에서 정지 하고, 이어서 Si3N4막(12)을 선택적으로 제거하여 산화막을 에칭스토퍼로 한 SAC에 의하여 콘택트홀(15b)을 형성한다.
도18f를 참조하여 감압 CVD법으로 고농도로 인을 포함하는 두께 40nm의 도포된 실리콘층(18),두께 120nm의 WSi층(19), 두께 1607nm의 SiO2막(20)을 순차 형성한다. 이어서 그 위에 플라즈마 CVD법으로 반사방지막이 되는 두께 30nm 정도의 SiON막(21)을 순차형성 한다. 또 패턴닝된 레지스트 마스크(도시하지 않음)로 각각의 층을 선택적으로 제거하여 비트선(22)을 형성한다. 또 필요에 따라서 RTA법에 의해서 콘택트 어닐링을 행해도 좋다. 이후 간략화 하기 위해서 SiON막(21)은 도시를 생략한다.
도18d를 참조하여 감압 CVD법으로 두께 60∼70nm의 SiO2각을 형성하고, 이방성에칭에 의해서 SiO2로 되는 사이드월(23)을 형성한다. 여기서 에칭량을 SiO2막(17)과 상기 사이드월용 SiO2막의 막 두께만큼으로함으로서 SiO2막(17)을 비트선(22) 및 사이드월(23)의 아래에만 남긴다. 이것에 의해서 콘택트홀(15a)내에 충전되는 플러그(16)의 표면을 노출시킨다.
도18h를 참조하여 감압 CVD법으로 SAC의 에칭스토퍼막이 되는 두께 50∼100nm의 Si3N4막(25)을 형성한다.
이어서 평탄화막으로서 전면에 두께 1000∼1200nm의 BPSG막(26)을 형성하고 열처리에 의해서 BPSG막(26)을 리플로우 한후. CMP법에 의해서 800nm 정도의 두께가 되도록 표면을 연마하여 평탄화를 행한다.
도18i를 참조하여 패턴닝된 레지스트 마스크에 의하여(도시하지 않음), BPSG막(26)을 선택적으로 에치하여 Si3N4막(25)을 일부 깍은 시점에서 정지하고, 이어서, Si3N4막(25)을 선택적으로 에칭하여 산화막, 실리콘막을 에칭스토퍼로서 이용한 SAC에 의한 축적전극 형성용의 콘택트홀(HC)을 형성한다.
도18j를 참조하여 감압 CVD법으로 고농도로 인을 포함하는 두께 60nm의 도포된 실리콘층을 형성하고, 또 CMP법으로 BPSG막(26)상의 실리콘층을 제거하여, 축적전극 형성용의 콘택트홀 내 벽면에 접촉한 부분을 축적전극(27)으로서 잔치한다. 이 경우 필요에 따라서 CMP법을 행하기 전에 레지스트를 실리콘층의 요(凹)부에 매립하고, CMP법으로 레지스프를 제거하므로, CMP시의 연마입자가 상기 요부로 들어가 제거가 곤란하게 됨을 방지할 수 있다.
도 18k를 참조하여 Si3N4막(25)를 에칭스토퍼막으로서 HF계의 웨트에칭에 의해서 BPSG막(26)을 제거하고, 축적전극의 외측면도 노출시킨다. 이어서 CVD법에 위해서 막두께 5∼15nm의 Ta205막(29)을 형성하고 산화열 처리 또는 산소 플라즈마 어닐링을 행하여 Ta2O5(29)을 치밀화한다.
또, 감압 CVD법으로 대향전극에 되는 두께 100nm의 TiN핀막을 형성하고, 패턴닝된 레지스트(도시하지 않음)를 마스크로서 Cl계의 가스로 드라이 에칭을 행함으로서 대향전극(30)을 형성한다.
이때 T진막의 에칭에 이어서 Ta70i막을 에칭하는 것도 적합하다 또 Ta70i막을 형성하기 전에 RTN에 의해서 축적전극(27)의 표면을 질화하는 것이 좋다
도181을 참조하면, HDP(High Density Plasma) CVD법으로 층간 절연막이 되는 두께 1000nm의 SiO2막(31)을 형성하고, CMP법에 의해서 표면을 연마하여 평탄화한다. 이어서 주변회로부에 콘택트홀을 형성한다. 이어서 콜리메이터 스퍼터법에 의해서 콘택트 괌속으로서 막두께 60nm의 Ti막을 형성하고, CVD법에 의해서 두께 30nm의 TiN막을 형성하여 배리어 금속층(32)을 형성한다. 이 후에 두께 150nm의 W막(33)을 형성한다.
그 후, 층간절연막, 배선층 등의 공정을 거침으로서 스택형 캐패시터를 갖는 반도체 장치가 제조된다.
본 실시형태에 의하면 제1∼8 실시형태에 비해서 축적전극의 콘택트홀을 형성할 때의 스토퍼막이 되는 Si3N4막(14)를 형성화하지 않음으로 주변회로부에 형성되는 콘택프흘을 용이하계 형성할 수 있다. 또 비트선(22)에 사이드월(23)을 형성하는 에칭공정에서 비트선(22)과 플러그(16)를 절연하는 Si02막(17)을 계속해서 에칭 제거하므로, 에칭공정을 삭감할 수 있다
제9 실시예에서는 주로 제조공정을 삭감할 수 있는 것을 설명했다. 그러나 제9 실시예에서 비트선의 콘택트홀(15b)과 비트선(22)이 위치 엇갈림을 유발하는 경우에 축적전극 콘택트 내에 비트선 콘택트 부분이 노출되어, 축적전극이 비트선과 접촉하계 되는 문제가 있다.
도19는 상기 위치엇갈림이 발생한 경우를 나타내고, 도20은 그 후의 공정에서 축적전극(27)을 형성하면 비트선(22)과 축적전극(27)이 접촉되는 경우를 나타내고 있다. 또 도19 및 도20은 제9 실시형태의 도18f의 상태 및 도18j 후에 BPSG막을 제거한 상태에 대응한다.
제9실시예에서 비트선 콘택트홀 직경이 비트선(22)의 폭에 비해서 상당히 큰 경우 또는 크기가 동일해도 위치 엇갈림이 발생한 경우에 비트선의 콘택트홀(15b)의 패턴은 비트선(22) 패턴으로부터 돌출된 형태가 된다.
특히 비트선(22)으로 형성하는 사이트월(23)의 두께보다도 크게 돌출된 경우에는 다음과 같은 문제가 발생함을 알았다.
도19는 엇갈림량이 사이드월(23) 두께의 1.5배 정도가 된 경우의 도면이고, 비트선(22)형성 직후의 상태를 나차내고 있다. 비트선(22)의 에칭량을 형성한 WSi(19)/실리콘 층(18)의 두께에 상당하게 되어 있으면, 도면과 같이 비트선의 콘택트홀(15b)이 돌출된 부분에 도체막의 상면이 보이는 상태가 된다.
도20은 제9 실시예에서 설명한 공정을 거쳐서 축적전극(27)을 형성한 상태를 나타낸다. 이 도면에서는 축적 전극을 형성하기 위한 축적전극용 콘택트홀 패턴도 동일하게 엇갈린 상태를 나타내고 있다. 축적전극의 콘택트홀이 돌출된 부분에 비트선(22) 도테의 상면이 있고, 돌출량이 사이드월(23)의 두께 보다도 크기 때문에 사이드웜(23)로 덮여 있지 않는 상태로 된다. 이 때문에 비트선(22)과 축적전극(27)이 쇼트되게 된다.
이와같은 설계 및 위치 엇갈림에서는 수율이 저하되나, 셀면적을 축소하여 집적도를 향상시키기 위해서 위치 엇갈림의 여유를 두고 설계함은 불리하게 된다.
제 10 실시형태
본 실시형태에서는 상기 위치 엇갈림이 생겨도 비트선(22)과 축적전극(27)이 접촉되지 않는 반도체 장치 및 그 제조방법을 제공한다.
이하 제10 실시형태에 대해서 도면을 참조하면서 구체적으로 설명한다. 본 실시형태는 도21a∼21d에 나타냈다. 도21a는 제9 실시형태에서 설명한 도18e의 계속이다. 도면 중 동일부호는 동일한 것을 나차낸다.
도21a를 참조하여 비트선의 콘택트홀(l5b)을 개구할 때까지는 제9 실시형태와 동일하다.
다음에, 감압 CVD법으로 고농도로 인을 포함하는 두께 40nm의 도프된 실리콘층(18)을 형성하고, 두께 120nm의 WSi층(19), 두께 160nm의 SiO2막(20)을 순차 형성한다. 그 후 플라즈마 CVD틴법으로 반사방지막으로서 두께 30nm정도의 SiOM막(21)을 형성한다.
통상 위상시프트의 레티클을 사용한 리소그라피법에 의해서 마스크(도시하지 않음)을 형성하고, SiON막(21) 및 도SiO2막(20)을 F계로, WSi층(19) 및 실리콘층(18)을 Cl계로 드라이에칭하여 비트선(22)을 형성한다.
또 필요에 따라서 이 단계에서 콘택트어닐을 RTA법으로 행해도 좋다. 이학 간략화 하기 위해서 SiON막(21)은 도시를 생략한다.
도21b를 참조하여 CVD법으로 두께 70nm의 SiO2막을 형성하고, 이방성 에칭으로 사이드월(23)을 형성한다. 여기서 에칭량을 SiO2(17)과 상기 사이드월 용 SiO2막의 막두께 만큼으로 함으로서 SiO2막(17)을 비트선(22) 및 사이드월(23)의 아래에만 남긴다. 이것에 의해서 콘택트홀(15a) 내에 충전된 플러그(16)의 표면이 노출된다.
본 실시형태의 특징은 이 비트선(22)을 형성하는 에칭에서 오버에칭을 행하여 비트선 콘택트홀(15b)내부의 비트선 도체막을 오목하게 해 놓는 데에 있다.
이 에칭에 의해서 오목하게 된 량은 다음과 같이 해서 결정한다. 위치 엇갈림에 의해서 비트선의 콘택트홀 (15b)이 비트선(22) 패턴으로부터 돌출된 량을 d로 한다. 다음 공정의 사이드웰(23)을 형성하기 위한 SiO2막의 두께를 t로 한다. 설명을 간단하게 하기 위해서 이 SiO2막은 커버리지가 100%, 즉 완전히 컨포멀하게 형성된 것으로 한다.
d≤t의 경우에는 오목하게 긴 량은 절연확보에 필요한 만큼이면 좋다. 예를 들어 t와 동일한 값을 선택할 수 있다. 이것에 의해서 비트선을 구성하는 도전체와 축적전극을 구성하는 도전체의 거리는 어느 부분에서도 t이 상이 된다. 또 절연확보에 필요한 것이 W이고, d 〈t-W 이면, 오목하게 할 필요는 없다.
도21b를 참조하면 2t 〉d 〉t의 경우에는 비트선의 콘택트홀(15b)의 우측벽에 형성되는 사이드월(23)를 둥글게 하기 위해서 사이트월(23)과 일체로 된 절연체 부분에 오목부가 형성된다. 이 량은 t-(t2_(d-t)2)½이다. 이것에 절연확보에 필요한 만큼을 더한 양만큼, 비트선을 구성하는 도전체를 오목하게 하면 좋다.
또 d2t의 경우에는 본 실시형태에 의해서도 쇼트를 회피할 수 없다. 그러나 이것은 본 실시형태와 같이 t=0.077㎛일 때, d가 0.147㎛ 이상 이고, 위치 엇갈림을 최대 0.1㎛로 하면, 비트선의 콘택트홀(15b)의 직경이 비트선 폭 보다도 (0.14-0.1)×2=0.087㎛ 큰 경우에 상당한다. 0.25㎛ 정도 이하 세대의 디바이스에서는 이럴수록 큰 차를 두고 설계해도 장점이 없는 것으로 생각된다.
커버리지가 100% 아닌 경우에는 횡방향의 막두께가 감소하는 점과, 보이드가 생김을 고려하여 d, t,오목량을 설정한다. 또 비트선이 오버에칭으로 비트선의 콘택트홀(15b)의 내부가 순차 체이퍼지도록 해 놓으면, 커버리지가 나빨질 때에도 양호하게 매립할 수 있다. 비트선의 콘택트홀(15b)의 상부에 술차 테이퍼를 형성하는 것도 효과가 있다.
또 비트선 도체막에 오버에칭을 행하여 비트선 콘택트홀(15b)부분을 오목하게 해 놓고, 그 량에 대해서 구체적인 수치를 이용하여 상세히 설명한다.
0.27㎛ 디바이스의 예에서 설명한다. 비트선과 그 간격은 0.7㎛이나, 비트선 콘택트홀(15b) 직경은 0.24㎛ 정도로 하는 것이 포토리소그라피상 적합하다. 위치 엇갈림 최대치의 전형치는 0.17㎛이다. 이 위치 엇갈림 수치에는 비트선 콘택트홀(15b)의 치수, 비트선(22)의 치수 산포더 포한시킨다. 즉 비트선 콘택트홀(15b)이 크기 때문에 비트선(22)이 가늘게 된 경우를 예상하고 있다(각 10%에서 편측되므로 그 절반).
이렇게 하면, d=(0.24-0.2)/2+0.1=0.127㎛가 된다.
사이트월 전연막의 막두께는 70㎛가 한계에 가깝고, 이것은 비트선(22) 간격이 0.27m이므로 양측에 0.07㎛의 사이드월이 형성되면, 콘택트홀 폭이 모두 0.06㎛밖에 남지 않는다.
실제의 제조에서는 위치 엇갈림은 없고, 막두께, 에칭량도 산포를 갖는다.
성막에서 7%, 에칭에서 7%의폭을 예상하는 것이 전형적이다. 따라서 웨이스트 케이스를 고려하면 t=0.065㎛로 하는 것이 차당하다
이렇게 하던, △=t-(t2-(d-t)2)½=0.03㎛가 된다.
여기서 사이드월 절연막의 막두께와 에칭량의 산포를 고려하면, 0.O㎛ 여분으로 깍이는 것을 예상할 필요가 있다. 그리고 내압확보를 위해서 최소로 0.02㎛정도 남기는 것이 적합하다고 생각되므로 합계 0.06㎛ 이상 오목하게 해 놓는 것이 종다.
한편 비트선 형성과 같은 에칭에서는 종래보다 막두께,에칭량의 산포를 흡수하기 위해서 오버에칭을 행했다. 그 량은 최소로 20% 정도로 된다 구조가 평탄화되어 있으므로 종래기술에서는 그 이상의 오버에칭은 필요없는 것으로 사료된다. 본 실시형태의 막두께에서는 실리콘층이 40nm, WSi막이 120nm이므로, 그 20%는 0.032㎛로 된다. 따라서 종래기술에서의 비트선 형성에서는 비트선 콘택트홀 (15b)부분의 오목부는 0.032㎛정도로 하는 것이 전형적이다.
이것에 대해서 본 실시현태에서는 0.06㎛이상의 오목부를 형성하도록 했으므로 비트선 콘택트부분에서의 비트선 도체와 축적전극 토체의 쇼트를 방지할 수 있다.
또 종래기술에서는 비트선 콘택트홀 부분에서 비트선을 굵게 함으로서 위치 엇갈림이 발생해도 비트선이 비트선 콘택트홀로 부터 노출되지 않토록 설계하는 것이 전형석이었다.
이 경우에는 오버에칭을 어느정도 행해도 콘택트홀(l1b) 부분에서의 오목부가 생기지 않는 동시에 본 실시형태의 과제로서 하고 있는 쇼트도 발생하지 않는다. 반대로 미세화를 위해서 이미 여유를 취할 수 없게 되고, 상술한 디바이스 구조이므로 본 실시형태의 과제가 발생한다
다른 수치예로서 비트선 콘택트홀(15b)의 직경을 0.22㎛로 설계하고, 위치엇갈림이 0.09㎛인 경우를 동일하게 계산하면 d=0.1㎛, t=0.065㎛로 되고, △0.01㎛로 된다.
또 사이드월 형성에서의 깍임 0.01㎛, 내압확보 0.02㎛를 더하면 오목부의 최소치는 0.04㎛가 된다.
또 다른 수치예로서 본 실시형태를 준해서 커버리지가 100%가 아니므로 사이드월 폭이 콘택트홀(15b)의 부분에서 60nm로 된 경우를 동일하게 계산하면, d=0.l㎛, 1=0.056㎛가 되고, △=0.02㎛가 된다. 또 사이드월 형성에서의 깍임 0.Ol㎛, 내압확보 0.02㎛를 더하면 오목부의 최소치는 0.054㎛가 된다.
도21c를 참조하여 그 후 제9 실시형태에서 설명한 도18h∼도18j와 동일하게하여 축적전극(27)을 형성한다.
도21d를 참조하여 또 제9 실시형태에서 설명한 도18k, 도181과 동일하게하여 캐패시터 절연막(29)(도시하지 않음), 대향전극(30), 층간절연막(31), 배선층(32, 33)을 형성한다.
그 후, 층간절연막, 배선층 등의 공정을 더 거침으로서 스택형 캐패시터를 갖는 반도체 장치가 제조된다.
본 실시형태에서는 축적전극 콘택트 내에 비트선 콘택트부분이 노출되어, 비트선(22)과 축적전극(27)이 접촉되는 문제에 대해서 비트선을 가공하는 에칭시에 소정의 오버에칭을 행하는 것을 특징으로 한다.
즉, 비트선 패턴으로부터 돌출된 비트선의 콘택트홀(15b)부 중의 비트선을 구성하는 도전체를 오목하게 하고, 비트선(22)에 사이드월(23)을 형성할 때에 이 오목부를 사이드월 절연막에 매립합으로서 공정을 중가시키지 않고 상기 접촉을 방지할 수 있다.
제 11 실시형태
본 발명의 제11 실시형태에 대해서 도면을 참조하여 설명한다
도22는 제11 실시형태의 반도체 장치의 단면도이고, 도면중 제9 실시형태와 동일한 부호는 동일한 것을 나차낸다.
도22를 참조하여 이하 제9 실시형태와 다른 점을 설명한다
제9 실시형태에서는 도18g에 나차낸 바와같이, 비트선(22)과 플러그(16)를 절연하는 SiO2막(17)이 비트선(22)과 그 측벽의 사이드월(23) 바로 아래에만을 남기도록 사이드월(23)형성시에 동시에 제거한다. 본 실시형태에서는 사이드월(23)을 형성하기 위한 에칭시에는, SiO2막(17)을 남기고 축적전극을 형성하는 콘택트홀을 개구하는 공정에서 에칭시의 스토퍼막인 Si3N4막(25)의 제거에 이어서, SiO2막(17)을 제거하여 플러그(16)표면을 노출하도록 하고 있다.
본 실시형태의 이점은 에칭스토퍼막인 Si3N4막(25)을 제거할 때 하지가 모두 막(17, 23)이 되므로 실리콘(플러그(16))에 대한 선택비를 취하지 않는 Si3N4막(25)의 제거 방법으로도 제조할 수 있는 점이다.
또 본 실시형태의 제조방법에서도 제10 실시형태에서 설명한 바와 같이 쇼트 문제가 발생한다. 도23에 비트선의 콘택트홀(15b)이 비트선(22)에서 크게 돌출된 경우를 나차낸다. 비트선(22)을 구성하는 도전체가 축적전극을 형성하는 콘택트홀을 개구할 때에 노출되나 비트선(22)과 축적전극(27)이 쇼트되어 버린다.
그러나 이 문제에 대해서도 제10 실시형태와 동일하게 비트선을 오목하게 함으로서 대처할 수 있다. (도22 참조)
제 12 실시형태
제10 실시형태에서는 비트선의 콘택트홀(l1b)과 비트선(22)이 위치 엇갈림을 일으키는 경우의 비트선(22)과 축적전극(27)의 쇼트를 방지하는 방법에 대해서 설명했다. 본 실시형태에서는 동일한 문제에 대한 대책으로서 다른 실시형태에 대해서 도면을 참조하면서 구체적으로 설명한다.
본 실시형태는 도24, 도25a, 도25b에 나타낸다. 도24는 본 실시형태의 메모리 셀부의 평면도이고 도25a, 도 25b는 본 실시형태의 반도체 장치의 단면도이다. 또 도25a, 도25b는 제10 실시형태에서 설명한 도19의 계속이다. 도면중 제10 실시형태와 동일한 부호는 동일한 것을 나차낸다.
도25a를 참조하여 비트선(22)을 패턴닝하는 경우까지는 제10 실시형태와 동일하다.
다음에 CVD법으로 두께 70nm의 Si02막을 형성하고, 이방성에칭에 의해서 SiO2로 되는 사이드월(23)을 형성한다. 이때 사이드원(23)의 이방성 에칭에 이어서 플러그(16) 표면을 노출시키도록 Si02막(17)을 에칭해도 좋다
이어서 CVD법으로 두께 30nm의 SiO2(24)을 형성한다. 그 후 통상 또는 위상 시프트의 레티클을 이용한 리소그라피법에 의해서 축적전극 콘택트의 플러그(16)상부의 SiO2막(17, 24)을 선택적으로 에칭하여 플러그(16)표면을 노출시킨다(도24 참조).
도25b를 참조하여, 그 후 제10 실시형태에서 설명한 도21c와 동일하게하여 축적전극(27)을 형성한다. 여기서 축적전극 형성용의 콘택트홀을 개구하는 공정에서 에칭스토퍼가 되는 Si3N4막(25)을 에칭할 때, SiO2막(24)을 에칭스토퍼로 하기 때문에 비트선이 콘택트홀(l1b)과 비트선(22)이 위치 엇갈림을 일으켜도 비트선의 콘택트 부분이 노출되지 않는다.
이와같이 에칭스토퍼가 되는 Si3N4막(25) 아래에 SiO2막(24)을 형성하고 이 SiO2막(24)을 축적전극 콘택트 플러그(16)의 상부만을 개구해 놓음으로서 비트선 콘택트홀(15b)과 비트선(33)이 위치 엇갈림을 일으켜토 비트선과 축적전극의 쇼트를 방지할 수 있다.
또 제10 실시형태에서 설명한 오버에칭과 겸용함으로서 더 내압의 향상을 도모할 수 있다.
제 13 실시형태
제1∼제12 실시형태에서는 축적전극(27)을 형성하는 콘택트홀의 내벽에 축전전극을 잔치하여 왕관형상을 얻을 수 있는 실리더형 캐패시터에 대해서 설명하나, 본 발명은 실린더형 캐패시터에 한정되지 않고, 단순한 스택캐패시터나 FIN형 캐패시터에도 적용할 수 있다.
이하 단순한 스택 캐패시터를 사용한 경우의 실시형태에 대해서 도면을 참조하여 설명한다.
도26은 단순한 스택 캐패시터를 갖는 반토체 장치의 단면도이고, 특히 제10 실시형태에서 설명한 반도체 장치를 단순한 스택 캐패시터형으로 변형한 것이다.
도면 중 제1∼제12 실시형태에서 설명한 부호와 동일한 부호는 동일한 것을 나차낸다.
도26을 참조하여 도19에 나차낸 공정 후에, 사이드월(23)을 형성하고, 이때에 비트선(22)과 플러그(16)를 절연하는 SiO2막(17)을 제거한다. 여기가지는 제10 실시형태와 동일하다.
다음에 CVD법에 의해서 고농도로 인을 포함하는 막두께 l7㎛의 도프된 실리콘층을 형성한다. 이때 필요에 따라서 CMP법으로 표면을 연마하여 평탄화하는 것이 적합하다.
또 패턴닝된 레지스트 마스크(도시하지 않음)에 의해서 Br계의 가스로 드라이에칭하여 축적전극(27)을 형실한다. 여기서 필요에 따라서 축적전극의 표면에 공지의 방법을 이용하여 요철을 형성하여 캐패시터 용량 증대를 도모할 수 있다.
또 비트선(22)의 콘택트홀(15b)과 비트선(22)이 위치가 엇갈리면, 이제까지와 동일하게 비트선(22)과 축적전극(27)의 쇼트가 문제가 되나 비트선(22) 도체를 비트선(22)리 콘택트홀(15b)내에서 오목하게 해놓음으로서 방지할 수 있다.
그 후 또 세10 실시형태와 동일하게 DRAM의 웨이퍼공정을 완료한다.
본 실시형태에 의하면 공정수를 대폭 삭감할 수 있다.
또 본 발명에서 제1 실시형태에서 제13 실시형태를 몇 개 조합시켜 실시할수도 있다.
예를들어 제8 실시형태와 제10 실시형태를 조합시킬 수 있고 이하에 설명한다.
본 실시형태에서 게이트 전근(8)(워드선) 및 비트선(22)을 형성할 때에 각각의 위에 동시에 성형하여 되는 Si딕막(6, 20)을 SiN막으로 교체하고, 또 각각의 사이드월(10, 23)을 SiO2막에서 SiN막으로 교체한다. 비트선 콘택트홀 (15b) 및 축적전극 형성용의 콘택트홀을 형성할 때의 SAC 에칭스토퍼막(12, 25)을 20nm 정도의 얇은 SiN막으로 간극을 남기도록 한다. SAC를 형성하는 에칭은 간극에 매립된 BPSG막(13,26)을 제거하도록 하고 그 후 얇은 SiN막을 이방성 에칭하여 제거한다.
이와 같이 한 경우도 제10 실시형태와 거의 동일한 기술을 적용할 수 있다. 즉 비트선형성의 에칭시에 오버에칭을 행함으로서 비트선 콘택트홀 내의 WSi/실리콘층을 오목하게 한다. 그리고 SiN막 사이드월을 형성할 때에 이 오목부를 매립할 수 있다.
위치엇갈림에 의해서 비트선 콘택트홀(15b)이 비트선(22)으로부터 돌출되는량과 사이드월 용 SiN막의 막두께와 필요한 오목량의 관계는 제10 실시형태와 실질적으로 등일하다.
또 측면에 SiN막 사이드월을 형성하는 이방성 에칭에서 비트선(22)과 플러그(16)를 절연하는 SiO2막(17)가지 계속해서 제거하지 않아도 축적전극 형성용의 콘택트홀을 형성하는 SAC에칭후에 스토퍼막인 Si3N4막(25)의 제거에 이어서 SiO2막(17)을 제거할 수도 있다.
또 워드선(8) 또는 비트선(22)의 형성에서 반사방지막으로서 Si3N4막(7, 21)대신에 유기재료를 레지스트의 아래 또는 도포하는 방법도 있다. 이 경우 반사방지막은 디바이스 상에는 남지 않는다.
또 워드선(8) 또는 비트선(22)의 재료는 WSi층(5, 19)이나 실리콘막(4, 18)에 한정되지 않고, W/TiN막 등의 금속막을 사용할 수 있다. 비트선의 경우에는 콘택트 금속으로서 Ti를 첨가한 W/TiN/Ti막을 사용하는 것이 좋다.
제 14 실시형태
제1실 시형태로부터 제13 실시형태에서 설명한 바와같이 고집적도의 반도체 장치를 제조함에는 SAC공정이 매우 중요하다.
SAC공정에서 핵심이 되는 기술은 에칭되는 절연막과 에칭을 정지하는 스토퍼막의 선택비이다. 현재의 경우 층간절연막으로서 산화막을 사용한 경우에 스토퍼막으로서 질화막이 유력하나 드라이에칭에서의 그 선택비가 충분하지는 않다.
도27a는 SAC 공정을 나차낸 반도체 장치의 단면도이다. 또 도면 중 제1∼13 실시형태에서 사용된 부호와 동일한 부호는 동일한 것을 나차낸다.
도27a는 게이트 전극(8)의 어깨부에서 게이트 전극(8)을 덮고 있는 SiO2막(6, 10)이 각여져 있는 모양을 나차내고 있다. 즉 층간절연막인 BPSG막(13)이 두껍게 형성되어 있는 경우 Si3N4막(12)이 스토퍼막으로서 기능하도록 두껍게 형성할 필요가 있다. 그러나 Si3N4막(12)을 에칭할 때에 Si3N4막(12)이 두꺼우면 그 아래의 SiO2막(6, 10)가 깍여 게이트 전극과 콘택트 사이의 내압이 저하되는 문제가 있다.
따라서 현상의 선택비에서는 SAC공정의 사용이 곤란하다.
그리고 본 실시형태에서는 스토퍼 Si3N4막을 2중 구조로 함으로서 안정된 SAC공정을 제공한다.
이하 제14 실시형태에 대해서 도면을 참조하여 구체적으로 설명한다. 본 실시형태는 도27b, 도27c에 나타낸다. 도면 중 동일 부호는 동일한 것을 나타낸다
도27b는 본 실시형태의 반도체 장치의 단면토이다.
토27b를 참조하면 게이트 전극(8) 형성 후에 Si3N4막(12a), 산화막(13a), Si3N4막(12b), 산화박(13b)를 CVD법에 의해서 각각 10nm, 50nm, 70nm, 300nm형성한다.
다음에 게이트 전극(8) 사이에 콘택트홀을 형성하는 방법에 대해서 설명한다.
우건 산화막(13b)은 예를들어 고밀도 플라즈마로 C4F18, Ar의 혼합가스를 사용하여 에칭한다. 다음에 Si3N4(12b)을 산화막(13a)과 선택비를 취하는 조건, 예를들어 인산에 의한 웨트에칭이나 SFb, O2부 또는 SF6, HBr의 혼합가스를 사용한 드라이에칭에 의해서 제거한다. 동일하게하여 산화막(13a), Si3N4막(12a)를 에칭한다
또 Si3N4막(12a)의 에칭에서 상술한 드라이 에칭을 행하는 경우, 응용에 따라서는 Si3N4막(12a) 아래에 산화막(1)을 성막할 필요가 있다. 이 산화막(11)의 에칭은 CF4, CHF3, Ar가스를 사용한 RIE의 에칭으로 제거한다. 또 질화막을 CF4, CHF7, Ar가스를 사용한 RIE로 에칭해도 좋다.
또 도27b의 실시형태에서는 상층의 Si3N4막(12b)을 사용하여 두꺼운 산화막(13b)을 에칭할 때의 스토퍼막으로서 사용하고 있으므로 하층의 Si3N4막(12a)은 상층의 Si3N4막(12b)에 비해서 격단으로 얇게 할 수 있다
다음에 상층의 Si3N4막(12b)도 얇게 형성할 수 있는 SAC공정에 대해서 설명한다.
도27c를 참조하여 게이트 전극(8) 형성 후 Si3N4막(12a) 및 산화막(13a)(도시하지 않음)을 CVD법에 의해서 각각 20nm, 50nm로 성막하고 SOG(13c)를 100nm도포하여 평탄화한다 이때 절연막을 성막하지 않고 직접 SOG를 도포해도 좋다. 또 절연막을 600nm 성막하고 CMP법에 의해서 500nm연마하여 평탄화 해도 좋다
다음에 Si3N4막(12b), 산화막(13b)을 CVD법에 의해서 각각 50nm, 300nm형성한다.
또 콘택트홀을 형성하는 에칭의 방법에 대해서는 도27b에서 설명한 것과 동일한 기술을 사용하면 좋다
도27c의 실시형태에서는 하층의 Si3N4막(12a)을 형성한 후에 그 위에 산화막(13b)을 평탄하게 하고 있다. 두꺼운 산화막(13b)이 평탄하게 되고, 에칭할 때의 상층의 Si3N4막(12b)의 부담을 줄일 수 있고, 상층의 Si3N4막(12b)을 얇게 할 수 있다.
또 본 실시형태에서는 스토퍼막으로서 Si3N4막을 사용한 경우에 대해서 설명했으나 스토퍼막으로서는 폴리식리콘이나 금속산화물, 예를들어 알루미나 등을 사용한 것토 가능하다. 이 때 스토퍼인 알루IJI나의 에칭은 Cl2, BCI3가스를 사용한 RIE 또는 Ar 스퍼터 에칭을 행한다. 폴리실리콘은 Cl7, HCl3가스 또는 HBr가스를 사용하여 에칭한다. 또 알루미나나 폴리실리콘을 염소계, 브롬계의 가스를 사용하여 에칭하는 경우 그 막의 아래에는 산화막을 형성하는 것이 좋다.
본 실시형태에 의하면 2중 스토퍼 구조로 함으로서 스토퍼막의 막두께를 충분히 얇게 할 수 있다. 그 결과 스토퍼 제거 에칭의 오버량을 줄일 수 있고, 내압을 확보할 수 있다.
제 15 실시형태
도28은 본 발명의 제15 실시형태를 나차낸 반도체 기판의 단면도이다. p형 실리콘 기판(1)의 표면층에는 메모리 셀 영역에서 n형웰(Nl), 또 그 내부에 p형웰(Pl)이 형성되고, 주변회로부에서는 n형웰(N2)이 형성되어 있다. 메모리셀 영역에서는 p형웰(Pl)내에 n채널 트랜스퍼 드랜지스터가 형성되고, 주변회로영역에서는 n형웰(N2)내에 p채널 트랜지스터가 형성된다. 주변회로영역에서도 2중웰을 형성하고, n형웰내의 p형웰내에 n채널 트랜지스터를 형성할 수 있다.
기판표면에는 필드 산화막(2)이 형성되고, 필드산화막(2)에 의해서 둘러 쌓여지는 활성영역이 확정되어 있다. 메모리셀 영역에서는 게이트 절연막(3) 상에 다결정 실리콘층(4), 텅스텐 실리사이드층(5)이 형성되어 게이트 전극(8)이 형성되어 있다. 게이트 전극(8) 상에는 산화실리콘막(7)과 반사방지막으로서 기능하는 SiON막(7)이 형성되어 있다. SiON막(7), 산화실리콘막(6), 게이트 전극(7)이 포토리소그라피에 의해서 패턴닝 되고 그 측벽상에 SiN의 사이드월 절연막(10)이 형성되어 있다. 게이트 전극 양측에는 n형 불술물이 주입된 소스드레인 영역(9)이 형성된다.
이와같은 게이트 전극(워드선)을 형성한 기된전면상에 SiN막(12)이 형성되어 있다. SiN(12)상에는 BPSG(13)이 형성되어 층간절연막을 구성한다. BPSG막(13), SiN막(12)을 관통하여 축적전극 콘택트용의 콘택트홀이 형성되고, 다결정 실리콘영역(16)에 의해서 매립된다. 다결정 실리콘영역(16)은 BPSG막(13)과 동일한 표면을 형성하도록 에치백 또는 연마되고, 그 표면상에 CVD법에 의해서 HTO(고온산화)실리콘 산화막(17)이 형성되어 있다.
비트선 콘택트 영역에서는 HTO막(17), BPSG막(13), SiN막(12)을 관통하여 콘택트홀이 형성되고, 이 콘텍트홀 내면을 매립하도록 HTO막(17)표면상에 다결정 실리콘막(18), 팅스텐 실리사이드막(19)의 적층으로 되는 배선이 형성되어 있다 이 배선이 비트선을 구성한다. 비트선은 HTO막(17)에 의해서 매립된 다결정 실리콘 영역(16)으로 절연되인 있다. 비트선 표면상에는 산화 실리콘(21), SiN막(22)의 적층이 형성되고, 비트선과 동시에 패턴닝된다. 비트선 구조의 측벽상에는 SiN막(23a)의 사이드월 스페이서가 형성되어 있다.
SiN막(22), SiN 사이드월 스페이서(23a)을 에칭스토퍼로서 사용하여 축적전극용 콘택트홀이 형성되고, 다결정실리콘 영역(16)표면이 노출되어 있다.
이와같은 구성 상에 축적전극이 되는 다결정 실리콘층(27), 그 표면에 형성된 Ta205의 캐패시터 유전체층(29), 또 그 표면에 형성된 Tin층(30)에 의해서 축적 캐패시터가 형성된다.
축적 캐패시터를 매립하도록 층간절연막이 되는 BPSG막(31)이 형성되고, 그 표면은 에칭, 연마등으로 평탄화된다.
주변회로 영역에서는 BPSG막(31)을 관통하여 비트선 및 비트선과 동일한 구조에 의해서 형성된 배선층, 워드선 및 워드선과 동일한 공정으로 형성된 배선층 및 기판 표면의 도전영역에 도달하는 콘택트홀이 형성되고, TiN/Ti 적층에 의한 배리어층(32), W층(33)의 적층으로 되는 배선이 형성된다.
본 구성에 있어서는 전송 트랜지스터의 게이트 전극측 벽상 및 비트선 측벽상에는 직접 SiN막이 형성되어 에칭스토퍼로서 기능한다. BPSG막(13)의 표면상에는 SiN막이 형성되지 않고 직접 CVD 산화막(17)이 형성되어 있다. 이와같은 구성에서도 비트선 상면 및 측면을 덮는 SiN막을 에칭스토퍼로서 이용함으로서 소망위치에 콘택트홀을 개구할 수 있다.
이상 실시예에 따라서 본 발명을 설명했으나 본 발명은 이들에 제한 되는 것은 아니다. 예를 들어 각종 변경, 개량, 조합등이 가능함은 당업자에게 자명한 것이다.
공정수를 삭감하면서 제조수율을 유지할 수 있고, 반도체 장치의 고성능화, 고밀도화에 기여하는 바가 크다.

Claims (48)

  1. 반도체기판 상에 메모리셀 영역과 주변회로영역을 갖는 반도체 장치에 있어서, 상기 기판 중에 형성된 한쌍의 불순물 확산영역과, 상기 기판표면에 형성된 게이트 전극을 포함하는 전송 트랜지스터와, 상기 게이트 전극의 상면 및 측면을 덮는 제1 절연막과, 상기 제1 절연막을 덮는 상기 기판상에 형성된 제2 절연막과, 상기 제 2 절연막을 관통하여 상기 한 쌍의 불순물 확산영역에 도달하는 한 쌍의 콘택트홀과, 상기 한 쌍의 콘택트홀의 한쪽 내에 충전되어 상기 한 쌍의 불순물 확산영역의 한쪽에 접속된 도전 플러그와, 상기 도전 플러그를 덮은 상기 제2 절연막상에 형성되고 상기 한 쌍의 콘택트홀의 다른 쪽 위에 제1 개구를 갖는 제3 절연막과, 상기 제3 절연막상에 형성되고 상기 제1 개구와 상기 한 쌍의 콘택트홀의 다른쪽을 거쳐서 상기 한 쌍의 불순물 확산 영역의 다른쪽에 접속된 비트선과, 상기 비트선의 상면 및 측면을 덮는 제4 절연막과, 상기 비트선의 측면을 덮는 제4 절연막에 정합하여 상기 제3 절연막에 형성된 제2 개구와, 상기 제2 개구를 거쳐서 상기 도전 플러그와 전기적으로 접속되고,상기 제3, 제4 절연막에 의해서 상기 비트선으로부터 절연되고, 비트선 위쪽으로 뻗어서 형성된 축적전극과, 상기 축적전극 표면에 형성된 유전체막과, 상기 유전체막 표면에 형성된 대향전극을 갖는 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 절연막이 에칭특성이 다른 2층 이상의 절연막 적층으로 된 하층과 그 위에 형성된 상층을 포함하는 것이 특징인 반도체 장치.
  3. 제2항에 있어서, 상기 절연막 적층이 산화막과 그 위에 형성된 질화막을 포함하는 것이 특징인 반도체 장치.
  4. 제2항에 있어서, 상기 제2 절연막의 상층이 에칭특성이 다른 2층 이상의 절연막 적층을 포함하는 것이 특징인 반도체 장치.
  5. 제4항에 있어서, 상기 상층의 절연막 적층이 BPSG막과 그 위에 형성된 컨포멀한 층을 포함하는 것이 특징인 반도체 장치.
  6. 제5항에 있어서, 상기 컨포말한 층이 질화막인 것이 특징인 반도체 장치.
  7. 제5항에 있어서, 상기 컨포말한 층이 고온산화막인 것이 특징인 반도체 장치
  8. 제1항에 있어서, 상기 제1 절연막이 상기 게이트 전극의 상면을 덮는 하층과, 상기 게이트 전각의 측면을 덮는 상층을 포함하는 것이 특징인 반도체 장치.
  9. 제8항에 있어서, 상기 제1 절연막의 하층이 산화막과 산화실화막의 적층이고, 상기 제1 절연막의 상층이 산화막인 것이 특징인 반도체 장치.
  10. 제1항에 있어서, 상기 제4 절연막이 상기 비트선이 상면을 덮는 하층과 상기 비트선의 측면을 덮는 상층을 포함하는 것이 특징인 반도체 장치.
  11. 제10항에 있어서, 상기 제4 절연막의 하층이 산화막과 산화질화막위 적층이고, 상기 제4 절연막의 상층이 산화막인 것이 특징인 반도체 장치.
  12. 제1항에 있어서, 상기 제2 절연막의 상면이 개략 평탄한 것이 특징인 반도체 장치
  13. 제1항에 있어서, 상기 메모리셀 영역의 콘택트홀과 동일한 콘택트홀이 상기 주변회로영역에도 형성되어 있는 것이 특징인 반도체 장치.
  14. 제1항에 있어서, 상기 비트선을 복수개 구비하고, 상기 비트선의 비트선의 간격이, 상기 한 쌍의 콘택트홀 한쪽의 홀 직경보다도 좁은 것이 특징인 반도체 장치.
  15. 제1항에 있어서, 상기 비트선이 상기 다른 콘택트홀 내에 충전된 다른 토전 플러그와, 상기 제3 절연막과 다른 도전 플러그 위에 형성된 배선층을 포함하는 것이 특징인 반도체 장치.
  16. 제1항에 있어서, 상기 비트선이 상기 다른 콘택트홀 내면을 덮고, 상기 제3 절연막상에 뻗어 있는 도전층을 포함하는 것이 특징인 반도체 장치.
  17. 제1항에 있어서, 상기 비트선 및 제4 절연막을 덮고, 상기 기판에 형성되고, 대략 평탄한 표면을 갖는 제5 절연막을 더 갖는 것이 특징인 반도체 장치.
  18. 제17항에 있어서, 상기 제5 절연막이 에칭특성이 다른 2층이상의 절연막 적층을 갖는 하층과 그 위에 형성된 상층을 포함하는 것이 특징인 반도체 장치.
  19. 제18항에 있어서, 상기 제5 절연막의 절연막 적층이 컨포말한 산화막과 질화막을 포함하는 것이 특징인 반도체 장치.
  20. 제18항에 있어서,상기 제4 절연막이 상기 비트선상에 형상되고,에칭특성이 다는 2층이상의 절연층의 적층을 갖는 것이 특징인 반도체 장치.
  21. 반도체기판 상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치에 있어서 상기 기판 중에 형성된 한 쌍의 불순물 확산영역과, 상기 기판표면에 형성된 게이트 전극을 포함하는 전송 트랜지스터와, 상기 전송 트렌지스터 위를 덮고 상기 기판상에 형성된 제1 절연막과, 상기 제1 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 한쪽에 도달하는 제1 콘택트홀과, 상기 제1 콘택트홀 내에 충전된 도전 플러와, 상기 도전 플러그를 덮고, 상기 제1 절연막상에 형성된 제2 절연막과, 상기 제1, 제2 절연막을 관통하여 상기 한 쌍의 불순물 확산 영역의 다른쪽에 도달하는 제2 콘택트홀과, 상기 제2 절연막상에 뻗어 있고, 상기 제2 콘택트홀을 거쳐서 상기 다른 쪽의 불순물 확산영역에 접속하는 비트선과, 상기 비트선의 상면, 측면을 덮는 제3 절연막과, 상기 비트선의 측면을 덮고 제3 절연막에 정합하여 상기 도전 플러그상에 상기 제2 절연막에 형성된 개구와 상기 제2, 제3 절연막에 의해서 상기 비트선으로부터 절연되고, 상기 개구를 거쳐서 상기 도전 플러그와 전기적으로 접속된 축적전극과, 상기 축적전극표면에 형성된 유전체막과, 상기 유전체막 표면에 형성된 대향전극을 갖는 것이 특징인 반도체 장치
  22. 제 21항에 있어서, 상기 제1 절연막의 상면이 대략 평탄한 것이 특징인 반도체 장치.
  23. 제21항에 있어서, 상기 비트선이 금속선으로 된 것이 특징인 반도체 장치.
  24. 제21항에 있어서, 상기 메모리셀 영역의 제2 콘택트홀과 동일한 콘택트홀이 상기 주변회로 영역에도 형성되어 있는 것이 특징인 반도체 장치.
  25. 도전층상에 형성된 제1 에칭스토퍼막과, 상기 스토퍼막상에 형성된 제1 절연막과, 상기 제1 절연막상에
    형성된 제2 에칭스토퍼막과, 상기 제2 스토퍼막상에 형성된 제2 절연막을 구비하고, 상기 제2 스토퍼막의 막 두께는 상기 제1 스토퍼막의 막두께 보다도 두껍고, 상기 제2 절연막의 막두께는 상기 제1 절연막의 막두께 보다도 두껍게 형성되어 있는 것이 특징인 반도체 장치.
  26. 제25항에 있어서, 상기 제1 절연막은 표면이 대략 평탄한 것이 특징인 반도체 장치.
  27. 반도체기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조 방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산영역과, 게이트 전극을 포함하는 전송트렌지스터를 형성하는 공정과, 상기 게이트 전극의 상면 및 측면을 덮는 제1 절연막을 형성하는 공정과, 상기 제1 절연막 및 상기 전송 트렌지스터를 덮는 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 적어도 한쪽에 도달하는 한 쌍의 콘택트홀을 형성하는 공정과, 상기 콘택트홀 내에 도전층을 충전하여 축전전극의 접속용 도전 플러그를 형성하는 공정과, 상기 도전 플러그를 덮고 상기 제2 절연막상에 제3 절연막을 형성하는 공정과, 상기 제3 절연막 상에 비트선을 형성하는 공정과, 상기 비트선의 상면 및 측면을 덮는 제4 절연막을 형성하는 공정과, 상기 제4 절연막에 정합시켜 상기 도전 플러그와 위의 상기 제3 절연막에 개구를 형성하는 공정과, 상기 도전 플러그와 전기적으로 접속하는 축적전극을 형성하는 공정과, 상기 축적전극 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향전극을 형성하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  28. 제27항에 있어서, 상기 제2 절연막이 상기 제1 절연막을 덮고 기판 표면상에 형성된 하층 절연막과 그 위의 상층 절연막을 포함하는 것이 특징인 반도테 장치의 제조방법.
  29. 제28항에 있어서, 상기 하층 절연막이 질화실리콘막을 포함하는 것이 특징인 반도체 장치의 제조방법.
  30. 제28항에 있어서, 상기 콘택트홀을 형성하는 공정이 상기 하층 절연막을 에칭스토퍼로서 이용하는 공정을 포함하는 것이 특징인 반도체 장치의 제조방법
  31. 제28항에 있어서, 상기 제2 절연막을 형성하는 공정이 상기 상층 절연막을 평탄화하는 공정을 포함하는 것이 특징인 반도체 장치의 제조방법.
  32. 제31항에 있어서, 상기 하층 절연막이 질화실리콘막을 포함하고, 상기 상층 절연막이 불순물 첨가산화 실리콘막을 포함하는 것이 특징인 반도체 장치의 제조방법.
  33. 제27항에 있어서, 상기 콘택트홀을 형성하는 공정이 상기 메모리셀 영역과 상기 주변회로 영역에 동시에 콘택트홀을 형성하는 것이 특징인 반도체 장치의 제조방법
  34. 제28항에 있어서, 상기 제2 절연막의 하층 절연막을 형성한 후, 상기 주변회로영역의 상기 제2 절연막의 하층 절연막을 선택적으로 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  35. 제27항에 있어서, 상기 전송 트렌지스터를 형성하는 공정이 도전층상에 반사방지막을 형성하는 공정과, 2 후에 상기 도전체층의 패턴닝을 행하는 공정과, 이어서 상기 반사방지 막을 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  36. 제35항에 있어서, 상기 반사방지막을 제거하는 공정과 주변회로 영역의 상기 반사방지막을 선택적으로 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  37. 반도체기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산영역과, 게이트 전극을 포함하는 전송 트랜지스터를 형성하는 공정과, 상기 전송 트랜지스터를 덮고 상기 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 한쪽에 도달하는 제1 콘택트홀을 형성하는 공정과, 상기 제1 콘택트홀 내에 도전층을 형성하고, 축적전극의 접속용 도전 플러그를 형성하는 공정과, 상기 도전 플러그를 덮고 상기 제1 절연막상에 제2 절연막을 형성하는 공정과, 상기 제2, 제1 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 다른쪽에 도달하는 제2 콘택트홀을 형성하는 공정과, 상기 제2 절연막상에 뻗어있고, 상기 제2 콘택트홀을 거쳐서 상기 다른쪽의 불순물 확산영역에 접속되는 비트선을 형성하는 공정과, 상기 플러그와 전기적으로 접속하는 축적전극을 형성하는 공정과, 상기 축적전극의 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향전극을 형성하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  38. 제37항에 있어서, 상기 제1 절연막을 형성한 후 상기 제1 절연막 표면을 대략 평탄하게 하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  39. 제37항에 있어서, 상기 제2 콘택트홀을 형성하는 공정이 상기 메모리셀 영역과 상기 주변회로 영역에 동시에 콘택트홀을 형성하는 것이 특징인 반도체 장치의 제조방법.
  40. 제37항에 있어서, 상기 제1 절연막을 형성하는 공정이, 상기 전송 트렌지스터를 포함하는 영역상에 하층절연막을 형성하는 공정과, 이어서 상기 주변 회로영역의 상기 하층절연막을 선택적으로 제거하는 공정과, 상층절연막을 형성하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  41. 제37항에 있어서, 상기 제1 절연막을 형성하는 공정이 상기 상층 절연막의 위에 최상층 절연막을 형성하는 공정을 포함하고, 또 상기 대향 전극을 형성하는 공정에 이어서 상기 대향 전극을 마스크로서 상기 최상층 절연막을 선택적으로 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  42. 제37항에 있어서, 상기 전송 트렌지스터를 형성하는 공정이 도전층상에 반사방지막을 형성하는 공정과, 그 후에 상기 도전층의 패턴닝을 행하는 공정과, 이어서 상기 반사방지막을 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  43. 제42항에 있어서, 상기 반사방지막을 제거하는 공정이, 주변회로 영역의 상기 반사방지막을 선택적으로 제거하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  44. 반도체기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산영역과, 게이트 전극을 포함하는 전송 트렌지스터를 형성하는 공정과, 상기 전송 트렌지스터를 덮고 상기 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 한쪽에 도달하는 제1 콘택트홀을 형성하는 공정과, 상기 제1 콘택트홀 내에 도전층을 형성하여 축전 전극의 접속용 플러그를 형성하는 공정과, 상기 플러그를 덮어 상기 제1 절연막상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 및 제1 절연막을 관통하여 상기 한 쌍의 불순물 확산영역의 다른쪽에 도달하는 제2 콘택트홀을 형성하는 공정과, 상기 제2 절연막상에 뻗어있고, 상기 제2 콘택트홀을 거쳐서 상기 다른쪽 불순물 확산영역에 접속하는 비트선을 형성하는 공정과, 상기 비트선을 덮는 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 이방성 에칭하여 상기 비트선의 측벽에 상기 제3 절연막으로 되는 사이드월을 형성하는 공정과, 상기 비트선 및 사이드월을 마스크로서 하고, 상기 제2 절연막을 에칭하여 상기 접속 플러그를 노출시키는 공정과, 상기 접속 플러그와 전기적으로 접속하는 축적전극을 형성하는 공정과, 상기 축적전극의 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향 전극을 형성하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  45. 제1 절연막에 요(凹)부를 형성하는 공정과, 상기 요부를 매립하고 상기 제1 절연막상에 뻗어 있는 막두께(T)의 도전막과 제2 절연막을 적층하여 형성하는 공정과, 상기 제2 절연막 및 상기 도전막을 에칭하여 제1 배선패턴을 형성하는 공정과, 상기 제1 배선패턴 상에 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 이방성 에칭하여 상기 패턴 측벽에 상기 제3 절연막을 잔치하는 공정과, 이어서 상기 요부 상에 제2 배선 패턴을 형성하는 공정을 포함하고, 상기 도전막의 에칭을 행할 때에 에칭량을 T+O.06㎛ 이상으로 하는 것이 특징인 반도체 장치 제조방법.
  46. 반도체기판상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산영역과, 게이트 전극을 포함하는 전송 트렌지스터를 형성하는 공정과, 상기 전송 트렌지스터를 덮어 상기 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 관통항여 상기 한 쌍의 불순물 확산영역의 한쪽에 도달하는 제1 콘택트홀과 상기 한 쌍의 불순물 확산영역의 다른쪽에 도달하는 제2 콘택트홀을 형성하는 공정과, 상기 제1 절연막상에 뻗어있고, 상기 제2 콘택트홀 상기 다른쪽 불순물 확산영역에 접속하는 도전층을 형성하는 공정과, 상기 도전층을 선택적으로 에칭하여, 상기 제2 콘택트홀 내에 요부를 갖는 비트선을 형성하는 공정과, 상기 비트선을 덮는 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 이방성 에칭하여 사이 비트측벽 및 상기 요부상에 상기 제2 절연막을 잔치하는 공정과, 이어서 상기 한쪽의 불순물 확산영역과 전기적으로 접속하고, 또 요부상에 뻗어있는 축적전극을 형성하는 공정과, 상기 축적전극의 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향 전극을 형성하는 공정을 갖는 것이 특징인 반도체 장치의 제조방법.
  47. 반도체기관상에 메모리셀 영역과 주변회로 영역을 갖는 반도체 장치의 제조방법에 있어서, 상기 기판상에 한 쌍의 불순물 확산영역과, 게이트 전극을 포함하는 전송 트렌지스터를 형성하는 공정과, 상기 전송 트렌지스터를 덮어 상기 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막을 관통하여 상기 한 싸의 불순물 확산영역의 한쪽에 도달하는 제1 콘택트홀을 형성하는 공정과, 상기 제1 콘택트홀 내에 도전층을 충전하여, 축적전극의 접속용 플러그를 형성하는 공정과, 상기 플러그를 덮어 상기 제1 절연막상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막 및 상기 제1 절연막을 관통하고, 상기 다른쪽의 불순물 확산영역에 도달하는 제2 콘택트홀을 형성하는 공정과, 상기 제2 절연막상으로 뻗어 있고, 상기 제2 콘택트홀을 거쳐서 상기 한 쌍의 불순물 확산영역의 다른쪽에 접속하는 비트선을 형성하는 공정과, 상기 비트선을 덮는 제3 절연막을 형성하는 공정과, 상기 제3 절연막을 이방성 에칭하고, 상기 비트선측벽상에 상기 제3 절연막을 장치하는 공정과, 이어서 상기 플러그와 전기적으로 접속하는 축적전극을 형성하는 공정과, 상기 축적전극의 표면에 유전체막을 형성하는 공정과, 상기 유전체막 표면에 대향전극을 형성하는 공정을 갖고, 상기 비트선을 형성하는 공정에 있어서, 상기 에칭은 상기 도전체층과 상기 제2 절연막의 막두께의 합계보다도 큰 량의 도전층이 제거할 수 있게 하는 것이 특징인 반도체 장치의 제조방법
  48. 도전층상에 제1 에칭스토퍼막을 형성하는 공정과, 상기 제1 스토퍼막상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 제1 스토퍼막의 두께 보다도 두꺼운 제2 에칭스토퍼막을 형성하는 공정과, 상기 제2 스토퍼막상에 상기 제1 절연막의 막두께 버디더 두꺼운 제2 절연막을 형성하는 공정과 상기 제2 스토막을 에칭스토퍼로서 상기 제2 절연막을 에칭하는 공정과, 이어서 상기 제2 스토퍼막을 에칭하는 공정과, 이어서 상기 제1 스토퍼막을 에칭스토퍼로서 상기 제1 절연막을 에칭하는 공정과, 이어서 상기 제1 스토퍼막을 에칭함으로서 상기 도전층을 노출시키는 개구부를 형성하는 공정을 포함하는 것이 특징인 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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