KR100246692B1

KR100246692B1 - 매립 배선층을 갖는 반도체 장치 및 그 제조 방법

Info

Publication number: KR100246692B1
Application number: KR1019970035800A
Authority: KR
Inventors: 히로끼 고가
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-07-30
Filing date: 1997-07-29
Publication date: 2000-03-15
Also published as: JPH1050952A; US5796167A; KR980012573A; JP2935346B2

Abstract

실리콘 기판 상에 절연층이 형성된다. 절연층 상에 SOI 층이 형성된다. 절연층 내에 홈이 선택적으로 형성된다. 홈의 하반부에 비트 라인이 매설된다. 매립 비트 라인 상부 홈의 측벽 표면 상에 접속 도체층이 선택적으로 형성된다. 접속 도체층을 경유하여 SOI 층과 매립 비트 라인이 전기적으로 접속된다. 캡 절연층이 형성되어, 매립 비트 라인 상부 상기 접속 도체층이 형성되지 않은 영역의 홈을 채운다.

Description

매립 배선층을 갖는 반도체 장치 및 그 제조 방법

본 발명은, 동작 속도를 증가시켜 성능을 향상시킬 수 있는, 매립 배선층을 갖는 반도체 장치, 및 그 제조 방법에 관한 것이다.

최근, 반도체 장치 분야에서는, 반도체 소자를 점차 미세화하여 집적도의 증가를 성취하는 일이 진척되어 왔다. 이런 상황에서, 메모리 디바이스 또는 로직 디바이스 등의 초고집적도 반도체 디바이스들로서, 0.15 내지 0.25 μm의 치수 규격으로 설계된 디바이스가 개발되어 있다. 반도체 디바이스에서 그와 같은 고집적도를 달성하기 위해서는, 게이트 전극들 및 다른 배선의 폭을 축소하고 확산층들의 폭을 축소하고, 그와 관련하여 반도체 소자들을 형성하는 구성 재료들의 두께를 가늘게 할 필요가 있다. 또한, 반도체 디바이스의 고집적도를 달성하기 위한 수단으로서, 반도체 디바이스 내의 배선층의 다층 배선의 레벨을 중가시키는 것이 중요하다. 이를 목적으로, 종래에는 반도체 기판 내부에 배선층들을 매립하는 각종 방법들이 제안되어 있다.

매립 배선층을 갖는 반도체 장치의 일례로서, 매립 비트 라인을 갖는 DRAM의 메모리 셀 구조가, <Y. Kohyama et al., "Buried Bit-Line Cell for 64 MB DRAMs", 1990 Symposium on VLSI Technology, Digest of Technical Papers, pp 17 - 18>에 개시되어 있다.

도 1a 내지 1e는 매립 비트 라인을 갖는 DRAM의 메모리 셀의 제조 공정을 공전 단계들의 순서에 따라 도시하는 단면도들이다. 먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(101)의 표면을 산화시킴으로써 실리콘 기판(101) 상에 실리콘 산화물 층(102)이 형성된다. 다음, 실리콘 산화물 층(102)의 전체 표면 상에 실리콘 질화물 층(103)이 형성된다. 그 후, 실리콘 질화물 층(103) 상에 리소그래피 기술을 이용하여 매립 비트 라인들을 위한 홈들을 형성하기 위한 레지스트 마스크(104)가 선택적으로 형성된다.

그 후, 도 1b에 도시된 바와 같이, 레지스트 마스크(104)를 에칭용 마스크로 이용하여 실리콘 질화물 층(103)과 실리콘 산화물 층(102)을 선택적으로 제거하기 위한 이방성 드라이 에칭(anisotropic dry etching)이 수행된다. 다음, 레지스트 마스크(104)를 제거하여, 실리콘 질화물 층(103)을 마스크로서 이용하여 실리콘 기판(101)에 대한 이방성 에칭이 수행되어 홈들(105)이 형성된다. 그 후, 홈들(105)의 내부 표면에 대한 열산화가 수행되어 홈들(105)의 측벽 표면 및 하부 표면 상에 분리 절연층(106)이 수십 nm의 두께로 형성된다. 이 열산화 공정 중에, 실리콘 질화물 층(103)은 홈(105)의 내부 표면 이외의 영역이 열산화되는 것을 방지한다.

그 후, 도 1c에 도시된 바와 같이, 이들 층의 표면 상에 포토리소그래피 기술을 이용하여 레지스트 마스크(107)가 선택적으로 형성된다. 레지스트 마스크(107)를 통하여, 실리콘 질화물 층(103)의 일부 및 분리 절연층(106)의 일부를 노출시키는 개구(107a)가 형성된다.

그 후, 도 1D에 도시된 바와 같이, 레지스트 마스크(107)를 마스크로 이용하여 분리 절연층(106)의 일부가 선택적으로 에칭 제거되어 전기 접속을 위한 접촉부(108)가 형성된다. 다음, 고농도의 불순물을 함유하는 다결정 실리콘 층이 홈(105) 내부에 매립되어 매립 비트 라인들(109)이 형성된다.

그 후, 도 1E에 도시된 바와 같이, 전체 표면에 걸쳐 열산화를 실행함으로써, 매립 비트 라인(109)의 상면 상에 분리 절연층들(106a)이 형성된다. 그 후, 열산화 공정 동안 마스크로서 이용된 실리콘 질화물 층(103) 및 실리콘 산화물 층(102)이 습식 에칭(wet etching)에 의해 제거된다. 그 후, 전체 표면이 산화되어 MOS 트랜지스터의 게이트 산화물 층(110)이 형성된다. 다음, 워드 라인으로도 작용하는, 메모리 셀의 MOS 트랜지스터의 게이트 전극(도시되지 않음)이 소정의 위치 상에 형성된다. 다음, 매립 비트 라인들(109) 내에 함유된 불순물과 동일한 도전형을 갖는 불순물을 실리콘 기판(101) 내에 선택적으로 주입함으로써, 실리콘 기판(101)의 표면 상에 확산층(111)이 선택적으로 형성된다. 따라서, 확산층(111)과 매립 비트 라인들(109)은 접촉부(108)를 통하여 전기적으로 접속된다.

그러나, 도 1a 내지 1e에 도시된 종래의 제조 공정을 통하여 제조된 메모리 셀은 다음 2가지 문제점을 갖고 있다.

첫째로, 종래의 메모리 셀에서는, 매립 비트 라인의 배선 저항이 높아진다. 만일 비트 라인의 배선 저항이 높아지면, 반도체 디바이스의 동작 속도가 저하되어 디바이스의 성능이 열화된다. 매립 비트 라인의 배선 저항이 높아지는 이유에 대해 설명하겠다. 예를 들면, DRAM의 메모리 셀 어레이의 레이아웃을 설계하는 경우, 칩의 면적을 가능한 작게 하려고 비트 라인들의 폭과 간격을 최소로 하거나 또는 최소에 근사한 값으로 하는 것이 관례적이다. 최소 설계 치수는 통상 포토리소그래피 기술의 해상 한계(extreme of resolution)에 의해 결정된다.

상술한 바와 같이, 종래의 제조 공정에서는, 홈들(105)의 내부 표면들이 산화되어 분리 절연층들(106)이 수십 nm의 두께로 형성된 다음, 매립 비트 라인들(109)이 형성된다. 따라서, 그 형성 직후 매립 비트 라인(109)의 폭은 홈(105)의 폭보다 좁아진다. 만일 홈(105)의 폭의 감소를 감안하여 레지스트 마스크(104)의 개구 영역이 더 넓게 예비 설정되는 경우, 홈(105)의 폭이 더 넓게 되어 매립 비트 라인(109)이 과도하게 좁아지는 일이 성공적으로 방지된다. 그러나, 이 방법에서는, 반도체 디바이스의 고집적도가 성취될 수 없다.

다른 한편으로, 홈들(105)의 패턴을 최소 설계 치수로 설계하는 경우, 비트 라인(109)의 폭은 소정의 폭보다 더 커질 수 없다. 따라서, 매립 비트 라인(109)의 폭은 본질적으로 과도하게 좁아져서 배선 저항이 높아진다.

둘째로, 매립 비트 라인(109)의 기생 용량이 크다. DRAM에서는, 만일 단위 길이당 매립 비트 라인의 기생 용량이 커지면, 하나의 센스 증폭기에 대해 접속되는 메모리 셀들의 수가 작아질 수 있다. 이는 센스 증폭기의 수의 증가를 초래하여 칩 면적의 증가를 초래한다. 또한, 비트 라인의 기생 용량이 커지면, 비트 라인의 충방전에 필요한 주기가 길어져서 반도체 디바이스의 동작 속도의 저하를 초래하여 디바이스의 성능이 저하된다. 이하, 매립 비트 라인의 기생 용량이 커지는 이유에 대해 설명하겠다.

종래의 제조 공정에서는, 비트 라인(109)을 실리콘 기판(101)으로부터 절연하기 위하여, 홈(105)의 내부 표면을 산화시킴으로써 홈(105)의 측벽 표면과 하부 표면 상에 실리콘 산화물 층의 분리 절연층(106)을 형성한 후에 비트 라인(109)을 형성한다. 매립 비트 라인(109)과 실리콘 기판(101) 사이의 용량은 실리콘 산화물 층의 분리 절연층(106)의 두께에 반비례한다. 즉, 분리 절연층(106)의 두께가 커지면 매립 비트 라인(109)의 기생 용량이 작아진다.

다른 한편으로, 상술한 바와 같이, 분리 절연층(106)의 두께가 커지면, 매립 비트 라인(109)의 배선 저항이 높아진다. 따라서, 분리 절연층(106)의 두께는 과도하게 커질 수 없다. 따라서, 매립 비트 라인(109)의 배선 저항을 저하시키기 위하여, 분리 절연층(106)의 두께는 수십 nm 이상 커질 수 없다. 그 결과, 매립 비트 라인(109)의 기생 용량이 높아진다.

따라서, 본 발명의 목적은, 매립 배선층을 갖는 반도체 디바이스로서, 매립 배선층의 배선 저항 및 기생 용량을 저하시켜 동작 속도를 높여 디바이스의 성능을 향상시킬 수 있고, 칩 면적의 축소를 허용하여 디바이스의 고집적도를 성취할 수 있는 반도체 디바이스, 및 그 반도체 디바이스의 제조 방법을 제공하는 것이다.

본 발명에 따른, 매립 배선층을 갖는 반도체 디바이스는 반도체 기판을 가진다. 반도체 기판 상에 제1 절연층이 형성된다. 제1 절연층 상에 반도체 층이 선택적으로 형성된다. 제1 절연층 내에 반도체 층과 접촉하여 홈이 형성된다. 홈은 제1 절연층의 두께보다 작은 깊이를 가진다. 홈 내에 매립 배선층이 매설된다. 도체부가 매립 배선층과 반도체 층을 전기적으로 접속한다. 매립 배선층 상부 홈 내에 제2 절연층이 매설된다. 제2 절연층 상부에 상부 배선층이 형성된다.

제1 절연층은 실리콘 산화물로 형성될 수 있고, 제2 절연층은 실리콘 산질화물(silicon oxy-nitride)로 형성될 수 있다.

또한, 상부 배선층은 반도체 층 위로 연장될 수 있고, 상부 배선층과 반도체 층 사이에 제3 절연층이 형성될 수 있다.

본 발명에 따른 반도체 디바이스는, 상부 배선층 상부에 형성된 층간 절연층을 포함할 수 있다.

또한, 홈의 하부 표면과 반도체 기판의 표면 사이의 간격이 100 nm 이상일 수 있다. 반도체 층의 두께가 30 nm 이상일 수 있다.

본 발명에 따른, 매립 배선층을 갖는 반도체 디바이스는 반도체 기판을 가진다. 반도체 기판 상에 제1 절연층이 형성된다. 제1 절연층 상에 반도체 층이 선택적으로 형성된다. 제1 절연층 내에 반도체 층과 접촉하여 홈이 형성된다. 홈은 제1 절연층의 두께보다 작은 깊이를 가진다. 홈 내에 반도체 층과 접촉하여 매립 배선층이 매설된다. 매립 배선층, 반도체 층 및 제1 절연층 상에 제2 절연층이 형성된다. 제2 절연층 상부에 상부 배선층이 형성된다.

본 발명에 따른, 매립 배선층을 갖는 반도체 디바이스의 제조 방법은, 반도체 기판 상에 제1 절연층을 형성하는 단계를 포함한다. 다음, 제1 절연층 상에 반도체 층이 형성된다. 그 후, 반도체 층 상에 소정의 형상으로 패터닝된 제2 절연층이 형성된다. 그 후, 제2 절연층을 마스크로 이용하여 반도체 층 및 제1 절연층이 에칭되어 제1 절연층의 두께보다 작은 깊이를 갖는 홈이 형성된다.

다음, 홈 내에 매립 배선층이 매설된다. 매립 배선층의 두께가 홈의 깊이보다 작다. 다음, 제2 절연층 상에 그리고 홈 내에 제3 절연층이 형성된다. 제2 절연층의 표면이 노출될 때까지 제3 절연층의 표면에 대해 화학적 기계 연마가 수행되어 매립 배선층 상부 홈 내의 제3 절연층이 남게 한다.

반도체 층 상의 제2 절연층 및 매립 배선층 상의 제3 절연층이 선택적으로 제거되어 매립 배선층에 이르는 개구부가 형성된다. 개구부 내에 도체부가 매설되어 반도체 층과 매립 배선층을 전기적으로 접속한다.

본 발명에 따른 반도체 디바이스의 제조 방법은, 개구부 내에 도체부를 매설한 후에 제2 절연층을 선택적으로 에칭하여 제거하는 단계를 포함할 수 있다. 다음, 도체부의 표면 및 제2 절연층의 에칭에 의해 노출된 반도체 층에 대해 열산화가 수행될 수 있다. 다음, 반도체 층 상에 남은 제2 절연층이 제거될 수 있다. 다음, 제2 절연층의 제거에 의해 노출된 반도체 층 상에 제4 절연층이 선택적으로 형성될 수 있다. 다음, 제4 절연층 상에 상부 배선층이 형성될 수 있다.

또한, 제1 절연층 및 제3 절연층은 서로 다른 물질들로 형성될 수 있다. 제2 절연층은 실리콘 질화물로 형성될 수 있고, 제3 절연층은 실리콘 산질화물로 형성될 수 있다.

다음, 홈 내에 반도체 층과 접촉하여 매립 배선층이 매설된다. 다음, 제2 절연층 및 매립 배선층을 피복하는 보호 절연층이 선택적으로 형성된다. 다음, 보호 절연층으로 피복되지 않은 영역의 제2 절연층이 제거된다. 다음, 보호 절연층을 마스크로 이용하여 매립 배선층 및 반도체 층의 표면에 대하여 열산화가 수행되어 제3 절연층이 형성된다.

보호 절연층은 실리콘 질화물로 형성될 수 있고, 제3 절연층은 실리콘 산화물로 형성될 수 있다. 또한, 보호 절연층은 실리콘 산화물로 형성될 수 있고, 제3 절연층은 실리콘 질화물로 형성될 수 있다.

본 발명에서는, 반도체 기판 상의 절연층 내에 매립 배선층이 형성되기 때문에, 홈 내에 매립 배선층과 반도체 기판 사이를 절연하기 위한 절연층을 형성할 필요가 없게 된다. 따라서, 배선층을 보다 좁게 만들 필요가 없게 되어, 배선 저항이 증가되는 것이 성공적으로 방지된다.

본 발명에서는, 매립 배선층과 반도체 기판의 표면 사이의 간격이 종래의 구조와 비교하여 충분히 두껍기 때문에, 매립 배선층의 기생 용량이 작아진다.

상술한 바와 같이, 본 발명에서는, 매립 배선층의 배선 저항이 저하되고 기생 용량이 작아져서, 반도체 디바이스의 동작 속도가 향상되어 성능이 개선될 수 있다. 또한, 매립 배선층을 형성할 홈의 폭이 포토리소그래피 기술의 해상 한계에 의해 한정되는 경우에도, 고성능 반도체 디바이스를 얻을 수 있다. 따라서, 칩 면적을 축소하여 반도체 디바이스의 집적도의 증가에 기여할 수 있다.

이하 기술된 상세한 설명 및 본 발명의 바람직한 실시예에 대한 첨부 도면들로부터 본 발명이 보다 확실히 이해될 것이며, 여기서, 바람직한 실시예는 본 발명을 한정하기 위한 것이 아니며, 다만 설명과 이해를 위한 것이다.

도 1a 내지 1e는 매립 비트 라인을 갖는 DRAM의 메모리 셀의 종래의 제조 공정을 공정 단계들의 순서에 따라 도시하는 단면도들.

도 2는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제1 실시예를 도시하는 평면도.

도 3a는 도 2의 I - I 라인을 따라 절취한 단면도.

도 3b는 도 2의 II - II 라인을 따라 절취한 단면도.

도 4a 내지 4j는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제조 공정의 제1 실시예의 제조 공정을 공정 단계들의 순서에 따라 도시하는 단면도들.

도 5a 내지 5e는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제조 공정의 제2 실시예의 제조 공정을 공정 단계들의 순서에 따라 도시하는 단면도들.

<도면의 주요 부분에 대한 부호의 설명>

1, 101 : 실리콘 기판

2 : 절연층

3, 3a, 24, 24a, 109 : 매립 비트 라인

4 : 비트 라인용 콘택트 홀

5 : 워드 라인

6 : 커패시터용 콘택트 홀

7 : 정보 축적 전극

8, 25 : 캡 절연층

9 : 접속 도체층

10, 111 : 확산층

11, 11a : 보호 절연층

12 : 층간 절연층

13 : 용량 절연층

14 : 대향 전극

15 : SOI 층

16, 16a : 마스크 절연층

17, 20, 104, 107 : 레지스트 마스크

18, 105 : 홈

19 : 실리콘 산질화물층

21 : 다결정 실리콘 층

22, 110 : 게이트 산화물 층

23 : 게이트 도체층

102 : 실리콘 산화물 층

103 : 실리콘 질화물 층

106 : 분리 절연층

108 : 접촉부

이하, 첨부 도면들을 참조하여 본 발명의 제1 실시예와 관련하여 본 발명을 상세히 설명하겠다. 다음 설명에서는, 본 발명의 충분한 이해를 제공하기 위하여 다수의 구체적인 세부 사항들이 제시된다. 그러나, 당 기술 분야의 숙련자라면, 이들 구체적인 세부 사항들 없이도 본 발명을 실시할 수 있다는 것이 자명할 것이다. 다른 경우에는, 본 발명이 불명료해지는 것을 방지하기 위하여 잘 알려진 구조들은 상세히 도시되어 있지 않다.

도 2는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제1 실시예를 도시하는 평면도이다. 도 3a는 도 2의 I - I 라인을 따라 절취한 단면도이고, 도 3b는 도 2의 II - II 라인을 따라 절취한 단면도이다. 도시된 실시예에서, 본 발명에 따른 반도체 장치는 스택형 커패시터를 장착하는 DRAM의 메모리 셀에 적용된다. 도 3a 및/또는 3b에 도시된 대향 전극(14), 용량 절연층(13), 층간 절연층(12), 확산층(10) 및 캡 절연층(cap insulation layer, 8)은 도 2에서 무시되었다.

도 2, 3a 및 3b에 도시된 바와 같이, 실리콘 기판(반도체 기판)(1) 상에 절연층(제1 절연층)(2)이 형성된다. 절연층(2)의 표면에, 홈들(18)이 선택적으로 형성된다. 홈(18)의 하반부에, 매립 비트 라인들(매립 배선층들)(3, 3a)이 매설된다. 비트 라인(3) 상부에 홈(18)의 측벽 표면 상에 접속 도체층(9)이 선택적으로 형성된다. 접속 도체층(9)이 형성되지 않은 부분에, 캡 절연층들(8)이 형성되어 홈(18)을 채운다.

절연층(2)의 표면에 확산층(10)이 선택적으로 형성된다. 확산층(10) 및 매립 비트 라인(3)은 비트 라인용 콘택트 홀(4)을 경유하여 접속 도체층(9)을 통하여 전기적으로 접속된다. 접속 도체층(9)의 표면으로부터 확산층(10)의 표면의 일부로 연장하는 영역 상에 보호 절연층(11)이 형성된다. 또한, 이들 표면 상에, 홈들(18)에 직각을 이루는 방향으로 연장하는 2개의 워드 라인들(상부 배선층)(5)이 보호층(11)의 양쪽에 형성된다. 워드 라인(5)은 또한 메모리 셀의 MOS 트랜지스터의 게이트 전극으로 작용한다.

또한, 표면 상부에, 층간 절연층(12)이 선택적으로 형성된다. 도 3a에 도시된 영역에서는, 층간 절연층(12)은 절연층(2), 캡 절연층(8), 확산층(10) 및 보호 절연층(11)의 전체 표면에 걸쳐 형성된다. 다른 한편으로, 도 3b에 도시된 영역에서는, 층간 절연층(12) 내에 확산층(10)의 일부에 이르는 커패시터용 콘택트 홀(6)이 선택적으로 제공된다.

또한, 도 3b에 도시된 영역에서는, 표면 상에 정보 축적 전극(7)이 형성된다. 정보 축적 전극(7) 및 확산층(10)은 커패시터용 콘택트 홀(6)을 경유하여 전기적으로 접속된다. 정보 축적 전극(7)에는 층간 절연층(12)의 표면에 이르는 개구부들(7a)이 선택적으로 제공된다. 정보 축적 전극(7)의 상부 표면, 개구부들(7a)의 측벽 표면 및 하부 표면 상에 용량 절연층(13)이 형성된다. 또한, 이들 표면 상에, 대향 전극(14)이 형성되어 개구부들(7a)을 채운다. 이렇게 하여, 커패시터가 형성된다.

다음은, 상기와 같이 구성된 반도체 장치의 제조 방법에 대해 설명하겠다. 도 4a 내지 4j는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제조 공정의 제1 실시예의 제조 공정을 공정 단계들의 순서에 따라 도시하는 단면도들이다. 도 4a 내지 4j는 도 2의 I - I 라인으로 도시된 방향에 따른 단면도들을 도시하고 있다.

도 4a에 도시된 바와 같이, 먼저, 실리콘 기판(반도체 기판)(1) 상에 실리콘 산화물 층의 절연층(제1 절연층)(2)이 대략 500 nm의 두께로 형성된다. 다음, 절연층(2) 상에 SOI 층(반도체 층)(15)이 50 nm의 두께로 형성된다. SOI 층(15)은 공지된 실리콘 기판의 적층법에 의해 형성된다. 다음, 화학 기상 성장법(CVD 법)에 의해, SOI 층(15)의 전체 표면에 걸쳐 실리콘 질화물 층의 마스크 절연층(제2 절연층)(16)이 150 nm의 두께로 형성된다. 그 후, 마스크 절연층(16) 상에 레지스트 막(도시되지 않음)이 형성된다. 다음, 포토리소그래피 기술을 이용하여 레지스트 막에 개구들(17a)이 형성되어 레지스트 마스크(17)를 형성한다.

그 후, 도 4b에 도시된 바와 같이, 레지스트 마스크(17)를 에칭 마스크로 이용하여 이방성 에칭에 의해 마스크 절연층(16) 및 SOI 층(15)이 선택적으로 제거된다. 그 후, 이방성 에칭에 의해 절연층(2)이 제거된다. 이때, 에칭 주기가 엄격히 제어되어, 절연층(2)이 그 표면으로부터 대략 300 nm의 깊이로 제거된다. 이렇게 하여, 매립 배선층을 형성하기 위한 홈들(18)이 형성된다. 홈(18)의 폭은 약 200 nm로 설정된다. 홈(18)의 하부 표면과 실리콘 기판(1)의 표면 사이의 간격은 약 200 nm이다.

그 후, 레지스트 마스크(17)가 제거된다. 다음, 전체 표면에 걸쳐, 다량의 인이 불순물로서 도핑된 다결정 실리콘 층(도시되지 않음)이 CVD 법에 의해 퇴적된다. 이 공정 단계에서, 퇴적될 다결정 실리콘 층의 두께는 홈들(18)을 완전히 채우도록 설정된다. 도시된 실시예에서, 홈(18)의 폭은 약 200 nm이다. 따라서, 다결정 실리콘 층은 100 nm 이상, 예를 들어 약 150 nm의 두께로 퇴적된다.

다음, 이방성 드라이 에칭에 의해 다결정 실리콘 층이 에치백되어, 홈들(18)의 하부에만 다결정 실리콘 층을 남김으로써 매립 비트 라인들(매립 배선층)(3, 3a)이 형성된다. 이 공정 단계에서, 에치백 주기가 엄격히 제어되어, 남아 있는 다결정 실리콘 층 즉, 매립 비트 라인들(3, 3a)이 약 200 nm가 된다. 도시된 실시예에서는, 다량의 인이 불순물로서 도핑된 다결정 실리콘 층의 매립 비트 라인들(3, 3a)이 형성된다. 본 발명에서는, 텅스텐 규화물 층 등과 같은 규화물 층의 매립 비트 라인을 형성하는 것도 가능하다.

그 후, 도 4c에 도시된 바와 같이, 플라스마 CVD 법에 의해 전체 표면에 걸쳐 실리콘 산질화물 층(19)이 약 150 nm의 두께로 형성된다. 이렇게 하여, 홈들(18)은 실리콘 산질화물 층(19)로 채워진다.

그 후, 도 4d에 도시된 바와 같이, 화학적 기계 연마법(CMP 법)에 의해 실리콘 산질화물 층(19)이 연마되어 평탄화된다. CMP 공정에서는, 실리콘 산질화물 층을 선택적으로 연마하는 연마 물질이 이용된다. 연마 공정에서는, 마스크 절연층(16) 및 실리콘 산질화물 층(19)이 서로 다른 물질에 의해 형성되기 때문에, 마스크 절연층(16)이 노출되면 스토퍼로서 작용하여 홈들(18)의 상반부에만 실리콘 산질화물 층(19)이 남게 된다. 이렇게 하여, 비트 라인들(3, 3a) 상에 실리콘 산질화물의 캡 절연층(제3 절연층)(8)이 형성되어 홈들(18)을 채운다. 다음, 표면이 완전히 평탄화된다.

그 후, 도 4e에 도시된 바와 같이, 전체 표면에 걸쳐 레지스트 마스크(20)가 형성된다. 포토리소그래피 기술에 의해, 레지스트 층(20)이 선택적으로 제거되어 캡 절연층(8)의 일부 및 마스크 절연층(16)의 일부를 노출하여 레지스트 마스크(20)에 개구부를 제공한다. 그 후, 레지스트 마스크(20)를 에칭 마스크로 이용하여 이방성 드라이 에칭에 의해 마스크 절연층(16)의 일부 및 캡 절연층(8)의 일부가 선택적으로 제거된다. 이 공정 단계에서는, 실리콘 질화물 층의 마스크 절연층(16) 및 실리콘 산질화물의 캡 절연층(8)이 다결정 실리콘의 비트 라인(3) 및 SOI 층(15)과 비교하여 쉽게 에칭되도록 에칭 가스가 선택된다. 따라서, SOI 층(15)의 표면 및 매립 비트 라인(3)의 표면에서 에칭이 중단될 수 있다. 이렇게 하여, 비트 라인용 콘택트 홀(4)이 형성된다.

그 후, 도 4f에 도시된 바와 같이, 레지스트 마스크(20)이 제거된다. 다음, 인이 불순물로서 도핑된 다결정 실리콘 층(21)이 전체 표면에 걸쳐 퇴적된다. 이 공정 단계에서는, 비트 라인용 콘택트 홀(4)이 다결정 실리콘 층(21)에 의해 완전히 매립되도록 다결정 실리콘 층(21)의 두께가 설정된다. 예를 들면, 비트 라인용 콘택트 홀(4)의 폭이 약 200 nm라 가정하면, 다결정 실리콘 층(21)은 150 nm의 두께로 퇴적될 수 있다.

그 후, 도 4g에 도시된 바와 같이, 다결정 실리콘 층(21)의 표면은 CMP 법에 의해 연마된다. 연마 공정에서는, CMP 주기가 엄격히 제어되어, SOI 층(15)의 상부 표면 상에 다결정 실리콘 층(21)이 약 20 nm의 두께로 남게 된다. 이렇게 하여, 비트 라인용 콘택트 홀(4) 내에 다결정 실리콘의 접속 도체층(도체부)(9)이 형성된다. 따라서, 매립 비트 라인(3) 및 SOI 층이 전기적으로 접속된다.

그 후, 도 4h에 도시된 바와 같이, 포토리소그래피 기술 및 드라이 에칭에 의해 마스크 절연층(16)이 선택적으로 제거된다. 그 후, 전체 표면이 열산화된다. 열산화 공정에서는, 마스크 절연층(16)의 제거에 의해 노출되는 SOI 층(15)이 완전히 산화되도록 조건이 설정된다. 다른 한편으로, 캡 절연층들(8) 사이에 존재하는 SOI 층(15)이 열산화에 의해 영향을 받을 것이다. 따라서, 열산화에 의해 영향을 받지 않는 부분의 두께가 30 nm 이상이 되도록 열산화의 조건이 선택된다. 이렇게 하여, 표면 상에 노출되는 SOI 층(15)은 산화되어 절연층(2)에 의해 통합된다. 그와 관련하여, 접속 도체층(9)의 표면이 산화되어 보호 절연층(11)이 형성된다.

다음, 도 4i에 도시된 바와 같이, 이들의 전체 표면이 CMP 법에 의해 연마된다. 이 공정에서는, 연마에 의해 캡 절연층(8) 및 마스크 절연층(16)을 선택적으로 제거할 수 있는 연마 물질이 이용된다. 이렇게 하여, 캡 절연층(8)의 상부 표면이 연마되고 마스크 절연층(16)이 제거되어 SOI 층(15)의 일부가 노출된다.

그 후, 도 4j에 도시된 바와 같이, 노출된 SOI 층(15)의 표면 상에 게이트 산화물 층(제4 절연층)이 약 8 nm의 두께로 형성된다. 그 후, 전체 표면에 걸쳐, CVD 법에 의해 게이트 도체층(23)이 형성된다. 게이트 도체층(23)은 다결정 실리콘, 텅스텐 규화물 등으로 형성된다.

그 후, 포토리소그래피 기술 및 이방성 드라이 에칭에 의해 게이트 도체층(23) 및 게이트 산화물 층(22)이 패터닝된다. 이렇게 하여, 도 2에 도시된 위치에 워드 라인(상부 배선층)(5)이 형성된다. 워드 라인(5)은 또한 메모리 셀의 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)의 게이트 전극으로 작용한다. 따라서, 도 4j에 도시된 영역에서, 게이트 도체층(23) 및 게이트 절연층(22)이 제거된다. 그 후, 이들 표면에 워드 라인(5)와 자기 정렬(self-alignment)되게 불순물인 비소를 도입함으로써 SOI 층(15)은 비소를 포함하는 N형 확산층(10)이 된다.

그 후, 도 3a 및 3b에 도시된 바와 같이, 전체 표면에 걸쳐 층간 절연층(12)이 약 200 nm의 두께로 퇴적된다. 다음, 층간 절연층(12) 내의 소정의 위치에 커패시터용 콘택트 홀들(6)이 제공된다. 그 후, 전체 표면에 걸쳐 CVD 법에 의해 인을 불순물로서 포함하는 다결정 실리콘 층이 약 300 nm의 두께로 퇴적된다. 다음, 포토리소그래피 기술 및 이방성 드라이 에칭에 의해 다결정 실리콘 층이 선택적으로 제거되어 정보 축적 전극(7)이 형성된다. 도 3b에 도시된 영역에서, 에칭에 의해 정보 축적 전극(7)을 선택적으로 제거함으로써 커패시터용 콘택트 홀들(6) 사이에 층간 절연층(12)의 표면의 일부를 노출하는 개구부들(7a)이 제공된다.

그 후, CVD 법에 의해 정보 축적 전극(7)의 상부 표면, 및 개구부들(7a)의 측벽 표면 및 하부 표면 상에 예를 들면 실리콘 질화물 층의 용량 절연층(13)이 5 nm의 두께로 형성된다. 다음, CVD 법에 의해 전체 표면에 걸쳐 인과 같은 다량의 불순물을 포함하는 다결정 실리콘 층의 대향 전극(14)이 약 100 nm의 두께로 형성된다.

상술한 바와 같이, 스택형 커패시터를 갖는 메모리 셀에서는, SOI형 반도체 기판의 절연층 내에 매립 비트 라인이 형성될 수 있다.

상술한 바와 같이 구성된 제1 실시예에서는, SOI형 반도체 기판의 절연층(2) 내에 매립 비트 라인들(3, 3a)이 형성되기 때문에, 비트 라인들(3, 3a)과 반도체 기판(1) 사이를 절연하기 위한 절연층을 홈(18) 내에 형성할 필요가 없게 된다. 따라서, 매립 비트 라인들(3, 3a)의 폭을 좁게할 필요가 없게 되어 비트 라인의 배선 저항의 증가가 방지된다.

또한, 도시된 실시예에서는, 홈(18)의 하부 표면과 실리콘 기판(1)의 표면 사이의 간격이 약 200 nm이기 때문에, 비트 라인들과 실리콘 기판은 충분한 두께의 절연층으로 절연될 수 있다. 따라서, 매립 비트 라인들(3, 3a)의 기생 용량이 작아진다.

다른 한편으로, 도시된 실시예에서는, 매립 비트 라인들(3, 3a)과 워드 라인(5)이 절연층에 의해 절연되기 때문에, 이 라인들이 서로 직교하는 방향으로 형성되는 경우에도, 소정의 위치 이외의 위치에서 단락될 수 없다.

상술한 바와 같이, 매립 비트 라인들(3, 3a)의 배선 저항이 작아질 수 있고 비트 라인들의 기생 용량도 또한 작아질 수 있어서, 반도체 장치의 동작 속도가 향상될 수 있으며, 따라서 장치의 성능이 향상된다. 또한, 비트 라인들(3, 3a)을 형성하기 위한 홈(18)의 폭이 포토리소그래피 기술의 해상 한계에 의해 한정되는 경우에도, 고성능 반도체 장치가 얻어질 수 있다. 따라서, 칩 면적이 축소되어 집적도가 향상될 수 있다.

예를 들면, 도시된 실시예에서는, DRAM의 동작 속도가 종래의 반도체 장치보다 약 5% 향상될 수 있다. 또한, 매립 비트 라인들(3, 3a)의 기생 용량은 종래의 반도체 장치의 약 20% 정도 저하될 수 있다. 또한, 하나의 센스 증폭기에 접속되는 메모리 셀들의 수가 증가되기 때문에, 센스 증폭기의 수가 저감될 수 있어, 종래의 반도체 장치의 약 10% 정도 칩 면적이 축소될 수 있다. 비트 라인들(3, 3a)(홈들(18)의 하부 표면)과 실리콘 기판(1) 사이의 간격이 100 nm 이상인 때, 비트 라인의 기생 용량은 종래의 구조의 기생 용량보다 작아질 수 있다.

본 발명은 제1 실시예에서 논의된 구성 및 제조 방법에 국한되지 않고, 다른 구성 및 제조 방법이 적용될 수도 있다. 도 5a 내지 5e는 본 발명에 따른 매립 배선층을 갖는 반도체 장치의 제조 공정의 제2 실시예의 제조 공정을 공정 단계들의 순서에 따라 도시하는 단면도들이다. 도 5a 내지 5e는, 도 4a 내지 4j와 유사하게, 도 2의 I - I 라인으로 도시된 방향에 따른 단면들을 도시하고 있다. 도 5a 내지 5e에 도시된 제2 실시예에서, 제1 실시예의 것들과 같은 소자들은 같은 도면 부호로 식별할 것이며 그에 대한 상세한 설명은 무시하여 간단 명료한 개시 내용으로 본 발명에 대한 이해를 분명히 하고자 한다.

도 5a에 도시된 바와 같이, 먼저, 실리콘 기판(반도체 기판)(1) 상에 절연층(제1 절연층)(2)이 약 500 nm의 두께로 형성된다. 다음, 절연층(2) 상에 SOI 층(반도체 층)(15)이 약 50 nm의 두께로 형성된다. 이렇게 하여, SOI형 반도체 기판이 형성된다. 다음, CVD 법에 의해 SOI 층(15) 상에 실리콘 산화물 층의 마스크 절연층(16a)이 약 50 nm의 두께로 형성된다. 그 후, 포토리소그래피 기술 및 이방성 드라이 에칭에 의해 마스크 절연층(16a), SOI 층(15) 및 절연층(2)이 선택적으로 제거되어 홈들(18)이 형성된다. 제1 실시예와 유사하게, 홈(18)은 절연층(2)의 표면으로부터 약 300 nm의 깊이와, 약 200 nm의 폭으로 제공된다.

그 후, 도 5b에 도시된 바와 같이, CVD 법에 의해 전체 표면에 걸쳐 예를 들면 불순물로서 다량의 인을 포함하는 다결정 실리콘 층이 약 150 nm의 두께로 퇴적된다. 그 후, 이방성 드라이 에칭에 의해 전체 표면이 에치백되어 홈(18) 내에만 다결정 실리콘을 남겨 매립 비트 라인들(매립 배선층)(24, 24a)을 형성한다. 이때, 이방성 드라이 에칭에 의해 전체 표면을 에치백하는 대신에, CMP 법에 의해 표면을 연마하여 매립 비트 라인들(24, 24a)을 형성하는 것도 가능하다. 또한, 매립 비트 라인들(24, 24a)을 위한 물질로서, 다결정 실리콘 층 대신에 규화물 층이 이용될 수도 있다.

그 후, 도 5c에 도시된 바와 같이, 전체 표면에 걸쳐 실리콘 질화물 층(도시되지 않음)이 약 200 nm의 두께로 퇴적된다. 다음, 포토리소그래피 기술 및 드라이 에칭에 의해 실리콘 질화물 층이 패터닝된다. 이렇게 하여, 마스크 절연층(16a)의 표면의 일부 및 매립 비트 라인(24)의 표면의 일부 상에 보호 절연층(11a)이 형성된다. 다음, 보호 절연층(11a)에 의해 피복되지 않은 마스크 절연층(16a)이 제거된다.

다음, 도 5d에 도시된 바와 같이, 보호 절연층(11a)을 마스크로 이용하여 SOI 층(15) 및 매립 비트 라인들(24, 24a)의 표면들이 열산화된다. 이렇게 하여, SOI 층(15) 및 매립 비트 라인들(24, 24a)의 표면들의 열산화된 영역이 절연되어 캡 절연층(25)을 형성한다.

그 후, 도 5e에 도시된 바와 같이, 보호 절연층(11a) 및 보호 절연층(11a) 하부의 마스크 절연층(16a)이 습식 에칭에 의해 제거된다. 다음, 캡 절연층(25)에 의해 피복되지 않은 영역의 SOI 층(15) 및 매립 비트 라인(24)의 표면 상에 게이트 산화물 층(22)이 형성된다. 그 후, 전체 표면에 걸쳐 게이트 도체층(23)이 퇴적된다.

그 후, 포토리소그래피 기술 및 이방성 드라이 에칭에 의해 게이트 도체층(23)이 선택적으로 제거되어 워드 라인(도시되지 않음)이 형성된다. 그 후, 불순물로서 비소가 표면에 도입되어 SOI 층(15)으로부터 확산층이 형성된다.

다음, 제1 실시예와 유사하게, 층간 절연층, 커패시터용 콘택트 홀, 정보 축적 전극, 용량 절연층 및 대향 전극이 형성되어, 매립 배선층을 갖는 반도체 장치의 제2 실시예가 완료된다.

상술한 바와 같이, 이상과 같이 제조되는 반도체 장치의 제2 실시예에서도, 제1 실시예와 유사하게, SOI형 반도체 기판의 절연층(2) 내에 매립 비트 라인들(24, 24a)이 형성되기 때문에, 비트 라인들(24, 24a)의 폭을 좁게 할 필요가 없게 되어, 비트 라인의 배선 저항이 증가되는 것이 방지된다.

또한, 도시된 실시예에서는, 비트 라인들(24, 24a)과 실리콘 기판(1) 사이의 간격이 충분히 두꺼워질 수 있기 때문에, 비트 라인들(24, 24a)의 기생 용량이 작아진다. 따라서, 반도체 장치의 동작 속도을 향상시켜 반도체 장치의 성능을 향상시킬 수 있다. 따라서, 칩 면적을 축소하여 집적도의 증가에 기여할 수 있다.

도시된 실시예에서는 캡 절연층(24)이 열산화를 통하여 얻어지는 실리콘 산화물로 형성되는 반면, 본 발명에서는, 캡 절연층(24)을 실리콘 산화물 층 대신에 실리콘 질화물로 형성하는 것도 가능하다. 이 경우, 실리콘 산화물 층의 보호 절연층(11a)이 형성될 수 있다.

이상 설명한 바와 같이, 본 발명에 따른 매립 배선층을 갖는 반도체 장치에서는, 매립 배선층을 SOI형 반도체 기판의 절연층 내에 형성하기 때문에, 매립 배선층과 실리콘 기판 사이를 절연하기 위한 절연층을 형성할 필요가 없어진다. 또한, 매립 배선층의 폭을 좁게 할 필요가 없게 되어 매립 배선층의 저항이 증가되는 것이 방지되고 반도체 장치의 동작 속도가 저하되는 것이 방지된다.

또한, 매립 배선층과 실리콘 기판 사이가 충분히 두꺼워져서, 매립 배선층의 기생 용량이 작아진다. 또한, 매립 배선층이 DRAM 셀의 비트 라인이 되는 경우, 하나의 센스 증폭기에 접속되는 메모리 셀의 수가 증가될 수 있어서, 센스 증폭기의 수가 저감되어 칩 면적이 축소되고 집적도가 향상된다.

또한, 매립 비트 라인과 워드 라인이 절연층에 의해 절연되기 때문에, 이 라인들이 서로 직교하는 방향으로 형성되는 경우에도, 소정의 위치 이외의 위치에서 단락될 수 없어, 패턴 레이아웃의 자유도가 커진다.

이상, 예시적인 실시예에 관하여 본 발명을 설명하였지만, 당 기술 분야의 숙련자라면 본 발명의 사상 및 범위를 벗어나지 않고서 본 발명에 전술한 것을 포함한 다양한 변형, 생략 및 부가를 행할 수 있다는 것을 알 것이다. 따라서, 본 발명은 위에 제시된 특정 실시예에 한정되는 것으로 이해되어서는 안되며, 특허 청구 범위에 제시된 특징과 관련하여 포함되는 범위 내에서 실시될 수 있는 모든 가능한 실시예들 및 그에 상당하는 것들을 포함하는 것으로 이해되어야 한다.

전술한 제1 및 제2 실시예에서는, 매립 배선층이 DRAM의 비트 라인을 형성하는 구성에 대하여 논하였지만, 본 발명은 도시된 특정 구성에 한정되지 않으며, 배선층의 일부가 절연층 내에 매설되는 어떠한 반도체 장치에도 적용할 수 있다. 또한, 위에 숫자로 제시된 폭, 깊이 등의 구체적인 치수는 단지 본 발명의 이해를 돕기 위한 예로서 이해해야 할 것이며 , 따라서, 본 발명은 그러한 구체적인 치수에 한정되지 않는다. 더욱이, 각 층들의 물질은 단지 예로서 이해해야 하며 다양하게 변화될 수 있다.

Claims

반도체 기판;

상기 반도체 기판 상에 형성된 제1 절연층;

상기 제1 절연층 상에 선택적으로 형성된 반도체 층;

상기 제1 절연층 내에 상기 반도체 층과 접촉하여 형성되고, 상기 제1 절연층의 두께보다 작은 깊이를 갖는 홈;

상기 홈 내에 매설된 매립 배선층;

상기 매립 배선층과 상기 반도체 층을 전기적으로 접속하는 도체부;

상기 매립 배선층 상부 상기 홈 내에 매설된 제2 절연층; 및

상기 제2 절연층 상부에 형성된 상부 배선층

을 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제1항에 있어서,

상기 제1 절연층은 실리콘 산화물로 형성되고, 상기 제2 절연층은 실리콘 산질화물(silicon oxy-nitride)로 형성된 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제1항에 있어서,

상기 상부 배선층은 상기 반도체 층 위로 연장되고, 상기 상부 배선층과 상기 반도체 층 사이에 제3 절연층이 형성된 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제1항에 있어서,

상기 상부 배선층 상부에 형성된 층간 절연층을 더 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제1항에 있어서,

상기 홈의 하부 표면과 상기 반도체 기판의 표면 사이의 간격이 100 nm 이상인 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제1항에 있어서,

상기 반도체 층의 두께가 30 nm 이상인 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
반도체 기판;

상기 반도체 기판 상에 형성된 제1 절연층;

상기 제1 절연층 상에 선택적으로 형성된 반도체 층;

상기 제1 절연층 내에 상기 반도체 층과 접촉하여 형성되고, 상기 제1 절연층의 두께보다 작은 깊이를 갖는 홈;

상기 홈 내에 상기 반도체 층과 접촉하여 매설된 매립 배선층;

상기 매립 배선층, 상기 반도체 층 및 상기 제1 절연층 상에 형성된 제2 절연층; 및

상기 제2 절연층 상부에 형성된 상부 배선층

을 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제7항에 있어서,

상기 상부 배선층 상부에 형성된 층간 절연층을 더 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제7항에 있어서,

상기 홈의 하부 표면과 상기 반도체 기판의 표면 사이의 간격이 100 nm 이상인 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
제7항에 있어서,

상기 반도체 층의 두께가 30 nm 이상인 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치.
반도체 기판 상에 제1 절연층을 형성하는 단계;

상기 제1 절연층 상에 반도체 층을 형성하는 단계;

상기 반도체 층 상에 소정의 형상으로 패터닝된 제2 절연층을 형성하는 단계;

상기 제2 절연층을 마스크로 이용하여 상기 반도체 층 및 상기 제1 절연층을 에칭하여 상기 제1 절연층의 두께보다 작은 깊이를 갖는 홈을 형성하는 단계;

상기 홈의 깊이보다 두께가 작은 매립 배선층을 상기 홈 내에 매설하는 단계;

상기 제2 절연층 상에 그리고 상기 홈 내에 제3 절연층을 형성하는 단계;

상기 제2 절연층의 표면이 노출될 때까지 상기 제3 절연층의 표면에 대해 화학적 기계 연마를 수행하여 상기 매립 배선층 상부 상기 홈 내의 상기 제3 절연층을 남기는 단계;

상기 반도체 층 상의 상기 제2 절연층 및 상기 매립 배선층 상의 상기 제3 절연층을 선택적으로 제거하여 상기 매립 배선층에 이르는 개구부를 형성하는 단계; 및

상기 개구부 내에 도체부를 매설하여 상기 반도체 층과 상기 매립 배선층을 전기적으로 접속하는 단계

를 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 개구부 내에 상기 도체부를 매설한 후에 상기 제2 절연층을 선택적으로 에칭하여 제거하는 단계;

상기 도체부의 표면 및 상기 제2 절연층의 에칭에 의해 노출된 상기 반도체 층에 대해 열산화를 수행하는 단계;

상기 반도체 층 상에 남은 상기 제2 절연층을 제거하는 단계;

상기 제2 절연층의 제거에 의해 노출된 상기 반도체 층 상에 제4 절연층을 선택적으로 형성하는 단계; 및

상기 제4 절연층 상에 상부 배선층을 형성하는 단계

를 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제1 절연층 및 상기 제3 절연층은 서로 다른 물질들로 형성되는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
제11항에 있어서,

상기 제2 절연층은 실리콘 질화물로 형성되고 상기 제3 절연층은 실리콘 산질화물로 형성되는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
반도체 기판 상에 제1 절연층을 형성하는 단계;

상기 제1 절연층 상에 반도체 층을 형성하는 단계;

상기 반도체 층 상에 소정의 형상으로 패터닝된 제2 절연층을 형성하는 단계;

상기 제2 절연층을 마스크로 이용하여 상기 반도체 층 및 상기 제1 절연층을 에칭하여 상기 제1 절연층의 두께보다 작은 깊이를 갖는 홈을 형성하는 단계;

상기 홈 내에 상기 반도체 층과 접촉하여 매립 배선층을 매설하는 단계;

상기 제2 절연층 및 상기 매립 배선층을 선택적으로 피복하는 보호 절연층을 형성하는 단계;

상기 보호 절연층에 의해 피복되지 않은 영역의 상기 제2 절연층을 제거하는 단계; 및

상기 보호 절연층을 마스크로 이용하여 상기 매립 배선층 및 상기 반도체 층의 표면에 대해 열산화를 수행하여 제3 절연층을 형성하는 단계

를 포함하는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
제15항에 있어서,

상기 보호 절연층은 실리콘 질화물로 형성되고 상기 제3 절연층은 실리콘 산화물로 형성되는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.
제15항에 있어서,

상기 보호 절연층은 실리콘 산화물로 형성되고 상기 제3 절연층은 실리콘 질화물로 형성되는 것을 특징으로 하는 매립 배선층을 갖는 반도체 장치의 제조 방법.