JP2935346B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 47
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 239000011810 insulating material Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 229940049964 oleate Drugs 0.000 claims description 2
- -1 silicon oleate carboxymethyl nitride Chemical class 0.000 claims description 2
- 239000010408 film Substances 0.000 description 146
- 239000010410 layer Substances 0.000 description 93
- 238000009792 diffusion process Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 239000010409 thin film Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H10B12/01—Manufacture or treatment
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に半導体基板中に埋め込む配線
の構造とその形成方法に関する。
その製造方法に関し、特に半導体基板中に埋め込む配線
の構造とその形成方法に関する。
【０００２】
【従来の技術】半導体素子の微細化および高密度化は依
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極あるいはその他の配線幅や拡
散層幅の寸法の縮小および半導体素子を構成する材料の
膜厚の低減が特に重要になってきている。さらには、半
導体デバイスではますます多層配線化が重要になってき
ている。そして、配線層を半導体基板の内部に埋め込む
方法が種々に検討されてきている。
然として精力的に進められており、現在では０．１５〜
０．２５μｍの寸法基準で設計されたメモリデバイスあ
るいはロジックデバイス等の超高集積の半導体デバイス
が開発試作されている。このような半導体デバイスの高
集積化に伴い、ゲート電極あるいはその他の配線幅や拡
散層幅の寸法の縮小および半導体素子を構成する材料の
膜厚の低減が特に重要になってきている。さらには、半
導体デバイスではますます多層配線化が重要になってき
ている。そして、配線層を半導体基板の内部に埋め込む
方法が種々に検討されてきている。
【０００３】その中で、従来の埋め込み配線を有する半
導体装置の一例として、１９９０年５月発行の１９９０
シンポジウム オン ＶＬＳＩ テクノロジー，ダイ
ジェスト オブ テクニカル ペーパーズ(１９９０
Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｙ ，Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａ
ｐｅｒｓ）の１８および１９ページにベリッド ビット
−ライン セルフォー ６４ＭＢ ＤＲＡＭｓ（Ｂｕｒ
ｉｅｄ Ｂｉｔ−Ｌｉｎｅ Ｃｅｌｌｆｏｒ ６４ＭＢ
ＤＲＡＭｓ）と題した埋め込みビット線を有するＤＲ
ＡＭのメモリセル構造が説明されている。
導体装置の一例として、１９９０年５月発行の１９９０
シンポジウム オン ＶＬＳＩ テクノロジー，ダイ
ジェスト オブ テクニカル ペーパーズ(１９９０
Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏ
ｇｙ ，Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａ
ｐｅｒｓ）の１８および１９ページにベリッド ビット
−ライン セルフォー ６４ＭＢ ＤＲＡＭｓ（Ｂｕｒ
ｉｅｄ Ｂｉｔ−Ｌｉｎｅ Ｃｅｌｌｆｏｒ ６４ＭＢ
ＤＲＡＭｓ）と題した埋め込みビット線を有するＤＲ
ＡＭのメモリセル構造が説明されている。
【０００４】この従来の場合の構造を、図８と図９に基
づきその製造工程に従って説明する。ここで、図８およ
び図９はＤＲＡＭのビット線を半導体基板内に埋め込む
ための工程順の断面図である。
づきその製造工程に従って説明する。ここで、図８およ
び図９はＤＲＡＭのビット線を半導体基板内に埋め込む
ための工程順の断面図である。
【０００５】まず、図８（ａ）に示すように、シリコン
基板１０１の表面を酸化して全面にシリコン酸化膜１０
２を形成する。更にシリコン酸化膜１０２上の全面にシ
リコン窒化膜１０３を形成する。次に、埋め込みビット
線を埋設する溝を形成するためのレジストマスク１０４
をフォトリソグラフィ技術を用いて形成する。
基板１０１の表面を酸化して全面にシリコン酸化膜１０
２を形成する。更にシリコン酸化膜１０２上の全面にシ
リコン窒化膜１０３を形成する。次に、埋め込みビット
線を埋設する溝を形成するためのレジストマスク１０４
をフォトリソグラフィ技術を用いて形成する。
【０００６】次に、異方性ドライエッチングによりレジ
ストマスク１０４をエッチングマスクとしてシリコン窒
化膜１０３およびシリコン酸化膜１０２の不要部分を除
去する。そして、レジストマスク１０４を剥離した後に
シリコン窒化膜１０３をマスクとしてシリコン基板１０
１を異方性ドライエッチングでエッチングし溝１０５を
形成する。この後、図８（ｂ）に示すように、露出した
シリコン基板を酸化して溝１０５の内壁に分離用絶縁膜
１０６を形成する。ここで、このシリコン基板１０１表
面の熱酸化において、パターニングされたシリコン窒化
膜１０３は溝内壁以外の熱酸化を防止する。
ストマスク１０４をエッチングマスクとしてシリコン窒
化膜１０３およびシリコン酸化膜１０２の不要部分を除
去する。そして、レジストマスク１０４を剥離した後に
シリコン窒化膜１０３をマスクとしてシリコン基板１０
１を異方性ドライエッチングでエッチングし溝１０５を
形成する。この後、図８（ｂ）に示すように、露出した
シリコン基板を酸化して溝１０５の内壁に分離用絶縁膜
１０６を形成する。ここで、このシリコン基板１０１表
面の熱酸化において、パターニングされたシリコン窒化
膜１０３は溝内壁以外の熱酸化を防止する。
【０００７】次に、図８（ｃ）に示すように埋め込みビ
ット線とシリコン基板表面の拡散層とを接続するコンタ
クト部を形成するために、フォトリソグラフィ技術を用
いてレジストマスク１０７を形成する。
ット線とシリコン基板表面の拡散層とを接続するコンタ
クト部を形成するために、フォトリソグラフィ技術を用
いてレジストマスク１０７を形成する。
【０００８】次に、レジストマスク１０７をエッチング
マスクとして分離用絶縁膜１０６の不要部分をウエット
エッチングにより除去し、図９（ａ）に示すように、接
続コンタクト部１０８を形成する。そして、溝１０５内
に不純物を十分に含んだ多結晶シリコン膜を埋設し埋め
込みビット線１０９を形成する。
マスクとして分離用絶縁膜１０６の不要部分をウエット
エッチングにより除去し、図９（ａ）に示すように、接
続コンタクト部１０８を形成する。そして、溝１０５内
に不純物を十分に含んだ多結晶シリコン膜を埋設し埋め
込みビット線１０９を形成する。
【０００９】次に、図９（ｂ）に示すように全体を熱酸
化して、埋め込みビット線１０９の上面にシリコン酸化
膜を形成し、分離用絶縁膜１０５ａを形成する。その
後、酸化マスクとして機能したシリコン窒化膜１０３を
ウエットエッチングによって除去する。そして、最初に
形成したシリコン酸化膜１０２をウエットエッチングで
除去した後に全面を酸化して、ＭＯＳトランジスタのゲ
ート酸化膜１１０を形成する。この後、図示していない
が、ＤＲＡＭのワード線を兼ねたメモリセルのＭＯＳト
ランジスタのゲート電極を所定の位置に形成し、不純物
をイオン注入して拡散層１１１を形成する。ここで、埋
め込みビット線１０９に含まれる不純物と拡散層１１１
に含まれる不純物は同一導電型になるように設定する。
化して、埋め込みビット線１０９の上面にシリコン酸化
膜を形成し、分離用絶縁膜１０５ａを形成する。その
後、酸化マスクとして機能したシリコン窒化膜１０３を
ウエットエッチングによって除去する。そして、最初に
形成したシリコン酸化膜１０２をウエットエッチングで
除去した後に全面を酸化して、ＭＯＳトランジスタのゲ
ート酸化膜１１０を形成する。この後、図示していない
が、ＤＲＡＭのワード線を兼ねたメモリセルのＭＯＳト
ランジスタのゲート電極を所定の位置に形成し、不純物
をイオン注入して拡散層１１１を形成する。ここで、埋
め込みビット線１０９に含まれる不純物と拡散層１１１
に含まれる不純物は同一導電型になるように設定する。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来の技術による埋め込み配線には、以下のような２つの
大きな問題点がある。
来の技術による埋め込み配線には、以下のような２つの
大きな問題点がある。
【００１１】第１の問題点は、従来技術では埋め込みビ
ット線の配線抵抗が高くなることである。配線抵抗が高
くなると半導体装置の動作速度が遅くなり、装置の性能
を低下させてしまう。
ット線の配線抵抗が高くなることである。配線抵抗が高
くなると半導体装置の動作速度が遅くなり、装置の性能
を低下させてしまう。
【００１２】その理由は、例えばＤＲＡＭのメモリセル
アレイのレイアウト設計をする場合、チップ面積を可能
な限り小さくするためにビット線はその線幅、間隔共に
最小設計寸法で、あるいは最小設計寸法に近い数字で設
計される。この最小設計寸法は通常フォトリソグラフィ
技術の解像限界によって規定される。ところが従来技術
で説明した半導体装置の埋め込みビット線１０９を埋設
する溝１０５は溝を形成した後で側壁を酸化しなければ
ならないので、その中に形成される埋め込みビット線１
０９は溝１０５を形成した直後の幅よりも細くなる。溝
１０５の側壁の酸化による細りを見越して、レジストマ
スク１０４のラインを細めに、スペースを太めにをパタ
ーニングすればこのビット線の細りは解決できるが、溝
１０５のパターンが最小設計寸法で設計されていればこ
れは不可能である。このため従来技術の埋め込みビット
線１０９は必然的に線幅が細くならざるを得ず、配線抵
抗が高くなってしまう。
アレイのレイアウト設計をする場合、チップ面積を可能
な限り小さくするためにビット線はその線幅、間隔共に
最小設計寸法で、あるいは最小設計寸法に近い数字で設
計される。この最小設計寸法は通常フォトリソグラフィ
技術の解像限界によって規定される。ところが従来技術
で説明した半導体装置の埋め込みビット線１０９を埋設
する溝１０５は溝を形成した後で側壁を酸化しなければ
ならないので、その中に形成される埋め込みビット線１
０９は溝１０５を形成した直後の幅よりも細くなる。溝
１０５の側壁の酸化による細りを見越して、レジストマ
スク１０４のラインを細めに、スペースを太めにをパタ
ーニングすればこのビット線の細りは解決できるが、溝
１０５のパターンが最小設計寸法で設計されていればこ
れは不可能である。このため従来技術の埋め込みビット
線１０９は必然的に線幅が細くならざるを得ず、配線抵
抗が高くなってしまう。
【００１３】第２の問題点は、埋め込みビット線１０９
の寄生容量が大きくなることである。ＤＲＡＭではビッ
ト線単位長さあたりの寄生容量が大きくなるとセンスア
ンプ１個あたりに接続できるメモリセルの数が少なくな
るのでセンスアンプの個数を増やさなくてはならず、チ
ップ面積の増加をまねく。また、ビット線を充放電する
ための時間が長くなるので半導体装置の動作速度が遅く
なり、装置の性能を低下させてしまう。
の寄生容量が大きくなることである。ＤＲＡＭではビッ
ト線単位長さあたりの寄生容量が大きくなるとセンスア
ンプ１個あたりに接続できるメモリセルの数が少なくな
るのでセンスアンプの個数を増やさなくてはならず、チ
ップ面積の増加をまねく。また、ビット線を充放電する
ための時間が長くなるので半導体装置の動作速度が遅く
なり、装置の性能を低下させてしまう。
【００１４】その理由は、従来技術では埋め込み酸化膜
１０９とシリコン基板１０１とを絶縁するために、ビッ
ト線を埋め込むための溝１０５の側壁を酸化してシリコ
ン酸化膜１０６を形成する。第１の問題点で言及したと
おり、このシリコン酸化膜を厚くすればするほど埋め込
みビット線１０９の配線抵抗は高くなるのでむやみに厚
くすることはできない。ところが埋め込みビット線１０
９とシリコン基板１０１との間の容量はシリコン酸化膜
１０６の厚さに反比例する。先に述べた理由のためにシ
リコン酸化膜１０６はあまり厚くできず、その結果、埋
め込みビット線１０９の寄生容量が大きくなってしま
う。
１０９とシリコン基板１０１とを絶縁するために、ビッ
ト線を埋め込むための溝１０５の側壁を酸化してシリコ
ン酸化膜１０６を形成する。第１の問題点で言及したと
おり、このシリコン酸化膜を厚くすればするほど埋め込
みビット線１０９の配線抵抗は高くなるのでむやみに厚
くすることはできない。ところが埋め込みビット線１０
９とシリコン基板１０１との間の容量はシリコン酸化膜
１０６の厚さに反比例する。先に述べた理由のためにシ
リコン酸化膜１０６はあまり厚くできず、その結果、埋
め込みビット線１０９の寄生容量が大きくなってしま
う。
【００１５】本発明の目的は、動作速度を向上させ、チ
ップ面積を縮小し、レイアウトの自由度を増大させる埋
め込み配線を有する半導体装置およびその製造方法を提
供することにある。
ップ面積を縮小し、レイアウトの自由度を増大させる埋
め込み配線を有する半導体装置およびその製造方法を提
供することにある。
【００１６】
【課題を解決するための手段】このために本発明は、半
導体基板上の絶縁層と前記絶縁層上の半導体層とを有す
るＳＯＩ型半導体基板に形成される半導体装置であっ
て、前記絶縁層に溝が形成され前記溝内に第１の配線層
が埋設され、前記第１の配線層の上部にはキャップ絶縁
物として前記絶縁層とは異種の絶縁材料が被着され、前
記キャップ絶縁物上に第２の配線層が配設されている。
導体基板上の絶縁層と前記絶縁層上の半導体層とを有す
るＳＯＩ型半導体基板に形成される半導体装置であっ
て、前記絶縁層に溝が形成され前記溝内に第１の配線層
が埋設され、前記第１の配線層の上部にはキャップ絶縁
物として前記絶縁層とは異種の絶縁材料が被着され、前
記キャップ絶縁物上に第２の配線層が配設されている。
【００１７】ここで、前記絶縁層がシリコン酸化膜で構
成され、前記キャップ絶縁物がシリコンオキシナイトラ
イド膜で構成されている。
成され、前記キャップ絶縁物がシリコンオキシナイトラ
イド膜で構成されている。
【００１８】また、前記半導体装置がスタック型キャパ
シタを有するＤＲＡＭであり、前記第１の配線層がＤＲ
ＡＭのメモリセルのビット線となり前記第２の配線層が
ワード線となっている。
シタを有するＤＲＡＭであり、前記第１の配線層がＤＲ
ＡＭのメモリセルのビット線となり前記第２の配線層が
ワード線となっている。
【００１９】また、本発明の半導体装置の製造方法は、
半導体基板上の絶縁層と前記絶縁層上の半導体層とを有
するＳＯＩ型半導体基板に形成する半導体装置の製造方
法であって、前記ＳＯＩ型半導体基板の半導体層上に所
定のパターンの第１の絶縁膜を形成する工程と、前記第
１の絶縁膜をマスクとして前記半導体層と絶縁層とをエ
ッチングし前記半導体基板に達しない溝を前記絶縁層に
形成する工程と、前記溝内に第１の導電膜を埋設する工
程と、全面に第２の絶縁膜を堆積後前記第１の絶縁膜を
ストッパーとして前記第２の絶縁膜を化学的機械研磨し
前記溝内の第１の導電膜上にのみキャップ絶縁物を被着
する工程と、前記溝と半導体層とにまたがり前記第１の
導電膜と前記半導体層に達する開口を形成する工程と、
前記半導体層と前記第１の導電膜とに接続する第２の導
電膜を前記開口内に埋設する工程とを含む。
半導体基板上の絶縁層と前記絶縁層上の半導体層とを有
するＳＯＩ型半導体基板に形成する半導体装置の製造方
法であって、前記ＳＯＩ型半導体基板の半導体層上に所
定のパターンの第１の絶縁膜を形成する工程と、前記第
１の絶縁膜をマスクとして前記半導体層と絶縁層とをエ
ッチングし前記半導体基板に達しない溝を前記絶縁層に
形成する工程と、前記溝内に第１の導電膜を埋設する工
程と、全面に第２の絶縁膜を堆積後前記第１の絶縁膜を
ストッパーとして前記第２の絶縁膜を化学的機械研磨し
前記溝内の第１の導電膜上にのみキャップ絶縁物を被着
する工程と、前記溝と半導体層とにまたがり前記第１の
導電膜と前記半導体層に達する開口を形成する工程と、
前記半導体層と前記第１の導電膜とに接続する第２の導
電膜を前記開口内に埋設する工程とを含む。
【００２０】さらに、本発明の半導体装置の製造方法
は、前記第２の導電膜を開口内に埋設した後、前記所定
のパターンの第１の絶縁膜を選択的にエッチング除去す
る工程と、前記第１の導電膜の表面および前記エッチン
グ除去で露出する部分の半導体層を熱酸化する工程と、
前記エッチング除去で露出しない部分の半導体層上にゲ
ート酸化膜を介して絶縁ゲート電界効果トランジスタの
ゲート電極を形成する工程とを含む。
は、前記第２の導電膜を開口内に埋設した後、前記所定
のパターンの第１の絶縁膜を選択的にエッチング除去す
る工程と、前記第１の導電膜の表面および前記エッチン
グ除去で露出する部分の半導体層を熱酸化する工程と、
前記エッチング除去で露出しない部分の半導体層上にゲ
ート酸化膜を介して絶縁ゲート電界効果トランジスタの
ゲート電極を形成する工程とを含む。
【００２１】ここで、前記第１の絶縁膜はシリコン窒化
膜であり、前記第２の絶縁膜はシリコンオキシナイトラ
イド膜である。
膜であり、前記第２の絶縁膜はシリコンオキシナイトラ
イド膜である。
【００２２】また、前記半導体装置はＤＲＡＭであり、
前記第１の導電膜がメモリセルのビット線となっている
また、本発明の半導体装置の製造方法は、半導体基板上
の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ型
半導体基板に形成する半導体装置の製造方法であって、
前記ＳＯＩ型半導体基板の半導体層上に所定のパターン
の第３の絶縁膜を形成する工程と、前記第３の絶縁膜を
マスクとして前記半導体層と絶縁層とをエッチングし前
記半導体基板に達しない溝を前記絶縁層に形成する工程
と、前記溝内に第１の導電膜を埋設する工程と、前記所
定の第３の絶縁膜と前記溝内の第１の導電膜の一部とを
被覆するように第４の絶縁膜を形成する工程と、前記第
４の絶縁膜をマスクにして前記第１の導電膜の表面と前
記半導体層とを熱酸化する工程とを含む。
前記第１の導電膜がメモリセルのビット線となっている
また、本発明の半導体装置の製造方法は、半導体基板上
の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ型
半導体基板に形成する半導体装置の製造方法であって、
前記ＳＯＩ型半導体基板の半導体層上に所定のパターン
の第３の絶縁膜を形成する工程と、前記第３の絶縁膜を
マスクとして前記半導体層と絶縁層とをエッチングし前
記半導体基板に達しない溝を前記絶縁層に形成する工程
と、前記溝内に第１の導電膜を埋設する工程と、前記所
定の第３の絶縁膜と前記溝内の第１の導電膜の一部とを
被覆するように第４の絶縁膜を形成する工程と、前記第
４の絶縁膜をマスクにして前記第１の導電膜の表面と前
記半導体層とを熱酸化する工程とを含む。
【００２３】ここで、前記第３の絶縁膜はシリコン酸化
膜であり、前記第４の絶縁膜はシリコン窒化膜である。
膜であり、前記第４の絶縁膜はシリコン窒化膜である。
【００２４】また、前記半導体装置がＤＲＡＭであり、
前記第１の導電膜がメモリセルのビット線となってい
る。
前記第１の導電膜がメモリセルのビット線となってい
る。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態につい
て、本発明をスタックト型キャパシタを搭載するＤＲＡ
Ｍのメモリセルに適用した場合について図面を参照して
詳細に説明する。初めに、第１の実施の形態を図１およ
び図２で説明する。
て、本発明をスタックト型キャパシタを搭載するＤＲＡ
Ｍのメモリセルに適用した場合について図面を参照して
詳細に説明する。初めに、第１の実施の形態を図１およ
び図２で説明する。
【００２６】図１は、本発明を適用したＤＲＡＭセルの
平面図であり、図２（ａ）は、図１のＡ−Ｂで切断した
断面図であり、図２（ｂ）は、図１のＣ−Ｄで切断した
断面図である。
平面図であり、図２（ａ）は、図１のＡ−Ｂで切断した
断面図であり、図２（ｂ）は、図１のＣ−Ｄで切断した
断面図である。
【００２７】図１に示すように、シリコン基板上に形成
された絶縁層２内に埋め込みビット線３および３ａが埋
設されている。そして、埋め込みビット線３はビット線
用コンタクト孔４を通して、絶縁層２上に形成されてい
る薄膜のシリコン結晶層すなわちＳＯＩ層に接続されて
いる。このＳＯＩ層上には層間絶縁膜が形成される。こ
の層間絶縁膜上に、キャパシタ用コンタクト孔６を通し
てＳＯＩ層に接続されるキャパシタの下部電極７が形成
されている。
された絶縁層２内に埋め込みビット線３および３ａが埋
設されている。そして、埋め込みビット線３はビット線
用コンタクト孔４を通して、絶縁層２上に形成されてい
る薄膜のシリコン結晶層すなわちＳＯＩ層に接続されて
いる。このＳＯＩ層上には層間絶縁膜が形成される。こ
の層間絶縁膜上に、キャパシタ用コンタクト孔６を通し
てＳＯＩ層に接続されるキャパシタの下部電極７が形成
されている。
【００２８】次に、本発明の一断面構造を説明する。図
２（ａ）に示すように、シリコン基板１上に絶縁層２が
形成されている。この絶縁層２内に埋め込みビット線３
および３ａが形成され、埋め込みビット線３ａ上にはキ
ャップ絶縁膜８が形成される。同様に、埋め込み絶縁膜
３上の一部もキャップ絶縁膜８で被覆されている。この
埋め込みビット線３は、接続導体層９を通して拡散層１
０に電気接続される。ここで、拡散層１０はＳＯＩ層に
形成されている。そして、接続導体層９の表面と拡散層
１０の一部の表面は保護絶縁膜１１で覆われている。ま
た、キャップ絶縁膜８、拡散層１０あるいは保護絶縁膜
１１を被覆するように層間絶縁膜１２が形成されてい
る。
２（ａ）に示すように、シリコン基板１上に絶縁層２が
形成されている。この絶縁層２内に埋め込みビット線３
および３ａが形成され、埋め込みビット線３ａ上にはキ
ャップ絶縁膜８が形成される。同様に、埋め込み絶縁膜
３上の一部もキャップ絶縁膜８で被覆されている。この
埋め込みビット線３は、接続導体層９を通して拡散層１
０に電気接続される。ここで、拡散層１０はＳＯＩ層に
形成されている。そして、接続導体層９の表面と拡散層
１０の一部の表面は保護絶縁膜１１で覆われている。ま
た、キャップ絶縁膜８、拡散層１０あるいは保護絶縁膜
１１を被覆するように層間絶縁膜１２が形成されてい
る。
【００２９】次に、本発明の別断面構造を図２（ｂ）で
説明する。図２（ｂ）に示すように、シリコン基板１上
の絶縁層２内に埋め込みビット線３および３ａが形成さ
れ、これらの埋め込みビット線３および３ａ上にはキャ
ップ絶縁膜８が形成されている。そして、ＳＯＩ層に拡
散層１０が形成され、層間絶縁膜１２に形成されたキャ
パシタ用コンタクト孔６を通して拡散層１０に接続する
情報蓄積電極７が形成されている。
説明する。図２（ｂ）に示すように、シリコン基板１上
の絶縁層２内に埋め込みビット線３および３ａが形成さ
れ、これらの埋め込みビット線３および３ａ上にはキャ
ップ絶縁膜８が形成されている。そして、ＳＯＩ層に拡
散層１０が形成され、層間絶縁膜１２に形成されたキャ
パシタ用コンタクト孔６を通して拡散層１０に接続する
情報蓄積電極７が形成されている。
【００３０】後は、容量絶縁膜１３が情報蓄積電極７を
被覆するように堆積され、対向電極１４が被覆されてキ
ャパシタが形成されている。
被覆するように堆積され、対向電極１４が被覆されてキ
ャパシタが形成されている。
【００３１】このようにすることで、ＤＲＡＭの動作速
度は約５％程度向上する。また、この埋め込みビット線
の寄生容量は従来の約２０％と小さくなる。さらに、セ
ンスアンプの配置数が減少しＤＲＡＭのチップ面積は約
１０％縮小する。
度は約５％程度向上する。また、この埋め込みビット線
の寄生容量は従来の約２０％と小さくなる。さらに、セ
ンスアンプの配置数が減少しＤＲＡＭのチップ面積は約
１０％縮小する。
【００３２】次に、第１の実施の形態で示した構造の製
造方法を図３乃至図５に基づいて説明する。ここで、図
３乃至図５は、図２（ａ）に示した断面構造の製造工程
順の断面図である。
造方法を図３乃至図５に基づいて説明する。ここで、図
３乃至図５は、図２（ａ）に示した断面構造の製造工程
順の断面図である。
【００３３】図３（ａ）に示すように、シリコン基板１
上に膜厚が約５００ｎｍの絶縁層２を形成し、絶縁層２
上に 膜厚が５０ｎｍの半導体層であるＳＯＩ層１５を
形成する。このようなＳＯＩ基板は公知のシリコン基板
の張り合わせ法等で形成される。
上に膜厚が約５００ｎｍの絶縁層２を形成し、絶縁層２
上に 膜厚が５０ｎｍの半導体層であるＳＯＩ層１５を
形成する。このようなＳＯＩ基板は公知のシリコン基板
の張り合わせ法等で形成される。
【００３４】次に、ＳＯＩ層１５上全面にシリコン窒化
膜を化学気相成長（ＣＶＤ）法で約１５０ｎｍの厚さに
堆積し第１の絶縁膜としてマスク絶縁膜１６を形成す
る。その後、フォトリソグラフィ技術を用いてレジスト
マスク１７を形成する。
膜を化学気相成長（ＣＶＤ）法で約１５０ｎｍの厚さに
堆積し第１の絶縁膜としてマスク絶縁膜１６を形成す
る。その後、フォトリソグラフィ技術を用いてレジスト
マスク１７を形成する。
【００３５】次に、図３（ｂ）に示すように、レジスト
マスク１７をエッチングマスクとした異方性ドライエッ
チングでマスク絶縁膜１６およびＳＯＩ層３の不要部分
を除去する。続けて、絶縁層２を異方性ドライエッチン
グによってエッチングする。この絶縁層２のエッチング
を行うとき、エッチング時間を正確に制御することによ
って絶縁層を約３００ｎｍの深さまでエッチングする。
このようにして、絶縁層２に埋め込み配線を形成するた
めの溝１８が形成できる。そして、溝１８の底部からシ
リコン基板１までは約２００ｎｍの酸化膜が残る。ここ
で、溝１８の幅を２００ｎｍ程度に設定する。
マスク１７をエッチングマスクとした異方性ドライエッ
チングでマスク絶縁膜１６およびＳＯＩ層３の不要部分
を除去する。続けて、絶縁層２を異方性ドライエッチン
グによってエッチングする。この絶縁層２のエッチング
を行うとき、エッチング時間を正確に制御することによ
って絶縁層を約３００ｎｍの深さまでエッチングする。
このようにして、絶縁層２に埋め込み配線を形成するた
めの溝１８が形成できる。そして、溝１８の底部からシ
リコン基板１までは約２００ｎｍの酸化膜が残る。ここ
で、溝１８の幅を２００ｎｍ程度に設定する。
【００３６】次に、レジスト１７を剥離した後、第１の
導体膜としてリン不純物を多量にドープした多結晶シリ
コン膜をＣＶＤ法で全面に堆積する。この工程で堆積す
る膜厚は、溝１８が完全に埋設される程度の厚さ、この
場合は溝１８の幅が２００ｎｍ程度なので１００ｎｍ以
上、例えば１５０ｎｍ程度に設定される。この後、異方
性ドライエッチングで全面をエッチバックして溝１８内
に多結晶シリコン膜が約２００ｎｍの厚さだけ残るよう
にエッチバック時間を正確に制御しつつエッチバックを
行う。このようにして溝１８内部に埋め込みビット線３
および３ａを形成する。本実施の形態では、埋め込みビ
ット線３および３ａの材料としてリン不純物を多量に含
有する多結晶シリコン膜を用いる場合について説明した
が、これ以外にも例えばタングステンシリサイド等のシ
リサイド材料を用いてもよい。
導体膜としてリン不純物を多量にドープした多結晶シリ
コン膜をＣＶＤ法で全面に堆積する。この工程で堆積す
る膜厚は、溝１８が完全に埋設される程度の厚さ、この
場合は溝１８の幅が２００ｎｍ程度なので１００ｎｍ以
上、例えば１５０ｎｍ程度に設定される。この後、異方
性ドライエッチングで全面をエッチバックして溝１８内
に多結晶シリコン膜が約２００ｎｍの厚さだけ残るよう
にエッチバック時間を正確に制御しつつエッチバックを
行う。このようにして溝１８内部に埋め込みビット線３
および３ａを形成する。本実施の形態では、埋め込みビ
ット線３および３ａの材料としてリン不純物を多量に含
有する多結晶シリコン膜を用いる場合について説明した
が、これ以外にも例えばタングステンシリサイド等のシ
リサイド材料を用いてもよい。
【００３７】次に、図３（ｃ）に示すように、第２の絶
縁膜としてプラズマＣＶＤ法でシリコンオキシナイトラ
イド膜を全面に約１５０ｎｍの厚さに堆積し、キャップ
用絶縁薄膜１９を形成する。そして、埋め込みビット線
３および３ａの埋設された溝１８をキャップ用絶縁薄膜
１９で完全に充填する。
縁膜としてプラズマＣＶＤ法でシリコンオキシナイトラ
イド膜を全面に約１５０ｎｍの厚さに堆積し、キャップ
用絶縁薄膜１９を形成する。そして、埋め込みビット線
３および３ａの埋設された溝１８をキャップ用絶縁薄膜
１９で完全に充填する。
【００３８】次に、図４（ａ）に示すように、化学的機
械研磨（ＣＭＰ）法でキャップ用絶縁薄膜１９を研磨し
平坦化する。このＣＭＰでは、シリコンオキシナイトラ
イド膜が選択的に研磨される研磨剤が使用される。そし
て、マスク絶縁膜１６がエッチングストッパ膜として機
能し、キャップ絶縁膜８は溝内に充填されその表面は完
全に平坦化される。
械研磨（ＣＭＰ）法でキャップ用絶縁薄膜１９を研磨し
平坦化する。このＣＭＰでは、シリコンオキシナイトラ
イド膜が選択的に研磨される研磨剤が使用される。そし
て、マスク絶縁膜１６がエッチングストッパ膜として機
能し、キャップ絶縁膜８は溝内に充填されその表面は完
全に平坦化される。
【００３９】次に、フォトリソグラフィ技術を用いて、
埋め込みビット線３とＳＯＩ層１５とを接続するための
レジストマスク２０を形成する。そして、図４（ｂ）に
示すように、レジストマスク２０をエッチングマスクに
してマスク絶縁膜１６およびキャップ絶縁膜８の一部分
を異方性ドライエッチングで除去する。ここで、マスク
絶縁膜１６を構成するシリコン窒化膜およびキャップ絶
縁膜８を構成するシリコンオキシナイトライド膜のエッ
チングにポリシリコン膜あるいはＳＯＩ層１５と選択比
の取れるエッチングガスを採用することにより、前記異
方性ドライエッチングをＳＯＩ層３および埋め込みビッ
ト線８の表面で停止することができる。このようにし
て、ビット線用コンタクト孔４を形成する。
埋め込みビット線３とＳＯＩ層１５とを接続するための
レジストマスク２０を形成する。そして、図４（ｂ）に
示すように、レジストマスク２０をエッチングマスクに
してマスク絶縁膜１６およびキャップ絶縁膜８の一部分
を異方性ドライエッチングで除去する。ここで、マスク
絶縁膜１６を構成するシリコン窒化膜およびキャップ絶
縁膜８を構成するシリコンオキシナイトライド膜のエッ
チングにポリシリコン膜あるいはＳＯＩ層１５と選択比
の取れるエッチングガスを採用することにより、前記異
方性ドライエッチングをＳＯＩ層３および埋め込みビッ
ト線８の表面で停止することができる。このようにし
て、ビット線用コンタクト孔４を形成する。
【００４０】次に、レジストマスク２０を剥離し、図４
（ｃ）に示すように、第２の導体膜としてリン不純物を
含有する多結晶シリコン膜を全面に堆積し接続用導体薄
膜２１を形成する。このとき、ビット線用コンタクト孔
４が完全に埋設される程度の膜厚に多結晶シリコン膜を
堆積する必要がある。この実施の形態のビット線用コン
タクト孔の１辺の長さが２００ｎｍであったと仮定する
と、この場合は約１５０ｎｍ堆積すればビット線用コン
タクト孔４は完全に埋設される。
（ｃ）に示すように、第２の導体膜としてリン不純物を
含有する多結晶シリコン膜を全面に堆積し接続用導体薄
膜２１を形成する。このとき、ビット線用コンタクト孔
４が完全に埋設される程度の膜厚に多結晶シリコン膜を
堆積する必要がある。この実施の形態のビット線用コン
タクト孔の１辺の長さが２００ｎｍであったと仮定する
と、この場合は約１５０ｎｍ堆積すればビット線用コン
タクト孔４は完全に埋設される。
【００４１】次に、この接続用導体薄膜２１をＣＭＰ法
で全面研磨する。このようにして、図５（ａ）に示すよ
うにＳＯＩ層１５上の接続用導体層９の厚さが２０ｎｍ
程度に収まるようにＣＭＰ時間を正確に制御する。
で全面研磨する。このようにして、図５（ａ）に示すよ
うにＳＯＩ層１５上の接続用導体層９の厚さが２０ｎｍ
程度に収まるようにＣＭＰ時間を正確に制御する。
【００４２】次に、フォトリソグラフィ技術とドライエ
ッチング技術により図５（ａ）に示すマスク絶縁膜１６
を選択的に除去する。そして、全面の熱酸化を行う。こ
の熱酸化はビット線用コンタクト孔４以外の場所のＳＯ
Ｉ層１５が完全に酸化される条件で行われなければなら
ない。ただし、ビット線用コンタクト孔４内のＳＯＩ層
１５は少なくとも３０ｎｍ以上の膜厚を残さなければな
らない。このようにして、図５（ｂ）に示すように保護
絶縁膜１１が形成される。
ッチング技術により図５（ａ）に示すマスク絶縁膜１６
を選択的に除去する。そして、全面の熱酸化を行う。こ
の熱酸化はビット線用コンタクト孔４以外の場所のＳＯ
Ｉ層１５が完全に酸化される条件で行われなければなら
ない。ただし、ビット線用コンタクト孔４内のＳＯＩ層
１５は少なくとも３０ｎｍ以上の膜厚を残さなければな
らない。このようにして、図５（ｂ）に示すように保護
絶縁膜１１が形成される。
【００４３】次に、図５（ｂ）構造の状態で全面をＣＭ
Ｐで研磨する。この場合、キャップ絶縁膜８およびマス
ク絶縁膜１６が選択的に研磨除去できる研磨剤が使用さ
れる。そして、図５（ｃ）に示すようにキャップ絶縁膜
８の表面が研磨されると共に、マスク絶縁膜１６が除去
されＳＯＩ層１５の一部が露出される。
Ｐで研磨する。この場合、キャップ絶縁膜８およびマス
ク絶縁膜１６が選択的に研磨除去できる研磨剤が使用さ
れる。そして、図５（ｃ）に示すようにキャップ絶縁膜
８の表面が研磨されると共に、マスク絶縁膜１６が除去
されＳＯＩ層１５の一部が露出される。
【００４４】次に、図５（ｄ）に示すように、ＳＯＩ層
１５の表面に膜厚８ｎｍ程度のゲート酸化膜２２を形成
する。その後、ゲート用導体薄膜２３を形成する。この
ゲート用導体薄膜２３はＣＶＤ法による多結晶シリコン
膜あるいはタングステンシリサイド等で構成される。
１５の表面に膜厚８ｎｍ程度のゲート酸化膜２２を形成
する。その後、ゲート用導体薄膜２３を形成する。この
ゲート用導体薄膜２３はＣＶＤ法による多結晶シリコン
膜あるいはタングステンシリサイド等で構成される。
【００４５】これ以後は、図１あるいは図２に示したよ
うに、ゲート用導体薄膜２３をフォトリソグラフィ技術
および異方性ドライエッチングによってパターニング
し、メモリセルのＭＯＳトランジスタのゲート電極すな
わちワード線５を形成する。そして、このゲート電極に
対しセルフアラインになるようにヒ素不純物が導入され
拡散層１０が形成されることになる。
うに、ゲート用導体薄膜２３をフォトリソグラフィ技術
および異方性ドライエッチングによってパターニング
し、メモリセルのＭＯＳトランジスタのゲート電極すな
わちワード線５を形成する。そして、このゲート電極に
対しセルフアラインになるようにヒ素不純物が導入され
拡散層１０が形成されることになる。
【００４６】また、メモリセルのキャパシタ部の形成で
は、図２（ｂ）に示すように、全面に層間絶縁膜１２を
膜厚２００ｎｍ程度堆積し、その後所定の位置にキャパ
シタ用コンタクト孔６を開口する。さらに全面にリン不
純物を含んだ多結晶シリコン膜をＣＶＤ法により３００
ｎｍ程度堆積し、不要部分をフォトリソグラフィ技術お
よび異方性ドライエッチングを用いて除去し、情報蓄積
電極７を形成する。その後、全面に容量絶縁膜１３とし
て例えばシリコン窒化膜を５ｎｍＣＶＤ法により成膜
し、続けてリンなどの不純物を多量に含んだ多結晶シリ
コン膜を対向電極１４としてＣＶＤ法により１００ｎｍ
程度の厚さ堆積する。
は、図２（ｂ）に示すように、全面に層間絶縁膜１２を
膜厚２００ｎｍ程度堆積し、その後所定の位置にキャパ
シタ用コンタクト孔６を開口する。さらに全面にリン不
純物を含んだ多結晶シリコン膜をＣＶＤ法により３００
ｎｍ程度堆積し、不要部分をフォトリソグラフィ技術お
よび異方性ドライエッチングを用いて除去し、情報蓄積
電極７を形成する。その後、全面に容量絶縁膜１３とし
て例えばシリコン窒化膜を５ｎｍＣＶＤ法により成膜
し、続けてリンなどの不純物を多量に含んだ多結晶シリ
コン膜を対向電極１４としてＣＶＤ法により１００ｎｍ
程度の厚さ堆積する。
【００４７】以上のようにして、ＳＯＩ型半導体基板の
絶縁層中に埋め込みビット線を形成したスタックト型キ
ャパシタを有するメモリセルが形成される。
絶縁層中に埋め込みビット線を形成したスタックト型キ
ャパシタを有するメモリセルが形成される。
【００４８】次に、図６および図７に基づいて本発明の
第２の実施の形態を説明する。この場合、本発明の断面
構造はその製造工程順に説明される。ここで、図６およ
び図７は製造方法を示すための工程順の断面図である。
そして、この断面図は、図１に記したＡ−Ｂでの切断面
と同様な図である。
第２の実施の形態を説明する。この場合、本発明の断面
構造はその製造工程順に説明される。ここで、図６およ
び図７は製造方法を示すための工程順の断面図である。
そして、この断面図は、図１に記したＡ−Ｂでの切断面
と同様な図である。
【００４９】この第２の実施の形態が第１の実施の形態
と大きく異なるところはキャップ絶縁膜の形成方法であ
る。第１の実施の形態ではキャップ絶縁膜はＣＶＤ法と
ＣＭＰ法とで形成したが、第２の実施の形態ではＳＯＩ
層および埋め込みビット線表面の熱酸化で形成する。
と大きく異なるところはキャップ絶縁膜の形成方法であ
る。第１の実施の形態ではキャップ絶縁膜はＣＶＤ法と
ＣＭＰ法とで形成したが、第２の実施の形態ではＳＯＩ
層および埋め込みビット線表面の熱酸化で形成する。
【００５０】図６（ａ）に示すように、シリコン基板１
上に約５００ｎｍの厚さの絶縁層２および約５０ｎｍの
厚さのＳＯＩ層１５を有するＳＯＩ型半導体基板の表面
に第３の絶縁膜としてマスク絶縁膜１６ａを形成する。
このマスク絶縁膜１６ａはＣＶＤ法により堆積される膜
厚５０ｎｍ程度のシリコン酸化膜である。
上に約５００ｎｍの厚さの絶縁層２および約５０ｎｍの
厚さのＳＯＩ層１５を有するＳＯＩ型半導体基板の表面
に第３の絶縁膜としてマスク絶縁膜１６ａを形成する。
このマスク絶縁膜１６ａはＣＶＤ法により堆積される膜
厚５０ｎｍ程度のシリコン酸化膜である。
【００５１】その後、フォトリソグラフィ技術および異
方性ドライエッチングによってマスク絶縁膜１６ａ、Ｓ
ＯＩ層１５および絶縁層２の不要部分を除去し、溝１８
を形成する。溝１８の深さは第１の実施の形態と同様に
絶縁層２を約３００ｎｍエッチングする程度とし、溝１
８の幅も同様に約２００ｎｍとする。
方性ドライエッチングによってマスク絶縁膜１６ａ、Ｓ
ＯＩ層１５および絶縁層２の不要部分を除去し、溝１８
を形成する。溝１８の深さは第１の実施の形態と同様に
絶縁層２を約３００ｎｍエッチングする程度とし、溝１
８の幅も同様に約２００ｎｍとする。
【００５２】次に、例えばリン不純物を多量に含有した
多結晶シリコン膜を全面に約１５０ｎｍの厚さにＣＶＤ
法で堆積する。さらに、全面を異方性ドライエッチング
でエッチバックし、溝１８内部のみを多結晶シリコン膜
で充填する。あるいは、エッチバックの代わりにＣＭＰ
を用いても良い。このようにして図６（ｂ）に示すよう
に埋め込みビット線２４および２４ａを形成する。ここ
で、多結晶シリコン膜の代わりにシリサイド膜が充填さ
れてもよい。
多結晶シリコン膜を全面に約１５０ｎｍの厚さにＣＶＤ
法で堆積する。さらに、全面を異方性ドライエッチング
でエッチバックし、溝１８内部のみを多結晶シリコン膜
で充填する。あるいは、エッチバックの代わりにＣＭＰ
を用いても良い。このようにして図６（ｂ）に示すよう
に埋め込みビット線２４および２４ａを形成する。ここ
で、多結晶シリコン膜の代わりにシリサイド膜が充填さ
れてもよい。
【００５３】次に、図６（ｃ）に示すように、全面に第
４の絶縁膜としてシリコン窒化膜を膜厚約２００ｎｍ堆
積し、フォトリソグラフィ技術とドライエッチング技術
とでパターニングする。このようにして、保護絶縁膜１
１ａを形成する。
４の絶縁膜としてシリコン窒化膜を膜厚約２００ｎｍ堆
積し、フォトリソグラフィ技術とドライエッチング技術
とでパターニングする。このようにして、保護絶縁膜１
１ａを形成する。
【００５４】次に、保護絶縁膜１１ａを熱酸化のマスク
にしてＳＯＩ層１５および埋め込みビット線２４と２４
ａ表面を熱酸化する。そして、図７（ａ）に示すよう
に、キャップ絶縁膜２５を形成する。
にしてＳＯＩ層１５および埋め込みビット線２４と２４
ａ表面を熱酸化する。そして、図７（ａ）に示すよう
に、キャップ絶縁膜２５を形成する。
【００５５】次に、保護絶縁膜１１ａおよびマスク絶縁
膜１６ａをウェットエッチングで除去する。この後、図
７（ｂ）に示すようにＳＯＩ層１５の表面にゲート酸化
膜２２を形成する。さらに、全面にゲート用導電体薄膜
２３を堆積させる。
膜１６ａをウェットエッチングで除去する。この後、図
７（ｂ）に示すようにＳＯＩ層１５の表面にゲート酸化
膜２２を形成する。さらに、全面にゲート用導電体薄膜
２３を堆積させる。
【００５６】そして、不要部分をフォトリソグラフィ技
術および異方性ドライエッチングにより除去してワード
線を形成する。この後、ヒ素不純物を導入し拡散層を形
成する。
術および異方性ドライエッチングにより除去してワード
線を形成する。この後、ヒ素不純物を導入し拡散層を形
成する。
【００５７】この後は、第１の実施の形態と同様にして
層間絶縁膜、キャパシタ用コンタクト孔、情報蓄積電
極、容量絶縁膜および対向電極を順次形成する。
層間絶縁膜、キャパシタ用コンタクト孔、情報蓄積電
極、容量絶縁膜および対向電極を順次形成する。
【００５８】なお、第２の実施の形態ではキャップ絶縁
膜として熱酸化によるシリコン酸化膜を用いる場合につ
いて説明した。ここで、シリコン酸化膜の代わりにシリ
コン窒化膜が使用されてもよい。この場合には、保護絶
縁膜１１ａとしてシリコン酸化膜を用いＳＯＩ層と埋め
込みビット線表面を選択的に熱窒化する。
膜として熱酸化によるシリコン酸化膜を用いる場合につ
いて説明した。ここで、シリコン酸化膜の代わりにシリ
コン窒化膜が使用されてもよい。この場合には、保護絶
縁膜１１ａとしてシリコン酸化膜を用いＳＯＩ層と埋め
込みビット線表面を選択的に熱窒化する。
【００５９】以上に説明したように、本発明による埋め
込み配線を有する半導体装置では、ビット線をＳＯＩ型
半導体基板の絶縁層に形成するので、ビット線とシリコ
ン基板との間を絶縁するための絶縁膜を形成する必要が
無くビット線の幅が細くならない。さらに、ビット線と
シリコン基板の間は充分な厚さの絶縁膜で絶縁されてい
るためビット線の寄生容量は小さくなる。
込み配線を有する半導体装置では、ビット線をＳＯＩ型
半導体基板の絶縁層に形成するので、ビット線とシリコ
ン基板との間を絶縁するための絶縁膜を形成する必要が
無くビット線の幅が細くならない。さらに、ビット線と
シリコン基板の間は充分な厚さの絶縁膜で絶縁されてい
るためビット線の寄生容量は小さくなる。
【００６０】また、ビット線とワード線の間は絶縁膜で
絶縁されているので、たとえ両配線が交差していても所
望の場所以外で短絡することはない。
絶縁されているので、たとえ両配線が交差していても所
望の場所以外で短絡することはない。
【００６１】以上の本発明の実施の形態では、埋め込み
配線がＤＲＡＭのビット線になる場合について説明し
た。このような埋め込み配線はＤＲＡＭＮのット線に限
定されるものでなく、その他、半導体装置に用いられる
配線層の一部が絶縁層に埋設されたものでもあってもよ
い。
配線がＤＲＡＭのビット線になる場合について説明し
た。このような埋め込み配線はＤＲＡＭＮのット線に限
定されるものでなく、その他、半導体装置に用いられる
配線層の一部が絶縁層に埋設されたものでもあってもよ
い。
【００６２】
【発明の効果】以上に説明したように、本発明による埋
め込み配線を有する半導体装置では、埋め込み配線をＳ
ＯＩ型半導体基板の絶縁層中に形成するので埋め込み配
線とシリコン基板との間を絶縁するための絶縁膜形成の
必要がなくなる。そして、埋め込み配線の幅が細くなら
ないために半導体装置の動作速度の低下が防止できるよ
うになる。
め込み配線を有する半導体装置では、埋め込み配線をＳ
ＯＩ型半導体基板の絶縁層中に形成するので埋め込み配
線とシリコン基板との間を絶縁するための絶縁膜形成の
必要がなくなる。そして、埋め込み配線の幅が細くなら
ないために半導体装置の動作速度の低下が防止できるよ
うになる。
【００６３】さらに、埋め込み配線とシリコン基板の間
は十分な厚さの絶縁膜で絶縁されているため、埋め込み
配線の寄生容量は小さくなる。そして、埋め込み配線が
ＤＲＡＭセルのビット線となる場合、１個のセンスアン
プに接続されるメモリセルの数は増加できるようにな
り、結果として、センスアンプの配置数を減らすことが
可能になる。
は十分な厚さの絶縁膜で絶縁されているため、埋め込み
配線の寄生容量は小さくなる。そして、埋め込み配線が
ＤＲＡＭセルのビット線となる場合、１個のセンスアン
プに接続されるメモリセルの数は増加できるようにな
り、結果として、センスアンプの配置数を減らすことが
可能になる。
【００６４】また、ＤＲＡＭセルのビット線とワード線
の間は絶縁膜で絶縁されているのでたとえ両配線が交差
していても所望の場所以外で短絡することはなく、パタ
ーンレイアウトの自由度が大きくなる。
の間は絶縁膜で絶縁されているのでたとえ両配線が交差
していても所望の場所以外で短絡することはなく、パタ
ーンレイアウトの自由度が大きくなる。
【図１】本発明の第１の実施の形態を説明するためのＤ
ＲＡＭセルの平面図である。
ＲＡＭセルの平面図である。
【図２】上記ＤＲＡＭセルの断面図である。
【図３】上記ＤＲＡＭセルの製造工程順の断面図であ
る。
る。
【図４】上記ＤＲＡＭセルの製造工程順の断面図であ
る。
る。
【図５】上記ＤＲＡＭセルの製造工程順の断面図であ
る。
る。
【図６】本発明の第２の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図７】本発明の第２の実施の形態を説明する製造工程
順の断面図である。
順の断面図である。
【図８】従来の技術を説明するための製造工程順の断面
図である。
図である。
【図９】従来の技術を説明するための製造工程順の断面
図である。
図である。
【符号の説明】 １，１０１ シリコン基板 ２ 絶縁層 ３，３ａ，２４，２４ａ，１０９ 埋め込みビット線 ４ ビット線用コンタクト孔 ５ ワード線 ６ キャパシタ用コンタクト孔 ７ 情報蓄積電極 ８，２５ キャップ絶縁膜 ９ 接続導体層 １０，１１１ 拡散層 １１，１１ａ 保護絶縁膜 １２ 層間絶縁膜 １３ 容量絶縁膜 １４ 対向電極 １５ ＳＯＩ層 １６，１６ａ マスク絶縁膜 １７，２０，１０４，１０７ レジストマスク １８，１０５ 溝 １９ キャップ用絶縁薄膜 ２１ 接続用導体薄膜 ２２，１１０ ゲート酸化膜 ２３ ゲート用導体薄膜 １０２ シリコン酸化膜 １０３ シリコン窒化膜 １０６ 分離用絶縁膜 １０８ 接続コンタクト部
Claims (10)
- 【請求項１】 半導体基板上の絶縁層と前記絶縁層上の
半導体層とを有するＳＯＩ型半導体基板に形成される半
導体装置であって、前記絶縁層に溝が形成され前記溝内
に第１の配線層が埋設され、前記第１の配線層の上部に
はキャップ絶縁物として前記絶縁層とは異種の絶縁材料
が被着され、前記キャップ絶縁物上に第２の配線層が配
設されていることを特徴とする半導体装置。 - 【請求項２】 前記絶縁層がシリコン酸化膜で構成さ
れ、前記キャップ絶縁物がシリコンオキシナイトライド
膜であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置がスタック型キャパシタ
を有するＤＲＡＭであり、前記第１の配線層がＤＲＡＭ
のメモリセルのビット線となり前記第２の配線層がワー
ド線となることを特徴とする請求項１または請求項２記
載の半導体装置。 - 【請求項４】 半導体基板上の絶縁層と前記絶縁層上の
半導体層とを有するＳＯＩ型半導体基板に形成する半導
体装置の製造方法であって、前記ＳＯＩ型半導体基板の
半導体層上に所定のパターンの第１の絶縁膜を形成する
工程と、前記第１の絶縁膜をマスクとして前記半導体層
と絶縁層とをエッチングし前記半導体基板に達しない溝
を前記絶縁層に形成する工程と、前記溝内に第１の導電
膜を埋設する工程と、全面に第２の絶縁膜を堆積後前記
第１の絶縁膜をストッパーとして前記第２の絶縁膜を化
学的機械研磨し前記溝内の第１の導電膜上にのみキャッ
プ絶縁物を被着する工程と、前記溝と半導体層とにまた
がり前記第１の導電膜と前記半導体層に達する開口を形
成する工程と、前記半導体層と前記第１の導電膜とに接
続する第２の導電膜を前記開口内に埋設する工程と、を
含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記第２の導電膜を開口内に埋設した
後、前記所定のパターンの第１の絶縁膜を選択的にエッ
チング除去する工程と、前記第１の導電膜の表面および
前記エッチング除去で露出する部分の半導体層を熱酸化
する工程と、前記エッチング除去で露出しない部分の半
導体層上にゲート酸化膜を介して絶縁ゲート電界効果ト
ランジスタのゲート電極を形成する工程と、を含むこと
を特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記第１の絶縁膜がシリコン窒化膜であ
り、前記第２の絶縁膜がシリコンオキシナイトライド膜
であることを特徴とする請求項４または請求項５記載の
半導体装置の製造方法。 - 【請求項７】 前記半導体装置がＤＲＡＭであり、前記
第１の導電膜がメモリセルのビット線となることを特徴
とする請求項４、請求項５または請求項６記載の半導体
装置の製造方法。 - 【請求項８】 半導体基板上の絶縁層と前記絶縁層上の
半導体層とを有するＳＯＩ型半導体基板に形成する半導
体装置の製造方法であって、前記ＳＯＩ型半導体基板の
半導体層上に所定のパターンの第３の絶縁膜を形成する
工程と、前記第３の絶縁膜をマスクとして前記半導体層
と絶縁層とをエッチングし前記半導体基板に達しない溝
を前記絶縁層に形成する工程と、前記溝内に第１の導電
膜を埋設する工程と、前記所定の第３の絶縁膜と前記溝
内の第１の導電膜の一部とを被覆するように第４の絶縁
膜を形成する工程と、前記第４の絶縁膜をマスクにして
前記第１の導電膜の表面と前記半導体層とを熱酸化する
工程と、を含むことを特徴とする半導体装置の製造方
法。 - 【請求項９】 前記第３の絶縁膜がシリコン酸化膜であ
り、前記第４の絶縁膜がシリコン窒化膜であることを特
徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記半導体装置がＤＲＡＭであり、前
記第１の導電膜がメモリセルのビット線となることを特
徴とする請求項８または請求項９記載の半導体装置の製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200651A JP2935346B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
| US08/901,134 US5796167A (en) | 1996-07-30 | 1997-07-28 | Semiconductor device with buried wiring layer and fabrication process thereof |
| KR1019970035800A KR100246692B1 (ko) | 1996-07-30 | 1997-07-29 | 매립 배선층을 갖는 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8200651A JP2935346B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050952A JPH1050952A (ja) | 1998-02-20 |
| JP2935346B2 true JP2935346B2 (ja) | 1999-08-16 |
Family
ID=16427956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8200651A Expired - Fee Related JP2935346B2 (ja) | 1996-07-30 | 1996-07-30 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5796167A (ja) |
| JP (1) | JP2935346B2 (ja) |
| KR (1) | KR100246692B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100314276B1 (ko) * | 1999-04-12 | 2001-11-15 | 박종섭 | 반도체 소자의 제조방법 |
| KR20000066970A (ko) * | 1999-04-22 | 2000-11-15 | 김영환 | 디램 메모리 셀 제조 방법 |
| JP2001022097A (ja) * | 1999-07-06 | 2001-01-26 | Mitsubishi Electric Corp | 多層配線プロセス用転写マーク構造および多層配線プロセス用転写マーク作成方法 |
| JP2001068647A (ja) * | 1999-08-30 | 2001-03-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100680939B1 (ko) * | 2000-10-10 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 배선 형성방법 |
| DE10240436C1 (de) | 2002-09-02 | 2003-12-18 | Infineon Technologies Ag | Bitleitungsstruktur sowie Verfahren zu deren Herstellung |
| KR100660881B1 (ko) | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법 |
| JP4865361B2 (ja) * | 2006-03-01 | 2012-02-01 | 株式会社日立ハイテクノロジーズ | ドライエッチング方法 |
| US20110042722A1 (en) * | 2009-08-21 | 2011-02-24 | Nanya Technology Corp. | Integrated circuit structure and memory array |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3141486B2 (ja) * | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| US5382545A (en) * | 1993-11-29 | 1995-01-17 | United Microelectronics Corporation | Interconnection process with self-aligned via plug |
| KR0144899B1 (ko) * | 1995-04-25 | 1998-07-01 | 김광호 | 매몰 비트라인 디램 셀 및 그 제조방법 |
| US5670812A (en) * | 1995-09-29 | 1997-09-23 | International Business Machines Corporation | Field effect transistor having contact layer of transistor gate electrode material |
-
1996
- 1996-07-30 JP JP8200651A patent/JP2935346B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-28 US US08/901,134 patent/US5796167A/en not_active Expired - Fee Related
- 1997-07-29 KR KR1019970035800A patent/KR100246692B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| JPH1050952A (ja) | 1998-02-20 |
| US5796167A (en) | 1998-08-18 |
| KR980012573A (ko) | 1998-04-30 |
| KR100246692B1 (ko) | 2000-03-15 |
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