JP2004040095A - Ｄｒａｍセルおよびその形成方法 - Google Patents
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Abstract
【課題】ビット線キャパシタンスの小さな垂直トランジスタを用いたＤＲＡＭアレイを提供する。
【解決手段】垂直トランジスタを用いるＤＲＡＭセルを有するＤＲＡＭアレイは、ワード線３１０とトランジスタとの間の接続に非対称構造を用いることによって電気的信頼性を高め、ビット線キャパシタンスを減らす。これによって、ワード線３１０とトランジスタ電極との間により幅の広い接続を可能にする。また、ワード線３１０をパターニングする際に、トランジスタ・ゲート２０５を保護するエッチング・ストップとしてワード線３１０を使用する。
【選択図】 図１０
【解決手段】垂直トランジスタを用いるＤＲＡＭセルを有するＤＲＡＭアレイは、ワード線３１０とトランジスタとの間の接続に非対称構造を用いることによって電気的信頼性を高め、ビット線キャパシタンスを減らす。これによって、ワード線３１０とトランジスタ電極との間により幅の広い接続を可能にする。また、ワード線３１０をパターニングする際に、トランジスタ・ゲート２０５を保護するエッチング・ストップとしてワード線３１０を使用する。
【選択図】 図１０
Description
【０００１】
【発明の属する技術分野】
本発明は、垂直トランジスタを用いたＤＲＡＭアレイに関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）においてビット線キャパシタンス（Ｃｂｉｔｌｉｎｅ ）を最小にすることは極めて望ましい。ストレージ・キャパシタに保持される電圧（Ｖｓｔｏｒａｇｅ ）およびデータ読み取り動作の際にビット線導体に与えられる信号電圧（Ｖｓｉｇｎａｌ）の大きさは、ビット線キャパシタンスとストレージ・キャパシタンスとの比によって影響を受ける。図１を参照すると、信号電圧は、次式で求められる。
【０００３】
Ｖｓｉｇｎａｌ＝０．５＊Ｖｓｔｏｒａｇｅ ＊Ｃｓｔｏｒａｇｅ ／（Ｃｂｉｔｌｉｎｅ ＋Ｃｓｔｏｒａｇｅ ）
ここで、Ｖｓｔｏｒａｇｅ は、ストレージ・キャパシタ４０５に保持される高レベル電圧と低レベル電圧との電圧差であり、Ｃｂｉｔｌｉｎｅ は、センス増幅器の入力キャパシタンスを含むビット線の寄生キャパシタンスである。ビット線に与えられる信号を最大にし、データ保持時間を最大にするためには、転送比Ｃｓｔｏｒａｇｅ ／（Ｃｂｉｔｌｉｎｅ ＋Ｃｓｔｏｒａｇｅ ）を最大にしなければならない。
【０００４】
ビット線キャパシタンスは、アレイ・トランジスタのスイッチングを減速し、ビット線に与えられる信号を小さくし、センシング（データ状態の検出）を困難にする。ビット線キャパシタンスの大部分は、ビット線と、交差するワード線との間の結合に起因している。このことは、特にアレイ・トランジスタに垂直ＭＯＳＦＥＴを用いる現在のＤＲＡＭセルに当てはまる。
【０００５】
図２の平面図に示される周知のアレイ・レイアウトには、メモリ・アレイの各ストレージ・キャパシタ４００に接続された２つのビット線コンタクトが存在する。深いトレンチのストレージ・キャパシタと垂直ＭＯＳＦＥＴは、ワード線４３０とビット線４２０の交点の下に存在する。ビット線とＭＯＳＦＥＴとの間のコンタクト４２５は、ワード線４３０の両側にそれぞれ作られる。大部分のビット線キャパシタンスは、ビット線と、直角に交差するワード線との交点に生じる。このレイアウトは、高いビット線キャパシタンスを有するが、ビット線キャパシタンスは、垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタの位置に対するワード線のミスアライメントによるビット線とＭＯＳＦＥＴとの間の接触抵抗の変化に特に影響されない。一方向におけるミスアライメントは、一方のコンタクトの面積を減らすが、他方のコンタクトの面積は、影響されない。
【０００６】
【発明が解決しようとする課題】
ビット線キャパシタンスを減らすために、１個のセル当たり単一のビット線コンタクトを用いる他の従来のレイアウト（図３に示す）が使用されてきた。この構造は、ビット線キャパシタンスを大いに減らすこととなるが、製造プロセスにおけるワード線のミスアライメントにより、ビット線とアレイＭＯＳＦＥＴとの間に高抵抗を生じる。図３は、ミスアライメントされたワード線４３０’を示しており、図２の従来技術よりも幅の狭いコンタクト４２５’を生じる。その違いは、括弧４２６と括弧４２６’で示されている。ビット線とアレイＭＯＳＦＥＴとの間の高抵抗は、性能を低下させる。
【０００７】
この従来のレイアウトでは、１個のセルについて、ＭＯＳＦＥＴに対する単一のビット線コンタクトが使用され、ビット線キャパシタンスを減らしている。しかしながら、垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタンスに対してミスアライメントされたワード線の場合について示すように、ビット線とトランジスタとの間の接触面積を減らすことが生じる。これは、垂直ＭＯＳＦＥＴのゲート導体に接触するワード線に障害をもたらす。その結果生じる高抵抗は、性能を低下させる。
【０００８】
この問題は、ストレージ・トレンチの上部に用いられるデュアル・インサイド・スペーサの故に特に重大である。デュアル・インサイド・スペーサは、ワード線のエッチング・プロセスの際に、垂直ＭＯＳＦＥＴのチャネルの露出を避け、ビット線コンタクトとゲート導体との間を短絡しないようにすることが要求される。図５において、２つの窒化物スペーサ１３４は、少量のポリシリコンのみを残し、ワード線スタック３０２，３０４と垂直トランジスタのゲート２０５との間を接触させる。このような少量のポリシリコンは、セルの電流パスにおいて比較的高い抵抗を与え、製造プロセスにおける変動の影響を受けやすい。製造プロセスにおいて普通に生じる少しのワード線ミスアライメントで、ワード線は、ゲート導体と接続できないことが生じ得る。これは、セルを作動不能にする。対応する平面図が図４に示されており、図４では、ワード線４３２を、キャパシタ４００から故意にずらしている。その結果、ビット線コンタクト４２５は、図２と同じ大きさを有し、ミスアライメントの影響を受けない。
【０００９】
【課題を解決するための手段】
本発明は、非対称内部スペーサを有する垂直ＭＯＳＦＥＴ ＤＲＡＭセルに関する。
【００１０】
本発明の特徴は、ＤＲＡＭセルの中央からずれたワード線を使用することにある。
【００１１】
本発明の他の特徴は、垂直ＭＯＳＦＥＴのゲートの一方の側を保護するためにワード線をエッチング・ストップとして使用することにある。
【００１２】
本発明の更に他の特徴は、ワード線に対向するセルの側に単一の誘電性保護用スペーサを使用することにある。
【００１３】
本発明の更に他の特徴は、垂直ＭＯＳＦＥＴのゲートとワード線との間に幅の広いゲート拡張コンタクトを提供することにある。
【００１４】
【発明の実施の形態】
図６は、集積回路の断面を示しており、準備ステップの後に誘電体（酸化物）で充填された分離トレンチ５０によってサポート・トランジスタから分離された２つのセルを有するＤＲＡＭアレイの端部を示している。垂直アレイＭＯＳＦＥＴは、図の左中央においてキャパシタの上方に形成されている。垂直ゲート導体の形成により垂直ＭＯＳＦＥＴ ＤＲＡＭアレイを形成する標準で周知のプロセスを以下に説明する。
【００１５】
この時点までに、以下のプロセスを必要とする。
ａ）トレンチ・ストレージ・キャパシタの形成
・深いストレージ・トレンチのエッチング
・深いトレンチ下部の側壁を経てのＮ型ドーパントの外方拡散によるストレージ・キャパシタの対向電極（埋め込みプレート）１１３の形成
・ストレージ・キャパシタ誘電体１１２の形成
・カラー分離酸化物１１５の形成
・トレンチ内での導電性材料（好ましくはＮ＋ ポリシリコン）の充填、平坦化、リセスによるキャパシタの中心電極１１０の形成
・ノード電極１１０とストレージ・トレンチの側壁の一部との間の導電性埋め込みストラップ２０２の形成
・トレンチ内のリセスされた導電性材料上方への絶縁層（トレンチ上部酸化物、すなわちＴＴＯ）１２０の形成
ｂ）上述したトレンチ・ストレージ・キャパシタの上方の、トレンチの上部における垂直ＭＯＳＦＥＴの形成
・垂直ゲート絶縁層２０４の形成
・垂直ＭＯＳＦＥＴのためのゲート導体材料（好ましくはＮ＋ ポリシリコン）２０５の付着および平坦化
・アレイ内でのＮ＋ ビット線拡散領域２１５とＰ−ウエル・ドーピングの注入形成
・アレイＰ−ウエルと基板との間を分離するためのＮ型埋め込み層の注入形成
【００１６】
プロセスのこの時点で、分離トレンチ５０は、当業者に周知な方法を用いてエッチングされ、酸化物で充填され、平坦化されている。
・アレイは、次に窒化シリコン層によって保護され、一方、サポート領域が処理される。これは、以下のステップを必要とする。
・サポート領域からの厚い酸化物（アレイ上部酸化物）の除去
・サポート領域の基板表面を覆う犠牲酸化物の形成
・サポート・ウエル（Ｐ−ウエルおよびＮ−ウエル）ドーピングの注入
・犠牲酸化物の剥離
・サポートＭＯＳＦＥＴゲート酸化物２２の形成
・サポート領域のゲート・ポリシリコン層３０１の付着と平坦化
・エッチング・ストップ３０３を与えるためのゲート・ポリシリコン層３０１の上面の酸化
・アレイからの保護用窒化物層の除去
【００１７】
これらの周知で標準のプロセス・ステップの結果は、図６に示されている。図６は、中心電極１１０、キャパシタ誘電体１１２および外方拡散領域（プレート）１１３を有するトレンチ・ストレージ・キャパシタを形成したシリコン基板の断面図である。カラー酸化物１１５は、中心電極１１０を基板から分離する。埋め込みストラップ２０２は、トランジスタの下部の端子または電極（ソース／ドレイン拡散領域と呼ばれることがある）である。トランジスタは、トレンチの上部に付着され、トレンチ上部酸化物１２０によって中心電極１１０から垂直方向に分離されたポリシリコン・ゲート２０５を有する。トランジスタ本体２１０は、ゲート誘電体（酸化物／窒化物）１３８（２０４）によってゲート２０５から分離されている。ビット線ソース／ドレイン拡散領域（左側のトランジスタから右側のトランジスタに水平に広がる）２１５は、セル・トランジスタの上部の端子または電極を形成する。特許請求の範囲では、深いトレンチをエッチングし、埋め込みプレート１１３をドーピングし、キャパシタ誘電体１１２および中心電極１１０を形成するステップは、トレンチ・キャパシタを形成するステップと呼ばれる。埋め込みストラップ２０２、ゲート誘電体２０４、ゲート２０５および上部拡散領域２１５をドーピング形成するステップは、垂直トランジスタを形成するステップと呼ばれる。追加のプロセスは、サポート・トランジスタのゲート誘電体となる誘電体２２を形成するステップと、サポート・トランジスタのゲートを形成するポリシリコン３０１を付着するステップと、拡散領域２１５に接続されるビット線（相互接続部材）コンタクトから垂直トランジスタを分離する厚い酸化物１３６を形成するステップを含む。これらのステップは、当業者に周知のプロセスを必要とする。
【００１８】
図７は、１層のフォトレジスト２０７の形成を含む更なるステップと、好ましくは１９３ｎｍ照射を用いてゲート導体／ワード線マスクでレジストをパターニングする更なるステップの結果を示す図である。レジストのパターニングに続いて、平坦化されたアレイＭＯＳＦＥＴゲート導体ポリシリコン２０５の露出部分は、上部電極２１５の底部におけるＮ＋ ビット線拡散領域とアレイＰ−ウエルとの接合より上の深さまで（好ましくは、基板の表面下２５〜７５ｎｍの深さまで、さらに好ましくは、５０ｎｍの深さまで）リセスされる。Ｎ＋ ビット線拡散領域とアレイＰ−ウエルとの接合が、露出されないことが重要である。フォトレジストは、ゲート導体の第１の側を保護し、第１の側に対向するゲート導体の第２の側に開口部が開いている。エッチング・プロセスの際に、サポート・ポリシリコン３０１は、前に形成された酸化物層３０３によって保護される。フォトレジストは、次に、剥離される。
【００１９】
次に、窒化シリコン層１３４が付着され、前にエッチングされた垂直ゲート導体２０５の開口部を充填する。薄い酸化物ライナ１３２を、窒化物層の付着の前に部分的に形成することができる。酸化物ライナは、次の窒化物のエッチングの際に、エッチング・ストップ層として用いられ、したがって、次の窒化物エッチングが、窒化物層の下のゲート・ポリシリコン材料にダメージを与えるのを防ぐ。
【００２０】
図８に示すように、垂直ＭＯＳＦＥＴのゲート導体内に窒化シリコンの誘電体プラグで充填された開口部を残して、窒化物層はエッチ・バックされる。窒化シリコンのエッチ・バックは、周知の方法、例えば、酸化シリコンとシリコンに対して選択性のある窒化シリコンの異方性エッチングまたはウエットあるいはドライの等方性エッチング、または化学的機械的研磨（ＣＭＰ）のいずれか１つまたは組み合わせを用いて行うことができる。窒化シリコン層の下の酸化物層は、シリコン（またはポリシリコン）に対してエッチング選択性を強めるために用いられ、追加のエッチングで次に除去される。
【００２１】
上述した平坦化ステップに続いて、ワード線／ゲート導体スタック材料（ゲート接続部材と呼ばれる）３１０が、アレイ・ゲート・ポリシリコン２０５の上部に電気的接触して付着される。ワード線ゲート導体スタックは、約１０〜３０ｎｍの薄いポリシリコン層３０２と、それに続く５０〜１００ｎｍの厚い（ワード線を低抵抗にするための）タングステン層３０４と、それに続く１００ｎｍ〜２５０ｎｍの保護用の厚い窒化シリコン層３０６からなる。上部窒化シリコン層は、ワード線に接しないビット線コンタクトを次に形成するために必要である。ワード線（導電性）スタック材料３１０は、次に、本発明に従って、シフトされたゲート導体（ＧＣ）マスクを用いてパターニングされ、ワード線（特許請求の範囲ではゲート制御部材と呼ばれる）を形成する。ワード線スタック材料をエッチングするために、異方性エッチングが用いられる。エッチングは、サポート領域のポリシリコン層に連続して行われ、サポートＭＯＳＦＥＴのゲート導体をパターニングする。サポート領域のポリシリコンへの連続したエッチングの副次的効果は、ワード線の避けられないミスアライメントが、垂直アレイＭＯＳＦＥＴのゲート導体ポリシリコン２０５内に追加の開口部１３１を形成させることである。しかしながら、ワード線の外側にある垂直アレイＭＯＳＦＥＴのゲート導体の第２の側が、前に形成された窒化シリコン領域によって保護されているので、サポート・ポリシリコン層のオーバーエッチングの制御は、重大な問題ではない。さらに、非対称保護用スペーサを用いる本発明構造は、ワード線導体３１０と、その下の垂直ＭＯＳＦＥＴゲート導体のポリシリコン２０５との間に、より大きな接触面積を与える。したがって、ワード線導体と、その下の垂直ＭＯＳＦＥＴのポリシリコンとの間の接触は、ワード線の最も悪いミスアライメントの場合でさえも保証されている。その構造は図９に示されている。
【００２２】
保護用窒化シリコン・スペーサ３０７は、周知の付着および異方性エッチング方法によってワード線／ゲート導体スタック３１０の側壁に形成される。ワード線の左側のスペーサは、隣接するビット線コンタクトとの絶縁を与えるばかりでなく、開口部１３１が存在するときは、それを充填し、したがって、ゲート２０５の縁部を保護する。ＢＰＳＧ（ボロフォスフォシリケート・ガラス）３２０または他の適合するリフロー可能な誘電体が付着され、平坦化されてワード線とゲート導体との間の隙間を充填する。次に、ビット線コンタクトが、ビット線拡散領域２１５上の相互接続部材コンタクト領域に、ワード線に接しないで形成される。次に、タングステン金属（Ｍ０レベルとして知られている）が、一般的にダマシン法によって付着され、パターニングされ、サポートＭＯＳＦＥＴのゲートにビット線導体と導電性コンタクトを形成する（図１０）。レベル間誘電体の追加の層とビアと金属配線レベルが、製品を完全なものにするために必要に応じて形成される。
【００２３】
本発明を、１つの好ましい実施例で説明したが、当業者は、本発明の趣旨と範囲を逸脱することなく種々の変形を行って本発明を実現できることを認識するであろう。
【００２４】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体基板に埋め込まれたトレンチ・キャパシタであって、中心電極を有するトレンチ・キャパシタと、
前記中心電極と下部トランジスタ電極とを接続する埋め込みストラップと、
前記中心電極の上方に配置され、前記下部電極によって中心電極に接続された垂直トランジスタであって、相互接続部材に接続された上部電極を有し、前記中心電極の上方に配置されたゲートを有し、前記ゲートは、ゲートの上方および制御部材の下方に配置されたゲート接続部材によって前記制御部材に接続されている垂直トランジスタとを備え、
前記垂直トランジスタの前記ゲートは、前記ゲートの周りに横方向に配置されたトランジスタ・ゲート絶縁層によって前記基板から分離され、前記ゲート接続部材は、その第１の側で前記ゲート絶縁層によっておよび前記第１の側に対向する第２の側で誘電体スペーサによって前記基板から分離され、前記ゲート接続部材の幅は、前記第１の側で誘電体スペーサによって減らされないＤＲＡＭセル。
（２）前記ゲートおよび前記ゲート接続部材は、前記トレンチ・キャパシタの上方に付着されたポリシリコンにより形成される上記（１）に記載のＤＲＡＭセル。
（３）前記誘電体スペーサは、窒化物により形成される上記（１）に記載のＤＲＡＭセル。
（４）前記誘電体スペーサに隣接する前記制御部材の側面に形成される窒化物側壁スペーサを更に備える上記（３）に記載のＤＲＡＭセル。
（５）前記上部電極は、前記基板へのドーパントの拡散によって形成される前記基板のドープ領域である上記（１）に記載のＤＲＡＭセル。
（６）ａ）半導体基板にトレンチをエッチングすることによって前記基板に埋め込まれたトレンチ・キャパシタを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記中心電極の上方の前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側で前記導電性ゲート材料の一部によりゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記ゲート接続部材の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｄ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｅ）導電性スタック層を付着し、前記導電性スタック層をパターニングして前記ゲート接続部材に電気的に接触し、かつ前記第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位したゲート制御部材を形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護されるＤＲＡＭセルの形成方法。
（７）前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成するステップを更に含む上記（６）に記載の方法。
（８）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（６）に記載の方法。
（９）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（７）に記載の方法。
（１０）ａ）半導体基板にトレンチのアレイをエッチングすることによって前記半導体基板に埋め込まれたトレンチ・キャパシタのアレイを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離され、前記中心電極の上方に配置されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の表面にゲート酸化物の層を形成し、前記ゲート酸化物の上にポリシリコンの層を付着するステップを含み、
ｄ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側の前記導電性ゲート材料の一部から１組のゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記導電性ゲート材料の前記部分の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｅ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｆ）導電性スタック層を付着し、前記導電性スタック層をパターニングして、前記アレイの外側の１組のサポート・トランジスタと、前記ゲート接続部材に電気的に接触し、かつ第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位した１組のゲート制御部材とを同時に形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護され、
ｇ）前記１組のゲート制御部材に１組の絶縁性側壁を形成するステップを含み、
ｈ）前記１組の相互接続部材コンタクト領域に電気的に接触する１組の相互接続部材を形成するステップを含む、ＤＲＡＭセルとサポート・トランジスタのアレイを有する集積回路の形成方法。
（１１）前記制御部材をパターニングする前記ステップは、前記サポート・トランジスタのトランジスタ・ゲートをパターニングするステップと同時に実施し、前記トランジスタ・ゲートのオーバーエッチングは、前記ゲート接続部材と前記誘電体スペーサとの間の導電性ゲート材料に窪みを形成する上記（１０）に記載の方法。
（１２）前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成し、前記窪みを充填するステップを更に含む上記（１１）に記載の方法。
（１３）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（１０）に記載の方法。
（１４）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（１１）に記載の方法。
【図面の簡単な説明】
【図１】ＤＲＡＭセルの概念図である。
【図２】従来のレイアウト配置の平面図である。
【図３】従来のレイアウト配置の平面図である。
【図４】従来のレイアウト配置の平面図である。
【図５】従来のＤＲＡＭアレイの対応する断面図である。
【図６】本発明によるＤＲＡＭアレイの一部断面図である。
【図７】本発明によるＤＲＡＭアレイの一部断面図である。
【図８】本発明によるＤＲＡＭアレイの一部断面図である。
【図９】本発明によるＤＲＡＭアレイの一部断面図である。
【図１０】本発明によるＤＲＡＭアレイの一部断面図である。
【符号の説明】
２２ 誘電体
５０ 分離トレンチ
１１０ 中心電極
１１２ キャパシタ誘電体
１１３ 埋め込みプレート
１１５ カラー酸化物
１２０ 絶縁層
１３１ 開口部
１３２ 酸化物ライナ
１３４ 窒化物スペーサ
１３６ 酸化物
１３８，２０４ ゲート誘電体
２０２ 埋め込みストラップ
２０５ ポリシリコン・ゲート
２０７ フォトレジスト
２１０ トランジスタ本体
２１５ Ｎ＋ ビット線拡散領域
３０１ サポート・ポリシリコン
３０２ ポリシリコン層
３０３ エッチング・ストップ
３０４ タングステン層
３０６ 窒化シリコン層
３０７ 窒化シリコン・スペーサ
３１０ ワード線導体スタック
３２０ ＢＰＳＧ
４００ 垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタ
４０５ ストレージ・キャパシタ
４２０ ビット線
４２５，４２５’ ビット線コンタクト
４２６，４２６’ 括弧
４３０，４３０’，４３２ ワード線
【発明の属する技術分野】
本発明は、垂直トランジスタを用いたＤＲＡＭアレイに関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）においてビット線キャパシタンス（Ｃｂｉｔｌｉｎｅ ）を最小にすることは極めて望ましい。ストレージ・キャパシタに保持される電圧（Ｖｓｔｏｒａｇｅ ）およびデータ読み取り動作の際にビット線導体に与えられる信号電圧（Ｖｓｉｇｎａｌ）の大きさは、ビット線キャパシタンスとストレージ・キャパシタンスとの比によって影響を受ける。図１を参照すると、信号電圧は、次式で求められる。
【０００３】
Ｖｓｉｇｎａｌ＝０．５＊Ｖｓｔｏｒａｇｅ ＊Ｃｓｔｏｒａｇｅ ／（Ｃｂｉｔｌｉｎｅ ＋Ｃｓｔｏｒａｇｅ ）
ここで、Ｖｓｔｏｒａｇｅ は、ストレージ・キャパシタ４０５に保持される高レベル電圧と低レベル電圧との電圧差であり、Ｃｂｉｔｌｉｎｅ は、センス増幅器の入力キャパシタンスを含むビット線の寄生キャパシタンスである。ビット線に与えられる信号を最大にし、データ保持時間を最大にするためには、転送比Ｃｓｔｏｒａｇｅ ／（Ｃｂｉｔｌｉｎｅ ＋Ｃｓｔｏｒａｇｅ ）を最大にしなければならない。
【０００４】
ビット線キャパシタンスは、アレイ・トランジスタのスイッチングを減速し、ビット線に与えられる信号を小さくし、センシング（データ状態の検出）を困難にする。ビット線キャパシタンスの大部分は、ビット線と、交差するワード線との間の結合に起因している。このことは、特にアレイ・トランジスタに垂直ＭＯＳＦＥＴを用いる現在のＤＲＡＭセルに当てはまる。
【０００５】
図２の平面図に示される周知のアレイ・レイアウトには、メモリ・アレイの各ストレージ・キャパシタ４００に接続された２つのビット線コンタクトが存在する。深いトレンチのストレージ・キャパシタと垂直ＭＯＳＦＥＴは、ワード線４３０とビット線４２０の交点の下に存在する。ビット線とＭＯＳＦＥＴとの間のコンタクト４２５は、ワード線４３０の両側にそれぞれ作られる。大部分のビット線キャパシタンスは、ビット線と、直角に交差するワード線との交点に生じる。このレイアウトは、高いビット線キャパシタンスを有するが、ビット線キャパシタンスは、垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタの位置に対するワード線のミスアライメントによるビット線とＭＯＳＦＥＴとの間の接触抵抗の変化に特に影響されない。一方向におけるミスアライメントは、一方のコンタクトの面積を減らすが、他方のコンタクトの面積は、影響されない。
【０００６】
【発明が解決しようとする課題】
ビット線キャパシタンスを減らすために、１個のセル当たり単一のビット線コンタクトを用いる他の従来のレイアウト（図３に示す）が使用されてきた。この構造は、ビット線キャパシタンスを大いに減らすこととなるが、製造プロセスにおけるワード線のミスアライメントにより、ビット線とアレイＭＯＳＦＥＴとの間に高抵抗を生じる。図３は、ミスアライメントされたワード線４３０’を示しており、図２の従来技術よりも幅の狭いコンタクト４２５’を生じる。その違いは、括弧４２６と括弧４２６’で示されている。ビット線とアレイＭＯＳＦＥＴとの間の高抵抗は、性能を低下させる。
【０００７】
この従来のレイアウトでは、１個のセルについて、ＭＯＳＦＥＴに対する単一のビット線コンタクトが使用され、ビット線キャパシタンスを減らしている。しかしながら、垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタンスに対してミスアライメントされたワード線の場合について示すように、ビット線とトランジスタとの間の接触面積を減らすことが生じる。これは、垂直ＭＯＳＦＥＴのゲート導体に接触するワード線に障害をもたらす。その結果生じる高抵抗は、性能を低下させる。
【０００８】
この問題は、ストレージ・トレンチの上部に用いられるデュアル・インサイド・スペーサの故に特に重大である。デュアル・インサイド・スペーサは、ワード線のエッチング・プロセスの際に、垂直ＭＯＳＦＥＴのチャネルの露出を避け、ビット線コンタクトとゲート導体との間を短絡しないようにすることが要求される。図５において、２つの窒化物スペーサ１３４は、少量のポリシリコンのみを残し、ワード線スタック３０２，３０４と垂直トランジスタのゲート２０５との間を接触させる。このような少量のポリシリコンは、セルの電流パスにおいて比較的高い抵抗を与え、製造プロセスにおける変動の影響を受けやすい。製造プロセスにおいて普通に生じる少しのワード線ミスアライメントで、ワード線は、ゲート導体と接続できないことが生じ得る。これは、セルを作動不能にする。対応する平面図が図４に示されており、図４では、ワード線４３２を、キャパシタ４００から故意にずらしている。その結果、ビット線コンタクト４２５は、図２と同じ大きさを有し、ミスアライメントの影響を受けない。
【０００９】
【課題を解決するための手段】
本発明は、非対称内部スペーサを有する垂直ＭＯＳＦＥＴ ＤＲＡＭセルに関する。
【００１０】
本発明の特徴は、ＤＲＡＭセルの中央からずれたワード線を使用することにある。
【００１１】
本発明の他の特徴は、垂直ＭＯＳＦＥＴのゲートの一方の側を保護するためにワード線をエッチング・ストップとして使用することにある。
【００１２】
本発明の更に他の特徴は、ワード線に対向するセルの側に単一の誘電性保護用スペーサを使用することにある。
【００１３】
本発明の更に他の特徴は、垂直ＭＯＳＦＥＴのゲートとワード線との間に幅の広いゲート拡張コンタクトを提供することにある。
【００１４】
【発明の実施の形態】
図６は、集積回路の断面を示しており、準備ステップの後に誘電体（酸化物）で充填された分離トレンチ５０によってサポート・トランジスタから分離された２つのセルを有するＤＲＡＭアレイの端部を示している。垂直アレイＭＯＳＦＥＴは、図の左中央においてキャパシタの上方に形成されている。垂直ゲート導体の形成により垂直ＭＯＳＦＥＴ ＤＲＡＭアレイを形成する標準で周知のプロセスを以下に説明する。
【００１５】
この時点までに、以下のプロセスを必要とする。
ａ）トレンチ・ストレージ・キャパシタの形成
・深いストレージ・トレンチのエッチング
・深いトレンチ下部の側壁を経てのＮ型ドーパントの外方拡散によるストレージ・キャパシタの対向電極（埋め込みプレート）１１３の形成
・ストレージ・キャパシタ誘電体１１２の形成
・カラー分離酸化物１１５の形成
・トレンチ内での導電性材料（好ましくはＮ＋ ポリシリコン）の充填、平坦化、リセスによるキャパシタの中心電極１１０の形成
・ノード電極１１０とストレージ・トレンチの側壁の一部との間の導電性埋め込みストラップ２０２の形成
・トレンチ内のリセスされた導電性材料上方への絶縁層（トレンチ上部酸化物、すなわちＴＴＯ）１２０の形成
ｂ）上述したトレンチ・ストレージ・キャパシタの上方の、トレンチの上部における垂直ＭＯＳＦＥＴの形成
・垂直ゲート絶縁層２０４の形成
・垂直ＭＯＳＦＥＴのためのゲート導体材料（好ましくはＮ＋ ポリシリコン）２０５の付着および平坦化
・アレイ内でのＮ＋ ビット線拡散領域２１５とＰ−ウエル・ドーピングの注入形成
・アレイＰ−ウエルと基板との間を分離するためのＮ型埋め込み層の注入形成
【００１６】
プロセスのこの時点で、分離トレンチ５０は、当業者に周知な方法を用いてエッチングされ、酸化物で充填され、平坦化されている。
・アレイは、次に窒化シリコン層によって保護され、一方、サポート領域が処理される。これは、以下のステップを必要とする。
・サポート領域からの厚い酸化物（アレイ上部酸化物）の除去
・サポート領域の基板表面を覆う犠牲酸化物の形成
・サポート・ウエル（Ｐ−ウエルおよびＮ−ウエル）ドーピングの注入
・犠牲酸化物の剥離
・サポートＭＯＳＦＥＴゲート酸化物２２の形成
・サポート領域のゲート・ポリシリコン層３０１の付着と平坦化
・エッチング・ストップ３０３を与えるためのゲート・ポリシリコン層３０１の上面の酸化
・アレイからの保護用窒化物層の除去
【００１７】
これらの周知で標準のプロセス・ステップの結果は、図６に示されている。図６は、中心電極１１０、キャパシタ誘電体１１２および外方拡散領域（プレート）１１３を有するトレンチ・ストレージ・キャパシタを形成したシリコン基板の断面図である。カラー酸化物１１５は、中心電極１１０を基板から分離する。埋め込みストラップ２０２は、トランジスタの下部の端子または電極（ソース／ドレイン拡散領域と呼ばれることがある）である。トランジスタは、トレンチの上部に付着され、トレンチ上部酸化物１２０によって中心電極１１０から垂直方向に分離されたポリシリコン・ゲート２０５を有する。トランジスタ本体２１０は、ゲート誘電体（酸化物／窒化物）１３８（２０４）によってゲート２０５から分離されている。ビット線ソース／ドレイン拡散領域（左側のトランジスタから右側のトランジスタに水平に広がる）２１５は、セル・トランジスタの上部の端子または電極を形成する。特許請求の範囲では、深いトレンチをエッチングし、埋め込みプレート１１３をドーピングし、キャパシタ誘電体１１２および中心電極１１０を形成するステップは、トレンチ・キャパシタを形成するステップと呼ばれる。埋め込みストラップ２０２、ゲート誘電体２０４、ゲート２０５および上部拡散領域２１５をドーピング形成するステップは、垂直トランジスタを形成するステップと呼ばれる。追加のプロセスは、サポート・トランジスタのゲート誘電体となる誘電体２２を形成するステップと、サポート・トランジスタのゲートを形成するポリシリコン３０１を付着するステップと、拡散領域２１５に接続されるビット線（相互接続部材）コンタクトから垂直トランジスタを分離する厚い酸化物１３６を形成するステップを含む。これらのステップは、当業者に周知のプロセスを必要とする。
【００１８】
図７は、１層のフォトレジスト２０７の形成を含む更なるステップと、好ましくは１９３ｎｍ照射を用いてゲート導体／ワード線マスクでレジストをパターニングする更なるステップの結果を示す図である。レジストのパターニングに続いて、平坦化されたアレイＭＯＳＦＥＴゲート導体ポリシリコン２０５の露出部分は、上部電極２１５の底部におけるＮ＋ ビット線拡散領域とアレイＰ−ウエルとの接合より上の深さまで（好ましくは、基板の表面下２５〜７５ｎｍの深さまで、さらに好ましくは、５０ｎｍの深さまで）リセスされる。Ｎ＋ ビット線拡散領域とアレイＰ−ウエルとの接合が、露出されないことが重要である。フォトレジストは、ゲート導体の第１の側を保護し、第１の側に対向するゲート導体の第２の側に開口部が開いている。エッチング・プロセスの際に、サポート・ポリシリコン３０１は、前に形成された酸化物層３０３によって保護される。フォトレジストは、次に、剥離される。
【００１９】
次に、窒化シリコン層１３４が付着され、前にエッチングされた垂直ゲート導体２０５の開口部を充填する。薄い酸化物ライナ１３２を、窒化物層の付着の前に部分的に形成することができる。酸化物ライナは、次の窒化物のエッチングの際に、エッチング・ストップ層として用いられ、したがって、次の窒化物エッチングが、窒化物層の下のゲート・ポリシリコン材料にダメージを与えるのを防ぐ。
【００２０】
図８に示すように、垂直ＭＯＳＦＥＴのゲート導体内に窒化シリコンの誘電体プラグで充填された開口部を残して、窒化物層はエッチ・バックされる。窒化シリコンのエッチ・バックは、周知の方法、例えば、酸化シリコンとシリコンに対して選択性のある窒化シリコンの異方性エッチングまたはウエットあるいはドライの等方性エッチング、または化学的機械的研磨（ＣＭＰ）のいずれか１つまたは組み合わせを用いて行うことができる。窒化シリコン層の下の酸化物層は、シリコン（またはポリシリコン）に対してエッチング選択性を強めるために用いられ、追加のエッチングで次に除去される。
【００２１】
上述した平坦化ステップに続いて、ワード線／ゲート導体スタック材料（ゲート接続部材と呼ばれる）３１０が、アレイ・ゲート・ポリシリコン２０５の上部に電気的接触して付着される。ワード線ゲート導体スタックは、約１０〜３０ｎｍの薄いポリシリコン層３０２と、それに続く５０〜１００ｎｍの厚い（ワード線を低抵抗にするための）タングステン層３０４と、それに続く１００ｎｍ〜２５０ｎｍの保護用の厚い窒化シリコン層３０６からなる。上部窒化シリコン層は、ワード線に接しないビット線コンタクトを次に形成するために必要である。ワード線（導電性）スタック材料３１０は、次に、本発明に従って、シフトされたゲート導体（ＧＣ）マスクを用いてパターニングされ、ワード線（特許請求の範囲ではゲート制御部材と呼ばれる）を形成する。ワード線スタック材料をエッチングするために、異方性エッチングが用いられる。エッチングは、サポート領域のポリシリコン層に連続して行われ、サポートＭＯＳＦＥＴのゲート導体をパターニングする。サポート領域のポリシリコンへの連続したエッチングの副次的効果は、ワード線の避けられないミスアライメントが、垂直アレイＭＯＳＦＥＴのゲート導体ポリシリコン２０５内に追加の開口部１３１を形成させることである。しかしながら、ワード線の外側にある垂直アレイＭＯＳＦＥＴのゲート導体の第２の側が、前に形成された窒化シリコン領域によって保護されているので、サポート・ポリシリコン層のオーバーエッチングの制御は、重大な問題ではない。さらに、非対称保護用スペーサを用いる本発明構造は、ワード線導体３１０と、その下の垂直ＭＯＳＦＥＴゲート導体のポリシリコン２０５との間に、より大きな接触面積を与える。したがって、ワード線導体と、その下の垂直ＭＯＳＦＥＴのポリシリコンとの間の接触は、ワード線の最も悪いミスアライメントの場合でさえも保証されている。その構造は図９に示されている。
【００２２】
保護用窒化シリコン・スペーサ３０７は、周知の付着および異方性エッチング方法によってワード線／ゲート導体スタック３１０の側壁に形成される。ワード線の左側のスペーサは、隣接するビット線コンタクトとの絶縁を与えるばかりでなく、開口部１３１が存在するときは、それを充填し、したがって、ゲート２０５の縁部を保護する。ＢＰＳＧ（ボロフォスフォシリケート・ガラス）３２０または他の適合するリフロー可能な誘電体が付着され、平坦化されてワード線とゲート導体との間の隙間を充填する。次に、ビット線コンタクトが、ビット線拡散領域２１５上の相互接続部材コンタクト領域に、ワード線に接しないで形成される。次に、タングステン金属（Ｍ０レベルとして知られている）が、一般的にダマシン法によって付着され、パターニングされ、サポートＭＯＳＦＥＴのゲートにビット線導体と導電性コンタクトを形成する（図１０）。レベル間誘電体の追加の層とビアと金属配線レベルが、製品を完全なものにするために必要に応じて形成される。
【００２３】
本発明を、１つの好ましい実施例で説明したが、当業者は、本発明の趣旨と範囲を逸脱することなく種々の変形を行って本発明を実現できることを認識するであろう。
【００２４】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）半導体基板に埋め込まれたトレンチ・キャパシタであって、中心電極を有するトレンチ・キャパシタと、
前記中心電極と下部トランジスタ電極とを接続する埋め込みストラップと、
前記中心電極の上方に配置され、前記下部電極によって中心電極に接続された垂直トランジスタであって、相互接続部材に接続された上部電極を有し、前記中心電極の上方に配置されたゲートを有し、前記ゲートは、ゲートの上方および制御部材の下方に配置されたゲート接続部材によって前記制御部材に接続されている垂直トランジスタとを備え、
前記垂直トランジスタの前記ゲートは、前記ゲートの周りに横方向に配置されたトランジスタ・ゲート絶縁層によって前記基板から分離され、前記ゲート接続部材は、その第１の側で前記ゲート絶縁層によっておよび前記第１の側に対向する第２の側で誘電体スペーサによって前記基板から分離され、前記ゲート接続部材の幅は、前記第１の側で誘電体スペーサによって減らされないＤＲＡＭセル。
（２）前記ゲートおよび前記ゲート接続部材は、前記トレンチ・キャパシタの上方に付着されたポリシリコンにより形成される上記（１）に記載のＤＲＡＭセル。
（３）前記誘電体スペーサは、窒化物により形成される上記（１）に記載のＤＲＡＭセル。
（４）前記誘電体スペーサに隣接する前記制御部材の側面に形成される窒化物側壁スペーサを更に備える上記（３）に記載のＤＲＡＭセル。
（５）前記上部電極は、前記基板へのドーパントの拡散によって形成される前記基板のドープ領域である上記（１）に記載のＤＲＡＭセル。
（６）ａ）半導体基板にトレンチをエッチングすることによって前記基板に埋め込まれたトレンチ・キャパシタを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記中心電極の上方の前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側で前記導電性ゲート材料の一部によりゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記ゲート接続部材の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｄ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｅ）導電性スタック層を付着し、前記導電性スタック層をパターニングして前記ゲート接続部材に電気的に接触し、かつ前記第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位したゲート制御部材を形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護されるＤＲＡＭセルの形成方法。
（７）前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成するステップを更に含む上記（６）に記載の方法。
（８）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（６）に記載の方法。
（９）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（７）に記載の方法。
（１０）ａ）半導体基板にトレンチのアレイをエッチングすることによって前記半導体基板に埋め込まれたトレンチ・キャパシタのアレイを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離され、前記中心電極の上方に配置されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の表面にゲート酸化物の層を形成し、前記ゲート酸化物の上にポリシリコンの層を付着するステップを含み、
ｄ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側の前記導電性ゲート材料の一部から１組のゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記導電性ゲート材料の前記部分の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｅ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｆ）導電性スタック層を付着し、前記導電性スタック層をパターニングして、前記アレイの外側の１組のサポート・トランジスタと、前記ゲート接続部材に電気的に接触し、かつ第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位した１組のゲート制御部材とを同時に形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護され、
ｇ）前記１組のゲート制御部材に１組の絶縁性側壁を形成するステップを含み、
ｈ）前記１組の相互接続部材コンタクト領域に電気的に接触する１組の相互接続部材を形成するステップを含む、ＤＲＡＭセルとサポート・トランジスタのアレイを有する集積回路の形成方法。
（１１）前記制御部材をパターニングする前記ステップは、前記サポート・トランジスタのトランジスタ・ゲートをパターニングするステップと同時に実施し、前記トランジスタ・ゲートのオーバーエッチングは、前記ゲート接続部材と前記誘電体スペーサとの間の導電性ゲート材料に窪みを形成する上記（１０）に記載の方法。
（１２）前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成し、前記窪みを充填するステップを更に含む上記（１１）に記載の方法。
（１３）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（１０）に記載の方法。
（１４）前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である上記（１１）に記載の方法。
【図面の簡単な説明】
【図１】ＤＲＡＭセルの概念図である。
【図２】従来のレイアウト配置の平面図である。
【図３】従来のレイアウト配置の平面図である。
【図４】従来のレイアウト配置の平面図である。
【図５】従来のＤＲＡＭアレイの対応する断面図である。
【図６】本発明によるＤＲＡＭアレイの一部断面図である。
【図７】本発明によるＤＲＡＭアレイの一部断面図である。
【図８】本発明によるＤＲＡＭアレイの一部断面図である。
【図９】本発明によるＤＲＡＭアレイの一部断面図である。
【図１０】本発明によるＤＲＡＭアレイの一部断面図である。
【符号の説明】
２２ 誘電体
５０ 分離トレンチ
１１０ 中心電極
１１２ キャパシタ誘電体
１１３ 埋め込みプレート
１１５ カラー酸化物
１２０ 絶縁層
１３１ 開口部
１３２ 酸化物ライナ
１３４ 窒化物スペーサ
１３６ 酸化物
１３８，２０４ ゲート誘電体
２０２ 埋め込みストラップ
２０５ ポリシリコン・ゲート
２０７ フォトレジスト
２１０ トランジスタ本体
２１５ Ｎ＋ ビット線拡散領域
３０１ サポート・ポリシリコン
３０２ ポリシリコン層
３０３ エッチング・ストップ
３０４ タングステン層
３０６ 窒化シリコン層
３０７ 窒化シリコン・スペーサ
３１０ ワード線導体スタック
３２０ ＢＰＳＧ
４００ 垂直ＭＯＳＦＥＴゲート／ストレージ・キャパシタ
４０５ ストレージ・キャパシタ
４２０ ビット線
４２５，４２５’ ビット線コンタクト
４２６，４２６’ 括弧
４３０，４３０’，４３２ ワード線
Claims (14)
- 半導体基板に埋め込まれたトレンチ・キャパシタであって、中心電極を有するトレンチ・キャパシタと、
前記中心電極と下部トランジスタ電極とを接続する埋め込みストラップと、
前記中心電極の上方に配置され、前記下部電極によって中心電極に接続された垂直トランジスタであって、相互接続部材に接続された上部電極を有し、前記中心電極の上方に配置されたゲートを有し、前記ゲートは、ゲートの上方および制御部材の下方に配置されたゲート接続部材によって前記制御部材に接続されている垂直トランジスタとを備え、
前記垂直トランジスタの前記ゲートは、前記ゲートの周りに横方向に配置されたトランジスタ・ゲート絶縁層によって前記基板から分離され、前記ゲート接続部材は、その第１の側で前記ゲート絶縁層によっておよび前記第１の側に対向する第２の側で誘電体スペーサによって前記基板から分離され、前記ゲート接続部材の幅は、前記第１の側で誘電体スペーサによって減らされないＤＲＡＭセル。 - 前記ゲートおよび前記ゲート接続部材は、前記トレンチ・キャパシタの上方に付着されたポリシリコンにより形成される請求項１に記載のＤＲＡＭセル。
- 前記誘電体スペーサは、窒化物により形成される請求項１に記載のＤＲＡＭセル。
- 前記誘電体スペーサに隣接する前記制御部材の側面に形成される窒化物側壁スペーサを更に備える請求項３に記載のＤＲＡＭセル。
- 前記上部電極は、前記基板へのドーパントの拡散によって形成される前記基板のドープ領域である請求項１に記載のＤＲＡＭセル。
- ａ）半導体基板にトレンチをエッチングすることによって前記基板に埋め込まれたトレンチ・キャパシタを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記中心電極の上方の前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側で前記導電性ゲート材料の一部によりゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記ゲート接続部材の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｄ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｅ）導電性スタック層を付着し、前記導電性スタック層をパターニングして前記ゲート接続部材に電気的に接触し、かつ前記第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位したゲート制御部材を形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護されるＤＲＡＭセルの形成方法。 - 前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成するステップを更に含む請求項６に記載の方法。
- 前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である請求項６に記載の方法。
- 前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である請求項７に記載の方法。
- ａ）半導体基板にトレンチのアレイをエッチングすることによって前記半導体基板に埋め込まれたトレンチ・キャパシタのアレイを形成し、前記トレンチの内面にキャパシタ誘電体を形成し、前記トレンチの下部内に中心電極を形成するステップを含み、
ｂ）前記中心電極の上方に配置され、下部トランジスタ電極によって中心電極に接続された垂直トランジスタであって、導電性ゲート材料により形成され、前記トレンチ内に配置され、第１の側でゲート絶縁層によって前記基板から分離され、前記中心電極の上方に配置されたゲートを有し、前記トレンチの外側に配置された上部電極を有し、相互接続部材コンタクト領域を有する垂直トランジスタを形成するステップを含み、
ｃ）前記基板の表面にゲート酸化物の層を形成し、前記ゲート酸化物の上にポリシリコンの層を付着するステップを含み、
ｄ）前記基板の上方にマスク層を付着し、前記マスク層をパターニングして第１の側の前記導電性ゲート材料の一部から１組のゲート接続部材を形成し、前記第１の側に対向する第２の側に、かつ前記導電性ゲート材料の前記部分の外側に、前記導電性ゲート材料の層に開口部をエッチングするステップを含み、
ｅ）前記開口部を誘電体で充填して前記開口部内に誘電体プラグを形成し、前記開口部の外側の前記誘電体を平坦化するステップを含み、
ｆ）導電性スタック層を付着し、前記導電性スタック層をパターニングして、前記アレイの外側の１組のサポート・トランジスタと、前記ゲート接続部材に電気的に接触し、かつ第１の側の前記相互接続部材コンタクト領域および第２の側の前記誘電体プラグから変位した１組のゲート制御部材とを同時に形成するステップを含み、前記導電性ゲート材料が、前記導電性スタック層をパターニングする間、前記ゲート制御部材および前記誘電体プラグによって保護され、
ｇ）前記１組のゲート制御部材に１組の絶縁性側壁を形成するステップを含み、
ｈ）前記１組の相互接続部材コンタクト領域に電気的に接触する１組の相互接続部材を形成するステップを含む、ＤＲＡＭセルとサポート・トランジスタのアレイを有する集積回路の形成方法。 - 前記制御部材をパターニングする前記ステップは、前記サポート・トランジスタのトランジスタ・ゲートをパターニングするステップと同時に実施し、前記トランジスタ・ゲートのオーバーエッチングは、前記ゲート接続部材と前記誘電体スペーサとの間の導電性ゲート材料に窪みを形成する請求項１０に記載の方法。
- 前記誘電体スペーサに隣接する前記制御部材上に誘電体側壁を形成し、前記窪みを充填するステップを更に含む請求項１１に記載の方法。
- 前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である請求項１０に記載の方法。
- 前記導電性ゲート材料はシリコンであり、前記誘電体は窒化物である請求項１１に記載の方法。
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