KR100530304B1 - 비대칭 내부 스페이서를 갖는 dram 셀, 그 dram 셀의 형성 방법 및 집적 회로 형성 방법 - Google Patents

비대칭 내부 스페이서를 갖는 dram 셀, 그 dram 셀의 형성 방법 및 집적 회로 형성 방법 Download PDF

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Abstract

수직 트랜지스터들을 이용하는 DRAM 셀을 갖는 DRAM 어레이는 워드선과 트랜지스터 사이의 연결부에 비대칭 구조를 사용함으로써 전기적 신뢰성을 향상시키고 비트선 커패시턴스를 감축시키며, 이에 따라 워드선과 트랜지스터 전극 사이에 더 넓은 연결부를 사용할 수 있고 워드선의 패터닝 동안에 트랜지스터 게이트를 보호하기 위한 에치 스톱으로서 워드선을 사용한다.

Description

비대칭 내부 스페이서를 갖는 DRAM 셀, 그 DRAM 셀의 형성 방법 및 집적 회로 형성 방법{ASYMMETRIC INSIDE SPACER FOR VERTICAL TRANSISTOR}
본 발명의 분야는 수직 트랜지스터를 사용하는 DRAM 어레이에 관한 것이다.
동적 랜덤 액세스 메모리(DRAM)에서 비트선 커패시턴스(Cbitline)를 최소화하는 것이 아주 바람직하다. 저장 커패시터에 저장된 전압의 크기(Vstorage) 및 데이터 판독 동작 동안 비트선 도체 상에 나타나는 신호 전압(Vsignal)은 비트선 커패시턴스에 대한 저장 커패시턴스의 비에 의해 영향을 받는다. 도 1을 참조하면, 신호 전압은 다음과 같이 주어진다:
Vsignal = 0.5 * Vstorage * Cstorage / (Cbitline + Cstorage)
여기서, Vstorage는 저장 커패시터(405)에 저장된 고레벨과 저레벨 사이의 전압차이며, Cbitline은 감지 증폭기의 입력 커패시턴스를 포함한 비트선의 기생 커패시턴스이다. 비트선에 나타나는 신호를 최대화하고 또 데이터 보유 시간을 최대화하기 위해서는, 전송율(transfer ratio), 즉 Cstorage / (Cbitline + Cstorage)가 최대로 되어야만 한다.
비트 커패시턴스는 어레이 트랜지스터의 스위칭 속도를 저하시키고 비트선에 나타나는 신호를 감소시켜 감지(데이터 상태의 검출)를 더욱 어렵게 한다. 비트선 커패시턴스의 상당 부분은 비트선과 이에 교차하는 워드선 사이의 결합(coupling)으로 인한 것이다. 이것은 어레이 트랜지스터에 수직 MOSFET를 이용하고 있는 최근의 DRAM 셀의 경우에 특히 그렇다.
도 2에 평면도로 도시한 공지된 종래 기술의 어레이 레이아웃에서는, 메모리 어레이에서 각각의 저장 커패시터(400)와 관련된 2개의 비트선 접점(bitline contact)이 있다. 깊은 트렌치 저장 커패시터 및 수직 MOSFET는 워드선(430)과 비트선(420)의 교차점 아래에 위치한다. 비트선과 MOSFET 사이의 접점(425)은 워드선(430)의 양측에 형성되어 있다. 상당한 비트선 커패시턴스가 비트선과 이에 직교 교차하는 워드선의 교차점들에서 유발된다. 이러한 레이아웃은 높은 비트선 커패시턴스를 가지지만, 특히 수직 MOSFET 게이트/저장 커패시터의 위치에 대한 워드선의 오정렬(misalignment)로 인한 비트선-MOSFET 접점 저항의 변동에 대해 영향을 받지 않으며, 한편으로 한쪽 방향으로의 오정렬이 한쪽 접점의 면적을 감소시키지만 다른쪽 접점의 면적은 영향을 받지 않는다.
비트선 커패시턴스를 감소시키기 위해, 셀당 단 하나의 비트선 접점을 이용하는 다른 종래 기술의 레이아웃(도 3에 도시)이 사용되고 있다. 이러한 설계의 결과 비트선 커패시턴스가 상당히 감소되긴 하지만, 제조 공정에서 워드선의 오정렬로 인해 비트선과 어레이 MOSFET 사이에 높은 저항이 유발될 수 있다. 도 3은 오정렬된 워드선(430')을 도시한 것으로서, 그 결과 도 2의 종래 기술에서보다 접점(425')의 폭이 더 좁아지게 된다. 그 차이를 중괄호(426)와 중괄호(426')로 나타내었다. 비트선과 어레이 MOSFET 사이의 높은 저항은 성능을 열화시킨다.
이러한 종래 기술의 레이아웃에서, 비트선 커패시턴스를 감소시키기 위해 셀당 단 하나의 MOSFET-비트선 접점이 사용된다. 그렇지만, 수직 MOSFET/저장 커패시터에 대해 워드선이 오정렬된 경우에 대해 도시한 바와 같이, 비트선과 트랜지스터 사이의 접촉 면적의 감소가 있을 수 있다. 이것은 워드선과 수직 MOSFET의 게이트 도체와의 접촉 불량을 야기할 수 있다. 그 결과 발생되는 높은 저항은 성능을 열화시킨다.
이러한 문제는 특히 저장 트렌치(storage trench)의 상측부에 이용되는 이중 내부 스페이서(dual inside spacer) 때문에 특히 심각한 데, 이 이중 내부 스페이서는 워드선 에칭 공정 중에 수직 MOSFET의 채널의 노출의 회피 및 비트선 접점과 게이트 도체 사이의 단락의 제거를 위해 요구되는 것이다. 도 5에서, 2개의 질화물 스페이서(134)는 아주 소량의 폴리(poly)만으로 수직 트랜지스터의 게이트(205)와 워드선 스택(wordline stack; 302, 304) 사이에 접촉을 형성하도록 한다. 이와 같은 소량의 재료는 셀의 전류 경로에 비교적 높은 저항을 제공하며, 제조 공정의 변동에 영향을 받기 쉽다. 제조 공정에서 일상적으로 발생할 수 있는 바와 같이 소량의 워드선 오정렬이 있는 경우, 그 워드선은 게이트 도체와 접속되지 않을 수 있다. 이렇게 되면 셀은 동작하지 않게 된다. 대응하는 평면도가 도 4에 도시되어 있으며, 동 도면에서 워드선(432)은 일부러 커패시터(400)와 어긋나게 되어 있다. 그 결과, 비트선 접점(426)은 도 2에서와 동일한 크기를 가지며 오정렬에 영향을 받지 않는다.
본 발명은 비대칭 내부 스페이서를 내포하는 수직 MOSFET DRAM 셀에 관한 것이다.
본 발명의 한 특징은 DRAM 셀의 중앙으로부터 변위된 워드선을 사용한다는 것이다.
본 발명의 다른 특징은 수직 MOSFET의 게이트의 한쪽면을 보호하기 위한 에칭 스톱으로서 워드선을 사용한다는 것이다.
본 발명의 또 다른 특징은 워드선 반대쪽의 셀의 측면상에 단 하나의 유전체 보호 스페이서를 사용한다는 것이다.
본 발명의 또 다른 특징은 수직 MOSFET의 게이트와 워드선 사이에 넓은 폭의 게이트 연장 접점(wide gate extension contact)을 제공한다는 것이다.
도 6을 참조하면, 집적 회로의 단면도가 도시되어 있으며, 이는 준비 단계들 후에 유전체(50; 산화물)로 충진된 분리 트렌치에 의해 지지 트랜지스터와 분리되어 있는 2개의 셀을 포함하는 DRAM 어레이의 경계부를 도시한 것이다. 수직 어레이 MOSFET는 동 도면의 좌측 중앙의 커패시터 상부에 형성되어 있다. 수직 게이트 도체의 형성을 통해 수직 MOSFET DRAM 어레이를 형성하는 공지된 표준 공정이 뒤따라온다.
여기까지의 공정에는,
a) - 깊은 저장 트렌치를 에칭하는 단계,
- 깊은 트렌치의 하측부의 측벽을 통한 N-형 도펀트의 외부 확산(outdiffusion)에 의해 저장 커패시터의 대향 전극(113)(매립 플레이트)을 확산시키는 단계,
- 저장 커패시터 유전체(112)를 형성하는 단계,
- 칼라 절연 산화물(collar isolation oxide)(115)을 형성하는 단계,
- 커패시터의 중심 전극(110)을 형성하기 위해 트렌치에 도전성 재료(양호하게는 N+ 폴리실리콘)를 충진하고, 평탄화하여 리세싱(recess)하는 단계,
- 노드 전극(110)과 저장 트렌치의 측벽의 일부분 사이에 도전성 매립 스트랩(202)을 형성하는 단계, 및
- 트렌치 내의 리세싱된 도전성 재료 상에 절연층(120)[트렌치 상부 산화물(trench top oxide), 즉 TTO]을 형성하는 단계
를 포함하는 트렌치 저장 커패시터를 형성하는 공정, 및
b) - 수직 게이트 절연층(204)을 형성하는 단계,
- 수직 MOSFET의 게이트 도체 재료(205)(양호하게는 N+ 폴리실리콘)를 증착하고 평탄화하는 단계,
- 어레이의 N+ 비트선 확산부(215) 및 P-웰 도핑부를 주입하는 단계, 및
- 어레이 P-웰과 기판 사이에 절연을 제공하기 위해 N-형 매립층을 주입하는 단계
를 포함하는 전술한 트렌치 저장 커패시터 상부인 트렌치의 상측부에 수직 MOSFET를 형성하는 공정이 포함된다.
공정의 이 시점에서, 당업자에게 공지된 방법들을 사용하여 분리 트렌치(50)가 에칭되고, 산화물로 충진되며, 평탄화된다.
그러면, 지지 영역이 처리되는 동안 어레이가 질화실리콘층에 의해 보호된다. 이 공정은,
- 지지부로부터 두꺼운 산화물(어레이 상부 산화물)을 제거하는 단계,
- 지지 영역 내의 기판의 표면 상에 희생 산화물을 형성하는 단계,
- 지지 웰(P-웰 및 N-웰) 도핑부를 주입하는 단계,
- 희생 산화물을 박리하는 단계,
- 지지 MOSFET 게이트 산화물(22)을 형성하는 단계,
- 지지부의 제1 게이트 폴리층(301)을 증착하고 평탄화하는 단계,
- 에칭 스톱(303)을 제공하기 위해 층(301)의 상면을 산화시키는 단계, 및
- 어레이로부터 보호 질화물층을 제거하는 단계를 포함한다.
이들 공지된 표준 공정 단계들의 결과가 도 6에 도시되어 있으며, 이는 중심 전극(110), 커패시터 유전체(112) 및 외부 확산(플레이트)(113)를 갖는 트렌치 저장 커패시터의 형성 이후의 실리콘 기판의 단면도이다. 칼라 산화물(115)이 중심 전극(110)과 기판을 분리시킨다. 매립 스트랩(202)은 트렌치의 상측부에 증착됨과 동시에 트렌치 상부 산화물(120)에 의해 수직 방향으로 전극(110)과 분리되어 있는 폴리실리콘 게이트(205)를 갖는 트랜지스터의 하부 단자, 즉 하부 전극(때로는 소스/드레인 확산부라고 함)이다. 트렌지스터 몸체(210)는 게이트 유전체(산화물/질화물; 138, 204)에 의해 게이트(205)와 분리되어 있다. 비트선 소스/드레인 확산부(215)(트렌지스터 좌측으로부터 트렌지스터 우측으로 수평 연장됨)는 셀 트랜지스터의 상부 단자, 즉 상부 전극을 형성한다. 청구항 기재에 있어서는, 깊은 트렌치를 에칭하는 단계, 매립 플레이트(113)를 도핑하는 단계, 커패시터 유전체(112) 및 중심 전극(110)을 형성하는 단계를 트렌치 커패시터를 형성하는 단계라 한다. 매립 스트랩(202) 도핑 단계, 게이트 유전체(204) 단계, 게이트(205) 단계 및 상부 확산부(215) 단계를 수직 트랜지스터를 형성하는 단계라 한다.
부가의 공정으로는, 지지 트랜지스터(support transistor)의 게이트 유전체가 되는 유전체(22)를 형성하는 단계, 지지 트랜지스터의 게이트를 형성하는 폴리(301)를 증착하는 단계, 및 확산부(215)에 접속되는 비트선(상호 접속 부재) 접점과 수직 트랜지스터를 분리시키는 두꺼운 산화물(136)을 형성하는 단계가 있다. 이들 단계는 당업자에게 공지되어 있는 공정들이다.
이제 도 7을 참조하면, 포토레지스트(207) 층을 도포하는 단계, 및 이 레지스트를 게이트 도체/워드선 마스크[지지 영역의 게이트 도체(206) 및 어레이의 워드선(207)]로 양호하게는 193nm 조사(照射)(irradiation)를 사용하여 패터닝하는 단계를 포함하는 추가의 단계들의 결과가 도시되어 있다. 레지스트 패터닝에 뒤이어서, 평탄화된 어레이 MOSFET 게이트 도체 폴리실리콘(205)의 노광 부분은 상부 전극(215)의 아래쪽의 N+ 비트선 확산부와 어레이 P-웰의 접합부보다는 높은 깊이까지(양호하게는 기판 표면 아래로 25-75nm 깊이까지, 보다 양호하게는 50nm 깊이까지) 리세싱(recess)된다. 중요한 것은, N+ 비트선 확산부와 어레이 P-웰의 접합부가 노광되지 않는다는 점이다. 포토레지스트는 게이트 도체의 제1 측면을 보호하는 한편, 제1 측면에 마주하는 게이트 도체의 제2 측면 상에 개구부(aperture)가 형성된다. 에칭 공정 중에, 지지 폴리(301)는 이전에 형성된 산화물층(303)에 의해 보호된다. 그 다음에 포토레지스트가 박리된다.
이어서, 질화실리콘층(134)이 증착되어, 이전에 에칭되었던 수직 게이트 도체(205) 내의 개구부를 충진한다. 얇은 산화물 라이너(liner)(132)가 질화물층의 증착에 앞서 선택적으로 형성될 수 있다. 산화물 라이너는 질화물의 후속 에칭 중에 에칭 스톱층으로서 기능함으로써, 후속하는 질화물 에칭이 그 아래쪽의 게이트 폴리실리콘 재료에 손상을 주지 않도록 한다.
도 8에 도시한 바와 같이, 질화물층은 에치백(etch back)되고, 수직 MOSFET의 게이트 도체 내의 개구부가 질화실리콘의 유전체 플러그로 충진된다. 질화실리콘의 에치백은 산화실리콘 및 실리콘에 대해 선택성이 있는 질화실리콘의 비등방성 또는 습식 또는 건식 등방성 에칭 또는 화학 기계적 연마법(CMP)과 같은 공지의 방법들 중 어느 하나 또는 그의 조합을 사용하여 달성될 수 있다. 질화실리콘층의 아래에 있는 산화물층은 실리콘(또는 폴리실리콘)에 대한 에칭 선택성을 향상시키는 기능을 하며, 이는 그 후에 부가의 에칭으로 제거된다.
전술한 평탄화 단계에 뒤이어서, 워드선/게이트 도체 스택 재료(310)가 어레이 게이트 폴리(205)의 상단부(게이트 접속 부재라고 함)와 전기적으로 접촉하게 증착된다. 워드선 게이트 도체 스택은 얇은(~10-30nm) 폴리실리콘층(302), 그 후에 형성된 50-100nm 두께의 텅스텐층(304)(워드선에 낮은 저항을 제공함) 및 그 후에 형성된 보호층인 두꺼운 질화실리콘층(306)(100nm-250nm)으로 이루어져 있다. 상부 질화실리콘층은 차후에 워드선에 접하지 않게 비트선 접점을 형성하는 데 필요하다. 그 다음에 워드선(도전성) 스택 재료(310)는 본 발명에 따른 변위된 게이트 도체(GC) 마스크(shifted gate conductor mask)를 사용하여 패터닝되어, 워드선(청구항에서는 게이트 제어 부재라고 함)을 형성한다. 이방성 에칭을 사용하여 워드선 스택 재료를 관통하여 에칭한다. 에칭은 지지 MOSFET의 게이트 도체를 패터닝하기 위해 지지 영역 내의 폴리실리콘층을 관통하기까지 계속된다. 지지부 내의 폴리실리콘을 관통하기까지 계속된 에칭의 부작용은 워드선의 불가피한 오정렬로 인해 부가의 개구부(131)가 수직 어레이 MOSFET의 게이트 도체 폴리(205)에 형성된다는 것이다. 그렇지만, 워드선 바깥쪽에 있는 수직 어레이 MOSFET의 게이트 도체의 제2 측면은 이전에 형성된 질화실리콘 영역에 의해 보호되기 때문에, 지지 폴리실리콘층의 오버에칭(overetch)의 제어가 중대한 문제가 되지는 않는다. 게다가, 비대칭 보호 스페이서를 사용하는 본 발명의 구조는 수직 MOSFET 게이트 도체의 하부 폴리실리콘(205)과 워드선 도체(310) 사이에 더 넓은 접촉 면적을 제공한다. 이와 같이, 워드선의 최악의 오정렬의 경우에도, 수직 MOSFET의 하부 폴리실리콘과 워드선 도체 사이의 접촉이 보장된다. 그 결과 얻어지는 구조가 도 9에 도시되어 있다.
보호 질화실리콘 스페이서(307)가 공지의 증착 및 이방성 에칭 기술에 의해 워드선/게이트 도체 스택(310)의 측벽 상에 형성된다. 워드선(310)의 좌측의 스페이서가 인접 비트선 접점과의 절연을 제공할 뿐만 아니라 개구부(131)가 존재하는 경우 이를 충진시키기도 하며, 따라서 게이트(205)의 그 경계면을 보호한다. 워드선/게이트 도체 사이의 갭(gap)을 충진하기 위해 BPSG(320)(borophosphosilicate glass) 또는 다른 적당한 리플로우 가능 유전체가 증착되고 평탄화된다. 이어서, 비트선 접점이 비트선 확산부(215) 상의 상호 접속 부재 접촉 영역 내에 워드선에 접하지 않게 형성된다. 그 다음에, 비트선 도체 및 지지 MOSFET의 게이트로의 도전성 접점을 형성하기 위해 텅스텐 야금(M0 레벨이라 함)이 일반적으로는 다마신법에 의해 증착되고 패터닝된다(도 10). 제품을 완성하기 위해 필요에 따라 부가의 층간 유전체층, 비아층 및 금속 배선층이 형성된다.
수직 트랜지스터들을 이용하는 DRAM 셀을 갖는 DRAM 어레이는 워드선과 트랜지스터 사이의 연결부에 비대칭 구조를 사용함으로써 전기적 신뢰성을 향상시키며 비트선 커패시턴스를 감소시키고, 이에 따라 워드선과 트랜지스터 전극 사이에 더 넓은 연결부를 사용할 수 있고 워드선의 패터닝 동안에 트랜지스터 게이트를 보호하기 위한 에치 스톱으로서 워드선을 사용한다.
본 발명이 단 하나의 양호한 실시예와 관련하여 기술되어 있지만, 당업자라면 본 발명이 첨부된 청구항들의 사상 및 범위 내에서 여러 가지 형태로 실시될 수 있다는 것을 잘 알 것이다.
도 1은 DRAM 셀의 개략도.
도 2 내지 도 4는 종래 기술의 레이아웃 배치의 평면도.
도 5는 종래 기술의 DRAM 어레이의 대응 단면도.
도 6 내지 도 10은 본 발명에 따른 DRAM 어레이의 일부의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50 : 분리 트렌치
110 : 중심 전극
112 : 커패시터 유전체
113 : 외부 확산부
115 : 칼라 절연 산화물
120 : 트렌치 상부 산화물

Claims (14)

  1. 반도체 기판 내에 매립되어 있고, 중심 전극 및 상기 중심 전극과 하부 트랜지스터 전극 사이에 접속된 매립 스트랩을 갖는 트렌치 커패시터, 및
    상기 중심 전극 상부에 배치되어 있고 상기 하부 전극에 의해 상기 중심 전극에 접속되어 있는 수직 트랜지스터를 포함하며,
    상기 수직 트랜지스터는 상호 접속 부재에 접속된 상부 전극, 및 상기 중심 전극 상부에 배치되어 있고 게이트 접속 부재에 의해 제어 부재에 접속되어 있는 게이트를 가지며,
    상기 게이트 접속 부재는 상기 게이트 상부와 상기 제어 부재 하부 사이에 배치되어 있고,
    상기 수직 트랜지스터의 상기 게이트는 상기 게이트 주변의 측방에 배치된 트랜지스터 게이트 절연층에 의해 상기 기판과 분리되어 있으며,
    상기 게이트 접속 부재는 이 게이트 접속 부재의 제1 측면에서는 상기 게이트 절연층에 의해 상기 기판과 분리되고 상기 제1 측면과 마주하는 상기 게이트 접속 부재의 제2 측면에서는 유전체 스페이서에 의해 상기 기판과 분리되어 있으며,
    상기 게이트 접속 부재의 폭은 상기 제1 측면 상의 유전체 스페이서에 의해 감소되지 않는 것인 DRAM 셀.
  2. 제1항에 있어서, 상기 게이트 및 상기 게이트 접속 부재는 상기 트렌치 커패시터 상부에 배치된 폴리실리콘으로 형성되는 것인 DRAM 셀.
  3. 제1항에 있어서, 상기 유전체 스페이서는 질화물로 형성되는 것인 DRAM 셀.
  4. 제3항에 있어서, 상기 유전체 스페이서에 인접한 상기 제어 부재의 한쪽 측면 상에 형성된 질화물 측벽 스페이서를 더 포함하는 것인 DRAM 셀.
  5. 제1항에 있어서, 상기 상부 전극은 상기 기판 내로 도펀트를 확산시켜 형성된 상기 기판의 도핑된 영역인 것인 DRAM 셀.
  6. a) 반도체 기판 내에 트렌치를 에칭함으로써 상기 기판 내에 매립된 트렌치 커패시터를 형성하고, 상기 트렌치의 내부 표면 상에 커패시터 유전체를 형성하며, 상기 트렌치의 하측부 내에 중심 전극을 형성하는 단계,
    b) 상기 중심 전극 상부에 배치되고 하부 트랜지스터 전극에 의해 상기 중심 전극에 접속되어 있는 수직 트랜지스터를 형성하는 단계 - 상기 수직 트랜지스터는 도전성 게이트 재료로 형성되며 상기 트렌치 내부에서 상기 중심 전극 상부에 배치되어 있는 게이트, 상기 트렌치 외부에 배치된 상부 전극, 및 상호 접속 부재 접촉 영역을 가지며, 상기 게이트의 제1 측면 상에서 상기 게이트와 상기 기판은 게이트 절연층에 의해 분리되어 있음 - ,
    c) 상기 기판 상부에 마스크층을 증착하고 이 마스크층을 패터닝하여 게이트 접속 부재를 이 게이트 접속 부재의 제1 측면 상에서는 상기 도전성 게이트 재료의 일부분으로 형성함으로써, 상기 제1 측면에 마주하는 상기 게이트의 제2 측면상 및 상기 게이트 접속 부재 외부에는 상기 도전성 게이트 재료층 내부로 개구부를 에칭하는 단계,
    d) 상기 개구부를 유전체로 충진하여 상기 개구부 내에 유전체 플러그를 형성하고 상기 개구부 외부의 상기 유전체를 평탄화하는 단계, 및
    e) 도전성 스택층을 증착하고 상기 도전성 스택층을 패터닝하여 상기 게이트 접속 부재와 전기적으로 접촉하게 게이트 제어 부재를 형성하는 단계 - 상기 게이트 제어 부재는 상기 제1 측면 상에서는 상기 상호 접속 부재 접촉 영역으로부터 변위되고 상기 제2 측면 상에서는 상기 유전체 플러그로부터 변위되어 있으며, 이에 따라 상기 도전성 스택층을 패터닝하는 중에 상기 게이트 도전성 재료는 상기 게이트 제어 부재 및 상기 유전체 플러그에 의해 보호됨 -
    를 포함하는 DRAM 셀 형성 방법.
  7. 제6항에 있어서, 상기 유전체 스페이서에 인접한 상기 제어 부재 상에 유전체 측벽을 형성하는 단계를 더 포함하는 DRAM 셀 형성 방법.
  8. 제6항에 있어서, 상기 도전성 게이트 재료는 실리콘이고, 상기 유전체는 질화물인 것인 DRAM 셀 형성 방법.
  9. 제7항에 있어서, 상기 도전성 게이트 재료는 실리콘이고, 상기 유전체는 질화물인 것인 DRAM 셀 형성 방법.
  10. 지지 트랜지스터 및 DRAM 셀의 어레이를 포함하는 집적 회로를 형성하는 방법으로서,
    a) 반도체 기판에 트렌치의 어레이를 에칭함으로써 상기 기판에 매립된 트렌치 커패시터의 어레이를 형성하고, 상기 트렌치의 내부 표면 상에 커패시터 유전체를 형성하며, 상기 트렌치의 하측부 내에 중심 전극을 형성하는 단계,
    b) 상기 중심 전극 상부에 배치되고 하부 트랜지스터 전극에 의해 상기 중심 전극에 접속되어 있는 수직 트랜지스터를 형성하는 단계 - 상기 수직 트랜지스터는 도전성 게이트 재료로 형성되고 상기 트렌치 내부에서 상기 중심 전극 상부에 배치되어 있는 게이트, 상기 트렌치 외부에 배치된 상부 전극, 및 상호 접속 부재 접촉 영역을 가지며, 상기 게이트의 제1 측면 상에서 상기 게이트와 상기 기판은 게이트 절연층에 의해 분리되어 있음 - ,
    c) 상기 기판의 표면 상에 게이트 산화물층을 형성하고 상기 게이트 산화물 상에 폴리실리콘층을 증착하는 단계,
    d) 상기 기판 상부에 마스크층을 증착하고 이 마스크층을 패터닝하여 일단의 게이트 접속 부재(a set of gate connection members)를 이 게이트 접속 부재의 제1 측면 상에서는 상기 게이트 도전성 재료의 일부분으로 형성함으로써, 상기 제1 측면에 마주하는 상기 게이트의 제2 측면상 및 상기 게이트 도전성 재료의 상기 일부분 외부에는 상기 도전성 게이트 재료층 내부로 개구부를 에칭하는 단계,
    e) 상기 개구부를 유전체로 충진하여 상기 개구부 내에 유전체 플러그를 형성하고 상기 개구부 외부의 상기 유전체를 평탄화하는 단계,
    f) 도전성 스택층을 증착하고 상기 도전성 스택층을 패터닝하여 일단의 지지 트랜지스터 게이트는 상기 어레이의 외부에, 일단의 게이트 제어 부재는 상기 게이트 접속 부재와 전기적으로 접촉하게 동시에 형성하는 단계 - 상기 일단의 게이트 제어 부재는 상기 제1 측면 상에서는 상기 상호 접속 부재 접촉 영역으로부터 변위되고 상기 제2 측면 상에서는 상기 유전체 플러그로부터 변위되어 있으며, 이에 따라 상기 도전성 스택층을 패터닝하는 중에 상기 게이트 도전성 재료는 상기 게이트 제어 부재 및 상기 유전체 플러그에 의해 보호됨 - ,
    g) 상기 일단의 게이트 제어 부재 상에 일단의 절연성 측벽을 형성하는 단계, 및
    h) 일단의 상호 접속 부재를 상기 일단의 상호 접속 부재 접촉 영역과 전기적으로 접촉하게 형성하는 단계
    를 포함하는 집적 회로 형성 방법.
  11. 제10항에 있어서, 상기 제어 부재를 패터닝하는 단계는 상기 지지 트랜지스터의 트랜지스터 게이트를 패터닝하는 단계와 동시에 수행되며,
    이에 따라 상기 트랜지스터 게이트의 오버에칭(overetching)이 상기 게이트 접속 부재와 상기 유전체 스페이서 사이의 상기 도전성 게이트 재료 내에 디봇(divot)을 형성하는 것인 집적 회로 형성 방법.
  12. 제11항에 있어서, 상기 유전체 스페이서에 인접한 상기 제어 부재 상에 유전체 측벽을 형성함으로써 상기 디봇을 충진시키는 단계를 더 포함하는 집적 회로 형성 방법.
  13. 제10항에 있어서, 상기 도전성 게이트 재료는 실리콘이고, 상기 유전체는 질화물인 것인 집적 회로 형성 방법.
  14. 제11항에 있어서, 상기 도전성 게이트 재료는 실리콘이고, 상기 유전체는 질화물인 것인 집적 회로 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101354397B1 (ko) 2008-06-04 2014-01-28 인터내셔널 비지네스 머신즈 코포레이션 누설에 비해 향상된 성능을 위하여 차등 ｎｆｅｔ 대 ｐｆｅｔ 디봇들을 생성하기 위한 차등 질화물 풀백

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
JP2004288950A (ja) * 2003-03-24 2004-10-14 Renesas Technology Corp 配線構造
TWI222180B (en) * 2003-04-29 2004-10-11 Nanya Technology Corp Method for forming vertical transistor and trench capacitor
KR100560803B1 (ko) * 2004-02-04 2006-03-13 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 제조방법
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
KR100693879B1 (ko) * 2005-06-16 2007-03-12 삼성전자주식회사 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법
US7898014B2 (en) 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US20080099814A1 (en) * 2006-10-30 2008-05-01 Qimonda Ag Integrated circuit and method for production
US20080203469A1 (en) * 2007-02-28 2008-08-28 Qimonda Ag Integrated circuit including an array of memory cells having dual gate transistors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8367485B2 (en) 2009-09-01 2013-02-05 International Business Machines Corporation Embedded silicon germanium n-type filed effect transistor for reduced floating body effect
US8174074B2 (en) * 2009-09-01 2012-05-08 International Business Machines Corporation Asymmetric embedded silicon germanium field effect transistor
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US9514992B2 (en) 2015-05-07 2016-12-06 International Business Machines Corporation Unidirectional spacer in trench silicide
US10199461B2 (en) * 2015-10-27 2019-02-05 Texas Instruments Incorporated Isolation of circuit elements using front side deep trench etch
US9799749B1 (en) 2016-08-18 2017-10-24 International Business Machines Corporation Vertical transport FET devices with uniform bottom spacer
US10418453B2 (en) * 2017-11-22 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Forming metal contacts on metal gates
US11417369B2 (en) * 2019-12-31 2022-08-16 Etron Technology, Inc. Semiconductor device structure with an underground interconnection embedded into a silicon substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518616B2 (en) * 2001-04-18 2003-02-11 International Business Machines Corporation Vertical gate top engineering for improved GC and CB process windows
US6552382B1 (en) * 2002-09-30 2003-04-22 Intelligent Sources Development Corp. Scalable vertical DRAM cell structure and its manufacturing methods

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101354397B1 (ko) 2008-06-04 2014-01-28 인터내셔널 비지네스 머신즈 코포레이션 누설에 비해 향상된 성능을 위하여 차등 ｎｆｅｔ 대 ｐｆｅｔ 디봇들을 생성하기 위한 차등 질화물 풀백

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