KR100562235B1

KR100562235B1 - 실리콘-온-절연체에 동적 랜덤 액세스 메모리 어레이를포함하는 집적 회로 형성 방법 및 그 집적 회로

Info

Publication number: KR100562235B1
Application number: KR1020040045412A
Authority: KR
Inventors: 바드카렌에이; 도브진스키데이비드엠; 호허버트엘; 쿠마르마헨다르; 펜들레톤데니스; 스테이거월트마이클디
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2003-06-18
Filing date: 2004-06-18
Publication date: 2006-03-22
Also published as: US20050064710A1; KR20040111151A; TW200503187A; TWI285943B; US6787838B1; US7195972B2

Abstract

SOI 웨이퍼 내의 트렌치 캐패시터 DRAM 셀은 어레이 내의 실리콘 소자층을 패싱 워드 라인의 일부로서 이용함으로써, 워드 라인 외측의 어레이 내에 있는 실리콘 소자층을 스트립핑하고, BOX층을 패싱 워드 라인을 기판으로부터 분리시키는 어레이 상부 산화물로서 이용한다.

Description

실리콘-온-절연체에 동적 랜덤 액세스 메모리 어레이를 포함하는 집적 회로 형성 방법 및 그 집적 회로{TRENCH CAPACITOR DRAM CELL USING BURIED OXIDE AS ARRAY TOP OXIDE}

도 1은 본 발명에 사용되는 SOI 웨이퍼의 단면도이다.

도 2는 좌측에는 DRAM 어레이의 부분이 있고, 우측에는 논리 섹션 부분이 있는 웨이퍼의 단면도이다.

도 3은 딥 트렌치 공정을 완료하고 아이솔레이션 트렌치를 채운 후의 도 2와 같은 영역을 보여주는 도면이다.

도 4는 패드 질화물층을 스트립핑한 후의 동일한 영역을 보여주는 도면이다.

도 5는 좌측의 DRAM 어레이에서는 제1 폴리층을 증착 및 제거하고, 논리 섹션에서는 제1 폴리층을 패터닝한 후의 동일한 영역을 보여주는 도면이다.

도 6은 제2 폴리층, 제1 폴리층, SOI층 및 BOX층의 증착 및 패터닝 후의 동일한 부위를 보여주는 도면이다.

도 7은 종래 기술의 순서를 보여주는 도면이다.

도 8은 도 7의 순서에 따라 형성된 DRAM 셀을 보여주는 도면이다.

도면의 주요 부분에 대한 부호의 설명

10: 벌크 기판

20: 절연층

30: 소자층(SOI층)

35: 패드층(패드 질화물층)

110: 중심 전극

120: 칼라 산화물

150: 게이트

154: 폴리(부재)

154': 구멍

157: 스페클 영역

210: 아이솔레이션 트렌치

본 발명은 트렌치 캐패시터 셀(trench capacitor cells)로 이루어지는 DRAM 어레이를 구비하는 집적 회로에 관한 것이다.

동적 랜덤 액세스 메모리(DRAM) 셀은 잘 알려져 있다. DRAM 셀은 전하를 저장하는 캐패시터와, 전하를 상기 캐패시터로 전달하고, 그 캐패시터로부터 전달받기 위한 패스 트랜지스터(pass transistor){패스 게이트(pass gate) 또는 액세스 트랜지스터(access transistor)라고도 불림}를 주요 구성으로 한다. 셀에 저장된 데이터(1 비트)는 저장 캐패시터(storage capacitor)상의 전하의 존부에 의하여 결 정된다. 셀의 크기가 칩의 밀도, 크기 및 가격을 좌우하기 때문에, 셀의 면적을 감소시키는 것이 DRAM 설계자의 일차적인 목표이다. 셀 면적을 감소시키는 것은 특징부 크기를 줄여 셀을 축소시키는 것으로 이루어지는 것이 보통이다.

셀의 특징부를 축소시키는 것 외에 셀의 면적을 감소시키는 가장 효율적인 방법은 셀 내의 가장 큰 특징부, 전형적으로는 저장 캐패시터의 면적을 감소시키는 것이다. 불행하게도, 캐패시터 플레이트 면적을 축소시키면 용량이 감소되고, 결과적으로 저장되는 전하를 감소시킨다. 전하가 감소된다고 하는 것은 DRAM에 저장되어 있는 전하가 노이즈, 소프트 에러, 누설 및 기타의 잘 알려진 DRAM 문제점에 민감하다는 것을 의미한다. 결국, DRAM 셀 설계자의 다른 한 가지 주요 목적은 셀 면적을 감소시키면서 저장 용량을 유지시키는 것이다.

저장 용량의 희생없이 이러한 밀도에 관한 목적을 달성하기 위한 한 가지 방법은 이들 셀에 트렌치 캐패시터를 사용하는 것이다. 전형적으로, 트렌치 캐패시터는 실리콘 웨이퍼에 긴 딥 트렌치(deep trenches)를 에칭한 후, 각 캐피시터를 그것의 측부를 세워서 트렌치 내에 배치하여, 캐패시터를 칩의 표면에 대하여 수직으로 향하게 함으로써 형성된다. 그러므로, 용량 및 그에 상응한 저장 가능한 전하를 희생시키지 않고도 저장 캐패시터에 필요한 표면적이 극적으로 감소된다.

그러나, 트렌치 캐패시터를 사용하면 셀 표면적의 많은 부분, 즉 저장 캐패시터에서 이전에 필요했던 셀 영역 부분이 제거되기 때문에, 셀의 액세스 트랜지스터가 어레이 영역을 결정하는 주요 셀 특징부가 되었다. 그 결과, 캐패시터 트렌치 내에 수직형 액세스 트랜지스터를 제조하는 것을 포함하여, 셀과 어레이 영역을 더욱 감소시키기 위한 노력이 있어 왔다. 예를 들면, "자동 정렬 매입 스트랩을 구비하는 실리콘-온-절연체 수직형 어레이 DRAM 셀(Silicon-On-Insulator Vertical Array DRAM Cell with Self-Aligned Buried Strap)"을 발명의 명칭으로 하는 미국 특허 제6,426,252호 및 그 특허에서 인용된 인용례를 참조하라.

DRAM 설계에는, 성능 또한 밀도 못지 않게 중요하다. 기생 용량을 감소시키고, 이에 따라 집적 회로 칩 성능을 개선하기 위하여 실리콘-온-절연체(SOI)가 사용되어 왔다. SOI는 집적 회로 내의 기생 용량을 감소시켜 개별적인 회로의 부하를 감소시킴으로써 회로 및 칩의 성능을 개선한다. 그러나, 기생 용량을 감소시키면 그 비율로 셀 저장 용량이 증가 또는 유지된다. 따라서, SOI는 DRAM 제조에는 거의 사용되지 않는다. DRAM에 SOI를 사용하려는 한 가지 시도가 상기 인용된 특허에 교시되어 있다.

그러므로, 동적 랜덤 액세스 메모리(DRAM) 제품의 칩당 저장되는 데이터 비트의 수를 증가시킬 필요가 있다. 또한, 셀의 전하 저장 성능(cell charge storage)을 훼손시키는 일이 없이 DRAM의 전기적인 성능을 개선할 필요가 있다.

이제 도면을 참고하면, 특히 도 7은 상기 인용된 특허의 수직형 DRAM 셀을 형성하기 위한 종래 기술의 실리콘-온-절연체(SOI) 공정의 흐름도를 보여주고 있다. 우선, 단계 100에서, 층상 반도체 웨이퍼를 준비한다. 초기의 웨이퍼는 단결정 실리콘 웨이퍼인 것이 바람직하다. 이 실리콘 웨이퍼에는 매입 산화물(Buried OXide: BOX)층이 형성된다. 상기 BOX층은 이 BOX층 위의 실리콘층(SOI층)을 그 실리콘층보다 훨씬 더 두꺼운 기판으로부터 격리시킨다. 그 후, 단계 102에서, 바람 직하기로는 전형적인 포토리소그래피 및 에칭 공정을 이용하여 딥 트렌치들을 형성한다. 딥 트렌치들은 실리콘층, BOX층을 관통하여 상기 더 두꺼운 기판 내로 형성된다. 상기 웨이퍼 위에는 얇은 노드 유전체층(node dielectric layer)이 딥 트렌치의 측벽들을 따라서 컨포멀하게(conformally) 형성된다. 노드 유전체층의 형성 후, 단계 104에서 상기 딥 트렌치 내에 캐패시터 플레이트를 형성한다. 그 후, 단계 106에서, 상기 SOI층으로부터 얇은 노드 유전체층을 스트립핑하고, 상기 BOX층 측벽의 상부에서, 각 캐패시터 플레이트의 상면 둘레에 홈을 형성한다.

다음, 단계 108에서, 상기 홈에 도전성 스트랩핑 물질(conductive strapping material)을 채운다. 그 후, 단계 110에서, 상기 웨이퍼 위에, 그리고 특히 캐패시터 플레이트의 상부에 산화물을 형성하는데, 즉, 트렌치 상부 산화물(Trench Top Oxide: TTO)을 형성한다. 단계 112에서, 웨이퍼 표면으로부터 과잉 TTO를 스트립핑한다. 단계 114에서, 웨이퍼 표면으로부터 패드 질화물층(pad nitride layer)을 제거하고 트렌치 측벽에 게이트 산화물을 형성한다. 단계 116에서, 트렌치 측벽을 따라 액세스 트랜지스터 게이트를 형성하고, 샬로우 트렌치 아이솔레이션 기법(shallow trench isolation techniques)을 사용하여 셀들을 획정(劃定)한다. 마지막으로, 단계 118에서, 소자 영역, 소자 웰(device wells)을 획정하고 비트 라인과 워드 라인을 형성함으로써, 셀의 획정이 완료된다. 도 8은 도 7의 단계들에 따라 딥 트렌치 내의 완성된 수직형 DRAM 셀을 예시하고 있다. 우선, 전술한 바와 같이, BOX층(822)이 단결정 실리콘 웨이퍼에 형성되어 있다. 상기 BOX층(822)은 SOI 실리콘층(824)을 나머지의 더 두꺼운 기판(826)으로부터 분리시킨다. 비록, BOX층(822)은 단결정 실리콘에 고선량 산소 이온 주입법을 사용하여 형성하는 것이 바람직하지만, 임의의 다른 적절한 SOI 기술을 사용해도 좋다. 바람직한 BOX층(822)의 두께는 300 nm이지만, 상기 BOX층(822)의 두께는 10 nm 내지 500 nm 일 수도 있다. 상기 BOX층(822)의 두께는 이온 주입 선량 및 에너지를 조절함으로써 선택될 수 있다. SOI 실리콘층(824)은 두께가 500 nm인 것이 바람직하다. 그러나, SOI 실리콘층(824)은 원하는 셀 액세스 트랜지스터 채널 길이에 따라 100 nm 내지 1000 nm일 수 있으며, 그 SOI 실리콘층(824)의 두께는 화학적 증착(CVD) 에피택셜 성막법을 사용하/여 조절할 수도 있다. 층상 웨이퍼를 마련한 후, 메모리셀을 그 웨이퍼에 형성하거나, 또는 추후에 사용하기 위하여 그 웨이퍼를 비축해 두어도 좋다.

바람직한 실시예에 따른 DRAM 셀 형성은 실리콘층(824) 상면 위에 실리콘 질화물(SiN)과 같은 절연 물질층으로 이루어지는 패드층을 형성하는 것으로 이어진다. 패드층은 저압 CVD(LPCVD)를 사용하여, 예컨대 10 nm 내지 500 nm, 바람직하기로는 200 nm 두께의 SiN층을 증착함으로써 형성될 수 있다. 선택적으로는, LPCVD SiN 패드층을 형성하기 전에, 얇은(2 nm 내지 10 nm, 바람직하기로는 5 nm) 열산화물층(도시되지 않음)을 SOI 실리콘층(824) 표면 위에 형성할 수 있다.

단계 100에서 웨이퍼를 준비하였으면, 단계 102에서, SOI층(824), BOX층(822)을 관통하여 기판(826) 내로 딥 트렌치(820)를 형성한다. SiN 패드층 위에는 보론 실리케이트 유리(Boron Silicate Glass: BSG)로 이루어지는 하드 마스크층(도시되지 않음)이 형성된다. 대안으로, 상기 하드 마스크층 대신에 도핑되지 않은 실리케이트 유리(Undoped Silicate Glass)와 같은 임의의 적절한 하드 디스크 물질이 사용될 수 있다. 딥 트렌치는 종래의 포토리소그래피 기술을 사용하여 BSG 하드 마스크층을 패터닝함으로써 형성되며, 그 후 가령 반응성 이온 에칭(Reactive Ion Etch: RIE)과 같은 이방성 건식 에칭 기술을 사용하여 트렌치를 에칭한다. 딥 트렌치는 기판(826) 속으로 6 .mu.m 확장되는 것이 바람직하지만, 기판(826) 속으로 3 .mu.m 내지 10 .mu.m까지 확장될 수도 있다.

저장 캐패시터 카운터 전극, 즉 트랜치를 포위하는 공통 캐패시터 플레이트는, 바람직하기로는 적절한 n형 도펀트의 농도가 비교적 높게 기판(824)을 도핑함으로써 형성된다. 대안으로, 기판을 도핑하지 않고, 트렌치들을 에칭한 후에, 기판(826)에 있는 트렌치의 측벽을 적절히 도핑할 수도 있는데, 도펀트는 기판(826) 속으로 외향 확산(outdiffusion)되어 카운터 전극을 형성한다. 트렌치 형성 후, 그리고 필요하다면 카운터 전극 형성 후, 얇은(25-60 옹스트롬) 노드 유전체층(832), 바람직하기로는 LPCVD SiN층이 형성되는데, 이것이 저장 캐패시터 유전체이다.

다음, 단계 104에서, 트렌치에 캐패시터 플레이트(834)가 형성된다. 상기 캐패시터 플레이트(834)는 LPCVD층을 이용하여, 바람직하기로는 n형 도펀트가 도핑된 폴리실리콘(폴리)층을 증착함으로써 형성된다. 그 후, 도핑된 폴리실리콘층은, 바람직하기로는 SF₆ 플라즈마와 같은 등방성 건식 에칭을 사용하여, 패드층까지 평탄화되고, SOI층(824) 아래의, 그리고 BOX층(822) 내의 지점까지 딥 트렌치 내로 홈이 형성된다.

SOI 및 BOX 트렌치 측벽으로부터 얇은 노드 유전체층(832)이 박리되고, BOX 내에 홈이 형성되는데, 이들 홈에 도전성 물질이 채워져서 스트랩(844)을 형성하게 된다. 얇은 노드 유전체층(832)은, 바람직하기로는 불화수소산 등을 사용하는 습식 에칭을 이용하여, 트렌치 측벽으로부터 박리되며, 이에 따라 SOI층(824) 측벽과 BOX층(822)의 상연부를 노출시킨다. 그 후, BOX층(822)의 노출된 측벽부는, 바람직하기로는 HF를 함유하는 습식 에칭 용액을 사용하여 등방성으로 에칭되어 노출된 측벽 아래에 홈을 형성한다. 에칭 시간은, 산화물의 제거로 인하여 기판(826)의 상면이 노출되지 않도록 선택되는데, 상기 홈은 BOX층(822) 내에 수용된다. 그러므로, 상기 홈들은 상면에서 SOI층(824)과 경계를 이루고, 한 측부에서는 트렌치 캐패시터 플레이트(834)의 상단을 따라 얇은 노드 유전체층(832)와 경계를 이룬다. 그러므로, 홈의 형성에 이어서, 습식 스트립(etch strip)을 사용하여, 상기 홈 내부로부터 노출된 얇은 노드 유전체층(832)을 에칭하여 그 홈 내에서 트렌치 캐패시터 플레이트(834)의 상단을 노출시킨다.

다음, SOI 측벽(838, 840) 및 폴리실리콘(834)의 노출된 상면(842)에는 7 옹스트롬 산화물 또는 질화물층과 같은 얇은 유전체 표면층(도시되지 않음)의 계면 처리층이 형성된다. 이 얇은, 7 옹스트롬의 유전체 계면 처리층은 폴리실리콘 플레이트(834)로부터 SOI층(824) 내로의 외향 확산 범위를 제어하고 제한한다. 그러므로, 얇은 유전체 계면 처리층은 완전히 격리되어 있지는 않으며, 폴리실리콘 플레이트(834)의 측부를 따른, 그리고 SOI층(824)의 하부에서의 전자 터널링(electron tunneling)을 위하여 전기적인 전도성을 갖는다.

단계 108에서, 얇은 스트랩층이 증착되고, 과잉 스트랩 물질이 제거되어 스트랩(844)을 남긴다. 상기 홈들을 완전히 채울만큼 충분한 두께의 얇은 스트랩층은 두께가 30 nm인 것이 바람직하며 10 내지 50 nm일 수 있다. 그 후, 과잉 스트랩 물질은 수평 및 수직면으로부터 선택적으로 제거되고, 그 나머지 폴리실리콘 스트랩 물질이 스트랩(844)을 형성한다. 그 노출된 SOI 측벽의 계면 처리에 대하여 선택성을 갖는 임의의 적절한 선택적 습식 에칭 또는 건식 에칭을 이용하여 과잉 스트랩 물질을 제거할 수도 있다. 그러므로, 후에 도펀트가 SOI층(824) 내로 외향 확산되는 경우, 상기 스트랩(844)은 트렌치 폴리실리콘 캐패시터 플레이트(834)와 그 위의 SOI층(824) 사이에 자동 정렬 매입형 전기 접속부를 형성한다.

단계 110에서, 산화물층이 웨이퍼 위에 형성되어 캐패시터 플레이트(834) 상에 트렌치 상부 산화물(TTO)(848)을 형성한다. TTO층(848)을 증착시키는 데에는 이방성 고밀도 플라즈마(HDP)를 사용하는 것이 바람직하다. HDP는 수평 방향 표면을 따라서는 증착 속도가 빠르고, 측벽과 같은 수직 방향 표면을 따라서는 증착 속도가 느리다.

그 후, 단계 112에서 패드 SiN 표면으로부터 과잉 표면 산화물층이 제거된다. TTO(848) 상의 트렌치에는 포토레지스트 플러그(photoresist plugs)가 형성된다. 포토레지스층은 단지 포토레지스트 플러그만이 트렌치에 남도록 에치백되는 것이 바람직하다. 과잉 표면 산화물은 RIE와 같은 적절한 에칭을 사용하여 제거된다. 그 후, 포토레지스트 플러그가 제거된다. 선택적으로는, 질화물에 대하여 선택성을 갖는 전형적인 선택적 화학 기계적 연마(CMP) 공정을 사용하여 과잉 표면 산화물층을 제거한다.

다음, 단계 114에서 패드 SiN이 제거되고 게이트 산화물이 형성된다. 적절한 에칭제를 사용하여 패드 SiN층을 제거하고, 5 - 20 nm, 바람직하기로는 80 nm의 희생 산화물층이 열산화에 의하여 성장된다. 희생 산화물층(도시되지 않음)은 노출된 SOI층(824) 및 측벽에서 발생했을 수도 있는 표재성 표면 손상을 보수한다. 웨이퍼에는 선택된 소자 영역이 획정되고 이온 주입법에 의하여 도핑이 이루어진다. 불화수소산 용액을 사용하여 희생 산화물층을 스트립핑한다. 그 후, 열산화법을 사용하여 SOI층(824) 위에 2 - 100 nm, 바람직하기로는 5 nm의 게이트 산화물층을 성장시킨다.

셀 액세스 트렌지스터의 형성은 단계 116에서 완료된다. 바람직하기로는 LPCVD를 사용하여 폴리실리콘층을 증착함으로써 게이트 도체(GC)(854)가 형성되어 트렌치를 채운다. 폴리실리콘층 위에는 보호 질화물 패드층(도시되지 않음)이 증착된다. 그 후, 통상적인 포토리소그래피 및 건식 에칭, 예컨대 RIE와 같은 통상적인 샬로우 트렌치 아이솔레이션(STI) 공정을 사용하여 소자 아이솔레이션 트렌치(856)를 형성한다. RIE로 형성된 샬로우 트렌치는 하나의 딥 트렌치 측벽을 제거하고, 하방으로 SOI 실리콘층(824) 및 BOX층(822)을 관통하여 기판(826) 내로 연장한다. 그러므로, 샬로우 트렌치(856)는 필연적으로 BOX층(822) 위에 SOI층(824)으로 이루어진 격리된 실리콘 아일랜드를 형성하고, 하나의 측벽(838)을 따라 게이트 도체(854)가 남아서 각 셀의 액세스 트랜지스터 게이트를 형성한다. 그 후, 샬로우 트렌치(856)에는 이방성 HDP 증착법과 같은 공정을 사용하여 이산화실리콘과 같은 유전 물질을 채운다. 그 후, 통상적인 CMP 공정을 사용하여 표면을 보호 SiN 패드 표면까지 평탄화한다. 표준 습식 에칭을 사용하여 웨이퍼로부터 보호 SiN 패드를 스트립핑한다. 리소그래피 및 건식 에칭을 사용하여 상기 표면위에 상기 게이트 도체(854)와 접촉하는 폴리실리콘 워드 라인 층(polysilicon wordline layer)을 형성하고 패터닝한다.

본 발명은 전술한 바와 같은 종래 기술을 개량한 DRAM 셀 제조 방법을 제공하는 데 있다.

본 발명은 SOI 기판에 형성되고 트렌치 캐패시터와 수직형 트랜지스터를 구비한 DRAM 셀에 관한 것이다.

본 발명의 특징은 BOX 아래에, 그리고 전체적으로 실리콘 기판 내에 수직형 트랜지스터를 배치한다는 것이다.

본 발명의 다른 한 가지 특징은 인접한 워드 라인(패싱 워드 라인)을 트랜지스터 본체에 인접한 실리콘 영역으로부터 격리시키는 절연체로서 BOX를 사용한다는 것이다.

도 1은 웨이퍼 벌크 기판(10)을 구비하는 SOI(Silicon On Insulator)의 단면도를 보여주고 있는데, 상기 웨이퍼 벌크 기판 위에는 절연층(20)이 형성되어,회로를 구성하는 논리 소자를 수용하고 있는 소자층(30)으로부터 벌크 실리콘을 분리 시킨다. 절연층(20)은 통상적으로 산화물로 제조되고, 매입 산화물(BOX)층이라 불린다.

소자와 기판 사이의 용량을 감소시키는 것과 관련한 SOI 회로의 장점은 잘 알려져 있다. 소자층 내에 수평형(평면형) 트랜지스터가 형성된 DRAM 셀이 설계되었다.

수직형 트랜지스터를 구비한 DRAM 또는 매입형 DRAM 어레이의 경우, 상부층, 즉 소자층과 BOX는 필요하지 않으며, 제거되거나 그렇지 않으면 비간섭성으로 만들어야 한다.

상기 인용된 특허는 셀의 용법에 BOX를 채택하는 방법을 논의하고 있지만, 패싱 워드 라인 구조를 구비하고 있지 않으며, 따라서 기생 트랜지스터(parasitic transistor)의 생성을 회피하기 위하여 실리콘 기판으로부터 패싱 워드 라인을 절연시킬 필요가 없다.

도 2는 좌측에는 DRAM 어레이 부분을, 그리고 우측에는 매입형 DRAM 매크로의 경우의 보조 회로 또는 논리 회로 영역의 부분을 단면도로 보여주고 있다. 도면의 상부에는, 통상적인 패드 산화물과 패드 질화물을 구비하는 패드층(35)이 배치되었다. 이 도면은 트렌치를 에칭하고, 기생 트랜지스터의 생성을 회피하기 위하여 필요한 칼라 산화물(collar oxide)(120)과 중심 전극(110)을 구비하는 캐패시터를 형성하는 예비 단계들 후의 어레이를 보여주고 있다. 캐패시터와 노드 유전체를 마무리하는 기판 내의 외측 매입 플레이트는 도면에 도시되어 있지 않다. 수평 영역(130)은 패스 트랜지스터를 트렌치 캐패시터로부터 격리시키는 트렌치 상부 산화물(TTO)을 나타낸다. 영역(125)은 기판(10) 내로 외향 확산하여 매입 스트랩을 형성하는 매입 스트랩 폴리(burried strap poly)를 나타낸다.

도면 부호 100은 전체적으로 수직형 패스 트랜지스터 영역을 나타내는데, 이 영역은 통상적으로 형성되며, 이 영역의 형성 방법이 당업자에게는 잘 알려져 있기 때문에 상세히 도시되어 있지 않다.

트렌치 내의 게이트(150)는 패스 트랜지스터의 게이트이다. 게이트(150) 위에는, 가령 트랜지스터의 역치 전압을 설정하기 위하여 앵글형 역치 주입(angled threshold implant)을 수행하는 것과, 내벽에 게이트 유전체를 위한 열 산화물을 성장시키는 것 등과 같은, 트랜지스터를 형성함에 있어서의 선행 단계 후에 트렌치의 상부를 채우는 데 사용되었던 폴리에 홈을 형성함으로써, 구멍(154')이 형성되어 있다. 상기 구멍(154')은 트렌치를 채우고, 게이트(150)를 형성하는 데 사용된 폴리에 홈을 형성함에 의하여 형성되었다. 앵글 역치 주입은 상기 구멍(154')을 통해서 수행되어 트랜지스터의 역치 전압을 설정할 수 있다.

도 3은 구멍(154')의 노출된 벽에 질화물 스페이서(152)를 형성한 후 상부에 다시 폴리를 채운 결과를 보여주고 있다. 상기 질화물 스페이서는 SiN층을 증착하고, 가령 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭 기술을 사용하여 에칭함으로써 형성될 수 있다. 저압 CVD(LPCVD)를 사용하여, 두께가 10 nm 내지 100 nm, 바람직하기로는 55 nm인 SiN층을 상기 질화물 스페이서로 증착한다. 구멍(154')의 바닥과 트랜지스터 게이트(150) 사이의 분할선이 점선(151)으로 도시되어 있다. 상기 구멍을 채운 후의 잔존 폴리 및 임의의 잔존 산화물은 CMP 공정에서 패드 질 화물층(35)을 연마 정지부로 사용하여 연마되었다.

도면의 우측에서, 아이솔레이션 트렌치(IT)(210)가 에칭되어 유전체(산화물)가 채워져 있는데, 과잉 유전체는 또한 CMP 작업으로 제거된다. 이는 당업자에게는 잘 알려져 있는 샬로우 트렌치 아이솔레이션(STI) 공정이다.

도 4는 패드 질화물층(35)을 벗기고 SOI층(30)의 상부를 노출된 상태로 남긴 결과를 보여주고 있다. 후속 단계에서는, 폴리(154)가 수직형 트랜지스터 게이트(150) 콘택을 형성하고 역시 어레이의 워드 라인 중 하나를 형성하도록 지면(紙面: 도면)에 수직인 방향으로 연장하는 게이트/워드 라인 구조를 위한 토대가 된다. 2개의 폴리 부재(154) 사이에는, "패싱 워드 라인"이라 불리는 제2 워드 라인이 형성된다. 이 워드 라인은 당업자에게 잘 알려진 절첩 워드 라인 아키텍쳐(folded wordline architecture)에서 지면(紙面: 도면)의 앞뒷면에서 DRAM 셀과 접촉한다.

이러한 패싱 워드 라인 구조에 따른 문제점은 충분히 두꺼운 유전체가 존재하지 않으면 워드 라인이 그것 아래의 실리콘 내에 기생 트랜지스터를 형성하게 된다는 것이다. 종래 기술에 있어서, 그러한 유전체를 크램프형 레이아웃(cramped layout)으로 제조하는 경우, 본 발명에 의하여 해결되는 문제가 존재한다.

도 5는 제1 레벨의 상호 접속/게이트층을 배치함에 있어서의 제1 단계의 결과를 보여주고 있다. 실리콘(30)의 상면에는 게이트 산화물 박막(32)이 성막되어 있다. 공칭 두께 70 nm까지, 블랭킷 폴리 박막(폴리 I)이 증착되었다. 폴리 I은 지지부를 덮는 블록 마스크를 사용하여 어레이에서 벗겨져 지지부에서 패터닝되어 평면형 FET들의 게이트인 게이트(222)를 형성한다. 이러한 단계를 행하는 이유는 지지부 내의 게이트의 두께가 어레이 내의 그것보다 더 두꺼운 것이 바람직하기 때문이다. 폴리(154)가 어레이 내에 게이트 및 SOI층(30)을 위한 토대를 제공하기 때문에 어레이 내에서는 실리사이드를 형성하기 위한 얇은 폴리이면 충분한 반면, 낮은 게이트 저항을 위해서는 지지부 내에 두꺼운 폴리가 필요하다. 낮은 워드 라인 대 워드 라인/비트선 기생 용량 및 이에 따라 조밀한 피치를 얻을 수 있기 때문에, 어레이에 있어서는 얇은 폴리가 바람직하다.

도 6은 제2 폴리층, 즉 폴리 Ⅱ가 배치되고 제1 및 제2 폴리층이 지지부 영역 내에서 동일한 게이트 패턴으로 패터닝되고, 제2 폴리층이 패터닝되어 어레이 내에 게이트 콘택/워드 라인 구조를 형성한 추가적인 단계들의 결과를 보여주고 있다. 상기 어레이에 있어서, 폴리 Ⅱ가 에칭된 후에 에칭이 계속되어 SOI층(30) 및 BOX층(20)을 에칭한다. 어레이 내의 BOX층(20)을 에칭하는 동안 추가의 블록 마스크가 사용되어 지지부를 덮는다. 그 결과가 지면(紙面)의 셀 위에 있는 게이트 콘택(158)과 이들 게이트 콘택 사이의 패싱 워드 라인(160)이다. BOX층(20)은 벌크 실리콘 기판으로부터 워드 라인을 격리시키는 절연층(어레이 상부 산화물이라 부름)을 형성한다. 양 워드 라인 모두 BOX에 의하여 격리되는데, 구조체(158)의 지면(紙面) 앞뒷면에 BOX 절연층을 갖는다.

이러한 해결책의 경우, BOX의 두께는 패싱 워드 라인을 격리시키기 위하여 충분히 두꺼운 절연층을 증착시킬 필요성을 제외하면 장점으로 된다.

도면의 우측에서, 폴리 I과 폴리 Ⅱ는 지지부 영역에 논리 트랜지스터의 게 이트 스택을 형성하도록 패터닝되었다. 어레이 내의 SOI층과 어레이 내의 BOX층이 에칭되는 동안 SOI층에 대한 손상을 회피하기 위하여, 상기 어레이 및 지지부 내의 논리 게이트는 동시에 패터닝되고, 상기 BOX층(20)은 별도의 에칭 단계에서 추가적인 블록 마스크를 사용하여 에칭하는 것이 바람직하다.

선택적으로는, 전기적인 터널링이 발생될 수 있는, 단결정 대 폴리 계면(single crystal to poly interface)에 대하여, 폴리 Ⅱ 증착 전에 얇은 SiN층을 증착시킬 수 있다(미국 특허 제6,429,101호).

스페클 영역(speckled area)(157)이 주입되어, 후속 공정에서 구멍(165)에 형성될 비트선 콘택으로서 사용될 S/D 확장부를 형성한다. 질화물 스페이서(152)는 워드 라인과 기판 사이의 쇼트를 방지하고, 게이트 도체(158)의 에칭중에 에칭 정지부로서 작용한다.

후속 단계에서, 게이트 스택의 측벽이 산화되게 되고, 처리 공정은 표준 논리 프로세스로 계속되게 된다.

회로를 완성하기 위하여, 통상적인 상호 접속부가 형성되게 된다.

공정 순서

패드층(들), 블랭킷 주입부를 구비한 기판을 마련하는 초기 단계 수행.

캐패시터를 위한 딥 트렌치 에칭, 매입 플레이트 형성, 유전체 증착 및 중심 전극 채움.

중심 전극에 홈 형성, 칼라 산화물 형성

매입 스트랩 형성

수직형 트랜지스터 게이트 산화물 형성

VA(수직형 트랜지스터에 있어서의 역치 전압)를 위한 앵글형 주입 및 XA(비트선 콘택)을 위한 확장 주입

트랜지스터 위의 딥 트렌치(DT)에 스페이서 형성, DT에 폴리 채움, 폴리에 대한 화학 기계적 연마(CMP)

아이솔레이션 트렌치(IT) 에칭, IT 채움, IT에 대한 CMP

패드 질화물 스트립핑

어레이 및 지지부 내에서의 희생 산화(Sac Oxidation)

어레이 웰 및 지지부 이식

지지부에 게이트 산화물 성장

블랭킷 폴리 I 증착

트랜지스터 게이트를 획성(劃成)하기 위한 지지부 내의 폴리의 리소그래피. 어레이 내의 블록 마스크

어레이 및 지지부 내의 폴리 I 에칭

지지부 내의 레지스트 스트립핑

어레이 내의 게이트 산화물층 제거

{단결정 대 폴리간 계면을 위한 선택적인 박막 SiN (미국 특허 제6,429,101호)}

블랭킷 폴리 Ⅱ 증착

어레이 및 지지부 내의 게이트 리소그래피

어레이 및 지지부 내의 게이트 스택 에칭(지지부 내의 폴리 Ⅰ및 폴리 Ⅱ, 어레이 내의 폴리 Ⅱ 및 SOI 에칭)

어레이 내의 레지스트 스트립핑

지지부를 덮는 블록 마스크를 이용한 어레이 내의 BOX 에칭

어레이 및 지지부 내의 게이트 스택상의 측벽 산화

비트선 콘택을 위한 어레이 내의 확장 주입(XA)(앞서 수행되지 않은 경우)

표준 논리 프로세스로 계속

특정 소자 형태, 즉 n형 FET(NFET)를 위하여 도핑되는 소자 및 소자 영역과 관련하여 바람직한 실시예를 설명하였으나, 전술한 소자의 형태는 단지 예에 불과한 것으로 한정의 의도가 없다는 것을 유의해야 한다. 당업자라면, 본 발명의 정신이나 범위로부터 벗어나지 않고도, 적절한 경우에 NFET를 p형 FET(PFET)로, 그리고 n형 도펀트를 p형 도펀트로 어떻게 대체하는지를 알 수 있다.

당업자라면 본 발명이 DRAM인 집적 회로에도 적용될 수 있고, DRAM과 관련된 보조 기능에 부가하여 회로 기능을 수행하는 일조의 논리 트랜지스터는 물론 DRAM 어레이를 포함하는 집적 회로에도 적용될 수 있다는 것을 인식할 것이다. 두 가지 형태의 모든 논리 트랜지스터를 지지부 및/또는 논리 장치라 부른다.

본 발명을 단 하나의 바람직한 실시예와 관련하여 설명하였으나, 당업자라면 본 발명이 첨부된 청구 범위의 사상 및 범위 내에서 여러 가지 형태로 실시될 수 있다는 것을 인식할 것이다.

본 발명에 따르면, SOI 웨이퍼 내의 트렌치 캐패시터 DRAM 셀이 어레이 내의 실리콘 소자층을 패싱 워드 라인의 일부로서 이용함으로써, 워드 라인 외측의 어레이 내에 있는 실리콘 소자층을 스트립핑하고, BOX층을 패싱 워드 라인을 기판으로부터 분리시키는 어레이 상부 산화물로서 이용하는 집적 회로가 제공된다. 이러한 구성에 따르면, DRAM에 있어서의 칩당 저장되는 데이터 비트수가 증가될 수 있으며, 셀의 전하 저장 성능을 훼손시키지 않고, DRAM의 전기적인 성능을 개선함으로써, 워드 라인의 유전체가 충분히 두껍지 않더라도 기생 트랜지스터가 형성되는 것을 방지할 수 있다.

Claims

SOI 웨이퍼 내에 DRAM 어레이를 포함하는 집적 회로를 형성하는 집적 회로 형성 방법으로서,

BOX층에 의하여 벌크 기판으로부터 분리되어 있는 실리콘 소자층으로서, 어레이 영역과 이 어레이 영역 외측의 지지부 영역을 구비하는 것인 실리콘 소자층을 구비하는 SOI 기판을 마련하는 단계와;

상기 어레이 영역에 딥 트렌치 어레이를 에칭하고, 이들 트렌치 내에 캐패시터를 형성하는 단계와;

상기 BOX 아래에 수직형 트랜지스터를 형성하는 단계와;

상기 어레이 내에 게이트 스택/워드 라인을 형성하고, 상기 지지부 영역에 게이트 스택을 형성하는 단계와;

상기 어레이 내의 게이트 스택을 마스크로서 사용하여 상기 어레이 내의 소자층을 에칭하는 단계와;

블록 마스크를 사용하여 어레이 내의 BOX를 에칭하여, 그 BOX에 의하여 기판으로부터 절연된 패싱 워드 라인을 형성하는 단계와;

회로 완성 단계

를 포함하는 것인 집적 회로 형성 방법.
제1항에 있어서, 어레이 및 지지부 내의 게이트 스택을 패터닝하는 단계를 더 포함하고, 이 패터닝 단계는

제1 폴리층을 증착하는 단계와;

어레이 영역 내의 제1 폴리층을 제거하고 어레이 외측에 있는 게이트 패턴으로 상기 제1 폴리층을 패터닝하는 단계와;

제2 폴리층을 증착하는 단계와;

상기 어레이 외측에 있는 게이트 패턴으로 상기 제1 폴리층 및 제2 폴리층을 패터닝하고 상기 어레이 내의 제1 레벨의 상호 접속 패턴으로 SOI층을 상기 제2 폴리층 및 SOI층을 패터닝하는 단계

를 포함하는 것인 집적 회로 형성 방법.
제2항에 있어서, 상기 제1 폴리층과 제2 폴리층은 MOSFET 게이트를 형성하기에 적합한 결합 두께를 갖는 것인 집적 회로 형성 방법.
제2항 또는 제3항에 있어서, 상기 제2 폴리층과 소자층은 워드 라인을 형성하기에 적합한 결합 두께를 갖는 것인 집적 회로 형성 방법.
제1항 내지 제3항 중 어느 하나의 항에 있어서, 상기 BOX를 에칭하는 단계는 일조의 구멍을 개방시켜 수직형 트랜지스터의 상부 전극을 노출시키는 것인 집적 회로 형성 방법.
제4항에 있어서, 상기 BOX를 에칭하는 단계는 일조의 구멍을 개방시켜 수직형 트랜지스터의 상부 전극을 노출시키는 것인 집적 회로 형성 방법.
제2항에 있어서, 상기 지지부 영역 내의 제1 및 제2 폴리층은 동일한 에칭 공정으로 패터닝되는 것인 집적 회로 형성 방법.
제2항에 있어서, 상기 어레이 내의 제2 폴리층과 소자층은 동일한 에칭 공정으로 패터닝되는 것인 집적 회로 형성 방법.
SOI 웨이퍼에 DRAM 어레이를 구비하는 집적 회로로서,

BOX층에 의하여 벌크 기판으로부터 분리된 실리콘 소자층을 구비하는 SOI 기판으로서, 상기 소자층은 어레이 영역과 어레이 영역 외부의 논리 영역을 구비하는 것인 SOI 기판과;

내부에 캐패시터가 형성되는, 상기 어레이 내의 일조의 딥 트렌치와;

상기 BOX 아래에 배치되는 상기 어레이 내의 일조의 수직형 트랜지스터와;

워드 라인이 유전체에 의하여 상기 기판으로부터 분리된 상태로 배치되는, 상기 어레이 내의 일조의 게이트/워드 라인 구조

를 구비하는 것인 집적 회로.
제9항에 있어서, 상기 수직형 트랜지스터는 상기 BOX 아래에 형성되어 상기 BOX에 형성된 구멍을 통해서 상호 접속 부재와 접속되는 상부 전극을 구비하는 것인 집적 회로.
제9항에 있어서, 상기 어레이는 패싱 워드 라인과 접속됨으로써, 교번 워드 라인이 수직형 트랜지스터들의 게이트들과 접촉하고 상부 전극들 위로 통과하며, 상기 BOX 아래에 형성되는 상기 상부 전극들은 상기 BOX에 형성된 구멍들을 통해서 인접한 워드 라인 사이에서 수직으로 연장하는 상호 접속 부재에 접속되는 것인 집적 회로.
제9항 내지 제11항 중 어느 하나의 항에 있어서, 상기 어레이 내의 BOX의 부분들은 워드 구조 아래에 남아서 상기 워드 라인 구조를 기판으로부터 격리시키는 것인 집적 회로.
제9항에 있어서, 제1 폴리층 위에 증착되어 폴리 결합 두께를 갖는 제2 폴리층으로부터 일조의 논리 게이트가 형성되는 것인 집적 회로.
제13항에 있어서, 게이트 전극 위에 증착되어 상기 결합 두께보다 더 얇은 게이트 콘택 폴리 두께를 갖는 제2 폴리층으로부터 일조의 셀 게이트 콘택이 형성되는 것인 집적 회로.