KR100495579B1

KR100495579B1 - 메모리 어레이 형성 방법

Info

Publication number: KR100495579B1
Application number: KR10-2003-7006108A
Authority: KR
Inventors: 만델만잭에이; 디바카루니라마찬드라; 라덴스칼제이; 쿠델카스테판
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date: 2000-11-03
Filing date: 2001-11-05
Publication date: 2005-06-16
Also published as: KR20030048454A; WO2002037542A2; EP1396009A2; US6440872B1; WO2002037542A3

Abstract

본 발명은 약 1.5 볼트의 동작 전압 V_blh 에서 약 60nm의 최소 피처 크기 F 까지 스케일가능하며 플로팅 웰 효과에 대해 실질적으로 영향을 받지 않는 혼성 타입 메모리 셀 어레이를 형성하는 프로세스에 관한 것이다.

Description

메모리 어레이 형성 방법{METHOD FOR HYBRID DRAM CELL UTILIZING CONFINED STRAP ISOLATION}

본 발명은 반도체 메모리 셀에 관한 것이며, 특히 초미세적으로 스케일가능한 혼성 타입 메모리 셀 어레이(an ultra-scalable hybrid-type memory cell array)에 관한 것이다. 구체적으로 말하자면, 본 발명은 약 1.5 볼트의 동작 전압 V_blh 에서 약 60nm의 최소 피처 크기 F 까지 스케일가능한 혼성 타입 메모리 셀 어레이를 형성하는 프로세스에 관한 것이다.

통상적인 종형 DRAM은 약 110 nm의 설계 그라운드룰(a design groundrule) 아래에서 스케일되기 때문에, 인접하는 저장 트렌치의 측벽 상의 매립된 스트랩 영역의 침식부(encroachment)가 상기 매립된 스트랩 영역 상부의 P 웰의 부분의 내부로 유입되고 외부로 유출되는 경로 홀(path holes)을 차단시킨다.

플로팅 웰 효과(floating-well effects)가 종래 기술 종형 DRAM 메모리 어레이의 스케일가능 정도(scalability)를 인접하는 저장 트랜치 간의 약 90nm 최소 거리로 제한한다는 것이 실험을 통해서 발견되었다. 통상적인 종형 DRAM 메모리의 스케일가능 정도를 제한하는 다수의 동적 누설 메카니즘이 식별되고 정량화되었다. 상기 동적 누설 메카니즘은 (1) 플로팅 웰 비트라인 방해(FWBD), (2) 과도 드레인 유도성 장벽 감소(TDIBL), (3) 인접 워드라인 유도성 펀치쓰루(AWIPT)를 포함한다.

각 메카니즘으로 인한 심각한 전하 손실의 시작은 프로세스 깊은 트렌치(DT) 대 깊은 트렌치(DT) 간격(process deep trench to deep trench spacing)의 대략 90nm 단부에서 발생한다. 이로써, 통상적인 종형 DRAM 메모리 셀의 110 nm 아래에서의 스케일가능성이 플로팅 웰 효과에 의해 제한될 것이다.

종래 기술 종형 DRAM 메모리 어레이의 스케일가능 정도를 제한하는 주요한 플로팅 웰 동적 누설 메카니즘이 도 1에 도시된다. 구체적으로 말하자면, 도 1의 지점(A)로 표시된 시간에서 그리고 "1"을 비트라인 상의 다른 메모리 셀에 반복적으로 기록하는 약 5 내지 100 ns의 긴 기간 동안, "1"을 저장하는 선택되지 않는 셀의 P 웰의 누설이 비트라인 전압(V_blh)이 증가할수록 증가할 수 있는데, 그 이유는 홀의 방출이 기생 JFET에 의해 방해되기 때문이다. 이러한 누설량은 저장 노드 공핍 영역의 확장부로부터 웰이 핀치오프(pinchoff)에 의해 분리되는 정도에 의존한다. 극단적인 경우에, 매립된 스트랩 영역은 인접하는 깊은 트렌치 캐패시터와 접촉하게 된다. 또한, 핀치오프 영역을 통한 홀 전류는 의사(pseudo) "플로팅 바디 효과"를 방지하기 위해 상기 누설량 만큼 되어야 한다.

기간 B-C 동안, P 웰 장벽으로의 N+ 비트라인 확산은 V_blh의 하향 스윙(downward swing)으로 인해 감소된다. 비트라인 확산 영역으로부터 방출된 전자는 저장 노드에 의해 수집되어 메모리 셀 어레이 내부에 기생 바이폴라 트랜지스터 Q_B(PW_int는 플로팅 베이스임)를 형성한다.

종래 기술 종형 DRAM 메모리 셀 내의 적극적으로 스케일된 종형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 경우에 있어서, 저장 노드 확산 영역(즉, 매립된 스트랩 외부확산 영역)로부터의 공핍 영역은 인접하는 저장 트렌치의 측벽을 침식하며, 이로써 선택되지 않은 디바이스의 비트라인이 순환할 때 저장 캐패시터로부터 동적 전하 손실이 발생한다. 이러한 동적 전하 손실 메카니즘은 Proceedings, 1996 IEEE International SOI Conference, Jack Mandelman, et al. pp. 1367-137, Oct. 1996 "Floating-Body Concerns for SOI Dynamic Random Access Memory (DRAM)"에서 개시된 메카니즘과 동일하다.

비트라인이 순환할 때, 공핍 영역에 의해 매립된 스트랩 외부확산 영역으로부터 분리된 P 웰의 부분에서의 전압 대 저장 캐패시터 전압이 도 2에서 도시된다. 비트라인이 전압 V_blh로 유지될 때, P 웰의 분리 부분의 누설량은 인접하는 확산 영역의 전압이 증가함에 따라 증가한다. 0.0 과 V_blh 간의 비트라인의 후속 순환에서, 상기 동적 전하 손실 메카니즘으로 인해 전하 펌핑(pumping)이 발생하여 저장 캐패시터를 방전시킨다. 데이트 갱신 간에는, 10⁶ 이상의 비트라인 싸이클이 가능하며, 이는 저장 캐패시터를 방전하는데 충분하다.

기존의 메모리 구조물에서는 아직 구현되지 않은, 플로팅 웰 효과로 인해 스케일가능 정도가 제한되는 문제에 대한 한가지 가능한 해결 방안은 매립된 스트랩 외부확산 영역 상의 P 웰의 부분으로의 컨택트를 포함한다. 이러한 메모리 구조물이 가능하다면, 셀 밀도를 감소시키기 않고, 접합부 누설량을 감소시키지 않으며, 제조 복잡성을 증가시키지 않는 방식으로, 상기 구조물이 제공되어야 한다. 지금까지, 플로팅 웰 효과로 인해 스케일가능 정도가 제한되는 문제를 극복한 타입의 종래 기술 종형 DRAM 메모리 구조물이 알려진 바가 없다.

본 발명은 접촉된 바디를 제공하고 낮은 접합부 누설량을 유지할 수 있는 프로세스 방식을 제공하되, 상기 방식을 통해 제조 비용을 실제적으로 감소시키며, 플로팅 웰 효과로 인한 스케일가능 정도의 제한에 대한 발생 지점을 대략 60nm의 그라운드룰까지 지연시킬 수 있다.

발명의 개요

본 발명의 목적은 스트랩 대 스트랩 누설 문제를 극복한 혼성 메모리 셀 어레리를 약 1.5 볼트의 동작 전압 V_blh 에서 약 60nm의 최소 피처 크기 F로 형성하는 프로세스를 제공하는 것이다.

본 발명의 다른 목적은 플로팅 웰 효과가 실질적으로 제거된 혼성 메모리 셀 어레이를 형성하는 프로세스를 제공하는 것이다.

본 발명의 다른 목적은 보다 조밀한 지지부 그라운드룰(tighter support groundrules)을 갖는 혼성 메모리 셀 어레이를 형성하는 프로세스를 제공하는 것이다.

본 발명의 다른 목적은 저 종횡비를 갖는 얕은 분리 트렌치(SIT) 영역이 사용된 혼성 메모리 셀 어레이를 형성하는 프로세스를 제공하는 것이다.

본 발명의 다른 목적은 개선된 협폭 효과를 갖는 혼성 메모리 셀 어레이를 형성하는 프로세스를 제공하는 것이다.

본 발명의 다른 목적은 어레이 내에서 치명적인 중첩이 존재하지 않으면서 상기 SIT 영역들 간의 간격이 1F보다 큰 혼성 메모리 셀 어레이를 형성하는 프로세스를 제공하는 것이다.

이러한 목적 및 장점과 다른 목적 및 장점이 본 발명의 프로세스를 사용함으로써 성취되며, 상기 프로세스는 (a) 실리콘 함유 기판 내에 적어도 하나의 깊은 트렌치 캐패시터━상기 적어도 하나의 깊은 트렌치 캐패시터는 적어도 깊은 트렌치 폴리실리콘 물질과, 상기 깊은 트렌치 폴리실리콘 물질 상에 형성된 트렌치 산화물과, 상기 트렌치 산화물 및 칼라 산화물 영역(a collar oxide region)의 내부벽 상에 형성된 라이너와, 상기 라이너 상에 형성된 폴리실리콘 위치고정 물질(a polysilicon placeholder material)을 포함함━를 형성하는 단계와, (b) 상기 깊은 트렌치 캐패시터의 중간 부분을 피복하는 적어도 하드마스크를 사용하여 상기 폴리실리콘 위치고정 물질을 패터닝하는 단계와, (c) 상기 하드마스크에 의해 피복되지 않은 구역을 에칭하고 상기 에칭에 의해 제공된 모든 노출된 표면 상에 산화물/질화물 라이너를 형성하는 단계와, (d) 얕은 분리 트렌치 영역을 형성하기 위해 상기 에칭된 구역 내에서 상기 산화물/질화물 라이너 상에 평탄화된 산화물 층을 형성하는 단계━상기 얕은 분리 트렌치 영역은 이후에 형성될 매립된 스트랩 외부확산 영역 위에 실질적으로 존재하는 깊이를 가지며, 이로써 상기 매립된 스트랩 외부확산 영역 내부로 차단되지 않으며, 한편 이후에 형성될 인접하는 비트라인 확산 영역을 분리시키기에 충분하게 깊은 깊이를 가짐━와, (e) 상기 깊은 트렌치 캐패시터의 상기 중간 부분으로부터 상기 하드마스크를 제거하고, 상기 폴리실리콘 위치고정 물질, 상기 라이너, 상기 트렌치 산화물의 일부분을 통해 선택적으로 에칭하여 상기 깊은 트렌치 폴리실리콘 물질의 일부분을 노출시키는 단계와, (f) 상기 깊은 트렌치 캐패시터 내부에 스트랩 개구를 제공하고 상기 스트랩 개구를 통해 단일측의 매립된 스트랩 외부확산 영역을 형성하는 단계━상기 단일측의 매립된 스트랩 외부확산 영역은 상기 깊은 트렌치 캐패시터의 실질적으로 중앙인 부분으로 한정됨━와, (g) 상기 노출된 깊은 트렌치 폴리실리콘 물질을 피복하도록 트렌치 산화물을 형성하고 상기 깊은 트렌치의 이전에 에칭된 구역 내에 평탄화된 게이트 도전체 물질을 형성하는 단계와, (h) 상기 깊은 트렌치 캐패시터 주위에 비트라인 확산 영역을 형성하는 단계를 포함한다.

본 발명의 프로세스는 상기 깊은 트렌치 캐패시터 위에 워드라인을 형성하는 단계와, 상기 워드라인에 인접하는 무경계 비트라인 컨택트를 형성하는 단계와, 상기 비트라인 컨택트와 접촉하는 상기 워드라인 위에서 상기 워드라인에 대해 수직으로 존재하는 비트라인을 형성하는 단계를 더 포함한다.

도 1은 통상적인 혼성 메모리 셀에서의 플로팅 웰 효과를 설명하는 도면,

도 2는 선택되지 않은 통상적인 혼성 메모리 셀에서의 반복되는 비트라인 순환 동안 저장 캐패시터 전하 손실을 설명하는 도면,

도 3a 및 도 3b는 본 발명의 혼성 메모리 셀의 일부를 도시한 도면,

도 4는 P 웰의 상부 부분으로의 전기적 연속성을 도시하는 도면,

도 5a는 중간 밴드 전자 전위(V) 대 횡적 거리(㎛)의 그래프이며, 도 5b는 최대 저장 노드 전압(V) 대 그라운드룰 최소치 F(nm)의 그래프,

도 6 내지 도 17은 본 발명의 다양한 프로세스 단계를 통한 본 발명의 혼성 메모리 셀을 도시하는 도면이며, 여기서, 평면도 및 깊은 트렌치 영역을 통과하는 선(Y1-Y1)을 포함하는 다양한 선을 통한 단면도가 도시되고, 몇몇 경우에는, Y1-Y1 및 Y2-Y2에 수직인 단면을 통한 선 X-X가 도시되며, 선 X-X는 저장 트렌치 및 종형 MOSFET의 바디를 포함하는 면 내에 존재함.

플로팅 웰 효과로 인해 발생하는 저장된 전하 손실을 방지하는 혼성 DRAM 셀 어레이를 약 1.5 볼트의 V_blh의 동작 전압에서 약 60nm의 피처 크기로 형성하는 프로세스를 제공하는 본 발명이 이제 첨부 도면을 참조하여 보다 상세하게 설명될 것이다.

도 3a 및 도 3b는 본 발명의 초미세적으로 스케일가능한 혼성 메모리 셀 어레이의 일부분을 도시한다. 구체적으로 말하자면, 도 3a는 행과 열로 구성된 다수의 종형 DRAM 셀(160)을 포함하는 본 발명의 혼성 메모리 셀 어레이(150)의 평면도이다. 도 3a에서, 도시된 종형 DRAM의 요소들은 게이트 도전체(95), 매립된 스트랩 영역(70) 및 종형 MOSFET의 채널이 존재하는 작은 개구 부분을 제외하고 상기 게이트 도전체 전체 주변을 둘러서 형성되는 게이트 산화물(90) 및 칼라 산화물(35)을 포함한다. 본 발명에 따라, 각 종형 메모리 셀, 즉 DRAM은 실리콘 함유 기판의 P 웰 내에 존재하는 저장 트렌치 내에 형성되며, 각 종형 메모리 셀은 저장 캐패시터 상에 형성된 MOSFET 영역을 포함한다. 본 발명의 메모리 셀 어레이의 상기 MOSFET 영역 및 상기 저장 캐패시터는 단일측의 매립된 스트랩 외부확산 영역(70)에 의해 서로 전기적으로 접속된다. 상기 단일측의 매립된 스트랩 외부확산 영역은 상기 저장 트렌치의 실질적으로 중앙인 부분으로 한정되며 동일한 행 내에 존재하는 인접하는 종형 메모리 셀까지 필수적으로 연장된다.

도 3a에 도시된 메모리 셀은 메모리 셀들의 인접하는 행들 간에 위치하는 얕은 분리 트렌치(SIT) 영역(105)을 포함한다. 본 발명에 따라, 각 얕은 분리 트렌치 영역은 상기 단일측의 매립된 스트랩 외부확산 영역 위에 실질적으로 존재하는 깊이를 가지며, 이로써 상기 단일측의 매립된 스트랩 외부확산 영역 내부로 차단되지 않으며, 한편 각 종형 메모리 셀과 접해있는 인접하는 비트라인 확산 영역을 분리시키기에 충분하게 깊은 깊이를 갖는다(도 3b 참조).

구체적으로 말하자면, 도 3b은 선 Y-Y, 즉 N+ 매립된 스트랩 확산 영역을 통한 혼성 메모리 셀의 단면도이다. 도시된 바처럼, 상기 혼성 메모리 셀은 실리콘 함유 기판(10)의 P 웰 영역(12) 내에 형성된 SIT 영역(105)을 포함한다. 비트라인 확산 영역(80)은 각 SIT 영역 간의 P 웰 영역 내에 위치한다. 각 비트라인 확산 영역 바로 아래 부분에 매립된 스트랩 외부확산 영역(70)이 존재한다.

상기 셀 내에 포함되는 몇몇 신규한 피처들이 존재하여 (스트랩 상의) P 웰로의 컨택트가 접합부 누설, 셀 면적, 제조 비용에 영향을 주지 않으면서 형성될 수 있다. 상기 신규한 피처들은 (1) 종형 MOSFET의 스트랩 및 게이트 산화물을 포함하는 1F 폭의 개구를 제외하고 저장 트렌치의 상부 부분의 전체 주변을 피복하는 칼라 산화물과, (2) 비트라인 확산 영역(및 도시되지 않은 지지 회로 내의 소스/드레인 확산 영역)을 분리시키기에 충분하게 깊은 깊이를 갖는 얕은 분리 트렌치 영역, 즉 SIT 영역을 포함한다. 본 발명의 혼성 메모리 셀 어레이에 있어서, 상기 SIT의 기저부는 스트랩 확산 영역의 상부 부분 위에 실질적으로 존재한다. 이로써, 크게 감소된 종횡비를 갖는 SIT가 지지 회로 및 어레이 내에서 사용될 수 있으며, 이는 에칭 및 충진을 용이하게 하며, 보다 조밀한 그라운드룰을 가능하게 한다. 또한, SIT 영역의 기저부가 스트랩 확산 영역 위에 존재하기 때문에, 서브 트렌치 분리 누설은 스트랩에서의 백그라운드 도핑량을 증가시키지 않고도 보다 높은 도핑 농도로 보다 양호하게 제어된다.

도 4에 도시된 바처럼, (통상적으로 -0.5 볼트인 V_bb에서 바이어스되는) P 웰의 깊은 부분과 스트랩 위의 P 웰의 부분 간의 전기적 연속성은 상기 스트랩 확산 영역을 둘러싸는 공핍 영역 주위에서의 홀 흐름에 의해 성취된다. 본 발명에 따라, SIT 영역은 P 웰의 비공핍 부분이 스트랩 확산 영역과 SIT의 기저부 간에서 유지될 수 있도록 충분하게 얕다(스트랩 확산 접합부 위에서 40nm 보다 큰 거리로 존재한다). P 웰의 전기적 연속성을 제공하는 도전성 영역이 최초의 단결정 실리콘이기 때문에, 폴리실리콘 컨택트에 인접하는 공핍 영역으로 인한 접합부 누설은 중요하지 않게 된다.

보다 얕은 분리 영역, 즉 SIT 영역에 의해 발생하는 추가적인 이득은 SIT 영역들 간의 간격이 약 1F보다 커서 치명적인 중첩이 제거된다는 점인데, 그 이유는 스트랩 개구가 분리 트렌치에 의해 더 이상 규정되지 않기 때문이다. 이로써, 보다 엉성한 그라운드룰 및 보다 큰 비트라인 컨택트 구역이 가능하다. 언급될 필요가 있는 한가지 남아 있는 문제는 약 1fA/㎛의 펀치쓰루 전류를 초과하지 않으면서 상기 인접하는 스트랩 확산 영역들이 어느 정도( δ)로 근접할 수 있냐는 것이다.

종래 기술의 통상적인 혼성 메모리 셀에서 사용된 열 비용으로, 저장 트렌치의 측벽에 수직인 스트랩 외부확산 영역의 크기가 대략 50nm 만큼 쉽게 한정될 수 있다는 것이 실험을 통해 발견되었다. 또한, 저장 트렌치의 측벽과 접하는 상기 확산 영역의 크기는 대략 30nm임이 발견되었다. 후자의 접하는 경우의 상기 값을 사용하고 도 3을 참조하면, 약 2F-60nm(F는 최소 피처 크기임)의 상기 스트랩 확산 영역들 간의 간격 δ이 사용될 수 있다. 도 5a에서의 스트랩들 간의 전위로부터 보여지는 바와 같이, 최저 스트랩 대 스트랩 펀치쓰루 장벽은 인접하는 스트랩 상의 전압이 일정한 경우 드레인 유도성 장벽 감소로 인해 저 노드(low-node)가 제로가 될 때 발생한다. 이는 최고 스트랩 대 스트립 누설은 "1"이 하나의 노드 상에 저장되고 인접하는 노드는 0.0 볼트로 존재할 때 발생한다.

도 5b는 인접하는 스트랩 확산 영역이 제로 볼트로 유지되면서 약 1fA/㎛의 누설 전류를 생성하기 위해 하나의 스트랩 확산 영역에 인가될 수 있는 최대 전압(저장 노드 전압)을 피처 크기 F의 함수로서 도시한 실험 결과 그래프이다. 유지 시간 분포 함수(retention time distribution)의 테일(tail)이 결함 증진성 접합부 누설에 의해 저하되지 않도록 보장하기 위해 약 6*10¹⁷ cm^-3 의 실험에 기초한 P 웰 도핑 제한량이 사용되어왔다. 도 5b에서 도시된 바처럼, 상기 누설 제한량은 약 60 nm 보다 작은 설계 그라운드룰에 대해서 약 1.5 볼트의 저장된 "1"의 경우에 만족된다. 이는 약 58nm의 확산 영역 간격 δ에 대응한다. 그러므로, 허용가능한 확산 영역 대 확산 영역 누설이 약 60nm보다 작은 확산 영역 간격에 대해서 종래 기술 SIT를 사용하지 않고 획득될 수 있으며, 이는 본 발명의 혼성 셀을 초미세적으로 스케일가능하게 하는 기대하지 않은 결과이다.

상술된 초미세적으로 스케일가능한 혼성 메모리 셀 어레이를 제조할 시에 본 발명에서 사용되는 프로세스 방식이 이제 본 발명의 다양한 프로세스 단계들을 도시하는 도 6 내지 도 17를 참조하여 상세하게 설명될 것이다. 상술된 바처럼, 평면도 및 깊은 트렌치 영역을 통과하는 선(Y1-Y1)을 포함하는 다양한 선을 통한 단면도가 도시된다. 몇몇 경우에는, 깊은 트렌치 및 종형 MOSFET의 바디 영역을 통과하는 선 X-X를 통한 단면도가 도시된다.

도 6a 및 도 6b는 본 발명의 혼성 메모리 셀의 깊은 트렌치 캐패시터들 중 하나를 도시한다. 저장 트렌치의 (노드 절연체 상의) 오직 상부 영역 만이 도면에서 도시된다. 구체적으로 말하자면, 도 6a 및 도 6b에 도시된 깊은 트렌치 캐패시터는 그 내부에 형성된 적어도 하나의 깊은 트렌치(15)를 갖는 실리콘 함유 기판(10)을 포함한다. 용어 "깊은 트렌치"는 본 명세서에서 실리콘 함유 기판의 상부 표면으로부터의 깊이가 약 1.0 ㎛이거나 이보다 큰 트렌치를 말한다. 상기 깊은 트렌치 캐패시터 구조물은 또한 이 구조물 상에 형성된 수평 패드 SiN 층(20) 및 산화물 박층(25)을 포함한다. 본 발명에 따라, 상기 산화물 박층의 두께는 약 15 nm이거나 이보다 작으며, 밀도 증가된 TEOS(테트라에틸오소실리케이트) 또는 고밀도 플라즈마(HDP) 산화물로 구성된다.

상기 깊은 트렌치 영역은 깊은 트렌치의 노출된 벽(측벽 및 기저부 벽)을 라이닝하는 제 1 SiN 층(30), 상기 제 1 SiN 라이너 상에서 상기 깊은 트렌치 내에 형성된 칼라 산화물 영역(35), 상기 깊은 트렌치 하부 부분 내에 형성된 깊은 트렌치 폴리실리콘(40), 상기 깊은 트렌치 폴리실리콘의 수평면 상에 형성된 트렌치 산화물(41), 상기 칼라 산화물의 노출된 벽 및 상기 트렌치 산화물의 표면을 라이닝하는 제 2 SiN 라이너(42), 상기 깊은 트렌치의 상부 영역 내에 형성된 폴리실리콘 위치고정 물질(43)을 포함한다. 본 출원에서 상기 SiN 라이너는 에칭 정지 층으로 기능하는 다른 라이너 물질로 대체될 수 있다.

도 6a 및 도 6b에 도시된 깊은 트렌치 구조물은 다음의 프로세스에 의해 형성된다. 먼저, 열 성장된 산화물 박층(5nm 또는 그 보다 작음)(도시되지 않음) 과 증착된 SiN 층(20)으로 구성된 패드 구조물 및 통상적인 TEOS 또는 BSG(붕소 실리케이트 유리) 하드마스크 층이 실리콘 함유 기판의 표면 상에 형성된다. 이어서, 리소그래피에 의해 패드 구조물 내에 트렌치 패턴을 개방하고 실리콘 함유 기판을 사전결정된 깊이까지 이방성으로 에칭하는 통상적인 방식에 의해 깊은 트렌치 저장 캐패시터(오직 하나의 저장 캐패시터만이 도면에서 도시됨)가 형성된다. 이어서, 트렌치 개구가 제 1 SiN 라이너(30)로 라이닝된다. 다음에, 폴리실리콘 완충 처리된(buffered) LOCOS(Local Oxidation of Silicon) 칼라 또는 다른 타입의 칼라 산화물(35)이 상기 깊은 트렌치의 일부분에 형성되며, 매립된 플레이트 확산 영역(도시되지 않음)이 깊은 트렌치의 하부 부분에 형성되며, 노드 유전체 층(도시되지 않음)이 상기 매립된 플레이트 확산 영역 주위에 형성된다. 이어서, 상기 트렌치는 도핑된 폴리실리콘(즉, 깊은 트렌치 폴리실리콘)(40)으로 충진되고 CMP(화학 기계적 폴리싱)와 같은 통상적인 평탄화 처리에 의해 평탄화된다. 이어서, 깊은 트렌치 폴리실리콘이 통상적인 방법에 의해 스트랩에 대해서 요구되는 깊이(이 깊이는 종형 MOSFET의 채널 길이를 결정함)까지 리세스된다. HDP 산화물과 같은 산화물 층(트렌치 산화물)(41)이 상기 리세스된 깊은 트렌치 폴리실리콘의 표면 상에서 약 10 내지 약 50 nm 두께로 증착된다. 이후에, 제 2 질화물 라이너(42)가 깊은 트렌치 내에 증착되어 상기 칼라 산화물의 노출된 벽 및 트렌치 산화물의 표면을 라이닝한다.

이어서, 폴리실리콘 위치고정 물질(43)이 증착되고 패드 SiN 층(20)의 상부 표면까지 평탄화된다. 상기 평탄화 프로세스는 실질적으로 전체 산화물 및 대부분의 TEOS 또는 BSG 하드마스크를 상기 스택 구조물로부터 제거한다. 임의의 잔여 TEOS 또는 BSG 하드마스크느느 HF/황산 또는 HF 기체와 같은 화학 에칭제로 제거된다. 이어서, 하드마스크로 기능하는 산화물 박층(25)이 통상적인 증착 프로세스에 의해 증착된다. 도 6a 및 도 6b는 이렇게 형성된 최종 구조물을 도시한다.

실리콘 함유 기판 내에 깊은 트렌치 캐패시터 구조물을 형성한 후에, 다른 SiN 층(45)이 통상적인 증착 프로세스에 의해 상기 구조물의 수평면 상에 증착되고, 이후에 포토레지스트(50) 또는 선택사양적인 하드마크스 및 포토레지스트가 상기 SiN 층(45) 상에 형성된다. 이어서, 상기 포토레지스트는 노출되고 라인 및 간격 구조로 패터닝된다. 포토레지스트 라인의 교차점은 스트랩 개구 및 종형 MOSFET의 게이트의 위치를 규정한다. 마스크로 포토레지스트 스트라이프(stripes)를 사용하여, SiN 층(45)이 SiO₂ 및 실리콘에 대해 선택적으로 이방성으로 에칭되고 다음에 상기 산화물 층 상에서 에칭이 정지되며 이로써 도 7a, 7b, 7c에 도시된 구조물이 생성된다.

다음에, 노출된 산화물 박층(25)이 폴리실리콘 및 포토레지스트에 대해 선택적으로 에칭된다. 제 2 SiN/포토레지스트(또는 하드마스크/포토레지스트 조합)에 의해 보호되지 않은 구역은 반응성 이온 에칭(RIE) 프로세스에 의해 에칭된다. 얕은 분리 트렌치(SIT) 타입 방향성 에칭은 본 발명의 프로세스의 이 시점에서 사용될 수 있다. 방향성 활성 구역 에칭이 단일 단계로 수행될 수 있거나 순차적인 에칭 과정이 사용될 수 있다. 순차적인 에칭의 경우, 먼저 폴리실리콘 RIE 프로세스가 사용되어 실리콘 함유 기판의 상부 표면과 대략적으로 동일한 레벨까지 상기 폴리실리콘 위치고정 물질을 리세스한다. 다음에, 패드 질화물의 노출된 영역이 이방성 에칭에 의해 제거된다. 이어서, 실리콘 RIE 프로세스가 실리콘 함유 기판에 가해지고 이어서 폴리실리콘 위치고정 물질에도 가해져서 분리 트렌치의 깊이를 규정한다. 이어서, 산화물 RIE 프로세스가 사용되어 칼라 산화물의 상부 부분을 상기 분리 트렌치의 깊이까지 리세스한다.

전술한 에칭 프로세스 과정에 있어서, 상기 제 2 SiN 층 상의 레지스트(또는 하드마스크/레지스트) 층은 부분적으로 소모된다. 임의의 잔여하는 레지스트는 통상적인 제거 프로세스에 의해 제거된다. 이어서, 활성 구역 산화가 수행되며 다른 SiN 층이 증착된다. 도면에서, 상기 단계들에 의해 제공된 새로운 라이너는 참조 부호(62)로 표시되며, 상기 새로운 라이너는 산화물 및 SiN을 포함한다. 산화 충진물(TEOS 또는 HDP)이 증착되고 평탄화되어 SIT 영역(105)을 형성한다. 이러한 프로세스에 의해 최종적으로 도 8a, 8b, 8c에 도시된 구조물이 형성된다. 본 발명의 SIT 영역을 형성했던 프로세스가 또한 지지부 내의 SIT 영역도 형성한다. 상기 SIT 영역은 약 100 내지 약 300nm의 깊이를 가지며, 상기 깊이는 실질적으로 스트랩 영역 위에 존재하며, 한편 비트라인 확산 영역을 차단시키기에 충분하게 깊다. 본 발명에 따라, SIT 영역들은 통상적으로 서로 간에 1F의 간격을 갖는다. 바람직하게는, SIT 폭은 2F이며, 이는 3F 피치를 갖는 비트라인의 형성을 가능하게 한다.

제 2 SiN 층(45)은 산화물에 대해 선택적으로 이온성 반응 에칭되고 상기 폴리실리콘 위치고정 물질 상의 그리고 깊은 트렌치들 간에 남아 있는 패드 질화물 영역 상의 산화물 장벽 상에서 정지된다. 이어서, 묽은 HF로 짧은 구역 에칭을 하여 상기 폴리실리콘 위치고정 물질 상의 산화물 장벽 박층을 개방하여 상기 폴리실리콘 위치고정 물질의 상부를 노출시키며 상기 구조물 내의 패드 SiN 층에 의해 보호되지 않은 기판 부분은 그대로 남겨 둔다. 본 발명의 프로세스의 이 시점에서 마스크 또는 무마스크 단일측 스트랩(OSS) 프로세스가 사용되어, 매립된 스트랩(70)이 요구되는 곳인 깊은 트렌치의 측면 상의 폴리실리콘 위치고정 물질의 일부분을 상기 깊은 트렌치 폴리실리콘의 상부에서 산화물 층을 덮고 있는 SiN 라이너까지 아래로 에칭한다. 이러한 에칭 단계 후에 생성된 구조물이 도 9a, 9b, 9c에 도시된다. 가령, OSS 프로세스는 스트랩이 형성될 곳인 깊은 트렌치의 측면 상의 SiN에 대해 선택적인 에칭 프로세스를 사용하여 상기 폴리실리콘 위치고정 물질의 일부분을 제거하는 단계와, 등방성 산화물 에칭 프로세스를 사용하여 노출된 칼라 산화물을 제거하는 단계와, 상기 폴리실리콘 위치고정 물질의 남아 있는 영역에 의해 보호되지 않은 SiN 라이너 부분을 제거하는 단계와, 상기 남아 있는 폴리실리콘 위치고정 물질을 제거하는 단계와, 상기 SiN 라이너에 의해 피복되지 않은 깊은 트렌치 폴리실리콘 상의 산화물 층의 부분을 개방하는 단계와, 상기 산화물 에칭을 계속하여 상기 깊은 트렌치 폴리실리콘의 대략적으로 상부 레벨에서 상기 상부 칼라 산화물 내에 디보트(a divot)를 형성하는 단계와, 상기 디보트를 폴리실리콘으로 충진하여 상기 깊은 트렌치 폴리실리콘과 상기 트렌치의 측벽 간의 브리지(bridge)를 제공하는 단계를 포함한다.

상기 폴리실리콘 위치고정 물질 내의 개구는 상기 SiN 라이너의 노출된 부분을 제거할 시에 마스크로 역할을 한다. 구체적으로 말하자면, 상기 SiN 라이너의 노출된 부분은 화학적 하향 에칭(a chemical downstream etching:CDE) 프로세스에 의해 제거된다. 이어서, 남아있는 폴리실리콘 위치고정 물질이 등방성 에칭에의해 제거된다. 상기 에칭 프로세스들, 즉 CDE 및 등방성 에칭에 의해 생성된 구조물이 도 10a, 10b, 10c에 도시된다.

다음에, SiN 라이너에 의해 보호되지 않은 깊은 트렌치 폴리실리콘 상의 칼라 산화물 및 산화물의 부분이 SiN에 대해 선택적인 통상적인 등방성 산화물 에칭 프로세스에 의해 제거된다. 이 산화물 에칭을 통해, 나중에 스트랩이 형성될 곳인 칼라 산화물의 노출된 상부 부분 내에 디보트가 형성된다. 또한, 상기 칼라 산화물 에칭을 통해 활성 구역 SiN이 제거된다. 선택사양적으로, 상기 깊은 트렌치 내의 공동의 내부에 존재하는 노출된 SiN 라이너는 칼라 산화물 에칭에 의해 제거된다. 이 선택사양적인 단계는 칼라 산화물의 각 측면 상의 SiN 층들 간에서 스트랩 폴리실리콘 종형 스트링거(a strap polysilicon vertical stringer)가 형성되는 것을 방지하기 위해 필요하다.

이어서, 폴리실리콘 층이 증착되어 상기 디보트를 충진한다. 이어서, 상기 폴리실리콘 층이 통상적인 등방성 에칭(가령, 매립된 스트랩 폴리실리콘 에칭)에 의해 상기 측벽으로부터 제거되며, 이와 동시에 칼라 디보트 내에 폴리실리콘은 남게 되어 상기 깊은 트렌치 폴리실리콘과 상기 깊은 트렌치 측벽을 연결하는 스트랩 접속부(70)가 형성된다. 이렇게 생성된 구조물은 도 11a, 11b, 11c에 도시된다.

이어서, 상부 트렌치 산화물(85)이 통상적인 HDP 증착 및 에칭 프로세스를 통해 이제까지 생성된 최종 구조물의 일부분 상에 형성된다. 이어서, 희생 산화물 층(a sacrifical oxide layer)이 상기 트렌치 측벽을 세정(clean-up)하기 위해 성장한 다음 제거되며, 이어서 게이트 산화물이 통상적인 증착 또는 열 성장 프로세스에 의해 상기 상부 트렌치 산화물 층(85) 상에 형성된다. 상기 두 층 모두 산화물로 구성되고 게이트 산화물은 얇기 때문에, 나머지 도면에서는 상기 상부 트렌치 산화물 및 상기 게이트 산화물을 모두 나타내기 위해 하나의 참조 부호(85)가 사용된다. 그러나, 게이트 산화물은 본 발명에서 있어서 상기 상부 트렌치 산화물(85) 상에 형성된다는 사실이 재차 강조되어야 한다. 다음에, N+ 도핑된 게이트 도전체가 통상적인 기술에 의해 증착되고 상기 증착된 게이트 도전체(95)는 상기 상부 트렌치 산화물의 상부까지 (CMP에 의해) 평탄화된다(도 12a, 12b, 12c을 참조). 주목할 만한 사실은 매립된 스트랩 외부확산 영역(70)이 본 발명의 이 시점에서 형성된다는 것이다.

도 12a, 12b,12c에 도시된 구조물을 형성한 후에, 통상적인 평탄화 프로세스가 사용되어 상기 상부 트렌치 산화물 및 게이트 도전체를 제거하고 상기 노출된 깊은 트렌치들 간에 패드 질화물 층(20)의 표면을 남기게 된다. 그러나, 상기 평탄화 프로세스는 상기 패드 SiN 층의 일부를 제거한다. 이렇게 평탄화된 구조물이 도 13a, 13b, 13c에 도시된다.

다음에, 도 14a, 14b, 14c, 14d에 도시된 바처럼, 상기 SiN 패드 층이 산화물 및 폴리실리콘에 대해 선택적인 에칭 프로세스에 의해 제거된다. 이어서, 스크린 산화물(a screen oxide)(도시되지 않음)이 성장하고 어레이 웰 및 N+ 비트라인 확산 영역(80)이 주입된다. 주목할 만한 사실은 본 발명의 이 시점에서 P 웰 영역(12)이 기판(10) 내에 형성된다는 것이다.

N+ 비트라인 확산 영역(80)을 형성한 후에, 상기 스트린 산화물은 통상적인 에칭 프로세스에 의해 제거되며 산화물 층(88)이 CVD로 증착되고 게이트 도전체의 상부까지 평탄화되어 게이트 도전체를 노출시키지만 깊은 트렌치들 간의 실리콘 표면은 피복한다. 이렇게 생성된 구조물이 도 15a, 15b, 15c에 도시된다. 주목할 만한 사실은 상기 게이트 도전체가 상기의 실례에서는 에칭 정지 층으로 사용된다는 것이다. 본 발명의 이 시점에서, 보호성 질화물 박층(99)이 지금까지 생성된 구조물의 모든 노출된 표면 상에 증착된다. 이어서, 상기 보호성 질화물 층은 통상적인 리소그래피 및 RIE와 같은 에칭 프로세스에 의해 선택적으로 패터닝되어 상기 구조물의 지지부 구역을 노출시키며 표준 지지부 프로세스 동안 어레이를 보호한다. 지지부 디바이스 프로세스는 희생성 산화(sacrificial oxidation), 웰 주입, 게이트 산화물 성장, 지지부 게이트 폴리실리콘 층 증착을 포함한다. 상기 지지부 게이트 폴리실리콘은 상기 보호성 질화물 박층에 대해 선택적인 어레이로부터 제거되며, 이어서 상기 보호성 질화물 층이 제거되며 이와 동시에 상기 어레이 게이트 도전체의 상부 표면이 노출된다.

W 및 WN 층 또는 WSi_x 층과 같은 도전성 부분(110) 및 가령 SiN과 같은 절연 캡(115)으로 구성된 워드라인/게이트 도전체 배선 층 스택이 통상적인 증착 프로세스에 의해 형성된다. 본 기술의 당업자에게 잘 알려진 바처럼, 상기 절연 캡은 이후에 워드라인 게이트 도전체로의 무경계 비트라인 컨택트를 형성하는데 필요하다. 이어서, 상기 워드라인/게이트 도전체 배선 스택은 리소그래피 및 에칭에 의해 워드라인으로 패터닝된다(도 16a, 16b, 16c, 16d 참조).

이렇게 워드라인을 형성한 후에, 절연 스페이서(118)가 통상적인 증착 및 에칭 프로세스를 사용하여 상기 워드라인의 측벽 상에 형성된다. 이어서, SiN(도시되지 않음) 및 BPSG(붕소 인 도핑된 실리케이트 유리)와 같은 도핑된 유리의 평탄화 층(120)으로 구성된 에칭 정지 박층이 증착되고 상기 도핑된 유리 층은 상기 절연 캡까지 폴리싱된다. 이어서, 컨택트 비아가 패터닝되고 상기 도핑된 유리 층에서의 SiN에 대해 선택적으로 에칭된 다음 질화물 장벽 박층(도시되지 않음) 상에서 정지된다. 상기 질화물 장벽 층의 노출된 부분이 제거되며, 상기 상부 트렌치 산화물을 통해 실리콘 함유 기판의 표면까지 산화물 반응성 이온 에칭을 하는 단계가 다시 시작된다. 이어서, N+ 도핑된 폴리실리콘이 비아를 충진하기 위해 증착된 다음 상기 도핑된 유리 층의 상부 표면까지 평탄화된다. 이로써 형성된 폴리실리콘 스터드(studs)(125)(가령, 무경계 비트라인 컨택트)는 이후에 형성될 비트라인 도전체와 비트라인 확산 영역 간의 접속부를 형성한다(도 17a, 17b, 17c, 17d 참조). 표준 프로세스가 금속 배선의 최종 레벨을 형성할때까지 계속된다.

요약하면, 상기 프로세스 단계들에 의해, 스트랩 대 스트랩 누설 문제를 방지하는 혼성 타입 셀(6F²)을 1.5 볼트의 V_blh에서 60nm의 F로 형성할 수 있다. 또한, 본 발명의 프로세스를 통해, 통상적인 혼성 셀의 스케일가능 정도를 제한하는 플로팅 웰 효과를 제거하는 웰 컨택트 체제가 생성된다. 또한, 본 발명의 프로세스는 칩(어레이 및 지지부) 전체에 걸쳐 SIT 영역을 사용하므로 종횡비가 감소되고 제조가 용이하게 되며 이로써 보다 작은 종횡비를 갖는 SIT로 인해 보다 조밀한 지지부 회로 그라운드룰을 가능하게 한다. 또한, 본 발명의 프로세스는 저장 트렌치 내의 측면 산화물 영역에 의해 규정된 한정된 면적의 스트랩 개구를 제공함으로써, 채널 폭에 대한 민감도를 감소시키며, 이로써 스트랩 개구가 SIT 영역에 의해 더 이상 규정되기 않기 때문에 만일 필요하다면 치명적인 중첩 문제와 상관없이 약 1F보다 큰 SIT 영역들 간의 간격이 가능하게 된다.

본 발명은 바람직한 실시예에 대해 도시되며 설명되었지만, 형태 및 세부 사항에 있어서 다른 변경이 본 발명의 범위 및 사상 내에서 가능함을 본 기술의 당업자는 이해할 것이다. 그러므로, 본 발명은 본 명세서에서 설명된 형태와 세부 사항으로만 한정되는 것이 아니라, 첨부된 청구 범위 내에 포함된다.

Claims

메모리 어레이를 형성하는 방법에 있어서,

(a) 실리콘 함유 기판 내에 적어도 하나의 깊은 트렌치 캐패시터━상기 적어도 하나의 깊은 트렌치 캐패시터는 적어도 깊은 트렌치 폴리실리콘 물질과, 상기 깊은 트렌치 폴리실리콘 물질 상에 형성된 트렌치 산화물과, 상기 트렌치 산화물 및 칼라 산화물 영역(a collar oxide region)의 내부벽 상에 형성된 라이너와, 상기 라이너 상에 형성된 폴리실리콘 위치고정 물질(a polysilicon placeholder material)을 포함함━를 형성하는 단계와,

(b) 상기 깊은 트렌치 캐패시터의 중간 부분을 피복하는 적어도 하드마스크를 사용하여 상기 폴리실리콘 위치고정 물질을 패터닝하는 단계와,

(c) 상기 하드마스크에 의해 피복되지 않은 구역을 에칭하고 상기 에칭에 의해 제공된 모든 노출된 표면 상에 산화물/질화물 라이너를 형성하는 단계와,

(d) 얕은 분리 트렌치 영역을 형성하기 위해 상기 에칭된 구역 내에서 상기 산화물/질화물 라이너 상에 평탄화된 산화물 충진재 층을 형성하는 단계━상기 얕은 분리 트렌치 영역은 이후에 형성될 매립된 스트랩 외부확산 영역 위에 실질적으로 존재하는 깊이를 가지며, 이로써 상기 매립된 스트랩 외부확산 영역 내부로 차단되지 않으며, 한편 이후에 형성될 인접하는 비트라인 확산 영역을 분리시키기에 충분하게 깊은 깊이를 가짐━와,

(e) 상기 깊은 트렌치 캐패시터의 상기 중간 부분으로부터 상기 하드마스크를 제거하고, 상기 폴리실리콘 위치고정 물질, 상기 라이너, 상기 트렌치 산화물의 일부분을 통해 선택적으로 에칭하여 상기 깊은 트렌치 폴리실리콘 물질의 일부분을 노출시키는 단계와,

(f) 상기 깊은 트렌치 캐패시터 내부에 스트랩 개구를 제공하고 상기 스트랩 개구를 통해 단일측의 매립된 스트랩 외부확산 영역(one-sided buried-strap outdiffusion region)을 형성하는 단계━상기 단일측의 매립된 스트랩 외부확산 영역은 상기 깊은 트렌치 캐패시터의 실질적으로 중앙인 부분으로 한정됨━와,

(g) 상기 노출된 깊은 트렌치 폴리실리콘 물질을 피복하도록 트렌치 산화물을 형성하고 상기 깊은 트렌치의 이전에 에칭된 구역 내에 평탄화된 게이트 도전체 물질을 형성하는 단계와,

(h) 상기 깊은 트렌치 캐패시터 주위에 비트라인 확산 영역을 형성하는 단계를 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 깊은 트렌치 캐패시터 위에 워드라인을 형성하는 단계와, 상기 워드라인에 인접하는 무경계 비트라인 컨택트를 형성하는 단계와, 상기 비트라인 컨택트와 접촉하는 상기 워드라인 위에서 상기 워드라인에 대해 평행한 비트라인을 형성하는 단계를 더 포함하는

메모리 어레이 형성 방법.
제 2 항에 있어서,

상기 비트라인은 대략적으로 3F 피치를 갖는

메모리 어레이 형성 방법.
제 2 항에 있어서,

상기 워드라인은 도전성 부분 및 상기 도전성 부분 상에 형성된 절연 캡을 포함하는

메모리 어레이 형성 방법.
제 4 항에 있어서,

상기 도전성 부분은 W/WN 층 또는 WSi_x 층을 포함하는

메모리 어레이 형성 방법.
제 4 항에 있어서,

상기 절연 캡은 SiN을 포함하는

메모리 어레이 형성 방법.
제 2 항에 있어서,

상기 워드라인은 그의 측벽 상에 형성된 스페이서를 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 깊은 트렌치 캐패시터는

상기 실리콘 함유 기판 상에 패드 구조물을 형성하는 단계와,

리소그래피에 의해 상기 패드 구조물을 패터닝하는 단계와,

상기 실리콘 함유 기판 내부에 깊은 트렌치를 에칭하는 단계와,

상기 깊은 트렌치의 노출된 내부벽 상에 라이너를 형성하는 단계와,

상기 라이너의 측벽 상에 산화물 칼라를 형성하는 단계와,

상기 깊은 트렌치의 하부 부분에 매립된 플레이트 확산 영역을 형성하는 단계와,

상기 매립된 플레이트 확산 영역 주위에 노드 유전체를 형성하는 단계와,

상기 깊은 트렌치에 리세스된 깊은 트렌치 폴리실리콘 물질층을 형성하는 단계와,

상기 리세스된 깊은 트렌치 폴리실리콘 물질층 상에 트렌치 산화물을 형성하는 단계와,

상기 칼라 산화물의 노출된 벽 및 상기 트렌치 산화물을 제 2 라이너로 라이닝하는 단계와,

상기 제 2 라이너 상에 폴리실리콘 위치고정 물질층을 형성하는 단계에

의해 형성되는

메모리 어레이 형성 방법.
제 1 항에 있어서,

단계 (b)는 리소그래피 및 에칭을 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

단계 (c)는 상기 라이너에 대해 선택적인 반응성 이온 에칭을 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 산화물 충진재는 TEOS 또는 고밀도 플라즈마 산화물을 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 얕은 분리 트렌치 영역의 깊이는 약 100 내지 약 300nm인

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 단계 (f)는 단일측 스트랩 프로세스(a one-sided strap process)를 포함하는

메모리 어레이 형성 방법.
제 13 항에 있어서,

상기 단일측 스트랩 프로세스는

상기 스트랩이 형성될 곳인 깊은 트렌치의 측면 상의 상기 라이너에 대해 선택적인 에칭 프로세스를 사용하여 상기 폴리실리콘 위치고정 물질의 일부분을 제거하는 단계와,

등방성 산화물 에칭 프로세스를 사용하여 상기 노출된 칼라 산화물을 제거하는 단계와,

상기 폴리실리콘 위치고정 물질의 남아 있는 영역에 의해 보호되지 않는 상기 라이너의 부분을 제거하는 단계와,

상기 남아 있는 폴리실리콘 위치고정 물질을 제거하는 단계와,

상기 라이너에 의해 피복되지 않은 깊은 상기 트렌치 폴리실리콘 상의 상기 산화물 층의 부분을 개방하는 단계와,

상기 산화물 에칭을 계속하여 상기 깊은 트렌치 폴리실리콘의 대략적으로 상부 레벨에서 상기 상부 칼라 산화물 내에 디보트(a divot)를 형성하는 단계와,

상기 디보트를 폴리실리콘으로 충진하여 상기 깊은 트렌치 폴리실리콘과 상기 트렌치의 측벽 사이에 브리지(bridge)를 제공하는 단계를 포함하는

메모리 어레이 형성 방법.
제 1 항에 있어서,

상기 비트라인 확산 영역은 주입에 의해 형성되는

메모리 어레이 형성 방법.