JPH05291528A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH05291528A JPH05291528A JP4088809A JP8880992A JPH05291528A JP H05291528 A JPH05291528 A JP H05291528A JP 4088809 A JP4088809 A JP 4088809A JP 8880992 A JP8880992 A JP 8880992A JP H05291528 A JPH05291528 A JP H05291528A
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- polysilicon
- insulating film
- film
- trench
- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 ＤＲＡＭの高集積化、セル面積の微細化に適
応したトレンチ型キャパシタのセル構造を有する半導体
記憶装置およびその製造方法を提供する。 【構成】 市松模様に配置したシリコン柱の周りにトレ
ンチが形成され、シリコン柱上部においてシリコン柱を
とりかこむようにゲート電極を具備したトランジスタを
形成し、シリコン柱下部におけるトレンチ内では、下か
らプレート電極１０６、絶縁膜１０５′、蓄積電極と積
層したキャパシタを形成し、前記プレート電極１０６
は、シリコン柱の角どうしの隙間を充填し、前記蓄積電
極はトランジスタのソースまたはドレイン領域の一方に
接続されたことを特徴とする半導体記憶装置。 【効果】 本発明によれば、素子領域１０１であるシリ
コン柱をＦ×Ｆの最小加工寸法におさえることが可能と
なり、セル面積が２Ｆ2 のトレンチ型キャパシタを実現
可能とする。また、表面にはＢＬ断差のみの平坦なセル
を形成できる。
応したトレンチ型キャパシタのセル構造を有する半導体
記憶装置およびその製造方法を提供する。 【構成】 市松模様に配置したシリコン柱の周りにトレ
ンチが形成され、シリコン柱上部においてシリコン柱を
とりかこむようにゲート電極を具備したトランジスタを
形成し、シリコン柱下部におけるトレンチ内では、下か
らプレート電極１０６、絶縁膜１０５′、蓄積電極と積
層したキャパシタを形成し、前記プレート電極１０６
は、シリコン柱の角どうしの隙間を充填し、前記蓄積電
極はトランジスタのソースまたはドレイン領域の一方に
接続されたことを特徴とする半導体記憶装置。 【効果】 本発明によれば、素子領域１０１であるシリ
コン柱をＦ×Ｆの最小加工寸法におさえることが可能と
なり、セル面積が２Ｆ2 のトレンチ型キャパシタを実現
可能とする。また、表面にはＢＬ断差のみの平坦なセル
を形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係わり、特にダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）に関する。
製造方法に係わり、特にダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は高集積化、大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの
微細化への研究が進んでいる。
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
ク型ＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの
微細化への研究が進んでいる。
【０００３】このようなメモリセルの微細化に伴い、情
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラーなどが問
題になっている。
報（電荷）を蓄積するキャパシタの面積は減少し、この
結果メモリ内容が誤って読み出されたり、あるいはα線
等によりメモリ内容が破壊されるソフトエラーなどが問
題になっている。
【０００４】このような問題を解決し、高集積化、大容
量化をはかるための方法として占有面積を増大すること
なく、実質的にキャパシタの占有面積を拡大し、キャパ
シタ容量を増やし、蓄積電荷量を増大させるためにいろ
いろな方法か提案されている。その１つに、次のような
トレンチ型キャパシタ構造を有するＤＲＡＭがある。
量化をはかるための方法として占有面積を増大すること
なく、実質的にキャパシタの占有面積を拡大し、キャパ
シタ容量を増やし、蓄積電荷量を増大させるためにいろ
いろな方法か提案されている。その１つに、次のような
トレンチ型キャパシタ構造を有するＤＲＡＭがある。
【０００５】このＤＲＡＭは図３２（ａ）および（ｂ）
にそれぞれ平面図および断面図を示すように、シリコン
基盤１の表面に溝（トレンチ）５（５1 ，５2 ……）を
形成し、このトレンチ５の内壁にｎ- 型層６（６1 ，６
2 ……）を形成しこの表面にキャパシタ絶縁膜７、プレ
ート電極８を順次埋めこみ、キャパシタを形成し素子寸
法を増大させることなく、キャパシタ面積を増大するよ
うにしたものである。
にそれぞれ平面図および断面図を示すように、シリコン
基盤１の表面に溝（トレンチ）５（５1 ，５2 ……）を
形成し、このトレンチ５の内壁にｎ- 型層６（６1 ，６
2 ……）を形成しこの表面にキャパシタ絶縁膜７、プレ
ート電極８を順次埋めこみ、キャパシタを形成し素子寸
法を増大させることなく、キャパシタ面積を増大するよ
うにしたものである。
【０００６】すなわち、この構造では、ｐ型シリコン基
盤表面に形成された素子分離用のフィールド酸化膜３に
よって分離された素子領域内に、ｎ型層からなるソース
またはドレイン領域１１（１１1 ，１１2 ……）、１２
（１２1 ，１２2 ……）と、これらの間にゲート絶縁膜
９を介して形成されたゲート電極１０（１０1 ，１０2
……）とからなるＭＯＳＦＥＴを形成すると共に、隣接
するトレンチ５の内壁に配設され、このｎ型層からなる
ソースまたはドレイン領域１２（１２1 ，１２2 ……）
に接続されるｎ- 型層６と、このｎ- 型層６の表面に形
成されたキャパシタ絶縁膜７と、このトレンチ内に埋め
こまれたプレート電極８とからなるＭＯＳキャパシタを
形成するものである。
盤表面に形成された素子分離用のフィールド酸化膜３に
よって分離された素子領域内に、ｎ型層からなるソース
またはドレイン領域１１（１１1 ，１１2 ……）、１２
（１２1 ，１２2 ……）と、これらの間にゲート絶縁膜
９を介して形成されたゲート電極１０（１０1 ，１０2
……）とからなるＭＯＳＦＥＴを形成すると共に、隣接
するトレンチ５の内壁に配設され、このｎ型層からなる
ソースまたはドレイン領域１２（１２1 ，１２2 ……）
に接続されるｎ- 型層６と、このｎ- 型層６の表面に形
成されたキャパシタ絶縁膜７と、このトレンチ内に埋め
こまれたプレート電極８とからなるＭＯＳキャパシタを
形成するものである。
【０００７】このような構造では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレー
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となり、小型でかつ蓄積
容量の大きいＤＲＡＭを得ることができる。
ャパシタとして利用するため、キャパシタ容量をプレー
ナ構造の数倍に高めることができる。従って、かかる構
成により、メモリセルの占有面積を縮小しても蓄積電荷
量の減少を防止することが可能となり、小型でかつ蓄積
容量の大きいＤＲＡＭを得ることができる。
【０００８】しかしながらＤＲＡＭの高集積化をめざす
ためには、このようなセル面積が８Ｆ2 （Ｆ：デザイン
・ルール）のセル構造ではリソグラフィー技術の限界と
ともにセル面積の微細化にも限界が訪れることになる。
また、最小加工寸法の縮小化が進むにつれて、従来の平
面トランジスタでは短チャネル効果により短いゲート長
のトランジスタがつくれないのも深刻な問題である。
ためには、このようなセル面積が８Ｆ2 （Ｆ：デザイン
・ルール）のセル構造ではリソグラフィー技術の限界と
ともにセル面積の微細化にも限界が訪れることになる。
また、最小加工寸法の縮小化が進むにつれて、従来の平
面トランジスタでは短チャネル効果により短いゲート長
のトランジスタがつくれないのも深刻な問題である。
【０００９】さらに、このようなセル構造では素子分離
やプレート電極の段差がプレート電極形成後のワード
線、ビット線等のショートや段切れを引き起こす原因と
なり得る。またこのプレート電極の段差を小さくしよう
とするためにプレート電極をうすくすると、抵抗が高く
なるという問題がある。
やプレート電極の段差がプレート電極形成後のワード
線、ビット線等のショートや段切れを引き起こす原因と
なり得る。またこのプレート電極の段差を小さくしよう
とするためにプレート電極をうすくすると、抵抗が高く
なるという問題がある。
【００１０】
【発明が解決しようとする課題】このように従来のセル
面積８Ｆ2 のトレンチ型キャパシタでは、リソグラフィ
ー技術の限界とともにセル面積の微細化が困難になると
いう問題があった。
面積８Ｆ2 のトレンチ型キャパシタでは、リソグラフィ
ー技術の限界とともにセル面積の微細化が困難になると
いう問題があった。
【００１１】本発明は、前記実状に鑑みてなされたもの
で、さらなるＤＲＡＭの高集積化、セル面積の微細化に
適応したトレンチ型キャパシタ構造を提供することを目
的とする。
で、さらなるＤＲＡＭの高集積化、セル面積の微細化に
適応したトレンチ型キャパシタ構造を提供することを目
的とする。
【００１２】また、従来のトレンチ型キャパシタでは、
プレート電極が基盤表面に至るように形成されるため、
この段差がプレート電極形成後のワード線、ビット線等
の段切れを引き起こす原因となっている。これらの点に
鑑み、表面の平坦なセルを提供することを目的とする。
プレート電極が基盤表面に至るように形成されるため、
この段差がプレート電極形成後のワード線、ビット線等
の段切れを引き起こす原因となっている。これらの点に
鑑み、表面の平坦なセルを提供することを目的とする。
【００１３】
【課題を解決するための手段】そこで本発明では、市松
模様に配置したシリコン柱の上部において周辺をゲート
電極がとりまく縦型トランジスタを形成し、プレート電
極、絶縁膜、蓄積電極が順次積層に形成されてキャパシ
タを形成し、蓄積電極とトランジスタのソースまたはド
レイン領域の一方を接続したセル構造を有し、また、市
松模様に配置したシリコン柱の周辺にはトレンチが形成
され、シリコン柱の角どうしの隙間（狭いトレンチ）に
は、絶縁膜とプレート電極で完全に埋めこまれ、その後
の絶縁膜と蓄積電極の積層によりキャパシタはプレート
電極で分離されたトレンチ内の凹部に形成されることを
特徴としている。
模様に配置したシリコン柱の上部において周辺をゲート
電極がとりまく縦型トランジスタを形成し、プレート電
極、絶縁膜、蓄積電極が順次積層に形成されてキャパシ
タを形成し、蓄積電極とトランジスタのソースまたはド
レイン領域の一方を接続したセル構造を有し、また、市
松模様に配置したシリコン柱の周辺にはトレンチが形成
され、シリコン柱の角どうしの隙間（狭いトレンチ）に
は、絶縁膜とプレート電極で完全に埋めこまれ、その後
の絶縁膜と蓄積電極の積層によりキャパシタはプレート
電極で分離されたトレンチ内の凹部に形成されることを
特徴としている。
【００１４】
【作用】上記構造によれば、市松模様に配置したシリコ
ン柱の上部において、ゲート電極がシリコン柱の周辺を
とりまく縦型トランジスタが形成され、またキャパシタ
はシリコン柱の下部のトレンチ内に形成され、かつ各セ
ルごとにそれらは分離され、かつ蓄積電極とトランジス
タのソースまたはドレイン領域の一方は接続しているた
め、セル面積２Ｆ2 （Ｆ：デザイン・ルール）のトレン
チ型キャパシタを実現することができる。また、縦型ト
ランジスタを具備しているため、ゲート長を深さ方向に
長くでき短チャネル効果の問題も解決される。
ン柱の上部において、ゲート電極がシリコン柱の周辺を
とりまく縦型トランジスタが形成され、またキャパシタ
はシリコン柱の下部のトレンチ内に形成され、かつ各セ
ルごとにそれらは分離され、かつ蓄積電極とトランジス
タのソースまたはドレイン領域の一方は接続しているた
め、セル面積２Ｆ2 （Ｆ：デザイン・ルール）のトレン
チ型キャパシタを実現することができる。また、縦型ト
ランジスタを具備しているため、ゲート長を深さ方向に
長くでき短チャネル効果の問題も解決される。
【００１５】また、プレート電極埋めこみ型で、かつ縦
型トランジスタを具備したセル構造であるため、シリコ
ン柱の角どうしの隙間（狭いトレンチ）には、絶縁膜と
プレート電極で完全に埋めこまれることによりトレンチ
分離が実現され、プレートもワード線も共にトレンチ内
に形成されるので、表面の平坦なセルとなる。
型トランジスタを具備したセル構造であるため、シリコ
ン柱の角どうしの隙間（狭いトレンチ）には、絶縁膜と
プレート電極で完全に埋めこまれることによりトレンチ
分離が実現され、プレートもワード線も共にトレンチ内
に形成されるので、表面の平坦なセルとなる。
【００１６】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。本発明の第１の実施例として図１
に平面図、図２，図３にそれぞれＡ−Ｂ断面図、Ｃ−Ｄ
断面図を、図４にはその鳥観図を示す。
つつ詳細に説明する。本発明の第１の実施例として図１
に平面図、図２，図３にそれぞれＡ−Ｂ断面図、Ｃ−Ｄ
断面図を、図４にはその鳥観図を示す。
【００１７】このＤＲＡＭでは、素子領域１０１以外の
シリコン基盤には溝が形成されており、その溝には絶縁
膜１０５’とプレート電極として機能するポリシリコン
１０６が埋め込まれている。素子領域１０１は市松模様
に配置され、市松模様の素子領域１０１の角どうしは離
れ、隙間（狭いトレンチ）が形成され、その隙間（狭い
トレンチ）は絶縁膜１０５’とプレート電極１０６で完
全に埋め込まれることによりトレンチ分離の役目も果た
す。トレンチ内に埋め込まれた絶縁膜１０５’とプレー
ト電極１０６が造る凹部には、プレート電極１０６と、
窒化シリコン膜／酸化シリコン膜の２層膜からなるキャ
パシタ絶縁膜１０８と、蓄積電極１０９とによってキャ
パシタが形成される。
シリコン基盤には溝が形成されており、その溝には絶縁
膜１０５’とプレート電極として機能するポリシリコン
１０６が埋め込まれている。素子領域１０１は市松模様
に配置され、市松模様の素子領域１０１の角どうしは離
れ、隙間（狭いトレンチ）が形成され、その隙間（狭い
トレンチ）は絶縁膜１０５’とプレート電極１０６で完
全に埋め込まれることによりトレンチ分離の役目も果た
す。トレンチ内に埋め込まれた絶縁膜１０５’とプレー
ト電極１０６が造る凹部には、プレート電極１０６と、
窒化シリコン膜／酸化シリコン膜の２層膜からなるキャ
パシタ絶縁膜１０８と、蓄積電極１０９とによってキャ
パシタが形成される。
【００１８】そして各蓄積電極１０９は、ＳＮインター
コネクト３０２によってＭＯＳＦＥＴのソースまたはド
レイン領域の一方のｎ型拡散層２０３に接続されてい
る。また、他方のｎ型拡散層２０４はビット線２０５に
接続されている。そしてゲート電極１１９はシリコン柱
の上部を取り囲み、トレンチ内で一方向に連続的に配列
され、ワード線を構成している。
コネクト３０２によってＭＯＳＦＥＴのソースまたはド
レイン領域の一方のｎ型拡散層２０３に接続されてい
る。また、他方のｎ型拡散層２０４はビット線２０５に
接続されている。そしてゲート電極１１９はシリコン柱
の上部を取り囲み、トレンチ内で一方向に連続的に配列
され、ワード線を構成している。
【００１９】また、このようにして形成された素子領域
の上層はＣＶＤ法によって形成された酸化シリコン膜１
２６で被覆され、さらにこの上層にコンタクトホールを
介してｎ型拡散層２０４に接続されるビット線２０５が
配設されている。図５〜図１０にキャパシタ形成までの
工程断面図（図１のＡ−Ｂ断面図に対応）を示す。
の上層はＣＶＤ法によって形成された酸化シリコン膜１
２６で被覆され、さらにこの上層にコンタクトホールを
介してｎ型拡散層２０４に接続されるビット線２０５が
配設されている。図５〜図１０にキャパシタ形成までの
工程断面図（図１のＡ−Ｂ断面図に対応）を示す。
【００２０】はじめに、基盤表面を酸化し（３００オン
グストローム（以下Ａと表示する）程度）酸化膜１００
を形成し、その後ＳｉＮ膜１０２（１０００Ａ程度）、
絶縁膜１０３（６０００Ａ程度）を順次体積させる。オ
ーバー露光条件下で市松模様にレジスト加工し、異方性
エッチングを行いレジスト除去すると、島状に分布した
市松模様の積層絶縁膜１０３／１０２／１００が形成さ
れる。この積層絶縁膜１０３／１０２／１００をマスク
にトレンチ１０４を形成し、さらに熱酸化法によりトレ
ンチ内壁に酸化シリコン膜１０５を形成する。このとき
形成したシリコン柱は、図１に示すように、市松模様に
配置し角どうしに隙間（狭いトレンチ）が形成される。
次にポリシリコン１０５を堆積させ、レジストを塗布
し、全面露光でトレンチ内のみレジストを残し、その状
態でポリシリコンＲＩＥを行い、レジストを除去する。
このとき、トレンチ内のポリシリコン１０５のみ残して
素子領域上に堆積したものは除去される。フッ化アンモ
ニウム（ＮＨ4 ＯＨ）を用いた等方性エッチングによ
り、トレンチマスクの絶縁体１０３を除去した後、ポリ
シリコンを酸化し、トレンチ内壁には絶縁膜１０５’が
形成される（図６参照）。次にプレート電極として機能
するポリシリコン１０６（約１０００Ａ）を堆積し、エ
ッチバックをしてレベルをシリコン表面下（約０．７μ
ｍ）に下げる。このとき、シリコン柱の角どうしの隙間
（狭いトレンチ）には、図３に示すように絶縁膜１０
５’とプレート電極１０６の積層で完全に埋めこまれ
る。次に、プレートポリシリコン１０６の表面を薄く酸
化した後、ＳｉＮ膜１０７（約２５０Ａ）を堆積し、エ
ッチバックをしてプレート電極１０６のレベルよりさら
に下（約０．２μｍ）まで下げる（図８参照）。ここで
ＳｉＮ膜１０７をマスクに露出したプレート電極部１０
６を酸化し、ＳｉＮ ＣＤＥでマスクを除去し、フッ化
アンモニウム（ＮＨ4 ＯＨ）を用いた等方性エッチング
で薄い酸化膜を除去する。ここでプレートポリシリコン
の上部は絶縁膜２００となる（図９参照）。次にＳｉＮ
膜（約５０Ａ）を堆積し、その表面を薄く酸化させ、キ
ャパシタ絶縁膜１０８を形成し、さらに蓄積電極として
機能するポリシリコン１０９（約３５００Ａ）を堆積
し、エッチバックをしてレベルを絶縁膜２００のトップ
より下に下げ表面を酸化する（図１０参照）。本実施例
では、ＮＯ膜をキャパシタ絶縁膜として使用している
が、それ以外のＴａ2 Ｏ5 膜、ＰＺＴ膜等でもかまわな
い。このときキャパシタはプレート電極１０６堆積後に
形成したトレンチ内の凹部内に形成され、絶縁膜１０５
／２００とプレート電極１０６の積層によって完全にト
レンチ分離がなされている。図１１〜図２２にキャパシ
タ形成後からＳＮインターコネクト２０２形成までの工
程断面図（Ａ−Ｂ断面図）を示す。
グストローム（以下Ａと表示する）程度）酸化膜１００
を形成し、その後ＳｉＮ膜１０２（１０００Ａ程度）、
絶縁膜１０３（６０００Ａ程度）を順次体積させる。オ
ーバー露光条件下で市松模様にレジスト加工し、異方性
エッチングを行いレジスト除去すると、島状に分布した
市松模様の積層絶縁膜１０３／１０２／１００が形成さ
れる。この積層絶縁膜１０３／１０２／１００をマスク
にトレンチ１０４を形成し、さらに熱酸化法によりトレ
ンチ内壁に酸化シリコン膜１０５を形成する。このとき
形成したシリコン柱は、図１に示すように、市松模様に
配置し角どうしに隙間（狭いトレンチ）が形成される。
次にポリシリコン１０５を堆積させ、レジストを塗布
し、全面露光でトレンチ内のみレジストを残し、その状
態でポリシリコンＲＩＥを行い、レジストを除去する。
このとき、トレンチ内のポリシリコン１０５のみ残して
素子領域上に堆積したものは除去される。フッ化アンモ
ニウム（ＮＨ4 ＯＨ）を用いた等方性エッチングによ
り、トレンチマスクの絶縁体１０３を除去した後、ポリ
シリコンを酸化し、トレンチ内壁には絶縁膜１０５’が
形成される（図６参照）。次にプレート電極として機能
するポリシリコン１０６（約１０００Ａ）を堆積し、エ
ッチバックをしてレベルをシリコン表面下（約０．７μ
ｍ）に下げる。このとき、シリコン柱の角どうしの隙間
（狭いトレンチ）には、図３に示すように絶縁膜１０
５’とプレート電極１０６の積層で完全に埋めこまれ
る。次に、プレートポリシリコン１０６の表面を薄く酸
化した後、ＳｉＮ膜１０７（約２５０Ａ）を堆積し、エ
ッチバックをしてプレート電極１０６のレベルよりさら
に下（約０．２μｍ）まで下げる（図８参照）。ここで
ＳｉＮ膜１０７をマスクに露出したプレート電極部１０
６を酸化し、ＳｉＮ ＣＤＥでマスクを除去し、フッ化
アンモニウム（ＮＨ4 ＯＨ）を用いた等方性エッチング
で薄い酸化膜を除去する。ここでプレートポリシリコン
の上部は絶縁膜２００となる（図９参照）。次にＳｉＮ
膜（約５０Ａ）を堆積し、その表面を薄く酸化させ、キ
ャパシタ絶縁膜１０８を形成し、さらに蓄積電極として
機能するポリシリコン１０９（約３５００Ａ）を堆積
し、エッチバックをしてレベルを絶縁膜２００のトップ
より下に下げ表面を酸化する（図１０参照）。本実施例
では、ＮＯ膜をキャパシタ絶縁膜として使用している
が、それ以外のＴａ2 Ｏ5 膜、ＰＺＴ膜等でもかまわな
い。このときキャパシタはプレート電極１０６堆積後に
形成したトレンチ内の凹部内に形成され、絶縁膜１０５
／２００とプレート電極１０６の積層によって完全にト
レンチ分離がなされている。図１１〜図２２にキャパシ
タ形成後からＳＮインターコネクト２０２形成までの工
程断面図（Ａ−Ｂ断面図）を示す。
【００２１】キャパシタ形成後に、ポリシリコン１１０
（約５００Ａ）と常圧ＣＶＤ１１１（約１０００Ａ）を
堆積する。この状態で常圧ＣＶＤ１１１はトレンチ内で
は薄く堆積されるため、トレンチの上部（約０．５μ
ｍ）には常圧ＣＶＤ１１１を残し、トレンチの下部のみ
フッ化ウンモニウム（ＮＨ4 ＯＨ）を用いた等方性エッ
チングで薄い酸化膜１１１を除去する。残った常圧ＣＶ
Ｄ１１１をマスクにＰＯＬＹ ＣＤＥを行う（図１２参
照）。フッ化アンモニウム（ＮＨ4 ＯＨ）を用いた等方
性エッチングでマスクの酸化膜１１１を除去する。次に
ＢＰＳＧ１１２を埋め込みそれを平坦化する。ポリシリ
コン１１３（約１５００Ａ）を堆積し、レジストを塗布
し、市松模様の素子領域パターンから一方向にずらした
パターンにレジストを残し、ＰＯＬＹ ＲＩＥをする。
さらに、ポリシリコン１１４（約１０００Ａ）を堆積
し、ＰＯＬＹ ＲＩＥで、側壁を残し、最小加工寸法以
下の穴を形成する（図１３参照）。そのポリシリコンを
マスクに自己整合的に絶縁膜１１２をエッチングし、さ
らに等方性エッチングをする（図１４参照）。キャパシ
タ絶縁膜１０８のＳｉＮ膜を除去するために、ポリシリ
コンの表面を酸化し、ＳｉＮ ＣＤＥで露出しているＳ
ｉＮ膜を除去し（図１５参照）、さらに等方性エッチン
グで絶縁膜１０５’を除去する。このとき蓄積電極の一
部とシリコン柱の一側面の一部を露出せしめる（図１６
参照）。その絶縁膜中の穴にポリシリコン１１５（約５
００Ａ）を埋めこみ、ＡｓまたはＰのインプラを施し、
トランジスタのソースまたはドレイン領域が形成される
（図１７参照）。さらにポリシリコン１１６（約１５０
０Ａ）を埋めこみエッチバックを施す。このエッチバッ
ク工程のＰＯＬＹ ＣＤＥでマスクとしたポリシリコン
１１３／１１４は完全に除去した後（図１８参照）、Ｂ
ＰＳＧ ＲＩＥとＰＯＬＹ ＲＩＥで絶縁膜１１２とポ
リシリコン１１５／１１６それぞれのレベルを下げ、共
にストレージノードコンタクト部２０１が露出しないよ
うに、その上でエッチングをとめる（図１９参照）。こ
の工程によりポリシリコン１１５／１１６からなるイン
タコネクト２０２が形成される。ポリシリコン１１５／
１１６の表面を酸化し、ＳＰＳＧ１１７を堆積し、平坦
化させ、等方性エッチングでレベルを下げ、絶縁膜１１
７を埋め込む（図２１参照）。その状態で、ＳｉＮ Ｃ
ＤＥによりＳｉＮ膜１０８／１０２を除去し、さらに等
方性エッチングにて絶縁膜１００を除去しシリコン柱上
部が露出する（図２２参照）。図２３〜図３０にＳＮイ
ンターコネクト形成後からトランジスタ形成までの工程
断面図（Ａ−Ｂ断面図）を示す。
（約５００Ａ）と常圧ＣＶＤ１１１（約１０００Ａ）を
堆積する。この状態で常圧ＣＶＤ１１１はトレンチ内で
は薄く堆積されるため、トレンチの上部（約０．５μ
ｍ）には常圧ＣＶＤ１１１を残し、トレンチの下部のみ
フッ化ウンモニウム（ＮＨ4 ＯＨ）を用いた等方性エッ
チングで薄い酸化膜１１１を除去する。残った常圧ＣＶ
Ｄ１１１をマスクにＰＯＬＹ ＣＤＥを行う（図１２参
照）。フッ化アンモニウム（ＮＨ4 ＯＨ）を用いた等方
性エッチングでマスクの酸化膜１１１を除去する。次に
ＢＰＳＧ１１２を埋め込みそれを平坦化する。ポリシリ
コン１１３（約１５００Ａ）を堆積し、レジストを塗布
し、市松模様の素子領域パターンから一方向にずらした
パターンにレジストを残し、ＰＯＬＹ ＲＩＥをする。
さらに、ポリシリコン１１４（約１０００Ａ）を堆積
し、ＰＯＬＹ ＲＩＥで、側壁を残し、最小加工寸法以
下の穴を形成する（図１３参照）。そのポリシリコンを
マスクに自己整合的に絶縁膜１１２をエッチングし、さ
らに等方性エッチングをする（図１４参照）。キャパシ
タ絶縁膜１０８のＳｉＮ膜を除去するために、ポリシリ
コンの表面を酸化し、ＳｉＮ ＣＤＥで露出しているＳ
ｉＮ膜を除去し（図１５参照）、さらに等方性エッチン
グで絶縁膜１０５’を除去する。このとき蓄積電極の一
部とシリコン柱の一側面の一部を露出せしめる（図１６
参照）。その絶縁膜中の穴にポリシリコン１１５（約５
００Ａ）を埋めこみ、ＡｓまたはＰのインプラを施し、
トランジスタのソースまたはドレイン領域が形成される
（図１７参照）。さらにポリシリコン１１６（約１５０
０Ａ）を埋めこみエッチバックを施す。このエッチバッ
ク工程のＰＯＬＹ ＣＤＥでマスクとしたポリシリコン
１１３／１１４は完全に除去した後（図１８参照）、Ｂ
ＰＳＧ ＲＩＥとＰＯＬＹ ＲＩＥで絶縁膜１１２とポ
リシリコン１１５／１１６それぞれのレベルを下げ、共
にストレージノードコンタクト部２０１が露出しないよ
うに、その上でエッチングをとめる（図１９参照）。こ
の工程によりポリシリコン１１５／１１６からなるイン
タコネクト２０２が形成される。ポリシリコン１１５／
１１６の表面を酸化し、ＳＰＳＧ１１７を堆積し、平坦
化させ、等方性エッチングでレベルを下げ、絶縁膜１１
７を埋め込む（図２１参照）。その状態で、ＳｉＮ Ｃ
ＤＥによりＳｉＮ膜１０８／１０２を除去し、さらに等
方性エッチングにて絶縁膜１００を除去しシリコン柱上
部が露出する（図２２参照）。図２３〜図３０にＳＮイ
ンターコネクト形成後からトランジスタ形成までの工程
断面図（Ａ−Ｂ断面図）を示す。
【００２２】ＳＮインターコネクト２０２形成後、シリ
コン柱上部が露出した状態でゲート絶縁膜１１８を形成
し（約１００Ａ）、ゲートポリシリコン１１９（約７０
０Ａ）を順次堆積させ、ＢＰＳＧ１２０（約２５００
Ａ）を堆積、平坦化し、ＳｉＮ膜１２１（約２５０Ａ〜
１０００Ａ）とＳｉＯ2 膜１２２を堆積し、シリコン柱
の２つにかかるようなＬｉｎｅ／Ｓｐａｃｅのパターン
２０６（図１参照）で加工し、その側壁にポリシリコン
のサイドウォール１２３を形成し（図２３参照）、Ｓｉ
Ｏ2 膜１２２を除去し、ポリシリコンのサイドウォール
１２３が残るようにする。その後、埋めこまれた絶縁膜
１２０とＳｉＮ膜１２１とをエッチングし、ポリシリコ
ン１１９を露出させる（図２４参照）。その後、ポリシ
リコン１１９を異方性エッチングによりエッチングする
と共に、ポリシリコン１２３をエッチバックする（図２
５参照）。その後、酸化膜を形成し、ＳｉＮ膜１２４を
堆積する（図２６参照）。その後、ＢＰＳＧ膜１２５を
堆積、リフローさせ、平坦化すると共に、エッチバック
する（図２７参照）。その後、露出したＳｉＮ１２４／
１２１をエッチング除去し（図２８参照）、ＮＨ9 Ｆエ
ッチングにより、シリコン柱上のゲートのポリシリコン
の残り１１９を露出させ（図２９参照）、ＳｉＮのＣＤ
ＥでＳｉＮ膜１２４と共に除去する。その後、Ａｓ，Ｐ
のイオン注入により拡散層２０４を形成する（図３０参
照）。図３１は、トランジスタ形成後の工程断面図であ
る。次に、ＣＶＤによりＳｉＯ2 膜１２６を堆積し（図
３参照）、ビット線コンタクトをビット線の反転パター
ンのＬ／Ｓによって開口し、スペース部にＬＰＣＶＤＳ
ｉＯ2 の側壁１２７を形成し、スペース幅を狭め、ビッ
ト線２０５を形成する。
コン柱上部が露出した状態でゲート絶縁膜１１８を形成
し（約１００Ａ）、ゲートポリシリコン１１９（約７０
０Ａ）を順次堆積させ、ＢＰＳＧ１２０（約２５００
Ａ）を堆積、平坦化し、ＳｉＮ膜１２１（約２５０Ａ〜
１０００Ａ）とＳｉＯ2 膜１２２を堆積し、シリコン柱
の２つにかかるようなＬｉｎｅ／Ｓｐａｃｅのパターン
２０６（図１参照）で加工し、その側壁にポリシリコン
のサイドウォール１２３を形成し（図２３参照）、Ｓｉ
Ｏ2 膜１２２を除去し、ポリシリコンのサイドウォール
１２３が残るようにする。その後、埋めこまれた絶縁膜
１２０とＳｉＮ膜１２１とをエッチングし、ポリシリコ
ン１１９を露出させる（図２４参照）。その後、ポリシ
リコン１１９を異方性エッチングによりエッチングする
と共に、ポリシリコン１２３をエッチバックする（図２
５参照）。その後、酸化膜を形成し、ＳｉＮ膜１２４を
堆積する（図２６参照）。その後、ＢＰＳＧ膜１２５を
堆積、リフローさせ、平坦化すると共に、エッチバック
する（図２７参照）。その後、露出したＳｉＮ１２４／
１２１をエッチング除去し（図２８参照）、ＮＨ9 Ｆエ
ッチングにより、シリコン柱上のゲートのポリシリコン
の残り１１９を露出させ（図２９参照）、ＳｉＮのＣＤ
ＥでＳｉＮ膜１２４と共に除去する。その後、Ａｓ，Ｐ
のイオン注入により拡散層２０４を形成する（図３０参
照）。図３１は、トランジスタ形成後の工程断面図であ
る。次に、ＣＶＤによりＳｉＯ2 膜１２６を堆積し（図
３参照）、ビット線コンタクトをビット線の反転パター
ンのＬ／Ｓによって開口し、スペース部にＬＰＣＶＤＳ
ｉＯ2 の側壁１２７を形成し、スペース幅を狭め、ビッ
ト線２０５を形成する。
【００２３】
【発明の効果】以上説明ししてたように、本発明によれ
ば、市松模様に配置したシリコン柱の上部において縦型
トランジスタを形成し、トレンチ内にプレート電極、絶
縁膜、蓄積電極が順次積層されキャパシタを形成し、蓄
積電極とトランジスタのソースまたはドレイン領域の一
方が接続された構造のＤＲＡＭにおいて、シリコン柱の
角どうしに形成される隙間（狭いトレンチ）を、絶縁膜
とプレート電極で完全に埋め込むことで各セル間の素子
分離がされているため、素子領域であるシリコン柱をＦ
×Ｆの最小加工寸法におさえることが可能となり、セル
面積２Ｆ2 のトレンチ型キャパシタの実現を可能とす
る。
ば、市松模様に配置したシリコン柱の上部において縦型
トランジスタを形成し、トレンチ内にプレート電極、絶
縁膜、蓄積電極が順次積層されキャパシタを形成し、蓄
積電極とトランジスタのソースまたはドレイン領域の一
方が接続された構造のＤＲＡＭにおいて、シリコン柱の
角どうしに形成される隙間（狭いトレンチ）を、絶縁膜
とプレート電極で完全に埋め込むことで各セル間の素子
分離がされているため、素子領域であるシリコン柱をＦ
×Ｆの最小加工寸法におさえることが可能となり、セル
面積２Ｆ2 のトレンチ型キャパシタの実現を可能とす
る。
【００２４】また、プレート埋め込み型でかつ縦型トラ
ンジスタを具備したセル構造であるため、プレート電極
もワード線も共にトレンチ内に形成され、素子分離もト
レンチ内でおこなわれているため、表面にはＢＬ断差の
みの平坦なセルを形成することができる。
ンジスタを具備したセル構造であるため、プレート電極
もワード線も共にトレンチ内に形成され、素子分離もト
レンチ内でおこなわれているため、表面にはＢＬ断差の
みの平坦なセルを形成することができる。
【図１】 本発明の実施例を示す平面図。
【図２】 本発明の実施例のＢＬ方向の断面図。
【図３】 本発明の実施例のＷＬ方向の断面図。
【図４】 本発明実施例の鳥かん図。
【図５】 本発明実施例の製造工程を示す断面図。
【図６】 本発明実施例の製造工程を示す断面図。
【図７】 本発明実施例の製造工程を示す断面図。
【図８】 本発明実施例の製造工程を示す断面図。
【図９】 本発明実施例の製造工程を示す断面図。
【図１０】 本発明実施例の製造工程を示す断面図。
【図１１】 本発明実施例の製造工程を示す断面図。
【図１２】 本発明実施例の製造工程を示す断面図。
【図１３】 本発明実施例の製造工程を示す断面図。
【図１４】 本発明実施例の製造工程を示す断面図。
【図１５】 本発明実施例の製造工程を示す断面図。
【図１６】 本発明実施例の製造工程を示す断面図。
【図１７】 本発明実施例の製造工程を示す断面図。
【図１８】 本発明実施例の製造工程を示す断面図。
【図１９】 本発明実施例の製造工程を示す断面図。
【図２０】 本発明実施例の製造工程を示す断面図。
【図２１】 本発明実施例の製造工程を示す断面図。
【図２２】 本発明実施例の製造工程を示す断面図。
【図２３】 本発明実施例の製造工程を示す断面図。
【図２４】 本発明実施例の製造工程を示す断面図。
【図２５】 本発明実施例の製造工程を示す断面図。
【図２６】 本発明実施例の製造工程を示す断面図。
【図２７】 本発明実施例の製造工程を示す断面図。
【図２８】 本発明実施例の製造工程を示す断面図。
【図２９】 本発明実施例の製造工程を示す断面図。
【図３０】 本発明実施例の製造工程を示す断面図。
【図３１】 本発明実施例の製造工程を示す断面図。
【図３２】 従来技術を示す説明図。
１００ ＳｉＯ2 膜 １０１ 素子領域 １０２ ＳｉＮ膜 １０３ 常圧ＣＶＤ ＳｉＯ2 膜 １０４ トレンチ １０５ ポリシリコン膜 １０５’ ＳｉＯ2 膜 １０６ ポリシリコン膜（プレートポリ） １０７ ＳｉＮ膜 １０８ ＮＯ膜（キャパシタ絶縁膜） １０９ ポリシリコン膜（ストレージノード） １１０ ポリシリコン膜 １１１ 常圧ＣＶＤ ＳｉＯ2 膜 １１２ ＢＰＳＧ膜 １１３ ポリシリコン膜 １１４ ポリシリコン膜 １１５ ポリシリコン膜 １１６ ポリシリコン膜 １１７ ＳｉＯ2 膜 １１８ ＳｉＯ2 膜 １１９ ポリシリコン膜（ＷＬ） １２０ ＢＰＳＧ膜 １２１ ＳｉＮ膜 １２２ ＳｉＯ2 膜 １２３ ポリシリコン膜 １２４ ＳｉＮ膜 １２５ ＢＰＳＧ膜 １２６ ＳｉＯ2 膜 １２７ ＳｉＯ2 膜 １２８ ポリシリコン膜 １２９ ＭＯＳｉ膜 ２００ ＳｉＯ2 膜 ２０１ Ｓｉ基板コンタクト部 ２０２ ＳＮインターコネクト ２０３ ｎ型拡散層（ＳＮインターコネクト側） ２０４ ｎ型拡散層（ＢＬ側） ２０５ ＢＬ ２０６ ＷＬのパターン（図１）
フロントページの続き (72)発明者 堀口 文男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (3)
- 【請求項１】市松模様に配置したシリコン柱の周りにト
レンチが形成され、シリコン柱上部においてシリコン柱
をとりかこむようにゲート電極を具備したトランジスタ
を形成し、シリコン柱下部におけるトレンチ内では、下
からプレート電極、絶縁膜、蓄積電極と積層したキャパ
シタを形成し、前記プレート電極は、シリコン柱の角ど
うしの間隙を充填し、前記蓄積電極はトランジスタのソ
ースまたはドレイン領域の一方に接続されたことを特徴
とする半導体記憶装置。 - 【請求項２】トレンチ内にキャパシタ形成後、蓄積電極
とシリコン柱の接続部形成工程として、絶縁膜を埋め
て、ポリシリコンとさらにそれにポリシリコンの側壁残
しを施すことで、最小加工寸法以下の穴を形成し、その
ポリシリコンをマスクに自己整合的に絶縁膜をエッチン
グし、さらに等方性エッチングで、蓄積電極の一部と一
側面あるいは多側面のシリコン柱を露出させ、その絶縁
膜中の穴にポリシリコンを埋めこみエッチバックを施す
工程を含むことを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】シリコン柱にゲート絶縁膜とゲート電極が
順次積層され、絶縁膜を埋めこみ、その上で絶縁膜の側
壁にポリシリコンの側壁残しを施し、絶縁膜を除去した
のちポリシリコンをマスクに自己整合的に絶縁膜をエッ
チングし、次にポリシリコンをエッチングし、最小加工
寸法以下のゲート電極およびワード線の加工とマスクと
したポリシリコンの除去を同時に行う工程を含むことを
特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088809A JPH05291528A (ja) | 1992-04-09 | 1992-04-09 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088809A JPH05291528A (ja) | 1992-04-09 | 1992-04-09 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291528A true JPH05291528A (ja) | 1993-11-05 |
Family
ID=13953222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4088809A Pending JPH05291528A (ja) | 1992-04-09 | 1992-04-09 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291528A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330422A (ja) * | 1998-03-25 | 1999-11-30 | Siemens Ag | 半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法 |
| WO2000033383A1 (de) * | 1998-12-02 | 2000-06-08 | Infineon Technologies Ag | Dram-zellenanordnung und verfahren zur deren herstellung |
| WO2001017015A1 (de) * | 1999-08-31 | 2001-03-08 | Infineon Technologies Ag | Verfahren zur herstellung einer dram-zellenanordnung |
| WO2002011200A1 (de) * | 2000-07-31 | 2002-02-07 | Infineon Technologies Ag | Halbleiterspeicher-zellenanordnung und verfahren zu deren herstellung |
| WO2002047159A3 (en) * | 2000-12-06 | 2003-05-22 | Infineon Technologies Corp | Dram with vertical transistor and trench capacitor memory cells and method of fabrication |
| WO2002037542A3 (en) * | 2000-11-03 | 2004-01-08 | Infineon Technologies Corp | Method for trench capacitor dram cell without floating-well effects |
-
1992
- 1992-04-09 JP JP4088809A patent/JPH05291528A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330422A (ja) * | 1998-03-25 | 1999-11-30 | Siemens Ag | 半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法 |
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| US6586795B2 (en) | 1998-12-02 | 2003-07-01 | Infineon Technologies Ag | DRAM cell configuration whose memory cells can have transistors and capacitors with improved electrical properties |
| WO2001017015A1 (de) * | 1999-08-31 | 2001-03-08 | Infineon Technologies Ag | Verfahren zur herstellung einer dram-zellenanordnung |
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| US6853023B2 (en) | 2000-07-31 | 2005-02-08 | Infineon Technologies Ag | Semiconductor memory cell configuration and a method for producing the configuration |
| WO2002037542A3 (en) * | 2000-11-03 | 2004-01-08 | Infineon Technologies Corp | Method for trench capacitor dram cell without floating-well effects |
| WO2002047159A3 (en) * | 2000-12-06 | 2003-05-22 | Infineon Technologies Corp | Dram with vertical transistor and trench capacitor memory cells and method of fabrication |
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