JPH11330422A - 半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法 - Google Patents
半導体デバイス、半導体デバイスアレイ、半導体生成物及び縦形半導体デバイスの作製方法並びにｄｒａｍ生成物の作製方法Info
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- JPH11330422A JPH11330422A JP11082088A JP8208899A JPH11330422A JP H11330422 A JPH11330422 A JP H11330422A JP 11082088 A JP11082088 A JP 11082088A JP 8208899 A JP8208899 A JP 8208899A JP H11330422 A JPH11330422 A JP H11330422A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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Abstract
(57)【要約】
【課題】 縦形半導体に関連する欠点を克服して、改善
された手段を実現し、デバイスエリアサイズを小型化す
ると共に、デバイスサイズを過度に縮小せず、さらなる
デバイス作製を制限しないデバイス技術を実現するこ
と。 【解決手段】 半導体デバイスにおいて、該半導体デバ
イスは、垂直方向に配向されており、垂直方向に配向さ
れているゲート及び該垂直方向に配向されているゲート
に結合されたワード線を有すること
された手段を実現し、デバイスエリアサイズを小型化す
ると共に、デバイスサイズを過度に縮小せず、さらなる
デバイス作製を制限しないデバイス技術を実現するこ
と。 【解決手段】 半導体デバイスにおいて、該半導体デバ
イスは、垂直方向に配向されており、垂直方向に配向さ
れているゲート及び該垂直方向に配向されているゲート
に結合されたワード線を有すること
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイス技術に関
し、特にバーチカル形、縦形トランジスタを利用した半
導体デバイスの技術に関する。
し、特にバーチカル形、縦形トランジスタを利用した半
導体デバイスの技術に関する。
【０００２】即ち、本発明は、半導体デバイス、半導体
デバイスアレイ、半導体生成物及びバーチカル形、縦形
半導体デバイスの作製方法並びにＤＲＡＭ生成物の作製
方法に関する。
デバイスアレイ、半導体生成物及びバーチカル形、縦形
半導体デバイスの作製方法並びにＤＲＡＭ生成物の作製
方法に関する。
【０００３】
【従来の技術】半導体産業は、絶えず、半導体デバイス
のサイズを減少させることを試みている。小型化の必要
性は、今日の半導体製品に必要な回路の密度増大に適合
させる必要性に由来する。単一の半導体製品が例えば、
１００万を越える半導体デバイスを包含することは珍し
いことではない。
のサイズを減少させることを試みている。小型化の必要
性は、今日の半導体製品に必要な回路の密度増大に適合
させる必要性に由来する。単一の半導体製品が例えば、
１００万を越える半導体デバイスを包含することは珍し
いことではない。
【０００４】典型的には、小型化の焦点、力点は、１つ
の半導体デバイスの２次元水平面に向けられている。デ
バイスのサイズは、０．２ミクロン以下のサイズに近づ
いている。然し乍ら、半導体デバイスの水平方向ディメ
ンションにおける減少は、半導体デバイスの動作特性上
の問題を提起している。
の半導体デバイスの２次元水平面に向けられている。デ
バイスのサイズは、０．２ミクロン以下のサイズに近づ
いている。然し乍ら、半導体デバイスの水平方向ディメ
ンションにおける減少は、半導体デバイスの動作特性上
の問題を提起している。
【０００５】図１は、従来技術の半導体デバイスの横断
面図であり、これは、例えばダイナミックランダムアク
セスメモリ（ＤＲＡＭ）を示す。図１に関連して述べる
と、半導体デバイス１００は、典型的には、いくつかの
層から成る。半導体デバイスは、シリコンサブストレー
ト１０３から始まり、このサブストレート上には半導体
デバイスの他のエレメントが組み付けられている。従来
技術半導体デバイスの図示の例では、半導体デバイス１
００は、２つの別個の半導体デバイス１００ａ、１００
ｂを含むデュアルデバイスである。
面図であり、これは、例えばダイナミックランダムアク
セスメモリ（ＤＲＡＭ）を示す。図１に関連して述べる
と、半導体デバイス１００は、典型的には、いくつかの
層から成る。半導体デバイスは、シリコンサブストレー
ト１０３から始まり、このサブストレート上には半導体
デバイスの他のエレメントが組み付けられている。従来
技術半導体デバイスの図示の例では、半導体デバイス１
００は、２つの別個の半導体デバイス１００ａ、１００
ｂを含むデュアルデバイスである。
【０００６】サブストレート内には、深いトレンチ１１
２がポリシリコンにより生成される。深いトレンチは、
誘電層１４０により包囲されている。誘電層１４０は、
典型的には、深いトレンチ１２を絶縁するための厚い誘
電材料から成る。別個のデバイスの深いトレンチは、典
型的にはサブストレート１０３の延長部であるシリコン
バリヤ１４２により絶縁される。深いトレンチ間には１
つのアクティブエリア１４５が存在する。アクティブエ
リアは、主に、シリコンから成る。
２がポリシリコンにより生成される。深いトレンチは、
誘電層１４０により包囲されている。誘電層１４０は、
典型的には、深いトレンチ１２を絶縁するための厚い誘
電材料から成る。別個のデバイスの深いトレンチは、典
型的にはサブストレート１０３の延長部であるシリコン
バリヤ１４２により絶縁される。深いトレンチ間には１
つのアクティブエリア１４５が存在する。アクティブエ
リアは、主に、シリコンから成る。
【０００７】上記のシリコンバリアの上方には、浅いト
レンチ絶縁層１４９が設けられている。浅いトレンチ絶
縁層は、典型的には、薄い誘電材料から成る。さらに、
浅いトレンチ層は、典型的には、２つの隣接する半導体
デバイス１００間のさらなる絶縁部を生ぜしめる。
レンチ絶縁層１４９が設けられている。浅いトレンチ絶
縁層は、典型的には、薄い誘電材料から成る。さらに、
浅いトレンチ層は、典型的には、２つの隣接する半導体
デバイス１００間のさらなる絶縁部を生ぜしめる。
【０００８】アクティブエリア１４５内には、典型的に
はドーピングされた領域１５１，１５２，１５３が半導
体デバイスのアクティブコンポーネントを生成するため
形成されている。ドーピングされた領域１５１，１５
２，１５３は、所望のデバイスのタイプ型に依存してｎ
又はｐタイプ型にドーピングされ得る。
はドーピングされた領域１５１，１５２，１５３が半導
体デバイスのアクティブコンポーネントを生成するため
形成されている。ドーピングされた領域１５１，１５
２，１５３は、所望のデバイスのタイプ型に依存してｎ
又はｐタイプ型にドーピングされ得る。
【０００９】ドーピングされた領域１５３には、該ドー
ピングされた領域を電気的にビット線１３０に接続する
ビット線コンタクト１１８が接続されている。ドーピン
グされた領域１５１，１５２の直ぐ上方にはドーピング
された領域を絶縁する酸化物層１５６が設けられてい
る。ドーピングされた領域に隣接して、そして、酸化物
層１５６上方にワード線１２０が設けられている。サブ
ストレート１０３及びビット線１３０に対してワード線
１２０ａを適当にバイアス、することにより、アクティ
ブエリア１４５内でドーピングされた領域１５２，１５
３間にデプレッション領域領域１６０が形成されてい
る。更にワード線１２０ａがバイアスされると、反転領
域１６１がアクティブエリア１４５内に形成される。反
転領域１６１は、ドーピングされた領域１５３と、深い
トレンチ１１２との間で電流が流れることを可能にす
る。電流の方向は、サブストレート１０３に対するビッ
ト線１３０のバイアスに依存する。
ピングされた領域を電気的にビット線１３０に接続する
ビット線コンタクト１１８が接続されている。ドーピン
グされた領域１５１，１５２の直ぐ上方にはドーピング
された領域を絶縁する酸化物層１５６が設けられてい
る。ドーピングされた領域に隣接して、そして、酸化物
層１５６上方にワード線１２０が設けられている。サブ
ストレート１０３及びビット線１３０に対してワード線
１２０ａを適当にバイアス、することにより、アクティ
ブエリア１４５内でドーピングされた領域１５２，１５
３間にデプレッション領域領域１６０が形成されてい
る。更にワード線１２０ａがバイアスされると、反転領
域１６１がアクティブエリア１４５内に形成される。反
転領域１６１は、ドーピングされた領域１５３と、深い
トレンチ１１２との間で電流が流れることを可能にす
る。電流の方向は、サブストレート１０３に対するビッ
ト線１３０のバイアスに依存する。
【００１０】典型的には、電流がビット線１３０と深い
トレンチ１１２との間でビット線コンタクト１１８，ド
ーピングされた領域１５３及び反転領域１６１を通って
深いトレンチ１１２まで流れる。ビット線１３０のバイ
アスに依存して、負荷を深いトレンチ１１２内に蓄積し
たり、又は深いトレンチ１１２から放電できる。誘電層
１４０は、深いトレンチ１１２内に蓄積された電荷を保
存するための絶縁体として作用する。斯くてワード線１
２０は、半導体デバイス１００ａ，１００ｂに対するゲ
ートに依存してドレイン又はソースとなる；そして、深
いトレンチ１１２は、ソース又はドレインである。
トレンチ１１２との間でビット線コンタクト１１８，ド
ーピングされた領域１５３及び反転領域１６１を通って
深いトレンチ１１２まで流れる。ビット線１３０のバイ
アスに依存して、負荷を深いトレンチ１１２内に蓄積し
たり、又は深いトレンチ１１２から放電できる。誘電層
１４０は、深いトレンチ１１２内に蓄積された電荷を保
存するための絶縁体として作用する。斯くてワード線１
２０は、半導体デバイス１００ａ，１００ｂに対するゲ
ートに依存してドレイン又はソースとなる；そして、深
いトレンチ１１２は、ソース又はドレインである。
【００１１】図２は、図１のいくつかの従来技術の半導
体デバイスの透視上面図である。図１の横断面図は、線
１−１に沿って切断して示したものである。半導体デバ
イスの種々の層が、図２に示してある。単一層（例えば
１００ａ，１００ｂ）のサイズは、デバイスエリア１８
０で測定される。従来技術半導体デバイスのサイズは、
典型的には８Ｆ2であり、ここで、Ｆは最小デバイスサ
イズ又は作製プロセスで可能なディメンション（例え
ば、０．２ミクロン）である。水平面におけるさらなる
小型化によっても一層より小さいディメンションは達成
困難である。
体デバイスの透視上面図である。図１の横断面図は、線
１−１に沿って切断して示したものである。半導体デバ
イスの種々の層が、図２に示してある。単一層（例えば
１００ａ，１００ｂ）のサイズは、デバイスエリア１８
０で測定される。従来技術半導体デバイスのサイズは、
典型的には８Ｆ2であり、ここで、Ｆは最小デバイスサ
イズ又は作製プロセスで可能なディメンション（例え
ば、０．２ミクロン）である。水平面におけるさらなる
小型化によっても一層より小さいディメンションは達成
困難である。
【００１２】１つの半導体デバイスのデバイスエリアが
小であればあるほど、半導体デバイスの動作上 益々問
題が発生する。例えば、ホットキャリア及びパンチスル
ーの問題が小さいでディメンションのデバイスにおいて
おこり、例えば、ゲート酸化物の低級化を来たし、それ
により典型的には半導体デバイスが破壊される。
小であればあるほど、半導体デバイスの動作上 益々問
題が発生する。例えば、ホットキャリア及びパンチスル
ーの問題が小さいでディメンションのデバイスにおいて
おこり、例えば、ゲート酸化物の低級化を来たし、それ
により典型的には半導体デバイスが破壊される。
【００１３】それらの種類の問題に基づき、小型のプレ
ーナの半導体デバイスは厳しい条件で作動されねばなら
ない。斯くて、デバイスを作動するのに一層多くの回路
が必要とされる。
ーナの半導体デバイスは厳しい条件で作動されねばなら
ない。斯くて、デバイスを作動するのに一層多くの回路
が必要とされる。
【００１４】小型プレーナ半導体デバイスの作製上の小
さなエラーが半導体デバイスに不都合な影響を及ぼす。
例えば、ワード線１２０−これはゲートである−が深い
トレンチ１１２に過度に近くに又はそれへないし、その
上方に、配置された場合、デバイスは、も電流に基づき
適正に動作しなくなる。
さなエラーが半導体デバイスに不都合な影響を及ぼす。
例えば、ワード線１２０−これはゲートである−が深い
トレンチ１１２に過度に近くに又はそれへないし、その
上方に、配置された場合、デバイスは、も電流に基づき
適正に動作しなくなる。
【００１５】デバイスの実際のサイズを大して低減させ
ずに半導体デバイスを小型化しようとする１つの方法
は、垂直のバーチャルのデバイスである。図３は従来技
術の縦形トランジスタバーチャルデバイスである。トラ
ンジスタデバイス３００は、デバイスエリアを縮小し、
それと同時に、半導体のサイズが動作目的上可制御の大
きさが可能になる。縦形半導体デバイス３００は、プレ
ーナ半導体デバイス１００に類似して動作する。
ずに半導体デバイスを小型化しようとする１つの方法
は、垂直のバーチャルのデバイスである。図３は従来技
術の縦形トランジスタバーチャルデバイスである。トラ
ンジスタデバイス３００は、デバイスエリアを縮小し、
それと同時に、半導体のサイズが動作目的上可制御の大
きさが可能になる。縦形半導体デバイス３００は、プレ
ーナ半導体デバイス１００に類似して動作する。
【００１６】縦形半導体デバイス３００は、ビット線コ
ンタクト３１８、ドープ、ドーピング領域３５３，ワー
ド線３２０及びビット線コンタクト３１８は、ビット線
（図示せず）に接続されている。ワード線３２０は、ゲ
ートとして作用し、適当にバイアスされた時デプレッシ
ョン領域３６０を生成する。ワード線３２０がさらに、
バイアスされて反転領域３６１を生成する場合、電流は
ビット線からビット線コンタクト３１８を通って深いト
レンチ３１２へ、又はその逆に流れる。
ンタクト３１８、ドープ、ドーピング領域３５３，ワー
ド線３２０及びビット線コンタクト３１８は、ビット線
（図示せず）に接続されている。ワード線３２０は、ゲ
ートとして作用し、適当にバイアスされた時デプレッシ
ョン領域３６０を生成する。ワード線３２０がさらに、
バイアスされて反転領域３６１を生成する場合、電流は
ビット線からビット線コンタクト３１８を通って深いト
レンチ３１２へ、又はその逆に流れる。
【００１７】従来技術バーチャル縦形半導体が、不都合
に小さくないデバイスサイズ及びエリアサイズを有する
場合、バーチャル縦形半導体は、それのトポグラフィに
基づき縦形半導体への、ないし、その上方でのデバイス
のさらなる作製を阻害するものである。例えば、図３中
深いトレンチ３１２上方のデバイスのトポグラフィは、
ワード線３１２の不都合な構成形態に基づき不規則的で
ある。ＣＭＯＳプロセスでは、デバイスのさらなる作製
が、トポグラフィ上の不規則性個所のないサブストレー
ト層を要する；斯くて、不規則なトポグラフィに基づき
従来技術半導体デバイスに対してさらなる作製が阻害さ
れる。
に小さくないデバイスサイズ及びエリアサイズを有する
場合、バーチャル縦形半導体は、それのトポグラフィに
基づき縦形半導体への、ないし、その上方でのデバイス
のさらなる作製を阻害するものである。例えば、図３中
深いトレンチ３１２上方のデバイスのトポグラフィは、
ワード線３１２の不都合な構成形態に基づき不規則的で
ある。ＣＭＯＳプロセスでは、デバイスのさらなる作製
が、トポグラフィ上の不規則性個所のないサブストレー
ト層を要する；斯くて、不規則なトポグラフィに基づき
従来技術半導体デバイスに対してさらなる作製が阻害さ
れる。
【００１８】更に、ロジック回路は典型的にバーチカル
形、縦形半導体と同じサブストレート上に形成される。
典型的にはバーチカル縦形半導体デバイス、本事例では
先ずＤＲＡＭデバイスが、サブストレート上に形成され
る。さらなるステップにて、、回路領域３７０が形成さ
れる。別個のプロセシングステップは、バーチカル形、
縦形半導体３００のワード線３２０の不規則なトポグラ
フィに基づき回路領域３００はバーチカル形、縦形半導
体デバイス上方へ施され得る後続のロジック回路とも異
なる高さを有する。斯くて、回路領域３７０及び後続の
ロジック回路−これはバーチカル形、縦形半導体に対し
て形成され得る−の相互結合が、高低差の故にさらに阻
害され得る。
形、縦形半導体と同じサブストレート上に形成される。
典型的にはバーチカル縦形半導体デバイス、本事例では
先ずＤＲＡＭデバイスが、サブストレート上に形成され
る。さらなるステップにて、、回路領域３７０が形成さ
れる。別個のプロセシングステップは、バーチカル形、
縦形半導体３００のワード線３２０の不規則なトポグラ
フィに基づき回路領域３００はバーチカル形、縦形半導
体デバイス上方へ施され得る後続のロジック回路とも異
なる高さを有する。斯くて、回路領域３７０及び後続の
ロジック回路−これはバーチカル形、縦形半導体に対し
て形成され得る−の相互結合が、高低差の故にさらに阻
害され得る。
【００１９】
【発明が解決しようとする課題】前述に鑑みて、バーチ
カル形、縦形半導体に関連する欠点を克服するための改
善された方法及び装置が要望される。さらに詳しく云え
ばデバイスエリアサイズを小型化すると共に、デバイス
サイズを過度に縮小せず、そして、さらなるデバイス作
製を制限しないデバイス及びこのデバイスを作製する方
法が要望される。
カル形、縦形半導体に関連する欠点を克服するための改
善された方法及び装置が要望される。さらに詳しく云え
ばデバイスエリアサイズを小型化すると共に、デバイス
サイズを過度に縮小せず、そして、さらなるデバイス作
製を制限しないデバイス及びこのデバイスを作製する方
法が要望される。
【００２０】
【課題を解決するための手段】前述の、及び他の課題を
解決するため、本発明によれば、１つの埋込まれたワー
ド線を有するバーチカル縦形半導体デバイスが実現され
る。
解決するため、本発明によれば、１つの埋込まれたワー
ド線を有するバーチカル縦形半導体デバイスが実現され
る。
【００２１】１つの実施形態によれば、１つのワード線
が１つのバーチカル縦形半導体デバイスの傍らに埋込ま
れる。ワード線は、バーチカル縦形半導体デバイスに隣
接して埋込まれ、ここで、ワード線のトポグラフィが実
質的にプレーナ平坦であるように埋込まれる。埋込ワー
ド線のプレーナ平坦の特徴によりワード線およびバーチ
カル縦形半導体トランジスタを介してさらなるプロセシ
ングが施され得るようになる。
が１つのバーチカル縦形半導体デバイスの傍らに埋込ま
れる。ワード線は、バーチカル縦形半導体デバイスに隣
接して埋込まれ、ここで、ワード線のトポグラフィが実
質的にプレーナ平坦であるように埋込まれる。埋込ワー
ド線のプレーナ平坦の特徴によりワード線およびバーチ
カル縦形半導体トランジスタを介してさらなるプロセシ
ングが施され得るようになる。
【００２２】他の実施形態では、半導体デバイスは、垂
直方向に配向されているトランジスタないし縦形トラン
ジスタである。ワード線は、垂直配向ゲートの傍らに埋
込まれ、ここでワード線のトポグラフィが実質的にプレ
ーナ平坦であるように埋込まれる。
直方向に配向されているトランジスタないし縦形トラン
ジスタである。ワード線は、垂直配向ゲートの傍らに埋
込まれ、ここでワード線のトポグラフィが実質的にプレ
ーナ平坦であるように埋込まれる。
【００２３】さらなる実施形態では、ワード線が１つの
上面のトポグラフィがプレーナ平坦化される。プレーナ
平坦化は、ワード線の埋込特性に基づき半導体デバイス
を不都合に損なうことなく可能である。
上面のトポグラフィがプレーナ平坦化される。プレーナ
平坦化は、ワード線の埋込特性に基づき半導体デバイス
を不都合に損なうことなく可能である。
【００２４】ところで、本発明の実施形態では、垂直方
向に配向されている半導体デバイスの作製方法におい
て、前記方法は下記ステップを有する、即ち、埋込まれ
た１つのワード線を形成し、ここで、埋込まれたワード
線の上面のトポグラフィが実質的にプレーナ平坦である
ようにようにし、ここで、実質的にワード線へないし、
その上方に形成された１つの後続層が実質的にプレーナ
平坦であるようにし、それにより、さらなるプロセシン
グが１つの後続層上に施されるようにしたというステッ
プを有する。ここで、埋込まれたワード線の上面のトポ
グラフィが実質的にワード線へないし、その上方に形成
された１つの後続層が実質的にプレーナ平坦であるよう
にし、それにより、さらなるプロセシングが１つの後続
層上に施されるようにしたのである。本発明の更なる実
施形態では埋込まれたワード線の上面をプレーナ平坦化
し、ここで、半導体デバイスは不都合に損なわれないよ
うにしたのである。
向に配向されている半導体デバイスの作製方法におい
て、前記方法は下記ステップを有する、即ち、埋込まれ
た１つのワード線を形成し、ここで、埋込まれたワード
線の上面のトポグラフィが実質的にプレーナ平坦である
ようにようにし、ここで、実質的にワード線へないし、
その上方に形成された１つの後続層が実質的にプレーナ
平坦であるようにし、それにより、さらなるプロセシン
グが１つの後続層上に施されるようにしたというステッ
プを有する。ここで、埋込まれたワード線の上面のトポ
グラフィが実質的にワード線へないし、その上方に形成
された１つの後続層が実質的にプレーナ平坦であるよう
にし、それにより、さらなるプロセシングが１つの後続
層上に施されるようにしたのである。本発明の更なる実
施形態では埋込まれたワード線の上面をプレーナ平坦化
し、ここで、半導体デバイスは不都合に損なわれないよ
うにしたのである。
【００２５】更に、本発明の他の実施形態によれば、埋
込まれたワード線へないし、その上方に後続層を形成
し、ここで、当該の後続層の形成は、ＲＡＭセルデバイ
スの上面の実質的にプレーナ平坦なトポグラフィに基づ
き可能であるようにしたのである。更に、本発明実施形
態によれば、埋込まれたワード線へないし、その上方に
形成される後続層と、プレーナ平坦化し、ここでさらな
るプロセシングが前記後続層上に施され得るようにした
のである。
込まれたワード線へないし、その上方に後続層を形成
し、ここで、当該の後続層の形成は、ＲＡＭセルデバイ
スの上面の実質的にプレーナ平坦なトポグラフィに基づ
き可能であるようにしたのである。更に、本発明実施形
態によれば、埋込まれたワード線へないし、その上方に
形成される後続層と、プレーナ平坦化し、ここでさらな
るプロセシングが前記後続層上に施され得るようにした
のである。
【００２６】バーチカル縦形半導体デバイスと関連した
埋込まれたワード線により比較的小さいデバイスエリア
が与えられる。同時に、半導体デバイスの実際のサイズ
が過度に縮小されず、ここで、動作上の問題がバーチカ
ル縦形半導体デバイスにおけるほど重大なものではな
い。更に、１つの埋込まれたワード線のトポグラフィに
よりさらなるプロセシングがバーチカル縦形半導体デバ
イスに対して施され得るようになる。斯くて、単一の半
導体生成物上にて一層多くのデバイスを形成し得る。本
発明のこれらの、そして、他の特徴及び利点を本発明の
以降の説明及び図により明らかにされる。
埋込まれたワード線により比較的小さいデバイスエリア
が与えられる。同時に、半導体デバイスの実際のサイズ
が過度に縮小されず、ここで、動作上の問題がバーチカ
ル縦形半導体デバイスにおけるほど重大なものではな
い。更に、１つの埋込まれたワード線のトポグラフィに
よりさらなるプロセシングがバーチカル縦形半導体デバ
イスに対して施され得るようになる。斯くて、単一の半
導体生成物上にて一層多くのデバイスを形成し得る。本
発明のこれらの、そして、他の特徴及び利点を本発明の
以降の説明及び図により明らかにされる。
【００２７】
【実施例】本発明は集積回路（ＩＣ）に関する。そのよ
うなＩＣは、ランダムアクセスメモリ（ＲＡＭ）、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）周期ＤＲ
ＡＭ（ＳＤＲＡＭ）、組み合わせＤＲＡＭロジック回路
（埋込形ＤＲＡＭ）又は他の回路を含む。
うなＩＣは、ランダムアクセスメモリ（ＲＡＭ）、ダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）周期ＤＲ
ＡＭ（ＳＤＲＡＭ）、組み合わせＤＲＡＭロジック回路
（埋込形ＤＲＡＭ）又は他の回路を含む。
【００２８】典型的には数多のＩＣが並列にウエハ上に
形成される。プロセシングが終わった後、ウエハは、ダ
イシングされ、ＩＣ回路を個々のチップに分離する。次
いで、チップはパッケージングされ、最終生成物、製品
が形成され、該生成物、製品は、例えば、コンピュータ
システム、セルラフォン、パーソナルデジタルアシスタ
ント（ＰＤＡ）及び他のエレクトロニック生成物、製品
のような消費者向け生成物、製品として使用されるもの
である。
形成される。プロセシングが終わった後、ウエハは、ダ
イシングされ、ＩＣ回路を個々のチップに分離する。次
いで、チップはパッケージングされ、最終生成物、製品
が形成され、該生成物、製品は、例えば、コンピュータ
システム、セルラフォン、パーソナルデジタルアシスタ
ント（ＰＤＡ）及び他のエレクトロニック生成物、製品
のような消費者向け生成物、製品として使用されるもの
である。
【００２９】本発明の１実施例によれば、１つの埋込ま
れたワード線を有するバーチカル縦形半導体デバイスが
開示される。バーチカル縦形半導体デバイスは、小型化
を許容すると共に、過度に小さいデメンションに関連す
る問題を回避する。同時に、埋込まれたワード線は、バ
ーチカル縦形半導体デバイス上方でのウエハをさらにプ
ロセシングすることを許容する。プロセシングすること
により、単位エリア、面積あたり、もっと多くのデバイ
ス、殊に、ＣＭＯＳデバイスが可能になる。
れたワード線を有するバーチカル縦形半導体デバイスが
開示される。バーチカル縦形半導体デバイスは、小型化
を許容すると共に、過度に小さいデメンションに関連す
る問題を回避する。同時に、埋込まれたワード線は、バ
ーチカル縦形半導体デバイス上方でのウエハをさらにプ
ロセシングすることを許容する。プロセシングすること
により、単位エリア、面積あたり、もっと多くのデバイ
ス、殊に、ＣＭＯＳデバイスが可能になる。
【００３０】図４には、本発明による埋込まれたワード
線を有するバーチカル縦形半導体デバイスの横断面図で
ある。図４は、４００ａ、４００ｂを有する１つのデュ
アルデバイスを示す。図示の実施形態は、メモリコンフ
ィギュレーションにて使用される埋込まれたワード線４
２０ａ、４２０ｂを有するバーチカル縦形半導体トラン
ジスタ４００ａ、４００ｂを示す。然し乍ら、埋込まれ
たワード線は、任意のタイプのバーチカル縦形半導体デ
バイスと共に使用され得る。例として、ダイオード、フ
ューズ又は他の任意のタイプの半導体デバイスを、バー
チカル縦形半導体の作法で形成でき、本発明により所要
の１つのワード線又はビット線を利用できるものであ
る。
線を有するバーチカル縦形半導体デバイスの横断面図で
ある。図４は、４００ａ、４００ｂを有する１つのデュ
アルデバイスを示す。図示の実施形態は、メモリコンフ
ィギュレーションにて使用される埋込まれたワード線４
２０ａ、４２０ｂを有するバーチカル縦形半導体トラン
ジスタ４００ａ、４００ｂを示す。然し乍ら、埋込まれ
たワード線は、任意のタイプのバーチカル縦形半導体デ
バイスと共に使用され得る。例として、ダイオード、フ
ューズ又は他の任意のタイプの半導体デバイスを、バー
チカル縦形半導体の作法で形成でき、本発明により所要
の１つのワード線又はビット線を利用できるものであ
る。
【００３１】半導体デバイス４００ａ、４００ｂがサブ
ストレート４０３上に形成される。図示の実施形態は、
１つの共通のビット線を共用するデュアル半導体デバイ
スとして、半導体デバイス４００ａ，４００ｂを示して
いるが、本発明はそれに限定されない。事例として、更
に本発明は、１ビット線に独立的に結合された単一の半
導体デバイス又は任意の所定の適宜の手法で多重ビット
線に結合された多重半導体デバイスを包括する。半導体
デバイスは、浅いトレンチ領域４４９により他の半導体
デバイスから分離される。浅いトレンチ領域４４９は、
もれ電流が隣接する半導体デバイス間で相互作用するの
を防止する。
ストレート４０３上に形成される。図示の実施形態は、
１つの共通のビット線を共用するデュアル半導体デバイ
スとして、半導体デバイス４００ａ，４００ｂを示して
いるが、本発明はそれに限定されない。事例として、更
に本発明は、１ビット線に独立的に結合された単一の半
導体デバイス又は任意の所定の適宜の手法で多重ビット
線に結合された多重半導体デバイスを包括する。半導体
デバイスは、浅いトレンチ領域４４９により他の半導体
デバイスから分離される。浅いトレンチ領域４４９は、
もれ電流が隣接する半導体デバイス間で相互作用するの
を防止する。
【００３２】半導体デバイス４００ａ，４００ｂ間にア
クティブエリア４４５が設けられている。アクティブエ
リア４４５は、シリコン又は他の任意の適当な半導体サ
ブストレート材料のようなサブストレート材料から成り
得る。アクティブエリア４４５に隣接しているには、深
いトレンチ４１２である。深いトレンチ４１２は、電荷
を、典型的には、メモリデバイス内にて電荷を蓄積し、
解放するため使用される。深いトレンチ４１２はポリシ
リコン又は他の適当な導電材料から成り得る。
クティブエリア４４５が設けられている。アクティブエ
リア４４５は、シリコン又は他の任意の適当な半導体サ
ブストレート材料のようなサブストレート材料から成り
得る。アクティブエリア４４５に隣接しているには、深
いトレンチ４１２である。深いトレンチ４１２は、電荷
を、典型的には、メモリデバイス内にて電荷を蓄積し、
解放するため使用される。深いトレンチ４１２はポリシ
リコン又は他の適当な導電材料から成り得る。
【００３３】深いトレンチ４１２のいずれの側にも誘電
層４４０，４４１が設けられている。誘電層４４０は、
厚い誘電材料からなり得、誘電層４４１は薄い誘電材料
からなり得る。誘電層４４１は深いトレンチ４１２から
の電荷の漏れを防止する。事例として、誘電層４４０，
４４１は、２酸化珪素、窒化珪素、それらの組合せ、又
は他の任意の絶縁性材料から成り得る。
層４４０，４４１が設けられている。誘電層４４０は、
厚い誘電材料からなり得、誘電層４４１は薄い誘電材料
からなり得る。誘電層４４１は深いトレンチ４１２から
の電荷の漏れを防止する。事例として、誘電層４４０，
４４１は、２酸化珪素、窒化珪素、それらの組合せ、又
は他の任意の絶縁性材料から成り得る。
【００３４】バリア、障壁層４３２の上方に、ゲート絶
縁層４２６及びゲート層４２８が設けられている。ゲー
ト絶縁層４２６は、ゲート層４２８をアクティブエリア
４４５から絶縁する。ワード線４２０は、サブストレー
ト４０３の表面下に形成され、それにより、サブストレ
ートの表面の所望のプレーナ平坦特性が与えられる。１
つの実施形態におけるワード線４２０は、エッチング、
デポジション及び切欠形成のプロセスにより形成され、
これについては更に後述する。凹所形成により、ワード
線がサブストレートの表面下に埋込まれ得る。
縁層４２６及びゲート層４２８が設けられている。ゲー
ト絶縁層４２６は、ゲート層４２８をアクティブエリア
４４５から絶縁する。ワード線４２０は、サブストレー
ト４０３の表面下に形成され、それにより、サブストレ
ートの表面の所望のプレーナ平坦特性が与えられる。１
つの実施形態におけるワード線４２０は、エッチング、
デポジション及び切欠形成のプロセスにより形成され、
これについては更に後述する。凹所形成により、ワード
線がサブストレートの表面下に埋込まれ得る。
【００３５】ゲート層４２８は、ワード線４２０と電気
的にコンタクト接続されている。ゲート絶縁層４２６
は、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁材料から成り得る。ゲート層４２８は、例え
ば、ポリシリコン、適当にドーピングされたポリシリコ
ン又は他の任意の適当な半導体材料から成り得る。
的にコンタクト接続されている。ゲート絶縁層４２６
は、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁材料から成り得る。ゲート層４２８は、例え
ば、ポリシリコン、適当にドーピングされたポリシリコ
ン又は他の任意の適当な半導体材料から成り得る。
【００３６】ゲート絶縁層４２６及びゲート層４２８の
頂部には、頂部絶縁層４２２が設けられている。絶縁層
４４２は、頂部絶縁層の上方に形成される任意の後続層
からの、ゲート層に対する絶縁作用を与える。同様に、
ワード線４２０の上方に、該ワード線４２０に対する絶
縁作用を与えるワード絶縁層４２４が設けられている。
事例として、頂部絶縁層４２２及びワード絶縁層４２４
は、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁性材料から成り得る。
頂部には、頂部絶縁層４２２が設けられている。絶縁層
４４２は、頂部絶縁層の上方に形成される任意の後続層
からの、ゲート層に対する絶縁作用を与える。同様に、
ワード線４２０の上方に、該ワード線４２０に対する絶
縁作用を与えるワード絶縁層４２４が設けられている。
事例として、頂部絶縁層４２２及びワード絶縁層４２４
は、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁性材料から成り得る。
【００３７】アクティブエリア４４５の直ぐ上にはビッ
ト線コンタクト４１８が設けられている。ビット線コン
タクト４１８は、アクティブエリアを電気的にビット線
４３０に結合接続する。ビット線コンタクト４１８間荷
は誘電層４５０が設けられている。誘電層４５０は、隣
接ｓｙるビット線コンタクト４１８の個々のビット線コ
ンタクト４１８と、ビット線それ自体との間の絶縁作用
を与える。
ト線コンタクト４１８が設けられている。ビット線コン
タクト４１８は、アクティブエリアを電気的にビット線
４３０に結合接続する。ビット線コンタクト４１８間荷
は誘電層４５０が設けられている。誘電層４５０は、隣
接ｓｙるビット線コンタクト４１８の個々のビット線コ
ンタクト４１８と、ビット線それ自体との間の絶縁作用
を与える。
【００３８】ビット線４３０が、サブストレート４０３
及びワード線４２０に対して適当にバイアスされると、
デプレッション領域が、ビット線コンタクト４１８と深
いトレンチ４１２との間に形成されている。図示の実施
例は、ビット線コンタクト４１８と深いトレンチ４１２
ａとの間に形成されたデプレッション領域４６０をを示
す。ワード線４２０ａの励振により、ビット線コンタク
ト４１８と深いトレンチ４１２ａとの間の反転領域４６
１が生成される。反転領域は、ビット線コンタクト４１
８と深いトレンチ４１２ａとの間で電流が流れるのを可
能にする。電流の方向は、深いトレンチ４１２ａに対す
るビット線４３０のバイアスに依存する。
及びワード線４２０に対して適当にバイアスされると、
デプレッション領域が、ビット線コンタクト４１８と深
いトレンチ４１２との間に形成されている。図示の実施
例は、ビット線コンタクト４１８と深いトレンチ４１２
ａとの間に形成されたデプレッション領域４６０をを示
す。ワード線４２０ａの励振により、ビット線コンタク
ト４１８と深いトレンチ４１２ａとの間の反転領域４６
１が生成される。反転領域は、ビット線コンタクト４１
８と深いトレンチ４１２ａとの間で電流が流れるのを可
能にする。電流の方向は、深いトレンチ４１２ａに対す
るビット線４３０のバイアスに依存する。
【００３９】ビット線４３０及びサブストレートを適当
にバイアスし、そして、ワード線４２０ａを励振するこ
とにより、電荷が、深いトレンチ４１２ａからの電荷の
開放又は蓄積が可能に成る。このことは、当業者に公知
の事項である。トランジスタのバーチカル縦形半導体構
造化に基づき、有効な表面エリアが、過度の小型化に関
連する問題を起こさずに、保存、維持される。亦さらな
るプロセシングステップをバーチカル縦形半導体デバイ
スに対して簿度腰得る。それというのは、ワード線が埋
込まれているからである。ワード線を埋込むことによ
り、楮くそのトポグラフィは、不都合な影響を受けるこ
とは内。
にバイアスし、そして、ワード線４２０ａを励振するこ
とにより、電荷が、深いトレンチ４１２ａからの電荷の
開放又は蓄積が可能に成る。このことは、当業者に公知
の事項である。トランジスタのバーチカル縦形半導体構
造化に基づき、有効な表面エリアが、過度の小型化に関
連する問題を起こさずに、保存、維持される。亦さらな
るプロセシングステップをバーチカル縦形半導体デバイ
スに対して簿度腰得る。それというのは、ワード線が埋
込まれているからである。ワード線を埋込むことによ
り、楮くそのトポグラフィは、不都合な影響を受けるこ
とは内。
【００４０】図５には、本発明の１実施例による１つの
半導体デバイスを層状に示す上面図である。図４の個々
の半導体デバイスの横断面は、線４−４に沿って切断し
て示したものである。深いトレンチ４１２は、初期的に
アクティブエリア、ゲート層４２８及びゲート酸化物層
４２６と共に形成される。ワード線４２０は、深いトレ
ンチ及びゲート層４２８とオーバーラップし、そして、
ビット線４１８は、アクティブエリアの上に形成され、
このことは、まｔ、以下述べるようにさらなるプロセシ
ングのほかに行われるものである。ビット線４３０ｈビ
ット線コンタクト４１８の上方に形成される。
半導体デバイスを層状に示す上面図である。図４の個々
の半導体デバイスの横断面は、線４−４に沿って切断し
て示したものである。深いトレンチ４１２は、初期的に
アクティブエリア、ゲート層４２８及びゲート酸化物層
４２６と共に形成される。ワード線４２０は、深いトレ
ンチ及びゲート層４２８とオーバーラップし、そして、
ビット線４１８は、アクティブエリアの上に形成され、
このことは、まｔ、以下述べるようにさらなるプロセシ
ングのほかに行われるものである。ビット線４３０ｈビ
ット線コンタクト４１８の上方に形成される。
【００４１】図５は、１つの共通のビット線コンタクト
４１８を共通する半導体デバイス４００ａ，４００ｂを
示す。また、本発明の図５に示すようなデュアルデバイ
スには限定されない。事例として図６は本発明の他の実
施例による単一シングル半導体デバイスの層状化上面図
である。図６は、本発明の他の実施例によるシングルの
半導体デバイスを示す。半導体デバイス４００′の全体
的なバーチカル縦形半導体構造は、図示のデュアルデバ
イス４００と類似している。シングルデバイスは、デュ
アルデバイスより遙かに大きなデバイスエリアスペース
を生ぜしめ得る。但し、本発明は、任意の数のビット線
コンタクトに適用可能である。
４１８を共通する半導体デバイス４００ａ，４００ｂを
示す。また、本発明の図５に示すようなデュアルデバイ
スには限定されない。事例として図６は本発明の他の実
施例による単一シングル半導体デバイスの層状化上面図
である。図６は、本発明の他の実施例によるシングルの
半導体デバイスを示す。半導体デバイス４００′の全体
的なバーチカル縦形半導体構造は、図示のデュアルデバ
イス４００と類似している。シングルデバイスは、デュ
アルデバイスより遙かに大きなデバイスエリアスペース
を生ぜしめ得る。但し、本発明は、任意の数のビット線
コンタクトに適用可能である。
【００４２】デバイスエリア４８０は、１つの半導体デ
バイスに必要な単位エリア面積を表す。デバイスエリア
４８０は、バーチカル縦形半導体デバイスのデバイスエ
リアより著しく小であり、同時に、半導体デバイス４０
０は、パンチスルー又はホットキャリアのような短いデ
バイス長の問題を起こしやすいということはない。亦、
埋込まれたワード線４２０のトポグラフィは、半導体デ
バイスに対してさらなるプロセシングを施すことを可能
にする。典型的にはバーチカル縦形半導体トランジスタ
デバイスは、ワード線の不規則性の構成に基づきバーチ
カル縦形半導体トランジスタデバイスに対して一層多く
の回路を形成しようという試みを挫折させたのである。
埋込まれたワード線は、トポグラフィ上の一貫性、整合
性を保ちながら、バーチカル縦形半導体構造化を可能に
する。それらの特長は、一層大きな密度及びポテンシャ
ルの観点からシングル単一生成物、製品内でさらなる回
路付加追加することを可能にするものである。
バイスに必要な単位エリア面積を表す。デバイスエリア
４８０は、バーチカル縦形半導体デバイスのデバイスエ
リアより著しく小であり、同時に、半導体デバイス４０
０は、パンチスルー又はホットキャリアのような短いデ
バイス長の問題を起こしやすいということはない。亦、
埋込まれたワード線４２０のトポグラフィは、半導体デ
バイスに対してさらなるプロセシングを施すことを可能
にする。典型的にはバーチカル縦形半導体トランジスタ
デバイスは、ワード線の不規則性の構成に基づきバーチ
カル縦形半導体トランジスタデバイスに対して一層多く
の回路を形成しようという試みを挫折させたのである。
埋込まれたワード線は、トポグラフィ上の一貫性、整合
性を保ちながら、バーチカル縦形半導体構造化を可能に
する。それらの特長は、一層大きな密度及びポテンシャ
ルの観点からシングル単一生成物、製品内でさらなる回
路付加追加することを可能にするものである。
【００４３】バーチカル縦形半導体デバイス及び１つの
埋込まれたワード線は典型的なバーチカル縦形半導体デ
バイスより小さいエリア、面積を達成せしめる。事例と
して、本発明の代替選択的における１つの埋込まれたワ
ード線を有する１つのバーチカル縦形半導体デバイスは
６Ｆ2〜４Ｆ2又は遙かに小さいエリア面積を達成せしめ
る。ここでＦは、作製プロセスにより可能な最小デメン
ション、寸法又はデバイスサイズである。デバイス作製
技術が進歩するに従って、デメンション、寸法は更に減
少する。
埋込まれたワード線は典型的なバーチカル縦形半導体デ
バイスより小さいエリア、面積を達成せしめる。事例と
して、本発明の代替選択的における１つの埋込まれたワ
ード線を有する１つのバーチカル縦形半導体デバイスは
６Ｆ2〜４Ｆ2又は遙かに小さいエリア面積を達成せしめ
る。ここでＦは、作製プロセスにより可能な最小デメン
ション、寸法又はデバイスサイズである。デバイス作製
技術が進歩するに従って、デメンション、寸法は更に減
少する。
【００４４】図７〜図１３は、本発明による半導体デバ
イスのプロセシングに関するさらなる詳細を示す。図７
に関して云えば、１つの半導体デバイスはサブストレー
ト４０３から始まる。サブストレート４０３は典型的に
は深いトレンチ４１２はサブストレート上に形成され
る。サブストレート材料の散在する縦溝状構造体コラム
は、アクティブエリア４４５０及びシリコンサブストレ
ートエリア４４２形成する。又、誘電層４４０及び４４
１が、深いトレンチ４１２、アクティブエリア４４５０
及びシリコンサブストレートエリア４４２間に形成され
る。
イスのプロセシングに関するさらなる詳細を示す。図７
に関して云えば、１つの半導体デバイスはサブストレー
ト４０３から始まる。サブストレート４０３は典型的に
は深いトレンチ４１２はサブストレート上に形成され
る。サブストレート材料の散在する縦溝状構造体コラム
は、アクティブエリア４４５０及びシリコンサブストレ
ートエリア４４２形成する。又、誘電層４４０及び４４
１が、深いトレンチ４１２、アクティブエリア４４５０
及びシリコンサブストレートエリア４４２間に形成され
る。
【００４５】事例として最初アクティブエリア４４５及
びシリコンエリア４４２のためにとっておかれたエリア
に対して酸化物層６１０及びマスク層６２０を施すこと
により、深いトレンチを形成し得る。事例としてマスク
層は、窒化珪素、二酸化珪素、それらの組合せ又は他の
マスキング材料から成り得る。１つの実施例では、当業
者に公知の技術におけるように、マスキング及びデポジ
ットすることにより、酸化物層６１０，マスク層６２０
及びここで述べられている類似のタイプの層を施すプロ
セスを適用し得る。更に、エッチストップをも設け得
る。そのようなエッチストップは、窒化物を有し得、例
えば酸化物とマスク層との間に設けられる。
びシリコンエリア４４２のためにとっておかれたエリア
に対して酸化物層６１０及びマスク層６２０を施すこと
により、深いトレンチを形成し得る。事例としてマスク
層は、窒化珪素、二酸化珪素、それらの組合せ又は他の
マスキング材料から成り得る。１つの実施例では、当業
者に公知の技術におけるように、マスキング及びデポジ
ットすることにより、酸化物層６１０，マスク層６２０
及びここで述べられている類似のタイプの層を施すプロ
セスを適用し得る。更に、エッチストップをも設け得
る。そのようなエッチストップは、窒化物を有し得、例
えば酸化物とマスク層との間に設けられる。
【００４６】次いで、例えばエッチング、反応性イオン
エッチング、電気化学エッチング又は任意の適当な手法
により、深いトレンチ４１２の形成のためコラム状に切
り抜くことができる。一且、コラム状に切り抜きが行わ
れると、トレンチ内に、深いトレンチ構造物及び誘電層
４４０が形成される。深いトレンチ４１２は、ポリシリ
コン、ドーピングポリシリコン又は他の任意の適当な材
料により形成され得る。誘電層４４０，４４１は、任意
の誘電材料から形成され得る。誘電層４４０に対して厚
い誘電材料を利用することにより、良好な結果が得られ
ており、前記厚い誘電材料は、トレンチキャパシタのカ
ラーつばとして用いられる。例えば誘電は、２酸化珪
素、窒化珪素、それらの組合せ、又は他の任意の絶縁性
材料から成り得る。誘電層４４１は、厚い、又は薄い誘
電材料から成り得、例えば、２酸化珪素、窒化珪素、そ
れらの組合せ、又は他の任意の絶縁性材料から成り得
る。
エッチング、電気化学エッチング又は任意の適当な手法
により、深いトレンチ４１２の形成のためコラム状に切
り抜くことができる。一且、コラム状に切り抜きが行わ
れると、トレンチ内に、深いトレンチ構造物及び誘電層
４４０が形成される。深いトレンチ４１２は、ポリシリ
コン、ドーピングポリシリコン又は他の任意の適当な材
料により形成され得る。誘電層４４０，４４１は、任意
の誘電材料から形成され得る。誘電層４４０に対して厚
い誘電材料を利用することにより、良好な結果が得られ
ており、前記厚い誘電材料は、トレンチキャパシタのカ
ラーつばとして用いられる。例えば誘電は、２酸化珪
素、窒化珪素、それらの組合せ、又は他の任意の絶縁性
材料から成り得る。誘電層４４１は、厚い、又は薄い誘
電材料から成り得、例えば、２酸化珪素、窒化珪素、そ
れらの組合せ、又は他の任意の絶縁性材料から成り得
る。
【００４７】更に他の実施例では、深いトレンチ４１２
は、エッチング、デポジション及び凹欠部形成により形
成され得、このことは、本発明により形成されるすべて
の凹凹所形成されたエリヤの生成に適用され得る。同様
にワード線４２０は、エッチング、デポジション及び凹
欠形成により形成され得る。１つのエッチングは、エッ
チングの任意の適当な手法により、エッチングされ得
る。次いで、エッチングされた領域は、適合的デポジシ
ョンにより適当な材料によりデポジットされ得る。材料
は、すべての露出された表面上にデポジットされる。デ
ポジットされた材料は、プレーナ平坦化又はエッチング
により、表面から除去され、埋込み領域は、デポジット
された材料で充填された状態におかれる。埋込まれたワ
ード線の上方部分を更に除去するため、凹所形成エッチ
ングを利用できる、このケースでは深いトレンチ４１
２。
は、エッチング、デポジション及び凹欠部形成により形
成され得、このことは、本発明により形成されるすべて
の凹凹所形成されたエリヤの生成に適用され得る。同様
にワード線４２０は、エッチング、デポジション及び凹
欠形成により形成され得る。１つのエッチングは、エッ
チングの任意の適当な手法により、エッチングされ得
る。次いで、エッチングされた領域は、適合的デポジシ
ョンにより適当な材料によりデポジットされ得る。材料
は、すべての露出された表面上にデポジットされる。デ
ポジットされた材料は、プレーナ平坦化又はエッチング
により、表面から除去され、埋込み領域は、デポジット
された材料で充填された状態におかれる。埋込まれたワ
ード線の上方部分を更に除去するため、凹所形成エッチ
ングを利用できる、このケースでは深いトレンチ４１
２。
【００４８】デポジションの方法は例えば化学的蒸着Ｃ
ＶＤ、プラズマ蒸着、スパッタリング又は他の任意の適
当なデポジション技術を包括し得る。プレーナ平坦化及
び／又は凹所形成プロセスは、例えばポリシング艶出し
研摩、科学的機械的ポリシング艶出し研摩、又は他の任
意の適当な凹所形成プロセス技術により実施され得る。
凹所形成プロセスにより、充填されたエリヤが、任意の
マスキングエリヤより下へ来るようにプレーナ平坦化さ
れる。例えば、深いトレンチ４１２は、酸化層６１０及
びマスク層６２０より下へ引っ込むように凹所形成され
ている。凹所形成プロセスにより、所定の材料がサブス
トレート中で所定の深さより下へもたらされ得るように
なる。代替選択的実施例にて、マスク層はデポジション
及び凹所形成プロセスにおいて利用できる。このこと
は、当業者に公知の事項である。
ＶＤ、プラズマ蒸着、スパッタリング又は他の任意の適
当なデポジション技術を包括し得る。プレーナ平坦化及
び／又は凹所形成プロセスは、例えばポリシング艶出し
研摩、科学的機械的ポリシング艶出し研摩、又は他の任
意の適当な凹所形成プロセス技術により実施され得る。
凹所形成プロセスにより、充填されたエリヤが、任意の
マスキングエリヤより下へ来るようにプレーナ平坦化さ
れる。例えば、深いトレンチ４１２は、酸化層６１０及
びマスク層６２０より下へ引っ込むように凹所形成され
ている。凹所形成プロセスにより、所定の材料がサブス
トレート中で所定の深さより下へもたらされ得るように
なる。代替選択的実施例にて、マスク層はデポジション
及び凹所形成プロセスにおいて利用できる。このこと
は、当業者に公知の事項である。
【００４９】図８を参照すると、深いトレンチ４１２及
び誘電層４４０が一且形成されると、バリア、障壁層４
３２が深いトレンチ４１２上に施される。バリア、障壁
層４３２は、例えば、２酸化珪素、窒化珪素、それらの
組合せ、又は他の任意の絶縁性材料から成り得る。バリ
ア、障壁層４３２は、１つの実施形態ではエッチング、
デポジット及び凹所形成プロセスにより形成され得る。
典型的には、ＣＶＤ又は高密度ＰＥＣＶＤのような他の
技術により形成される。
び誘電層４４０が一且形成されると、バリア、障壁層４
３２が深いトレンチ４１２上に施される。バリア、障壁
層４３２は、例えば、２酸化珪素、窒化珪素、それらの
組合せ、又は他の任意の絶縁性材料から成り得る。バリ
ア、障壁層４３２は、１つの実施形態ではエッチング、
デポジット及び凹所形成プロセスにより形成され得る。
典型的には、ＣＶＤ又は高密度ＰＥＣＶＤのような他の
技術により形成される。
【００５０】シリコンサブストレートエリヤ４４２及び
アクティブエリア４４５の壁に沿って、そして、バリ
ア、障壁層４３２の上方で、ゲート絶縁層４２６がバー
チカル縦形に形成される。ゲート絶縁層４２６は、後続
ステップにて形成されるゲート及びアクティブエリア４
４５に対する絶縁体ゲートとして用いられる。絶縁層４
２６は、例えばドライ酸化、又は熱酸化技術又は他の任
意の適当なデポジション技術により形成され得る。さら
なるゲート絶縁層４２６は、２酸化珪素、窒化珪素、そ
れらの組合せ、又は他の任意の絶縁性材料から成り得
る。
アクティブエリア４４５の壁に沿って、そして、バリ
ア、障壁層４３２の上方で、ゲート絶縁層４２６がバー
チカル縦形に形成される。ゲート絶縁層４２６は、後続
ステップにて形成されるゲート及びアクティブエリア４
４５に対する絶縁体ゲートとして用いられる。絶縁層４
２６は、例えばドライ酸化、又は熱酸化技術又は他の任
意の適当なデポジション技術により形成され得る。さら
なるゲート絶縁層４２６は、２酸化珪素、窒化珪素、そ
れらの組合せ、又は他の任意の絶縁性材料から成り得
る。
【００５１】図９を参照すると、ゲート絶縁層４２６間
の領域は、ゲート層４２８で充填される。ゲート層４２
８はさらなるプロセシングの後半導体デバイスに対する
ゲートになる。ゲート層４２８は、例えば、２酸化珪
素、窒化珪素、それらの組合せ、又は他の任意の絶縁性
材料から成り得る。一且ゲート絶縁層４２６間の領域が
ゲート層材料で充填されると、ゲート層４２８は酸化物
層６１０より下に引っ込まされて、事後的デポジットさ
れる頂部層（図１０の４２２）を生じさせる。代替選択
的ゲート絶縁層４２６及びゲート層４２８の双方が、酸
化物層６１０の下へ引っ込まされる。
の領域は、ゲート層４２８で充填される。ゲート層４２
８はさらなるプロセシングの後半導体デバイスに対する
ゲートになる。ゲート層４２８は、例えば、２酸化珪
素、窒化珪素、それらの組合せ、又は他の任意の絶縁性
材料から成り得る。一且ゲート絶縁層４２６間の領域が
ゲート層材料で充填されると、ゲート層４２８は酸化物
層６１０より下に引っ込まされて、事後的デポジットさ
れる頂部層（図１０の４２２）を生じさせる。代替選択
的ゲート絶縁層４２６及びゲート層４２８の双方が、酸
化物層６１０の下へ引っ込まされる。
【００５２】図１０を参照すると、浅い絶縁トレンチ４
４９及び頂部層４２２がリソグラフィ及びエッチング技
術で形成される。浅い絶縁トレンチ４４９領域は、マス
キングされ、エッチングされていって、ついには深いト
レンチ４１２を包囲する誘電層４４０に到達するまで当
該のエッチングはなされる。次いで、空所４４９及び４
２２は、材料で充填され、プレーナ平坦化される。浅い
トレンチ絶縁層４４９は、別個の半導体デバイスの絶縁
として作用する。浅いトレンチ絶縁層４４９は、例え
ば、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁性材料から成り得る。頂部層４２２は浅い絶
縁トレンチ４４９と同じ材料から成り得る。
４９及び頂部層４２２がリソグラフィ及びエッチング技
術で形成される。浅い絶縁トレンチ４４９領域は、マス
キングされ、エッチングされていって、ついには深いト
レンチ４１２を包囲する誘電層４４０に到達するまで当
該のエッチングはなされる。次いで、空所４４９及び４
２２は、材料で充填され、プレーナ平坦化される。浅い
トレンチ絶縁層４４９は、別個の半導体デバイスの絶縁
として作用する。浅いトレンチ絶縁層４４９は、例え
ば、２酸化珪素、窒化珪素、それらの組合せ、又は他の
任意の絶縁性材料から成り得る。頂部層４２２は浅い絶
縁トレンチ４４９と同じ材料から成り得る。
【００５３】図１１を参照すると、残っているマスク層
６２０は、アクティブエリア上方に廃されている酸化物
層６１０から除去される。新しいマスク層７１０及び７
００が、マスク層６２０と類似して形成され後続するワ
ード線に対するマスクを生じさせる。マスク層７１０
は、酸化物層６１０及び頂部絶縁層４２２上方形成され
る。マスク層７００は浅いトレンチ絶縁層４４９の一部
分上方に形成される。マスク層７００及び７１０は、同
じ材料から、そして、同じプロセシングステップにて形
成され得る。
６２０は、アクティブエリア上方に廃されている酸化物
層６１０から除去される。新しいマスク層７１０及び７
００が、マスク層６２０と類似して形成され後続するワ
ード線に対するマスクを生じさせる。マスク層７１０
は、酸化物層６１０及び頂部絶縁層４２２上方形成され
る。マスク層７００は浅いトレンチ絶縁層４４９の一部
分上方に形成される。マスク層７００及び７１０は、同
じ材料から、そして、同じプロセシングステップにて形
成され得る。
【００５４】一且マスク層７００、７１０が適当におか
れ、構造化されると、ワード線領域４２０がエッチング
され、ワード線領域４２０で充填される。ワード線４２
０は、シリコンサイズエリア４４２の直ぐ上方のエリア
に隣接して位置し、部分的にゲート層４２８内に形成さ
れ、ここでゲート層４２８は、図示の実施例では実質的
にＬ字形層である。ワード線層４２０ｈ、単一の材料又
は異なった材料層から形成され得る。例えば、ワード線
４２０は、ポリシリコン及びシリサイド珪化物並びにポ
リシリコン及びシリサイド珪化物の組合せ、又は他の任
意の半導体材料及びそれの組合せから成り得る。明らか
になったところでは、ポリシリコン及びシリサイドから
なるデュアル層構成がシート抵抗を低減するのに寄与す
る。
れ、構造化されると、ワード線領域４２０がエッチング
され、ワード線領域４２０で充填される。ワード線４２
０は、シリコンサイズエリア４４２の直ぐ上方のエリア
に隣接して位置し、部分的にゲート層４２８内に形成さ
れ、ここでゲート層４２８は、図示の実施例では実質的
にＬ字形層である。ワード線層４２０ｈ、単一の材料又
は異なった材料層から形成され得る。例えば、ワード線
４２０は、ポリシリコン及びシリサイド珪化物並びにポ
リシリコン及びシリサイド珪化物の組合せ、又は他の任
意の半導体材料及びそれの組合せから成り得る。明らか
になったところでは、ポリシリコン及びシリサイドから
なるデュアル層構成がシート抵抗を低減するのに寄与す
る。
【００５５】ワード線４２０は、１つの実施形態では、
エッチング、デポジット及び凹所形成プロセスにより形
成され得る。上述のように形成され得る。引っ込める、
ないし凹所形成プロセスによりワード線４２０は酸化物
層６１０より下方におかれ得るようになる。更に、凹所
形成により、プロセス、ワード線及びワード線上方に形
成された後続層の実質的プレーナ平坦化が可能になる。
エッチング、デポジット及び凹所形成プロセスにより形
成され得る。上述のように形成され得る。引っ込める、
ないし凹所形成プロセスによりワード線４２０は酸化物
層６１０より下方におかれ得るようになる。更に、凹所
形成により、プロセス、ワード線及びワード線上方に形
成された後続層の実質的プレーナ平坦化が可能になる。
【００５６】実施例は、埋込まれたワード線もプレーナ
平坦特性を示す。ワード線４２０はバーチカル縦形半導
体デバイスのアクティブエリアに沿って得埋込まれる。
典型的にはバーチカル縦形デバイスは、バーチカル縦形
半導体デバイスの頂部上にワード線を位置付けたのであ
る。斯くて、バーチカル縦形半導体デバイスのトポグラ
フィは、ワード線の不規則的な形成に基づき非プレーナ
平坦にされた。
平坦特性を示す。ワード線４２０はバーチカル縦形半導
体デバイスのアクティブエリアに沿って得埋込まれる。
典型的にはバーチカル縦形デバイスは、バーチカル縦形
半導体デバイスの頂部上にワード線を位置付けたのであ
る。斯くて、バーチカル縦形半導体デバイスのトポグラ
フィは、ワード線の不規則的な形成に基づき非プレーナ
平坦にされた。
【００５７】ワード線４２０をプレーナ平坦化し得るこ
とは、本発明のもう１つの特徴である。ワード線４２０
の位置付けは、１つの実施形態では、半導体デバイスを
損傷させることなく、プレーナ平坦化を可能にする。バ
ーチカル縦形半導体デバイスにおけるワード線のプレー
ナ平坦化は、ワード線の位置付けに基づき、即ち、バー
チカル縦形半導体デバイスのアクティブエリアの直ぐ上
での位置付けに基づき不可能であった。
とは、本発明のもう１つの特徴である。ワード線４２０
の位置付けは、１つの実施形態では、半導体デバイスを
損傷させることなく、プレーナ平坦化を可能にする。バ
ーチカル縦形半導体デバイスにおけるワード線のプレー
ナ平坦化は、ワード線の位置付けに基づき、即ち、バー
チカル縦形半導体デバイスのアクティブエリアの直ぐ上
での位置付けに基づき不可能であった。
【００５８】図１２を参照すると、ワード線層４２０の
頂部層は、サブストレートの表面より下方のところまで
そして、酸化物層６１０のレベルより下方のところまで
除去される。頂部層は、例えば（原文参照）により除去
される。頂部層は、ワード絶縁層４２４に対する余地を
生じさせるため除去される・次いで得除去された頂部層
は、ワード絶縁層４２４で充填され、酸化物層６１０の
ところまで下がってプレーナ平坦化される。ワード絶縁
層４２４は、ワード線４２０とワード絶縁層４２４上方
に廃された後続層との間の絶縁として用いられる。ワー
ド絶縁層４２４は、２酸化珪素、窒化珪素、それらの組
合せ、又は他の任意の絶縁性又は誘電性材料から形成さ
れ得る。
頂部層は、サブストレートの表面より下方のところまで
そして、酸化物層６１０のレベルより下方のところまで
除去される。頂部層は、例えば（原文参照）により除去
される。頂部層は、ワード絶縁層４２４に対する余地を
生じさせるため除去される・次いで得除去された頂部層
は、ワード絶縁層４２４で充填され、酸化物層６１０の
ところまで下がってプレーナ平坦化される。ワード絶縁
層４２４は、ワード線４２０とワード絶縁層４２４上方
に廃された後続層との間の絶縁として用いられる。ワー
ド絶縁層４２４は、２酸化珪素、窒化珪素、それらの組
合せ、又は他の任意の絶縁性又は誘電性材料から形成さ
れ得る。
【００５９】図１３を参照すると、一旦ワード絶縁層４
２４が形成されると、マスク層７００，７１０及び酸化
物層６１０はｍじょきょされて、表面全体がプレーナ平
坦化され得る。その結果仕上がりの半導体デバイスが得
られ、該半導体デバイスは、実質的にプレーナ平坦トポ
グラフィを有するビット線に接続しさえすればよい。バ
ーチカル縦形半導体デバイスと異なって、本発明による
仕上がった半導体デバイスのトポグラフィは、デバイス
のさらなる層を付加するため更にプロセシングし得る。
２４が形成されると、マスク層７００，７１０及び酸化
物層６１０はｍじょきょされて、表面全体がプレーナ平
坦化され得る。その結果仕上がりの半導体デバイスが得
られ、該半導体デバイスは、実質的にプレーナ平坦トポ
グラフィを有するビット線に接続しさえすればよい。バ
ーチカル縦形半導体デバイスと異なって、本発明による
仕上がった半導体デバイスのトポグラフィは、デバイス
のさらなる層を付加するため更にプロセシングし得る。
【００６０】図４に戻って参照すると、ビット線コンタ
クト４１８、誘電層４５０及びビット線４３０は、半導
体デバイスの頂部上に用意に付加される。理解されるよ
うに、ビット線４３０上方のトポグラフィは、実質的に
プレーナ平坦であり、バーチカル縦形半導体デバイスに
おけるより一層プレーナ平坦である。亦、本発明による
バーチカル縦形半導体デバイスの高さがサブストレート
の他の領域上に形成されるロジック回路と同時に形成さ
れ得る。バーチカル縦形半導体デバイス及びロジック回
路の同時の形成により、実質的に同様の高さが生ぜしめ
られ、それにより、一層良好なコネクティビティ及び機
能性が可能になる。亦、半導体デバイスの上方で例え
ば、さらなるＣＭＯＳデバイス又は他の任意の同様のタ
イプの半導体デバイスを付加して、さらなるプロセシン
グを実施し得る。斯くて、本発明は、単一の生成物、製
品上でのバーチカル縦形半導体デバイス及びロジック回
路の一層大きな統合化、集積かを可能にするバーチカル
縦形半導体デバイスを形成する一層より多様性融通性の
ある方法を実現するものである。
クト４１８、誘電層４５０及びビット線４３０は、半導
体デバイスの頂部上に用意に付加される。理解されるよ
うに、ビット線４３０上方のトポグラフィは、実質的に
プレーナ平坦であり、バーチカル縦形半導体デバイスに
おけるより一層プレーナ平坦である。亦、本発明による
バーチカル縦形半導体デバイスの高さがサブストレート
の他の領域上に形成されるロジック回路と同時に形成さ
れ得る。バーチカル縦形半導体デバイス及びロジック回
路の同時の形成により、実質的に同様の高さが生ぜしめ
られ、それにより、一層良好なコネクティビティ及び機
能性が可能になる。亦、半導体デバイスの上方で例え
ば、さらなるＣＭＯＳデバイス又は他の任意の同様のタ
イプの半導体デバイスを付加して、さらなるプロセシン
グを実施し得る。斯くて、本発明は、単一の生成物、製
品上でのバーチカル縦形半導体デバイス及びロジック回
路の一層大きな統合化、集積かを可能にするバーチカル
縦形半導体デバイスを形成する一層より多様性融通性の
ある方法を実現するものである。
【００６１】種々の領域及び層の形成を公知技術により
達成できる。例えばサブストレート４０３の表面上方に
形成される層及びマスク層をリソグラフィ及びエッチン
グ技術により形成し得る。然しながら、そのような層を
形成するための任意の適当な技術を本発明により利用で
きる。
達成できる。例えばサブストレート４０３の表面上方に
形成される層及びマスク層をリソグラフィ及びエッチン
グ技術により形成し得る。然しながら、そのような層を
形成するための任意の適当な技術を本発明により利用で
きる。
【００６２】亦サブストレート内に形成される層、領域
及びトレンチも、当業者に公知の適当な技術により実施
できる。例えば、エッチング、デポジット及び凹所形成
プロセスが、埋込構造を形成する上で有効であることが
明らかになっている。特にワード線４２０の形成は、実
施形態ではそのようなプロセスにより実施され得る。
及びトレンチも、当業者に公知の適当な技術により実施
できる。例えば、エッチング、デポジット及び凹所形成
プロセスが、埋込構造を形成する上で有効であることが
明らかになっている。特にワード線４２０の形成は、実
施形態ではそのようなプロセスにより実施され得る。
【００６３】更に、リソグラフィ、エッチング、デポジ
ット及び凹所形成プロセスは、明細書中に記載したもの
には限定されない。当業者に公知のすべての適当な技術
を本発明により利用できる。例えば、デポジションはデ
ポジット、又は成長材料のすべての手法を包括する。
ット及び凹所形成プロセスは、明細書中に記載したもの
には限定されない。当業者に公知のすべての適当な技術
を本発明により利用できる。例えば、デポジションはデ
ポジット、又は成長材料のすべての手法を包括する。
【００６４】斯くて、いくつかの実施例に関連して本発
明を説明したが、本発明の範囲内に入る変更、組合せ等
価手法が可能である。亦、注視すべきことには、本発明
の方法及び装置をインプリメントする多くの代替選択的
手法が存在する。従って、本発明の請求項は、本発明の
精神及び範囲内に入るすべての変更、組合せ、等価手法
を包括するものである。
明を説明したが、本発明の範囲内に入る変更、組合せ等
価手法が可能である。亦、注視すべきことには、本発明
の方法及び装置をインプリメントする多くの代替選択的
手法が存在する。従って、本発明の請求項は、本発明の
精神及び範囲内に入るすべての変更、組合せ、等価手法
を包括するものである。
【００６５】
【発明の効果】本発明によれば、バーチカル形、縦形半
導体に関連する欠点を克服するための要望される改善さ
れた方法及び装置が実現され、さらに、デバイスエリア
サイズを小型化すると共に、デバイスサイズを過度に縮
小せず、そして、さらなるデバイス作製を制限しない要
望されるデバイス及びこのデバイスを作製する方法が創
出されるという効果が奏される。
導体に関連する欠点を克服するための要望される改善さ
れた方法及び装置が実現され、さらに、デバイスエリア
サイズを小型化すると共に、デバイスサイズを過度に縮
小せず、そして、さらなるデバイス作製を制限しない要
望されるデバイス及びこのデバイスを作製する方法が創
出されるという効果が奏される。
【図１】従来技術によるバーチカル縦形半導体デバイス
の横断面図。
の横断面図。
【図２】従来技術による幾つかのバーチカル縦形半導体
デバイスの透視上面図。
デバイスの透視上面図。
【図３】従来技術によるバーチカル形、縦形トランジス
タデバイスの構成略図。
タデバイスの構成略図。
【図４】本発明による埋込まれたワード線を有するバー
チカル縦形半導体デバイスの横断面図。
チカル縦形半導体デバイスの横断面図。
【図５】本発明による半導体デバイスを層状化して示す
上面図。
上面図。
【図６】本発明による半導体デバイスの別の形態を層状
化して示す上面図。
化して示す上面図。
【図７】本発明の１つの実施例による半導体デバイスを
１つの作製ステップで示す横断面図。
１つの作製ステップで示す横断面図。
【図８】本発明の図７の半導体デバイスをさらなる１つ
の作製ステップで示す横断面図。
の作製ステップで示す横断面図。
【図９】本発明の図８の半導体デバイスをさらなる１つ
の作製ステップで示す横断面図。
の作製ステップで示す横断面図。
【図１０】本発明の図９の半導体デバイスをさらなる１
つの作製ステップで示す横断面図。
つの作製ステップで示す横断面図。
【図１１】本発明の図１０の半導体デバイスをさらなる
１つの作製ステップで示す横断面図。
１つの作製ステップで示す横断面図。
【図１２】本発明の図１１の半導体デバイスをさらなる
１つの作製ステップで示す横断面図。
１つの作製ステップで示す横断面図。
【図１３】本発明の図１２の半導体デバイスをさらなる
１つの作製ステップで示す横断面図。
１つの作製ステップで示す横断面図。
１００ 半導体デバイス １００ａ 半導体デバイス １００ｂ 半導体デバイス １０３ サブストレート １１３ 深いトレンチ １１８ ビット線コンタクト １２０ ワード線 １２０ａ ワード線 １３０ ビット線 １４０ 誘電層 １４２ シリコンバリヤ障壁層 １４５ アクティブエリア １４９ 浅い絶縁層 １５１ ドーピング領域 １５２ ドーピング領域 １５３ ドーピング領域 １５６ 酸化物層 １６０ デプレッション領域領域 １６１ 反転層 １８０ デバイスエリア ３００ バーチカル縦形トランジスタ ３１２ 深いトレンチ ３１８ ビット線コンタクト ３２０ ワード線 ３５３ ドーピング領域 ３６０ デプレッション領域 ３６１ 反転領域 ３７０ 回路領域 ４００ａ 半導体デバイス ４００ｂ 半導体デバイス ４０３ サブストレート ４１２ 深いトレンチ ４１８ ビット線コンタクト ４２０ ワード線 ４２０ａ ワード線 ４２２ 頂部絶縁層 ４２４ ワード絶縁層 ４２６ ゲート絶縁層 ４２８ ゲート層 ４３０ ビット線 ４３２ バリヤ障壁層 ４４０ 誘電層 ４４１ 誘電層 ４４２ シリコンサブストレートエリア ４４５ アクティブエリア ４４９ 浅いトレンチ ４６０ デプレッション領域領域 ４６１ 反転領域 ６１０ 酸化物層 ６２０ マスク層 ７００ マスク層 ７１０ マスク層
Claims (18)
- 【請求項１】 半導体デバイスにおいて、 該半導体デバイスは、垂直方向に配向されており、下記
の構成要件を有し、即ち、垂直方向に配向されているゲ
ート；該垂直方向に配向されているゲートに結合された
ワード線を有することを特徴とする半導体デバイス。 - 【請求項２】 ワード線は半導体デバイス内に垂直方向
に配向されているゲートに隣接して埋込まれており、こ
こで、前記の垂直方向に配向されているゲート及びワー
ド線上方にデポジットされた後続の層のトポグラフィが
実質的にプレーナ平坦にされ得、それにより、さらなる
プロセシングを前記の後続の層上にて施し得るように構
成されていることを特徴とする請求項１記載の半導体デ
バイス。 - 【請求項３】 半導体デバイスは、垂直方向に配向され
ているトランジスタないし縦形トランジスタであること
を特徴とする請求項１記載の半導体デバイス。 - 【請求項４】 半導体デバイスは、垂直方向に配向され
ているＤＲＡＭセルデバイスであることを特徴とする請
求項１記載の半導体デバイス。 - 【請求項５】 半導体デバイスアレイにおいて、 該半導体デバイスアレイの各々が下記構成要素を有し、
即ち、 垂直方向に配向されているゲート；垂直方向に配向され
ているゲートに結合された１つのワード線を有し、 該１つのワード線は実質的に半導体デバイス内に埋込ま
れていることを特徴とする半導体デバイスアレイ。 - 【請求項６】 ワード線は半導体デバイス内に垂直方向
に配向されているゲートに隣接して埋込まれており、こ
こで、前記の垂直方向に配向されているゲート及びワー
ド線上方にデポジットされた後続の層のトポグラフィが
実質的にプレーナ平坦にされ得、それにより、さらなる
プロセシングを前記の後続の層上にて施し得るように構
成されていることを特徴とする請求項５記載の半導体デ
バイスアレイ。 - 【請求項７】 前記半導体デバイスアレイは、ＤＲＡＭ
セルデバイスのアレイであることを特徴とする請求項５
記載の半導体デバイスアレイ。 - 【請求項８】 半導体生成物において、 １つのワード線に結合された１つの垂直方向に配向され
ているゲートを有する１つの垂直方向に配向されている
半導体デバイスを有し、ここで、ワード線は半導体デバ
イス内に埋込まれており、ここで、前記の垂直方向に配
向されているゲート及びワード線上方にデポジットされ
た後続の層のトポグラフィが実質的にプレーナ平坦にさ
れ得、それにより、さらなるプロセシングを前記の後続
の層上にて施し得るように構成されていることを特徴と
する半導体生成物。 - 【請求項９】 半導体生成物は、ＤＲＡＭ生成物である
ことを特徴とする請求項８記載の半導体生成物。 - 【請求項１０】 垂直方向に配向されている半導体デバ
イスは、ＤＲＡＭセルであることを特徴とする請求項９
記載の半導体生成物。 - 【請求項１１】 垂直方向に配向されている縦型半導体
デバイスの作製方法において、 前記方法は下記ステップを有する、即ち埋込まれた１つ
のワード線を形成し、ここで、埋込まれたワード線の上
面のトポグラフィが実質的にプレーナ平坦であるように
し、ここで、実質的にワード線の上方に形成された１つ
の後続層が実質的にプレーナ平坦であるようにし、それ
により、さらなるプロセシングが１つの後続層上に施さ
れ得るようにしたことを特徴とする縦型半導体デバイス
の作製方法。 - 【請求項１２】 更に下記のステップを有する、即ち、 １つのアクティブエリアを形成する；アクティブエリア
に隣接する１つの深いトレンチを形成する；深いトレン
チとアクティブエリアとの間に１つの誘電層を形成す
る；トレンチへの上方に、そして、アクティブエリアに
実質的に隣接して１つのゲート層を形成するというステ
ップを有し、ここで、前記の埋込まれたワード線は、深
いトレンチの上方に、そしてゲート層に隣接して形成さ
れ、ここで、埋込まれたワード線の上面のトポグラフィ
が実質的にワード線の上方に形成された１つの後続層が
実質的にプレーナ平坦であるようにし、それにより、さ
らなるプロセシングが１つの後続層上に施されるように
したことを特徴とする請求項１記載の方法。 - 【請求項１３】 埋込まれたワード線の上面をプレーナ
平坦化し、ここで、半導体デバイスは不都合に損なわれ
ないようにしたことを特徴とする請求項１２記載の方
法。 - 【請求項１４】 更に下記のステップを有し、即ち、埋
込まれたワード線の上方に後続層を形成するステップを
有し、ここで、当該の後続層の形成は、ＲＡＭセルデバ
イスの上面の実質的にプレーナ平坦なトポグラフィに基
づき可能であるようにしたことを特徴とする請求項１２
記載の方法。 - 【請求項１５】 埋込まれたワード線上方に形成される
後続層を、プレーナ平坦化し、ここでさらなるプロセシ
ングが前記後続層上に施され得るようにしたことを特徴
とする請求項１４記載の方法。 - 【請求項１６】 １つの誘電性頂部層が埋込まれたワー
ド線の上方に形成され、ここで、当該の誘電層及び埋込
ワード線の頂部層のトポグラフィが実質的にプレーナ平
坦であるようにし、それにより、さらなるプロセシング
が前記後続層上に施され得るようにしたことを特徴とす
る請求項１１記載の方法 - 【請求項１７】 ＤＲＡＭ生成物の作製方法において、 該作製方法は、ＤＲＡＭセルデバイスを形成するステッ
プを有し、このＤＲＡＭセルデバイスを形成するステッ
プは、下記のステップを有し、即ち、 １つの埋込ワード線を形成するステップを有し、ここ
で、ワード線上方に形成された１つの後続層が実質的に
プレーナ平坦であるようにし、それにより、さらなるプ
ロセシングが前記後続層上に施され得るようにし、即
ち、 １つのアクティブエリアを形成する；アクティブエリア
に隣接する１つの深いトレンチを形成する；深いトレン
チとアクティブエリアとの間に１つの誘電層を形成す
る；トレンチの上方に、そして、アクティブエリアに実
質的に隣接して１つのゲート層を形成することを特徴と
するＤＲＡＭ生成物の作製方法。 - 【請求項１８】 さらに、ＤＲＡＭセルデバイスの上方
に、１つの後続層を形成するステップを有し、ここで、
当該の後続層の形成は、ＲＡＭセルデバイスの上面の実
質的にプレーナ平坦なトポグラフィに基づき可能である
ようにしたことを特徴とする請求項１７記載の方法。
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