KR100643425B1 - 수직형 트랜지스터 및 매립된 워드라인을 갖는 반도체 디바이스 - Google Patents

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토마스에스. 루프
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지멘스 악티엔게젤샤프트
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Abstract

워드라인이 수직형 반도체 디바이스 옆에 나란히 매립된다. 워드라인은 그 토포그래피가 실질적으로 편평하도록 수직형 반도체 디바이스에 인접하여 매립된다. 매립된 워드라인의 편평한 특징은 워드라인과 수직형 트랜지스터 위에서 추가 처리가 수행될 수 있게 한다. 다른 실시예에서, 수직형 반도체 디바이스는 수직으로 지향된 게이트를 갖는 트랜지스터이다. 워드라인이 수직으로 지향된 게이트 옆에 매립되어, 워드라인의 토포그래피는 실질적으로 편평하다.

Description

수직형 트랜지스터 및 매립된 워드라인을 갖는 반도체 디바이스{SEMICONDUCTOR DEVICE WITH VERTICAL TRANSISTOR AND BURIED WORD LINE}
도 1은 여러 층으로 이루어진 종래 반도체 디바이스(100)의 단면도.
도 2는 도 1의 다수 종래 반도체 디바이스(100)의 평면도.
도 3은 종래의 수직형 반도체 디바이스(300)를 나타낸 도.
도 4는 본 발명의 한 실시예에 따라 매립된 워드라인을 갖춘 수직형 반도체 디바이스의 단면도.
도 5a는 본 발명의 한 실시예에 따라 반도체 디바이스의 층을 이룬 평면도를 나타낸 도.
도 5b는 본 발명의 다른 실시예에 따라 반도체 디바이스의 층을 이룬 평면도를 나타낸 도.
도 6은 제조의 한 스테이지에서, 본 발명의 한 실시예에 따른, 반도체 디바이스의 단면도.
도 7은 제조의 다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 6의 반도체 디바이스의 단면도.
도 8은 제조의 또다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 7의 반도체 디바이스의 단면도.
도 9는 제조의 또다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 8의 반도체 디바이스의 단면도.
도 10은 제조의 또다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 9의 반도체 디바이스의 단면도.
도 11은 제조의 또다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 10의 반도체 디바이스의 단면도.
도 12는 제조의 또다른 스테이지에서, 본 발명의 한 실시예에 따른, 도 11의 반도체 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100; 편평형 반도체 디바이스 103,403; 기판
112,312,412; 트렌치 120,420; 워드 라인
130,320,420; 워드 라인 140,440,441; 유전층
142; 실리콘 장벽 151,152,153; 도핑 영역
180,480; 디바이스 영역 300; 수직형 반도체 디바이스
370; 회로영역 400; 듀얼 반도체 디바이스
426; 절연층 428; 게이트 층
430; 비트라인 610; 산화물층
620,700,710; 마스크층
본 발명은 반도체 디바이스에 관한 것으로, 더욱 상세히는 수직 트랜지스터를 이용한 반도체 디바이스에 관한 것이다.
반도체 산업은 계속적으로 반도체 디바이스의 사이즈를 감소시키는 노력을 행하여 왔다. 현대의 반도체 제품에 필요한 증대되는 회로밀도를 수용하기 위해 소형화가 요구되어 왔다. 백만개 이상의 반도체 디바이스를 포함하는 단일 반도체 제품이 흔하다.
통상적으로, 소형화의 초점은 반도체 디바이스의 2차원 수평 평면상에 배치되는 것에 주안을 두어 왔다. 디바이스 사이즈는 0.2 미크론 사이즈 이하로 감소되어 왔다. 그러나, 반도체 디바이스의 수평적 크기의 감소는 반도체 디바이스의 동작특성에서 문제점을 발생시켜 왔다.
도 1은 DRAM 디바이스를 나타내는 종래의 반도체 디바이스의 단면도이다. 도 1을 참조하면, 반도체 디바이스(100)는 여러 층으로 이루어 졌다. 이 반도체 디바이스(100)는 반도체 디바이스의 기타 엘리먼트가 매립되는 실리콘 기판(103)에서 시작한다. 종래기술의 반도체 디바이스의 예에서, 반도체 디바이스(100)는 두 개의 개별 반도체 디바이스(100a, 100b)를 포함하는 듀얼 디바이스이다.
기판내에서, 깊은 트렌치(112)는 폴리실리콘으로 생성된다. 깊은 트렌치 주위에는 유전층(140)이 둘러싸진다. 유전층(140)은 통상적으로 깊은 트렌치를 절연시키기 위해 두꺼운 유전층으로 이루어 진다. 또한, 개별 반도체 디바이스의 깊은 트렌치는 통상 기판(103)의 연장부인 실리콘 장벽(142)에 의해 절연된다. 깊은 트렌치(112) 사이에는 활성 영역(145)이 있다. 활성 영역(145)은 주로 실리콘으로 이루어 진다.
실리콘 장벽(142) 상부에는 얕은 트렌치 절연층(149)이 있다. 얕은 트렌치 절연 층(149)은 얇은 유전체로 이루어 진다. 얕은 트렌치 절연 층은 두 개의 인접한 반도체 디바이스(100) 사이에 추가의 절연을 제공한다.
활성 영역(145)내에 도핑된 영역(151,152 및 153)은 반도체 디바이스의 활성 구성요소를 생성하기 위해 형성된다. 도핑된 영역(151,152 및 153)은 원하는 디바이스 유형에 따라 n 또는 p 형으로 도핑된다.
도핑된 영역(153)에는 이 영역(153)을 비트라인(130)에 전기적으로 연결하는 비트라인 콘택트(118)가 연결된다. 도핑된 영역(151,152) 바로 위에는 도핑된 영역(151,152)을 절연시키는 산화물층(156)이 있다. 도핑된 영역(151,152)에 인접하며 산화물층(156) 상부에는 워드라인(120)이 있다. 공핍영역(160)은 기판(103)에 대해 적절히 바이어싱된 워드라인(120a)과 비트라인(130)에 의해 도핑된 영역(151,152)사이의 활성영역(145)에 생성된다. 워드라인(120a)이 더욱 바이어싱되었을 때, 반전영역(161)이 활성영역(145) 내부에 생성된다. 반전영역(161)은 전류가 도핑된 영역(153)과 깊은 트렌치(112) 사이에 흐를수 있게 한다. 전류의 방향은 기판(103)에 대한 비트라인(130)의 바이어스에 좌우된다.
통상, 전류는 비트라인 콘택트(118), 도핑된 영역(153)과 반전영역(161)을 통해 깊은 트렌치(112)로 비트라인(130)과 깊은 트렌치(112) 사이에서 흐른다. 비트라인(130)의 바이어스에 좌우되어, 전하는 깊은 트렌치(112) 내부에 저장되거나 깊은 트렌치(112)로부터 방출된다. 유전층(140)은 깊은 트렌치(112) 내부에 저장된 전하를 보존하기 위해 절연체의 역할을 한다.
따라서, 워드라인(120)은 반도체 디바이스(100a,100b)를 위한 게이트로서 작용한다. 비트라인(130)은 디바이스의 바이어싱에 좌우되는 드레인 또는 소스이고, 깊은 트렌치(112)는 소스 또는 드레인이다.
도 2는 도 1의 종래의 반도체 디바이스(100)의 사시도이다. 도 1의 단면은 라인 1-1을 따라 취한 것이다. 반도체 디바이스의 상이한 층은 도 2에 도시되었다. 단일 디바이스(예로서, 100a,100b)의 사이즈는 디바이스 영역(180)에 의해 측정된다. 종래의 반도체 디바이스의 사이즈는 통상 8F2 정도이고, 여기서 F는 제조 프로세스에 의해 달성될 수 있는 최소 디바이스 사이즈 또는 크기(예로서, 0.2 미크론)이다. 수평면이 더욱 소형인 디바이스에서 추가의 소형화는 달성하기 곤란하다.
반도체 디바이스의 디바이스 영역이 소형일수록, 반도체 디바이스의 동작에서 더 많은 문제점이 발생한다. 예로서, 소형의 디바이스에서 발생하는 핫 캐리어 및 펀치 쓰루 문제는 반도체 디바이스를 파괴하는 열화된 게이트 산화물이 된다.
이러한 유형의 문제로 인해, 소형 평면 스케일 반도체 디바이스는 정확한 조건상태에서 동작되어야 한다. 따라서, 이들 디바이스를 동작시키기 위해 더 많은 회로가 필요로 된다.
또한, 소형 평면 스케일 반도체 디바이스의 제조에서의 작은 에러는 반도체 디바이스에 더욱 큰 역영향을 발생시킨다. 예로서, 게이트인 워드라인(120)이 깊 은 트렌치(112)에 더욱 가까이 위치된다면, 디바이스는 누설전류로 인해 적절하게 동작하지 못한다.
디바이스의 실제 사이즈를 감소시키지 않고 반도체 디바이스를 최소화시키려는 시도의 한 방법은 수직형 디바이스를 생성하는 것이다. 도 3은 종래의 수직형 트랜지스터 디바이스(300)를 나타낸다. 수직형 트랜지스터 디바이스(300)는 동작을 목적으로 반도체 사이즈가 관리가능한 사이즈가 될 수 있게 함과 동시에 디바이스 영역을 최소화한다. 수직형 반도체 디바이스(300)는 평면형 반도체 디바이스(100)와 마찬가지로 동작한다.
수직형 반도체 디바이스(300)는 비트라인 콘택트(318), 도핑 영역(353), 워드라인(320) 및 깊은 트렌치(312)를 포함한다. 비트라인 콘택트(318)는 비트라인(도시되지 않음)에 연결된다. 워드라인(320)은 게이트로서 작용하고, 적절하게 바이어싱되었을 때 공핍 영역(360)을 생성한다. 반전영역(361)을 생성하기 위해 워드라인(320)이 더욱 바이어싱되었을 때, 전류는 비트라인 콘택트(318)를 통해 비트라인으로부터 깊은 트렌치(312) 또는 그 역으로 흐른다.
종래의 수직형 반도체 디바이스는 유해할 정도로 작지 않은 소형 영역 사이즈 및 디바이스 사이즈를 제공하는 동시에 그 토포그래피(topography)로 인해 수직형 반도체 디바이스 위에 추가적인 디바이스 제조를 막는다. 예로서, 도 3에서 상기 깊은 트렌치(312) 위에 있는 디바이스의 토포그래피는 워드라인(320)의 불규칙한 형태로 인해 불규칙하다. 따라서, 불규칙한 토포그래피 위에 배치되는 다른 층들은 통상적으로 불규칙하게 형성된다. CMOS 프로세스에서 추가적인 디바이스 제조는 토포그래피의 불규칙성이 없는 기판 층을 필요로 한다. 따라서, CMOS 프로세스에서는 추가적인 장착이 토포그래피에 기인하여 종래 반도체 디바이스에서는 곤란하다.
또한, 논리회로는 종래의 수직형 반도체 디바이스와 동일한 기판상에서 회로영역(370)에 형성된다. 통상, 수직형 반도체 디바이스, 이 경우엔 DRAM 디바이스는 기판상에 제일 먼저 형성된다. 추가 단계에서 회로영역(370)이 형성된다. 개별적인 처리단계는 종래의 수직형 반도체 디바이스와 회로영역(370)간의 높이 차이를 야기한다. 워드라인(320)은 회로영역(370)에 형성된 임의의 후속하는 워드라인과 상당히 오프셋된다. 또한, 종래의 수직형 반도체 디바이스(300)의 워드라인(320)의 불규칙한 토포그래피에 기인하여 회로영역(370)은 종래의 수직형 반도체 디바이스에 대해 적용될 수 있는 것과 상이한 높이에 있다. 따라서, 회로영역(370) 상에 형성된 논리 회로들과 종래의 수직형 반도체 디바이스(300)에 형성될 수 있는 후속하는 논리회로의 상호연결은 높이차로 인해 더욱 곤란하다.
상기의 관점에서, 본 발명은 종래의 반도체 디바이스와 연관된 단점을 극복하는 개선된 방법 및 장치를 제공하는 것을 목적으로 하며, 더욱 상세히는 디바이스 영역 사이즈를 소형화하는 반도체 디바이스, 디바이스 사이즈를 지나치게 소형화하지 않으면서 추가적인 디바이스 장착을 제한하지 않는 반도체 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기한 목적 및 기타 목적을 달성하기 위해 그리고 본 발명의 목적에 따라, 매립된 워드라인을 갖는 수직형 반도체 디바이스가 개시되었다.
한 실시예에서, 수직형 반도체 디바이스 옆에 워드라인이 매립되었다. 워드라인은 워드라인의 토포그래피가 실질적으로 편평하도록 수직형 반도체 디바이스에 인접하여 매립되었다. 매립된 워드라인의 편평한 특징은 워드라인과 수직형 트랜지스터에 대해 추가 처리가 행해질 수 있게 한다.
다른 실시예에서, 수직형 반도체 디바이스는 수직으로 방향을 이루는 게이트를 갖는 트랜지스터이다. 워드라인이 수직으로 방향을 이룬 게이트 옆에 매립되어, 워드라인의 토포그래피는 실질적으로 편평하다.
또다른 실시예에서, 워드라인의 최상부면의 토포그래피는 편평해진다. 편평화는 워드라인의 매립 특성에 기인하여 반도체 디바이스를 유해하게 손상시키지 않고 이루어질 수 있다.
본 발명의 또다른 실시예는 워드라인이 깊은 트렌치 위에 형성되고 게이트 층에 인접하여 형성되는 매립된 워드라인을 형성하는 방법에 관한 것이다. 매립된 워드라인의 최상부면의 토포그래피는 실질적으로 편평하고, 이에따라 이 워드라인 위에 형성된 후속층은 실질적으로 편평하다. 또다른 실시예에서 매립된 워드라인의 최상부면은 평탄화되어 반도체 디바이스는 유해하게 손상되지 않는다. 또다른 실시예에서 후속층이 매립된 워드라인 위에 형성되고, 여기서 후속층의 형성은 DRAM 셀 디바이스의 최상부면의 실질적인 편평한 특징구조에 기인하여 가능하다. 또다른 실시예에서 매립된 워드라인 위에 형성된 후속층은 평탄화될 수 있어서, 추가의 처리가 상기 후속층에 대해 수행될 수 있다.
수직형 반도체 디바이스와 연계하여 매립된 워드라인은 보다 작은 디바이스 영역을 제공한다. 동시에, 반도체 디바이스의 실제 사이즈는 과도하게 최소화되지 않았으며, 따라서 동작 문제는 종래기술에서와 같이 커다란 관심사항이 아니다. 또한, 매립된 워드라인의 토포그래피는 수직형 반도체 디바이스에 대해 추가 처리가 수행될 수 있게 한다. 따라서, 더 많은 디바이스가 단일한 반도체 제품에 형성될 수 있다. 본 발명의 이러한 특징 및 기타 특징은 첨부 도면과 다음의 상세한 설명에서 더욱 상세히 설명된다.
본 발명은 추가의 목적 및 이점과 함께, 첨부도면과 연결지어 다음의 설명으로부터 가장 잘 이해될 것이다.
본 발명은 집적회로(IC)에 관한 것이다. 이러한 IC는 랜덤 액세스 메모리(RAM), 동적 랜덤 액세스 메모리(DRAM), 동기식 DRAMs(SDRAM), 병합된 DRAM-논리회로(매립된 DRAM) 또는 기타회로를 포함한다.
통상적으로, 다양한 IC가 병렬로 웨이퍼상에 형성된다. 프로세싱의 완료 후, 웨이퍼는 집적회로를 개별 칩으로 분리하기 위해 절단된다. 칩은 그후 패키징되어 컴퓨터 시스템, 셀룰러 폰, 개인 휴대용 단말기기(PDAs), 및 기타 전자제품에 사용되는 최종제품으로 된다.
본 발명의 한 실시예에 따라, 매립된 워드라인을 갖는 수직형 반도체 디바이스가 개시되었다. 수직형 반도체 디바이스는 전체적으로 작은 크기와 연관된 문제점을 방지하는 한편 소형화될 수 있게 한다. 동시에, 매립된 워드라인은 수직형 반도체 디바이스 위에서 웨이퍼의 추가처리를 허용한다. 더 많은 디바이스 특히 CMOS 디바이스에 대한 추가처리는 단위영역에 포함될 수 있게 한다.
도 4는 본 발명의 실시예에 따라 매립된 워드라인을 갖는 수직형 반도체 디바이스의 단면도이다. 도 4는 반도체 디바이스(400a,400b)를 포함하는 듀얼 디바이스(400)이다. 예시된 실시예는 메모리 구성에서 사용되는 매립된 워드라인들(420a,420b)을 갖는 수직형 트랜지스터(400a,400b)를 나타낸다. 그러나, 매립된 워드라인은 임의의 적절한 유형의 수직형 반도체 디바이스와 함께 사용될 수 있다. 예로서, 다이오드, 퓨즈 또는 수직형 방식으로 형성될 수 있고 워드 또는 비트 라인을 필요로 하는 임의 기타 유형의 반도체 디바이스는 본 발명에 따라 이용될 수 있다.
반도체 디바이스(400a,400b)는 기판(403)상에 형성된다. 예시된 실시예는 공통 비트 라인을 공유하는 듀얼 반도체 디바이스로서 반도체 디바이스(400a,400b)를 나타내지만 본 발명은 이에 한정되지 않는다. 예로서, 본 발명은 비트라인에 독립적으로 연결된 단일 반도체 디바이스 또는 임의의 주어진 방식으로 복수 비트라인에 연결된 복수 개 반도체 디바이스를 포함한다. 상기 반도체 디바이스는 얕은 트렌치 절연영역(449)에 의해 다른 반도체 디바이스와 분리된다. 얕은 트렌치 절연영역(449)은 누설전류가 인접한 반도체 디바이스사이에서 상호작용하는 것을 방지한다.
반도체 디바이스(400a,400b) 사이에는 활성영역(445)이 있다. 활성영역(445)은 실리콘과 같은 반도체 기판 물질 또는 임의의 기타 적절한 반도 체 기판 물질로 이루어 질 수 있다. 활성영역(445)에 인접하여 깊은 트렌치(412)가 있다. 깊은 트렌치(412)는 전하를 통상 메모리 디바이스에 저장하고 유출시키는 데 사용된다. 깊은 트렌치(412)는 폴리실리콘 또는 임의의 기타 적절한 도전성 물질로 이루어 질 수 있다.
깊은 트렌치(412)의 한 측부에는 유전층(440 및 441)이 있다. 유전층(440)은 두터운 유전물질로 이루어지고 유전층(441)은 얇은 유전물질로 이루어 질 수 있다. 유전층은 깊은 트렌치(412)로부터 전하가 누설되는 것을 방지한다. 예로서, 유전층(440 및 441)은 실리콘 산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 물질로 이루어 질 수 있다.
깊은 트렌치(412) 상부에 그리고 얇은 트렌치(449)에 인접하여 장벽층(432)이 있다. 장벽층(432)은 워드라인이 에너자이제이션되지 않는다면 누설전류가 활성영역에서 흐르는 것을 방지한다. 장벽층(432)은 예로서, 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 물질로 이루어 질 수 있다.
장벽층(432) 상부에는 게이트 절연층(426) 및 게이트층(428)이 있다. 게이트 절연층(426)은 활성영역(445)으로부터 게이트층(428)을 절연시킨다. 워드라인(420)은 기판(403)의 표면 하부에 형성되고, 기판의 표면의 원하는 편평형 특징을 제공한다. 워드라인(420)은 하기에서 상세히 설명되는 바와 같이, 에칭, 증착 및 리세싱을 통해 형성된다. 리세싱은 워드라인이 기판의 표면 바로 아래에 형성되어지게 한다.
게이트층(428)은 워드라인(420)과 전기적으로 콘택팅할 수 있다. 게이트 절 연층(426)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 물질로 이루어 질 수 있다. 게이트층(428)은 폴리실리콘, 적절하게 도핑된 폴리실리콘 또는 임의의 기타 적절한 반도전성 물질로 이루어 질 수 있다.
게이트 절연층(426) 및 게이트층(428)의 최상부에는 최상부 절연층(422)이 있다. 최상부 절연층(422)은 그 위에 형성된 임의의 후속층으로 부터 게이트 층을 위한 절연을 제공한다. 마찬가지로, 워드라인(420) 상부에는 워드라인(420)을 위한 절연을 제공하는 워드 절연층(424)이 있다. 예로서, 최상부 절연층(422) 및 워드 절연층(424)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 물질로 이루어 질 수 있다.
활성영역 바로 위에는 비트 라인 콘택트(418)가 있다. 비트 라인 콘택트(418)는 활성영역을 비트라인(430)에 전기적으로 연결한다. 비트 라인 콘택트(418) 사이에는 유전층(450)이 있다. 유전층(450)은 인접한 비트 라인 콘택트(418)의 개별 비트 라인 콘택트(418) 사이 및 비트 라인 자체 사이의 절연을 제공한다.
비트 라인(430)이 기판(403)과 워드라인(420) 에 대해 적절히 바이어싱되었을 때 공핍영역이 비트 라인 콘택트(418)와 깊은 트렌치(412) 사이에 형성된다. 예시된 실시예는 공핍영역(460)이 비트 라인 콘택트(418)와 깊은 트렌치(412a) 사이에 형성된 것을 나타낸다. 워드라인(420a)의 여기화는 비트 라인 콘택트(418)와 깊은 트렌치(412a) 사이에 반전영역(461)을 형성한다. 반전영역(461)은 전류가 비트 라인 콘택트(418)와 깊은 트렌치(412a) 사이에 흐를 수 있게 한다. 전류의 방향은 깊은 트렌치(412a)에 대한 비트라인(430)의 바이어싱에 좌우된다.
비트라인(430)과 기판(403)을 적절하게 바이어싱하고 워드라인(420a)을 여기화하여 공지된 방법으로, 전하는 저장되거나 깊은 트렌치(412a)로부터 방출된다. 트랜지스터의 수직화로 인하여 유용한 표면 영역은 과도한 소형화와 연관된 문제점 없이 보존된다. 또한 추가의 처리단계는 워드라인이 매립되었기 때문에 수직형 반도체 디바이스에 대해 수행될 수 있다. 워드라인을 매립함으로써 후속층의 토포그래피는 역영향을 받지 않는다.
도 5a는 본 발명의 한 실시예에 따른 반도체 디바이스의 층을 이룬 평면도이다. 도 4의 개별 반도체 디바이스의 단면은 라인 4-4를 따라 취해졌다. 깊은 트렌치(412)는 활성영역(445), 게이트층(428) 및 게이트 산화물층(426)으로 형성된다. 워드라인(420)은 깊은 트렌치와 게이트층(428)을 오버래핑하고, 하기에서 설명되는 바와 같이, 추가의 처리를 위해 비트 라인 콘택트(418)가 활성영역 위에 형성된다. 비트라인(430)은 비트 라인 콘택트(418) 위에 형성된다.
도 5a는 공통 비트 라인 콘택트(418)를 공유하는 반도체 디바이스(400a,400b)를 나타낸다. 또다시, 본 발명은 도 5a에 도시된 바와 같은 듀얼 디바이스에 제한되지 않는다. 예로서, 도 5b는 본 발명의 다른 실시예에 따라 단일 반도체 디바이스의 층을 이룬 최상부도를 나타낸다. 도 5b는 개별 비트 라인 콘택트(418)에 연결된 개별 반도체 디바이스(400')를 나타낸다. 개별 반도체 디바이스(400')의 전체 수직구조는 예시된 듀얼 디바이스와 마찬가지이다. 단일 디바이스는 듀얼 디바이스 보다 더욱 큰 디바이스 영역 절약부분을 제공한다. 그 러나, 본 발명은 임의 갯수의 공통 비트 라인 콘택트에 연결된 임의 갯수의 반도체 디바이스에 응용될 수 있다.
디바이스 영역(480)은 하나의 반도체 디바이스에 필요한 유닛 영역을 나타낸다. 디바이스 영역(480)은 비수직형 반도체 디바이스의 디바이스 영역 보다 상당히 작으며, 동시에 반도체 디바이스(400)는 펀치 쓰루 또는 핫 캐리어와 같은 짧은 디바이스 길이 문제가 발생하기 쉽지 않다. 또한, 매립된 워드라인(420)의 토포그래피는 반도체 디바이스에 대해 추가 처리가 수행될 수 있게 한다. 통상적으로 종래 기술의 수직형 트랜지스터는 워드라인의 불규칙 형성에 기인하여 수직형 트랜지스터 위에 더 많은 회로의 형성 시도를 방해한다. 매립된 워드라인은 토포그래피 완전성을 유지하면서 수직화를 허용한다. 이들 이점은 단일 제품에 추가의 회로를 추가할 잠재성 및 더욱 큰 집적도를 허용한다.
수직형 반도체 디바이스 및 매립된 워드라인은 종래 기술의 디바이스 보다 작은 디바이스 영역을 달성한다. 예로서, 매립된 워드라인을 갖는 수직형 반도체 디바이스는 본 발명의 대안에서, 6f2 내지 4F2 또는 이보다 작은 디바이스 영역을 갖는다. F는 디바이스 사이즈이거나, 제조 프로세스에 의해 달성될 수 있는 최소 크기이다. 디바이스 제조 기술이 개선됨에 따라 디바이스 영역은 더욱 감소된다.
도 6 내지 도 12는 본 발명에 따른 반도체 디바이스의 처리에 관한 추가의 상세사항을 나타낸다. 도 6을 참조하면, 반도체 디바이스는 기판(403)에서 시작한다. 기판(403)은 통상적으로 실리콘이다. 본 발명에 따라, 폴리실리콘으로 된 깊은 트렌치(412)가 기판상에 형성된다. 산재된 기판 물질 컬럼은 활성영역(445)과 실리콘 기판 영역(442)을 형성한다. 유전층(440 및 441)은 깊은 트렌치(412) 및 활성영역(445)과 실리콘 기판 영역(442) 사이에 형성된다.
예로서, 깊은 트렌치는 실리콘 기판 영역(442)과 활성영역(445)을 위해 보유된 영역 위에 산화물층(610)과 마스크층(620)을 적용함으로써 형성될 수 있다. 예로서, 마스크층(620)은 실리콘 질화물, 실리콘 이산화물, 이들의 결합 또는 기타 적절한 마스킹 물질로 형성될 수 있다. 한 실시예에서, 산화물층(610)과 마스크층(620)을 적용하는 프로세스는 공지된 방법으로 마스킹 및 증착함으로써 적용될 수 있다. 또한, 에칭 스톱층도 제공될 수 있다. 이러한 에칭 스톱층은 질화물을 포함할 수 있고 예로서 산화물층과 마스크층 사이에 제공될 수 있다.
깊은 트렌치(412)를 위한 컬럼은 예로서 에칭, 반응성 이온 에칭, 전자화학적 에칭 또는 임의의 기타 적절한 방법으로 소개될 수 있다. 일단 컬럼이 도입되면, 깊은 트렌치 조성물 및 유전층(440)은 트렌치 내부에 형성된다. 깊은 트렌치(412)는 폴리실리콘, 도핑된 폴리실리콘 또는 임의의 기타 적절한 물질로 형성될 수 있다. 유전층(440 및 441)은 임의의 기타 적절한 유전 물질로 형성될 수 있다. 트렌치 커패시터의 칼라(collar)로서의 역할을 하는, 유전층(440)을 위한 두꺼운 유전 물질을 이용함으로써 양호한 결과가 나타났다. 예로서, 유전층(440)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 기타 적절한 절연 물질인 얇거나 두꺼운 유전물질로 형성될 수 있다. 유전층(441)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 기타 적절한 절연 물질인 얇거나 두꺼운 유전물질로 형성될 수 있다.
또한, 다른 실시예에서, 깊은 트렌치(412)는 에칭, 증착 및 리세싱에 의해 형성될 수 있고, 본 발명에 따라 형성된 모든 리세싱된 영역의 형성에 제공될 수 있다. 마찬가지로, 워드라인(420)은 에칭, 증착 및 리세싱에 의해 형성될 수 있다. 영역은 임의의 적절한 에칭 방법에 의해 에칭된다. 에칭된 영역은 콘포멀 증착에 의해 적절한 물질로 증착될 수 있다. 물질은 통상적으로 모든 노광 표면에 증착될 수 있다. 증착된 물질은 평탄화를 통해 상부 면으로부터 제거되고, 매립된 영역을 증착 물질로 채워지게 한다. 리세스 에칭은 깊은 트렌치(412)인 매립된 영역의 상부를 더욱 제거하도록 이용될 수 있다.
증착방법은 화학적 증기 증착, 플라즈마 증기 증착, 스퍼터링 또는 기타 적절한 증착 기술을 포함할 수 있다. 평탄화 및/또는 리세싱은 예로서 연마, 화학적 기계식 연마, 에칭, 리세스 에칭 또는 임의의 적절한 리세싱 기술에 의해 달성될 수 있다. 리세싱은 임의의 마스킹 영역 아래에서 채워진 영역을 평탄화한다. 예로서, 깊은 트렌치(412)는 산화물층(610)과 마스크 층(620) 아래에서 리세싱된다. 리세싱은 기판에서 일정 깊이 아래에 특정물질을 배치할 수 있게한다. 마스크 층은 대안 실시예에서 공지된 방식으로 증착 및 리세싱 프로세스로 이용될 수 있게 한다.
도 7을 참조하면, 일단 깊은 트렌치(412) 및 유전층(440)이 형성되고, 장벽층(432)이 깊은 트렌치(412) 상부에 제공된다. 장벽층(432)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 물질로 이루어 질 수 있다. 장벽층(432)은 형성되어야 할 게이트 층과 깊은 트렌치(412) 사이에 절연을 제공한다. 장벽층(432)의 절연 특성은 반도체 디바이스에서 누설전류를 방지한다. 장벽층(432)은 한 실시예에서 에칭, 증착 및 리세싱에 의해 형성될 수 있다. 통상적으로, 장벽층은 CVD 또는 고밀도 PECVD와 같은 기타 기술에 의해 형성된다.
활성영역(445)과 실리콘 기판영역(442)의 벽을 따라, 그리고 장벽층(432) 상부에, 게이트 절연층(426)이 수직으로 형성된다. 게이트 절연층(426)은 후속 단계에서 형성된 게이트와 활성영역(445)을 위한 절연체로서의 역할을 한다. 게이트 절연층(426)은 드라이 산화, 열 산화 기술 또는 임의의 기타 적절한 증착기술에 의해 형성될 수 있다. 예로서, 게이트 절연층(426)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 또는 유전물질로 이루어 질 수 있다.
도 8을 참조하면, 게이트 절연층(426) 사이의 영역은 게이트 층(428)으로 채워진다. 추가 처리 후, 게이트 층(428)은 반도체 디바이스를 위한 게이트가 된다. 게이트 층(428)은 폴리실리콘, 도핑된 폴리실리콘 또는 임의의 기타 적절한 물질로 이루어 질 수 있다. 일단 게이트 절연층(426) 사이의 영역이 게이트 층 물질로 채워지고 게이트 층(428)은 나중에 증착된 최상부층(도 9의 422)을 위한 공간을 제공하기 위해 산화물층(610) 아래에서 리세싱된다. 대안으로, 게이트 절연층(426)과 게이트 층(428)은 산화물층(610) 아래에서 리세싱될 수 있다.
도 9를 참조하면, 얕은 절연 트렌치(449) 및 최상부층(422)은 리소그래픽 및 에칭 프로세스로 형성된다. 얕은 절연 트렌치 영역은 깊은 트렌치(412) 주위의 유전층(440)에 도달할 때 까지 마스킹되어 에칭된다. 보이드(449 및 422)는 물질로 채워지고 그후 평탄화된다. 얕은 트렌치 절연층(449)은 개별 반도체 디바이스 사이에서 절연체로서의 역할을 한다. 얕은 트렌치 절연층(449)은 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 유전물질로 이루어 질 수 있다. 최상부층(422)은 얕은 트렌치 절연층(449)과 동일한 물질로 형성될 수 있다.
이제 도 10을 참조하면, 나머지 마스킹 층(620)은 활성영역(445) 위에 위치된 산화물층(610)으로부터 제거된다. 새로운 마스크 층(710 및 700)은 마스킹 층(620)과 마찬가지로 형성되고, 다음 워드 라인을 위한 마스크를 제공한다. 마스크 층(710)은 산화물층(610) 상부 및 최상부 절연층(422) 위에 형성된다. 마스크 층(700)은 얕은 트렌치 절연층(449)의 일부분 위에 형성된다. 마스크 층(710 및 700)은 동일한 물질 및 프로세싱 단계에 의해 형성될 수 있다.
일단 마스크 층(710 및 700)이 적절하게 배치되어 구성되면, 워드 라인 영역(420)은 에칭되어 워드 라인 층(420)으로 형성된다. 워드 라인 층(420)은 실리콘 기판 영역(442) 바로위 영역에 인접하여 놓이고 부분적으로 게이트 층(428)을 형성하여 게이트 층(428)은 예시된 실시예에 나타난 바와 같이 실질적으로 L-형태 층이다. 워드 라인 층(420)은 단일한 물질 또는 상이한 물질 층으로 형성될 수 있다. 예로서, 워드 라인(420)은 폴리실리콘, 실리사이드, 폴리실리콘과 실리사이드의 결합, 또는 임의의 기타 적절한 반도체 물질 및 이들의 결합으로 형성될 수 있다. 폴리실리콘 및 실리사이드로 된 듀얼 층 구조는 시트 저항을 감소시키는 것으로 나타나 왔다.
한 실시예에서, 워드라인(420)은 상기한 바와 같이, 에칭, 증착 및 리세싱으로 형성될 수 있다. 리세싱은 워드라인(420)이 산화물층(610) 아래에 배치될 수 있게 한다. 또한, 리세싱은 워드라인 및 이 워드라인 위에 형성된 후속층을 실질적으로 평탄화할 수 있게 한다.
실시예는 매립된 워드라인의 편평 특성을 나타낸다. 워드라인(420)은 수직형 반도체 디바이스의 활성영역 측부를 따라 매립된다. 통상적으로, 종래 기술의 디바이스는 수직형 반도체 디바이스의 최상부에 워드라인을 위치시킨다. 따라서, 종래 기술의 디바이스의 토포그래피는 워드라인의 불규칙적 형태에 기인하여 비편평형으로 일컬어 진다.
워드라인(420)을 편평화하기 위한 능력은 본 발명의 또다른 특징이다. 한 실시예에서 워드라인(420)의 위치는 반도체 디바이스에 손상을 주지 않고 평탄화를 허용한다. 종래 기술의 디바이스에서 워드라인의 평탄화는 통상적으로 워드라인의 위치 즉, 종래 기술의 반도체 디바이스의 활성영역 바로 위 위치로 인하여 불가능하다.
이제 도 11을 참조하면, 워드라인(420)의 최상부층은 기판의 표면 아래에서, 산화물층(610)의 레벨 아래로 제거된다. 최상부층은 리세싱, 에칭 또는 기타 적절한 기술에 의해 제거된다. 최상부층은 워드라인 절연층(424)을 위한 룸을 제공하기 위해 제거된다. 제거된 최상부층은 그후 워드라인 절연층(424)으로 채워지고 산화물층(610)까지 하향 평탄화된다. 워드라인 절연층(424)은 그 위에 있는 후속층과 워드라인(420) 사이에서 절연층으로서의 역할을 한다. 워드라인 절연층(424)은 예로서 실리콘 이산화물, 실리콘 질화물, 이들의 결합 또는 임의의 기타 적절한 절연 또는 유전 물질로 형성될 수 있다.
이제 도 12를 참조하면, 워드라인 절연층(424)이 형성되고, 마스크 층(710 및 700) 및 산화물층(610)이 제거되고 전체 표면이 평탄화될 수 있다. 그 결과 실질적으로 편평한 특징구조를 갖는 비트 라인에만 연결될 필요가 있는 최종 반도체 디바이스이다. 종래기술의 디바이스와 상이하게, 본 발명에 따른 최종 반도체 디바이스의 토포그래피는 디바이스의 추가 층을 추가하기 위해 추가로 프로세싱될 수 있다.
도 4를 다시 참조하면, 비트 라인 콘택트(418), 유전층(450) 및 비트 라인(430)은 용이하게 반도체 디바이스의 최상부에 추가될 수 있다. 알 수 있는 바와 같이, 상기 비트라인 토포그래피는 종래 기술의 반도체 디바이스 보다 실질적으로 편평형이다. 또한, 본 발명에 따른 수직형 반도체 디바이스의 높이 증가는 기판의 다른 영역에 형성된 논리회로와 동시에 형성될 수 있다. 수직형 반도체 디바이스와 논리회로의 동시 형성은 실질적으로 유사한 높이증가를 제공하며, 더욱 양호한 연결성 및 기능성을 허용한다. 추가의 처리가 추가의 CMOS 디바이스 또는 임의의 기타 반도체 디바이스 유형을 추가하여 상기 반도체 디바이스 상부에서 수행될 수 있다. 따라서, 본 발명은 수직형 반도체 디바이스의 더욱 큰 집적 및 단일 반도체 디바이스 상에서 논리회로를 허용하는 수직형 반도체 디바이스 형성을 위한 더욱 다양한 방법을 제공한다.
설명된 다양한 층 및 영역의 형성은 공지된 기술로 달성될 수 있다. 예로서, 마스크층, 및 기판(403)의 표면 위에 형성된 층은 리소그래픽 및 에칭 기술로 형성될 수 있다. 그러나, 이러한 층을 형성하는 임의의 적절한 기술은 본 발명에 따라 형성될 수 있다.
기판 내부에 형성된 층, 영역 및 트렌치도 임의의 적절한 기술로 수행될 수 있다. 예로서, 에칭, 증착 및 리세싱은 매립된 구조를 형성하는 데 있어서 유효한 효과를 나타내는 것으로 증명되었다. 특히 워드라인(420)의 형성은 상기 프로세스로 형성될 수 있다.
또한, 리소그래피, 에칭, 증착 및 리세싱은 상기한 설명에 한정되지 않는다. 당업계에서 공지된 모든 적절한 기술은 본 발명에 따라 이용될 수 있다. 예로서, 증착은 물질을 증착 또는 성장시키는 모든 방법을 포함한다.
따라서, 본 발명이 여러 실시예의 관점에서 설명되었을 지라도, 본 발명의 범위에 속하는 변형, 수정 및 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 여러 대안 방법이 있음을 유의해야 한다. 따라서 다음 청구범위는 본 발명의 범위 및 정신에 속하는 상기 변형, 수정 및 등가물을 포함하는 것으로 해석되어 질 것을 의도한다.
상기와 같은 본 발명의 구성에 의해 워드라인의 위치가 반도체 디바이스에 손상을 주지않으면서 평탄화를 가능케하여 수직형 반도체 디바이스와 연계하여 소형 디바이스 영역을 제공함과 동시에 수직형 반도체 디바이스에 대해 추가 처리가 수행될 수 있게 함으로써, 더 많은 디바이스가 단일한 반도체 제품에 형성될 수 있다.

Claims (18)

  1. 수직으로 지향된 반도체 디바이스로서,
    상부표면을 구비하는 반도체 영역;
    수직으로 지향된 게이트를 구비하는 수직 지향된 트랜지스터; 및
    상기 수직으로 지향된 게이트 옆에 배치되면서 상기 게이트에 전기적으로 연결되고, 상기 수직으로 지향된 게이트와 구별되는 워드라인을 포함하고,
    상기 워드라인 및 상기 수직으로 지향된 게이트 모두는 상기 반도체 디바이스 내에 실질적으로 매립되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 워드라인이 반도체 디바이스 내에서 상기 수직으로 지향된 게이트에 인접하여 매립됨으로써 상기 워드 라인 및 상기 수직으로 지향된 게이트 위에 증착되는 후속층의 토포그래피(topography)가 실질적으로 편평하게 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 디바이스는 수직으로 지향된 동적 램덤 액세스 메모리 셀 디바이스인 것을 특징으로 하는 반도체 디바이스.
  4. 반도체 디바이스 어레이로서,
    상부표면을 구비하는 반도체 영역;
    다수의 수직으로 지향된 트랜지스터들 - 각각의 수직으로 지향된 트랜지스터는 수직으로 지향된 게이트를 구비함 -; 및
    상기 수직으로 지향된 트랜지스터들 중 적어도 두 개의 상기 수직으로 지향된 게이트 옆에 배치되면서 상기 게이트에 연결되는 워드라인을 포함하고,
    상기 워드라인 및 상기 수직으로 지향된 게이트 모두는 상기 반도체 디바이스 내에 실질적으로 매립되는 것을 특징으로 하는 반도체 디바이스 어레이.
  5. 제 4 항에 있어서,
    상기 워드라인은 상기 반도체 디바이스 내에서 상기 수직으로 지향된 게이트에 인접하여 매립됨으로써, 상기 워드라인 및 상기 수직으로 지향된 게이트 위에 증착되는 후속층의 토포그래피가 실질적으로 편평하게 이루어지는 것을 특징으로 하는 반도체 디바이스 어레이.
  6. 제 4 항에 있어서,
    상기 반도체 디바이스 어레이는 동적 랜덤 액세스 메모리 셀 디바이스 어레이인 것을 특징으로 하는 반도체 디바이스 어레이.
  7. 워드라인에 연결된 수직으로 지향된 게이트를 포함하는 수직으로 지향된 반도체 디바이스를 포함하며,
    상기 워드라인은 상기 수직으로 지향된 게이트 옆에 배치되면서 상기 게이트에 물리적으로 인접하고,
    상기 워드라인은 상기 반도체 디바이스 내에 매립됨으로써 상기 워드 라인 및 상기 수직으로 지향된 게이트 위에 증착되는 후속층의 토포그래피가 실질적으로 편평하게 이루어 질 수 있으며,
    상기 워드라인 및 상기 수직으로 지향된 게이트 모두는 상기 반도체 디바이스 내에 실질적으로 매립되는 것을 특징으로 하는 반도체 제품.
  8. 제 7 항에 있어서,
    상기 반도체 제품은 동적 랜덤 액세스 메모리 제품인 것을 특징으로 하는 반도체 제품.
  9. 동적 랜덤 액세스 메모리 디바이스로서,
    상부표면을 구비하는 반도체 영역;
    상기 반도체 영역 내에 형성되는 트렌치;
    상기 트렌치 내에 적어도 일부가 배치되는 커패시터;
    상기 반도체 영역의 상부표면과 상기 커패시터 사이에 배치되는 수직 트랜지스터 - 상기 수직 트랜지스터는 수직으로 지향된 게이트를 구비함 -; 및
    상기 수직으로 지향된 게이트 옆에 배치되면서 상기 게이트에 전기적으로 연결되는 워드라인을 포함하고,
    상기 워드라인 및 상기 수직으로 지향된 게이트 모두는 상기 반도체 디바이스 내에 실질적으로 매립되는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  10. 제 9 항에 있어서, 상기 워드라인은 완전히 상기 반도체 디바이스의 상부표면 밑에 배치되는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  11. 제 10 항에 있어서,
    상기 워드라인 위에 형성되는 워드라인 절연층을 더 포함하고,
    상기 워드라인 절연층은 상기 반도체 영역의 상부표면과 실질적으로 평평한 상부 표면을 구비하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  12. 제 9 항에 있어서,
    상기 워드라인은 폴리실리콘 층 및 실리사이드 층으로 이루어진 듀얼 층을 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  13. 제 12 항에 있어서,
    상기 수직으로 지향된 게이트는 폴리실리콘 게이트를 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  14. 제 9 항에 있어서,
    상기 워드라인은 상기 수직으로 지향된 게이트에 물리적으로 인접하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
  15. 제 9 항에 있어서,
    상기 반도체 영역의 상부표면에 연결된 비트라인 콘택트를 더 포함하는 것을 특징으로 하는 동적 랜덤 액세스 메모리 디바이스.
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US09/047,581 US6172390B1 (en) 1998-03-25 1998-03-25 Semiconductor device with vertical transistor and buried word line
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