KR100641943B1 - 반도체 칩용으로 워드라인 측벽에 인접하여 형성되는 수직형 장치 및 그 제조 방법 - Google Patents

반도체 칩용으로 워드라인 측벽에 인접하여 형성되는 수직형 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 상기 트렌치 내부에 위치하는 저장 노드를 구비하는 트렌치를 형성하는 기판을 포함하는 반도체 장치에 관한 것이다. 워드라인은 기판 내부에 위치하며 기판의 일부에 인접한다. 수직형 트랜지스터는 워드라인이 게이트로서의 역할을 하고 저장 노드와 비트라인이 소스 및 드레인중 하나의 역할을 하여, 워드라인에 의해 활성화될 때 트랜지스터가 저장 노드와 비트라인 사이를 도전시키도록 한다. 본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조하는 방법도 포함한다.

Description

반도체 칩용으로 워드라인 측벽에 인접하여 형성되는 수직형 장치 및 그 제조 방법 {VERTICAL DEVICE FORMED ADJACENT TO A WORDLINE SIDEWALL AND METHOD FOR SEMICONDUCTOR CHIPS}
도 1은 본 발명에 따른 수직형 트랜지스터 및 워드라인에 실질적으로 수직하게 위치하는 매립형 스트랩을 가진 DRAM 칩을 도시하는 도 2의 선 1-1을 따라 절취한 단면도이다.
도 2는 본 발명에 따른 실질적으로 동일한 형상을 가지게 도시된 도 1의 DRAM 칩의 평면도이다.
도 3은 본 발명에 따라 형성되고 충전된 트렌치를 도시하는 DRAM 칩의 단면도이다.
도 4는 본 발명에 따른 얕은 트렌치 절연물 형성을 도시하는 도 3의 DRAM 칩의 단면도이다.
도 5는 본 발명에 따른 매립형 워드라인에 대한 에칭된 위치를 도시하는 도 4의 DRAM 칩의 단면도이다.
도 6은 본 발명에 따른 매립된 워드라인들을 형성하기 위해 도전체 재료로 충전된 에칭된 위치를 도시하는 도 5의 DRAM 칩의 단면도이다.
도 7은 본 발명에 따른 워드라인 내부에 증착된 도전체 재료를 도시하는 도 6의 DRAM 칩의 단면도이다.
도 8은 본 발명에 따른 워드라인을 매립시키고 추가 처리를 위한 표면을 형성하기 위해 증착된 유전체층을 도시하는 도 7의 DRAM 칩의 단면도이다.
도 9는 본 발명에 따른 성능을 개선시키기 위해 증착된 추가의 도전체 재료층을 가진 접촉 영역을 도시하는 도 2의 DRAM 칩의 평면도이다.
도 10a는 본 발명에 따른 "지그재그" 패턴으로 배치된 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM 칩의 평면도이다.
도 10b는 본 발명에 따른 대각선 패턴으로 배치된 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM의 평면도이다.
도 10c는 본 발명에 따른 워드라인에 실질적으로 수직하게 배치되는 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM의 평면도이다.
도 11은 본 발명에 따른 워드라인에 실질적으로 평행하게 위치하는 매립형 스트랩을 가진 수직형 트랜지스터를 가진 DRAM 칩의 선택적인 실시예를 도시하는 도 12의 선 11-11을 따라 절취한 단면도이다.
도 12는 본 발명에 따른 실질적으로 동일한 형상을 가지며 워드라인을 따라 이동된 장치를 가진 도 11의 DRAM 칩의 평면도이다.
도 13은 본 발명에 따른 워드라인에 실질적으로 평행하게 위치하는 매립형 스트랩을 가진 수직형 트랜지스터를 도시하는 도 12의 선 13-13을 따라 절취한 단면도이다.
도 14는 본 발명에 따른 워드라인에 실질적으로 평행하게 위치하는 매립형 스트랩을 가진 수직형 트랜지스터를 구비하는 DRAM 칩을 도시하는 도 12의 선 14-14를 따라 절취한 단면도이다.
도 15는 본 발명에 따라 형성되고 충전된 트렌치를 도시하는 도 12의 DRAM 칩의 선택적인 실시예의 단면도이다.
도 16은 본 발명에 따른 얕은 트렌치 절연물 형성을 도시하는 도 15의 DRAM 칩의 단면도이다.
도 17은 본 발명에 따른 매립형 워드라인 형성을 위한 에칭된 위치를 도시하는 도 16의 DRAM 칩의 단면도이다.
도 18은 본 발명에 따른 매립형 워드라인을 형성하기 위해 도전체 재료로 충전된 에칭된 위치를 도시하는 도 17의 DRAM 칩의 단면도이다.
도 19는 본 발명에 따른 워드라인 내부에 증착된 고도전체 재료를 도시하는 도 18의 DRAM 칩의 단면도이다.
도 20은 본 발명에 따른 워드라인을 매립하고 추가의 처리를 위한 표면을 형성하기 위해 증착된 유전체층을 도시하는 도 19의 DRAM 칩의 단면도이다.
도 21a는 본 발명에 따른 "지그재그 " 패턴으로 배치된 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM의 선택적인 실시예의 평면도이다.
도 21b는 본 발명에 따른 6각형 패턴으로 배치된 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM의 선택적인 실시예의 평면도이다.
도 21c는 본 발명에 따른 워드라인에 실질적으로 수직으로 배치된 비트라인을 가진 메모리 셀의 6각형 패턴을 도시하는 DRAM의 선택적인 실시예의 평면도이다.
도 22는 본 발명에 따른 활성 영역과 비트라인 접촉부를 공유하는 수직형 트랜지스터를 도시하는 DRAM의 선택적인 실시예의 평면도이다.
도 23은 본 발명에 따른 활성 영역과 비트라인 접촉부를 공유하는 수직형 트랜지스터를 도시하는 DRAM의 선택적인 실시예의 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
10 : DRAM 칩 12 : 수직형 트랜지스터
14 : 저장 노드 16 : 트렌치 커패시터
18 : 트렌치 19 : 얇은 유전체
20 : 기판 22 : 충전 재료
24 : 칼라 26 : 매립형 스트랩
28 : STI 30 : 워드라인
32 : 최상부 표면 42 : 비트라인 접촉부
*44 : 유전체층 46 : 접촉 영역
50 : 활성 영역 52 : 메모리 셀
56 : 패드층
본 발명은 반도체 장치 특히, 반도체 칩상 설계 영역을 보호하기 위한 수직형 장치 및 방법에 관한 것이다.
반도체 산업에서, 크기를 감소시키고 칩상의 장치 밀도를 증가시키는 것이 바람직하다. 전형적으로, 반도체 장치의 2차원 수평면의 소형화에 초점을 두어 왔다. 2미크론에 육박하는 장치 크기 정도로 반도체 장치의 수평크기를 감소시키는 것은 장치의 동작 특성에 문제를 야기한다.
크기 감소와 장치 밀도 증가라는 상충하는 요구를 수용하기 위해, 반도체 장치의 수평면이 차지하는 영역의 크기를 감소시키는 수직형 장치가 요구된다. 이러한 장치는 상충하는 요구 조건을 경감시킨다. 반도체 장치의 설계에서 셀 밀도를 증가시키는 배열이 더 필요하다.
따라서, 본 발명은 이러한 요구를 만족시키는 반도체 장치를 제조하는 것을 목적으로 한다.
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반도체 장치는 내부에 저장 노드가 위치하는 트렌치를 형성하는 기판을 포함한다. 워드 라인은 기판 내부에서 기판의 일부와 인접하여 위치한다. 수직으로 위치한 트랜지스터가 포함되는데 워드라인에 의해 활성화될 때 상기 트랜지스터가 저장 노드와 비트라인 사이를 도전시키도록 워드라인이 게이트로서의 역할을 하고 저장 노드와 비트라인이 소스 및 드레인중 하나의 역할을 하는 것을 포함한다.
반도체 장치의 선택적인 실시예에서, 비트라인을 트랜지스터에 전기적으로 접속시키기 위해 접촉부가 사용된다. 접촉부는 접촉 영역에서 트랜지스터에 전기적으로 접속하고, 접촉 영역은 규화물 및 살리사이드(self-aligned silicide : salicide)중 하나를 포함한다. 매립형 스트랩은 트랜지스터에 의해 저장 노드에 액세스하기 위해 포함되는데, 여기서 매립형 스트랩은 워드라인에 실질적으로 수직한 방향을 가지거나 또는 워드라인에 실질적으로 평행한 방향을 가진다. 워드라인은 외부 영역에 비해 증가된 도전성을 가진 중심 영역을 포함한다. 활성 영역이 비트라인과 저장 노드 사이에 도전을 위해 워드라인에 인접하여 위치한다. 활성영역은 적어도 하나의 트랜지스터에 의해 사용된다.
DRAM 칩용 메모리 셀 어레이에서, 각각의 메모리 셀은 각각의 메모리 셀의 트렌치 내부 저장 노드에 액세스하기 위한 활성 영역을 가진 수직형 트랜지스터를 포함한다. 접촉부는 트랜지스터를 비트라인에 결합시키고, 여기서 트렌치, 활성영역 및 접촉부는 DRAM 칩의 프로세싱을 개선하기 위해 거의 동일한 형상을 가진다.
선택적인 실시예에서, 메모리 셀은 바람직하게는 6각형 패턴으로 배치된다. 비트라인은 지그재그 패턴, 대각선 패턴 또는 워드라인에 수직으로 배치된다. 각각의 메모리 셀은 대략 4F2의 셀 영역을 가지고, 여기서 F는 DRAM 칩의 최소 형상 크기이다.
수직형 트랜지스터를 가진 반도체 칩을 제조하기 위한 방법은 트렌치 및 각각의 트렌치 내부에 위치하는 저장 노드를 가진 기판을 제공하는 단계, 워드라인의 수직면이 기판의 일부에 결합되도록 기판 내부에 워드라인을 형성하는 단계 및 워드라인이 활성화될 때 저장 노드와 비트라인 사이에 전류가 흐르도록 저장 노드와 비트라인에 기판의 일부를 전기적으로 접속시키는 단계를 포함한다.
선택적으로, 워드라인을 형성하는 단계는 워드라인의 외부보다 더 높은 도전성을 가진 워드라인의 중심부를 형성하는 단계를 포함한다. 상기 전기적으로 접속시키는 단계는 기판의 일부를 도핑하는 단계를 포함한다. 상기 도핑 단계는 이온 주입 또는 도핑 영역 예를 들면, 저장 노드로부터 템퍼링(tempering)에 의한 외부확산(outdiffusion)에 의해 수행된다. 기판의 일부상에 게이트 산화물을 증착하는 단계가 포함될 수 있다. 기판의 일부를 저장 노드 및 비트라인에 전기적으로 접속시키는 단계는 기판의 일부를 비트라인에 접속시키는 접촉부를 형성하는 단계를 포함한다. 기판의 일부를 비트라인에 접속시키는 접촉부를 형성하는 단계는 도전성을 증가시키기 위해 접촉부와 기판의 일부 사이에 규화물 및 살리사이드중 하나를 제공하는 단계를 포함한다. 기판의 일부는 활성 영역을 포함하고 활성 영역을 공유하는 트랜지스터를 형성하는 단계를 더 포함한다.
트렌치, 수직형 활성 영역 및 비트라인 접촉부를 가진 반도체 칩을 제조하는 다른 방법은 동일한 형상의 트렌치, 활성 영역 및 비트라인을 제공하는 단계와 트렌치, 활성 영역 및 비트라인 접촉부에 대해 동일한 리소그래피 마스크를 사용하여 트렌치, 활성 영역 및 비트라인 접촉부를 형성하는 단계를 포함한다. 선택적으로, 이러한 방법은 원형의 마스크를 사용한다. 상기 트렌치, 활성 영역 및 비트라인 접촉부를 형성하는 단계는 동일한 리소그래피 마스크를 사용하여 트렌치, 활성 영역 및 비트라인 접촉부를 형성하는 단계를 포함한다.
본 발명의 이러한 및 다른 목적, 특징 및 장점은 이하의 도면을 참조로한 상세한 설명을 통해 이해될 수 있다.
이하에서 도면을 참조로 하여 바람직한 실시예가 상세히 설명될 것이다.
본 발명은 반도체 장치 특히, 반도체 칩상의 설계 영역을 보호하기 위한 수직형 장치에 관한 것이다. 수직형 장치는 트렌치형 DRAM 칩에 특히 유용하고, 본 발명은 DRAM을 참조로 하여 설명될 것이다. 하지만, 본 발명은 더 광범위한 범위를 가지며 삽입형 DRAM, 응용주문형 직접 회로(ASIC)를 포함한 다른 반도체 장치에 사용될 수 있다.
본 발명은 깊은 트렌치 커패시터를 가진 메모리 셀을 포함하는 DRAM을 참조로 한다. 트렌치 커패시터는 매립형 워드라인의 측벽상에서 수직형 장치를 지지하는 매립형 워드라인을 포함한다. 수직형 장치는 트렌치 커패시터의 저장 노드를 액세스하기 위한 액세스 트랜지스터이다. 이러한 장치는 전류 누설을 감소시키기 위해 트렌치로부터 바람직하게 분리된다. 장치가 수직형이기 때문에, 실질적으로 장치 길이에 대한 어떠한 제한도 없다. 장치는 기판내로 더 깊게 연장함으로써 더 크게 형성될 수 있다. 게다가, 장치가 (트렌치의 깊이에 평행한) 수직 방향을 가지기 때문에 트렌치, 장치의 활성 영역 및 비트라인 접촉부가 동일한 리소그래피 형상을 가지도록 제조될 수 있다. 이는 가공 공정을 간소화시킨다.
본 발명의 일 특징으로, 개방 비트라인 아키텍쳐가 사용된다는 것이다. 이는 각각의 수직형 장치 또는 메모리 셀을 위한 개별 활성 영역을 포함한다. 이는 각각의 셀 동작시 주위 장치로 인한 충격을 감소시킨다. 본 발명의 다른 특징은 활성 영역을 공유하며 서로 마주하는 두 개의 장치가 제공된다는 것이다.
동일한 엘리먼트에 대해 동일한 참조부호가 부여된 도면에 대한 상세한 설명을 참조하면, 도 1은 도 2의 선 1-1을 따라 절취한 본 발명의 DRAM 칩의 일부에 대한 단면도이다. DRAM 칩(10)은 트렌치 커패시터(16)의 저장 노드(14)에 액세스하기 위한 수직형 트랜지스터(12)를 포함한다. 저장 노드(14)는 기판(20) 내부로 트렌치(18)를 에칭함으로써 형성된다. 기판(20)은 전형적으로 실리콘으로 구성되지만, 다른 적합한 재료 또한 사용 가능하다. 트렌치(18)는 충전 재료(22) 바람직하게는 다결정 실리콘(폴리실리콘 또는 폴리)으로 충전된다. 트렌치(18)는 또한 각각의 트렌치(18)의 상부에 형성되며 각각의 트렌치(18) 내부벽 주위로 연장하는 칼라(24)를 가진다. 얇은 유전체(19)가 기판(20)과 저장 노드(14) 사이의 각각의 트렌치 하부에 형성된다. 칼라(24)는 유전체 재료 바람직하게는, 산화물 예를 들면, 실리콘 이산화물, 실리콘 질화물 또는 이들의 조합으로 형성된다. 얇은 유전체층(19)과 칼라(24)는 저장 노드(14)로부터 기판(20) 내부로 전류가 누설되는 것을 방지하고 저장 커패시터의 내부와 외부 사이의 방전 또한 방지한다. 트렌치(18)의 기저부 또한 트렌치(18)의 하단부에서 저장 노드(14)를 전기적으로 절연시키는 유전체층을 가진다.
매립형 스트랩(26)은 저장 노드(14)를 수직형 트랜지스터(12)에 전기적으로 접속시킨다. 매립형 스트랩(26)은 바람직하게는 폴리실리콘을 포함하고 템퍼링에 의해 형성된 외부확산 영역(8)을 더 포함한다. 얕은 트렌치 절연물(28)(Shallow Trench Isolation : STI)이 저장 노드(14)와 매립형 스트랩을 활성 영역, 다른 장치 및 금속 라인으로부터 전기적으로 절연한다. STI(28)는 유전체 재료, 바람직하게는 실리콘 이산화물과 같은 산화물을 포함한다. 워드라인(30)은 DRAM 칩(10)을 통해 연장한다. 워드라인(30)은 기판(20)의 최상부 표면(32) 하부에 매립되는 것으로 도시된다. 워드라인(30)은 수직형 트랜지스터(12)를 위한 게이트 도전체(gate conductor : GC)의 역할을 한다. 워드라인(30)은 측벽(34)상의 기판(20)에 인접한다. 워드라인(30)은 바람직하게는 도전성이 더 큰 중심부(36)를 포함한다. 일 실시예에서, 중심부는 규화물 예를 들면, 텅스텐 규화물 또는 살리사이드 예를 들면, 텅스텐 살리사이드를 포함한다. 워드라인(30)은 바람직하게는 STI(28)와 동일한 유전체 재료인 유전체층(40)에 의해 둘러싸인다.
비트라인 접촉부(42)는 유전체층(44) 내부에 형성된다. 비트라인 접촉부(42)는 바람직하게는 텅스텐, 알루미늄 또는 다른 적합한 접촉 금속을 포함한다. 비트라인 접촉부(42)는 접촉 영역(46)에서 수직형 트랜지스터(12)에 결합된다. 일 실시예에서, 접촉 영역(46)은 도전성을 증가시키는 추가의 재료를 포함한다 예를 들면, 접촉 영역(46)은 살리사이드로서 증착되는 규화물(텅스텐, 코발트 티타늄 등)을 포함한다. 일 실시예에서, 비트라인 접촉부(42)는 지지 접촉부(도시 안됨)와 동시에 형성된다. 지지 접촉부는 삽입형 DRAM을 위한 논리 회로 또는 다른 회로를 위한 접촉부 예를 들면, 더 높이 위치한 금속층에 워드라인(30)을 접속시키는데 필요한 접촉부를 포함한다. 비트라인 접촉부(42)는 비트라인(48)을 수직형 트랜지스터(12)에 접속시킨다.
수직형 트랜지스터(12)는 워드라인(30)에 의해 활성화될 때 도전할 수 있다. 비트라인(42)은 소스(또는 드레인)와 같은 역할을 하고 저장 노드(14)는 드레인(또는 소스)과 같은 역할을 한다. 전하가 저장 노드(14)내에 저장되면 예를 들면, 기록 동작시, 저장 노드(14)는 전원(도시 안됨)에 의해 낮은 전위를 공급받는다. 워드라인(30)과 비트라인(42)은 활성화되고 수직형 트랜지스터(12)는 (매립형 스트랩(26)을 통해) 비트라인(42)과 저장 노드(14) 사이를 도전하여 저장 노드를 충전시킨다. 매립된 스트랩(26)은 워드라인(30)에 대해 직교 방향이다. 본 발명에 따른 도핑 및 수직형 트랜지스터(12)에 관한 상세한 설명은 이하에서 설명된다.
도 2를 참조하면, DRAM 칩(10)의 평면도가 도시된다. 트렌치(18), 수직형 트랜지스터(12)와 매립형 스트랩(26)을 형성하는 활성 영역(50) (도 1 참조) 및 비트라인 접촉부(42)가 다수의 메모리 셀(52)에 대해 도시된다. 워드라인(30) 또한 표시되어 있다. 트렌치(18), 활성 영역(50) 및 비트라인 접촉부(42)의 형상은 대략적으로 동일하다. 이러한 방법으로, 대략 4F2 이하의 셀 영역이 얻어지고 여기서, F는 최소 형상 크기이다. 더 큰 셀 영역 또한 고려될 수 있다. 메모리 셀(52)의 최대 밀도를 얻기 위해, 6각형 패턴이 제공되지만 다른 패턴 또한 사용 가능하다. 트렌치(18), 활성 영역(50) 및 비트라인 접촉부(42)의 형상이 대략적으로 동일하기 때문에 DRAM 칩(10)을 가공하기 위한 동일한 리소그래피 형상이 가능하고, 이에 의해 가공 단계가 간소화되고 비용이 절감된다. 바람직한 실시예에서, 트렌치(18), 활성 영역(50) 및 비트라인 접촉부(42)의 형상은 정확하게 동일하고, 동일한 리소그래피 마스크가 모든 형상을 제조하는데 사용된다. 이는 리소그래피 허용 오자가 더 적게되고 연속 레벨을 형성하기 위해 동일 형상과 정렬을 사용하기 때문에 오버래이(overlay)가 최적화된다 즉, 트렌치 레벨, 활성 영역 레벨 및 비트라인 접촉부 레벨에 대해 하나의 마스크가 사용된다는 장점을 가진다.
도 2에 도시된 바와 같이, 각각의 메모리 셀은 개방 비트라인 아키텍쳐를 형성하는 자신의 활성 영역(50)을 포함한다. 이러한 아키텍쳐는 인접하는 메모리 셀 활성 영역으로부터의 절연을 제공하고 이에 의해, 이들로부터의 충격을 감소시킨다. 이러한 아키텍쳐중 하나를 사용하는 수직형 트랜지스터의 다른 아키텍쳐는 도 22를 참조로 하여 이하에서 설명된다.
도 3을 참조하면, 에칭된 트렌치(18), 얇은 유전체(19)와 칼라(24) 및 기판(20) 내부에 증착된 충전제 재료(22)를 구비하는 구조물이 도시된다. 열적 패드층(54)과 패드층(56)이 트렌치(18) 에칭 이전에 기판(20)상에 형성된다. 열적 패드층(54)은 바람직하게는 실리콘 기판(20)을 상승된 온도에서 산소에 노출시킴으로써 형성된 실리콘 이산화물이다. 패드층(56)은 바람직하게는 실리콘 질화물을 포함한다. 다른 층들중에서도 패드층(56)은 당업자에게 공지된 바와 같이 기판(20)내 트렌치(18)를 선택적으로 에칭하는 마스크와 같은 역할을 한다. 추가의 하드 마스크층이 트렌치(18)를 형성하는데 사용될 수 있고, 이러한 추가의 하드 마스크는 당업자에게 공지된 바와 같이 예를 들면, 보로실리케이트 글래스(BSG)층이다. 바람직하게는 폴리실리콘 또는 도핑된 폴리실리콘을 포함하는 충전 재료(22) 및 칼라(24)는 매립형 스트랩(26)이 폴리실리콘으로부터 기판(20) 내부로 도펀트의 외부확산에 의해 형성되도록 증착된다. 트렌치(18)는 충전제 재료(22) 최상부상 유전체 재료(58)로 완전하게 충전한다. 유전체 재료(58)는 예를 들면, 산화물(트렌치 최상부 산화물)을 포함한다.
도 4를 참조하면, 리소그래피 마스크를 사용하여 활성 영역(50)이 형성된다(도 2 참조). 기판(20)의 일부, 칼라(24), 충전제(22), 열적 패드층(54) 및 패드층(56)이 예를 들면, 반응성 이온 에칭(RIE)에 의해 제거되고 STI(28)가 그 내부에 증착된다. STI(28)와 유전체 재료(58)는 동일한 재료 바람직하게는 실리콘 이산화물이다. STI(28)의 최상부 표면(60)은 대략 기판(20)의 최상부 표면(32)과 동일한 레벨이다.
도 5를 참조하면, 패드층(56)이 제거된 이후에, 제 2 패드층(62)이 DRAM 칩(10)상에 증착된다. 제 2 패드층(62)은 패드층(56)과 동일한 재료, 바람직하게는 실리콘 산화물에 대해 선택적으로 에칭할 수 있는 실리콘 질화물이다. 제 2 패드층(62)은 패터닝되고 STI(28)와 기판(20)의 일부(64)를 패터닝하고 에칭하기 위해 에칭되어 에칭된 위치(68)를 형성한다.
기판의 일부(64)는 붕소, 인, 비소 또는 다른 적합한 반도체 도핑 재료로 주입된다. 기판의 일부(64)는 바람직하게는 당업자에게 공지된 이온 주입에 의해 주입된다. 장치의 특성, 형태 및 수직형 트랜지스터(12)(도 1 참조)의 임계전압은 이온의 형태와 양에 의해 결정되고 이에 따라 조정된다.
기판 일부(64)에 인접한 에칭된 위치(68)는 그 내부에 워드라인(30)을 매립하기 위해 형성된다. 게이트 유전체(66)는 에칭동안 노출되는 기판의 일부(64)(기판(20)의 일부(64)의 측벽)상에 형성된다. 바람직한 실시예에서, 게이트 유전체는 증착되거나 또는 열적 산화물, 질화물 또는 이들의 조합일 수 있다.
도 6을 참조하면, 에칭된 위치(68)는 예를 들면, 증착에 의해 폴리실리콘인 도전체 재료(70)로 충전되고 기판(20)의 표면(32) 하부로 리세싱(recessing)한다. 도전체 재료는 워드라인(30)을 형성하도록 증착된다.
도 7을 참조하면, 바람직한 실시예에서, 리세스(72)가 바람직하게는 산화물 또는 질화물로 구성된 스페이서(61)의 도움으로 도전체 재료(70) 내부에 형성된다. 고도전체 재료(74)가 그 내부에 증착된다. 재료(74)는 이들의 도전성을 증가시킴으로써 워드라인(30)의 성능을 개선시키는 역할을 한다. 재료(74)는 예를 들면, 텅스텐 규화물인 규화물, 텅스텐 살리사이드인 살리사이드 또는 다른 적합한 재료를 포함한다. 재료(74)는 바람직하게는 증착과 리세스 처리에 의해 증착된다.
도 8을 참조하면, 스페이서(61)가 패드층(62)과 함께 제거된다. 이러한 점에서, 현 상태(노출된 평탄한 기판 표면)하에서 기판(20)을 가공하는 것이 바람직하다. 예를 들면, 삽입형 DRAM 칩에서, 논리 장치를 형성하도록 평탄화 가공이 기판상에서 수행된다. 유전체 재료의 증착과 평탄화 또는 증착과 리세스 모두는 기판(20) 하부에서 STI(28)와 동일한 재료 바람직하게는 산화물로 구성된 층(40)을 형성한다. 유전체층(40)은 워드라인(30)(워드라인 최상부 산화물)을 매립한다. 선택적으로, 유전체 증착이후에 패드층(62) 및 열적 패드층(54)이 기계적 또는 화학적 처리 예를 들면, 화학 기계 연마(CMP) 또는 이들의 조합에 의해 스트립되고, 이에 의해 접촉부 형성을 위한 최상부 표면(32)을 준비 및 개방한다.
도 1을 다시 참조하면, 유전체층(44)이 증착되고 패터닝되어 내부에 비트라인 접촉부(42) 재료를 수용한다. 비트라인 접촉부(42)는 유전체층(44) 내부에 형성된다. 비트라인 접촉부(42)는 바람직하게는 텅스텐, 알루미늄 또는 다른 적합한 접촉부 재료이다. 비트라인 접촉부(42)는 접촉 영역(46)에서 수직형 트랜지스터(12)에 결합된다. 일 실시예에서, 접촉 영역(46)은 도전성을 증가시키기 위한 추가의 재료를 포함한다 예를 들면, 접촉 영역(46)은 텅스텐, 코발트 및 티타늄을 함유하는 규화물 또는 살리사이드를 포함한다. 비트라인 접촉부(42)는 접속 비트라인(48)을 수직형 트랜지스터(12)에 전기적으로 접속시킨다. 수직형 트랜지스터(12)가 트렌치(18)로부터 분리되어 형성되기 때문에, 트렌치(18) 내부의 가공의 과부하가 방지된다. 통상적인 가공에서의 많은 일련의 리세싱 단계가 본 발명에 따라 방지된다.
도 9에 도시된 바와 같이, 트렌치(18), 활성 영역(50), 워드라인(30) 및 비트라인 접촉부(42)에 대한 접촉 영역(46)을 도시하는 DRAM(10)의 평면도가 도시된다. 도 10 a 내지 도 10c를 참조하면, 본 발명에 따른 DRAM 칩(10)에 대한 비트라인이 도시된다. 도 10a에 도시된 바와 같이, 비트라인(80)은 메모리 셀(52)을 위한 비트라인 접촉부(42)에 결합되는 것을 도시된다. 메모리 셀(52)이 6각형 패턴이기 때문에, 비트라인(80)은 "지그재그" 패턴으로 위치한다. 도 10b에 도시된 바와 같이, 비트라인(82)은 메모리 셀(52)용 비트라인 접촉부(42)에 결합되는 것으로 도시된다. 비트라인(82)은 DRAM 칩(10)을 가로질러 대각선으로 연장한다. 비트라인(82)은 워드라인(30)에 대해 횡단 방향으로 남아 있지만, 워드라인(30)에 대해 직교할 필요는 없다. 도 10c에 도시된 바와 같이, 비트라인(84)은 메모리 셀(52)용 비트라인 접촉부(42)에 결합되는 것을 도시된다. 비트라인(84)은 워드라인(30)에 대해 DRAM 칩(10)을 가로질러 직교하여 연장한다. 열(또는 행) 지어 인접하는 비트라인 접촉부(42)는 동일한 비트라인(84)에 결합된다.
도 11을 참조하면, 본 발명의 다른 실시예는 매립형 워드라인(130)을 가진 DRAM 칩(100)을 포함하는데, 여기서 수직형 트랜지스티(112)는 트렌치(118) 내부에 워드라인과 평행한 매립형 스트랩(126)을 가진다. 도 11은 도 12의 선 11-11을 따라 절취한 본 발명에 따른 DRAM 칩(100) 일부의 단면도를 도시한다. DRAM 칩(100)은 트렌치 커패시터(116)의 저장 노드(114)에 액세스하기 위한 수직형 트랜지스터(112)를 가진다. 저장 노드(114)는 기판(120) 내부로 트렌치(118)를 에칭함으로써 형성된다. 기판(120)은 전형적으로 실리콘으로 형성되지만, 적합한 다른 재료 또한 사용 가능하다. 트렌치(118)는 충전제 재료(122) 바람직하게는 폴리실리콘으로 충전된다. 트렌치(118)는 또한 내부에 형성되고 트렌치(118)의 내부 측벽 주위를 연장하는 칼라(124)와 얇은 유전체(119)를 가진다. 칼라(124)는 유전체 재료 바람직하게는 산화물 예를 들면, 실리콘 이산화물로 구성된다. 얇은 유전체(119) 및 칼라(124)는 저장 노드(114)로부터 기판(120) 내부로의 전하 누설을 방지한다.
매립형 스트랩(126)은 저장 노드(114)를 수직형 트랜지스터(112)에 전기적으로 접속시킨다. 도 11에 도시된 바와 같이, 매립형 스트랩(126)은 워드라인(130)에 대해 평행하게 연장한다. 매립형 스트랩(126)은 폴리실리콘 또는 도핑된 폴리실리콘을 포함한다. 매립형 스트랩은 워드라인(130)의 측벽을 따라 트랜지스터 채널로 연장하는 외부확산 영역(108)(더 우수한 접속을 형성하기 위해 도펀트 외부확산)을 포함한다. 얕은 트렌치 절연물(STI)(128)은 저장 노드(114)와 매립형 스트랩(126)을 활성 영역, 다른 장치 및 금속 라인으로부터 전기적으로 절연시킨다. STI(128)는 유전체 재료 바람직하게는 실리콘 이산화물과 같은 산화물을 포함한다. 워드라인(130)은 DRAM 칩(100)을 통해 연장한다. 워드라인(130)이 기판(120)의 최상부 표면(132) 하부에 매립되는 것이 도시되어 있다. 워드라인(130)은 수직형 트랜지스터(112)에 대한 게이트 도전체(GC)와 같은 역할을 한다. 워드라인(130)은 측벽(134)상의 기판(120)에 인접한다(도 14를 참조).
비트라인 접촉부(142)는 유전체층(144) 내부에 형성된다. 비트라인 접촉부(142)는 바람직하게는 텅스텐, 알루미늄 또는 다른 접촉부 금속을 포함한다. 비트라인 접촉부(142)는 접촉 영역(146)에서 수직형 트랜지스터(112)에 결합된다(도 13을 참조). 일 실시예에서, 접촉 영역(146)은 도전성을 증가시키기 위한 추가의 재료를 포함한다 예를 들면, 접촉부는 규화물 또는 살리사이드(예를 들면, 티타늄, 코발트 또는 텅스텐)을 포함한다. 비트라인 접촉부(142)는 비트라인(148)을 수직 트랜지스터(112)에 전기적으로 접속시킨다. 일 실시예에서, 비트라인 접촉부(142)는 이상에서 설명된 바와 같이 지지 접촉부와 동시에 형성된다.
수직형 트랜지스터(112)는 워드라인(130)에 의해 활성화될 때 도전 상태가 된다. 비트라인(142)은 소스(또는 드레인)와 같은 역할을 하고, 저장 노드(114)는 드레인(또는 소스)과 같은 역할을 한다. 전하가 저장 노드내에 저장될 때 예를 들면, 기록 동작시 저장 노드(114)는 전원(도시 안됨)에 의해 더 낮은 전위를 가지게 된다. 워드라인(130)과 비트라인(148)이 활성화되고 수직형 트랜지스터(112)가 비트라인(148)과 저장 노드(114) 사이를 (매립형 스트랩(126)을 통해) 도전시켜 저장 노드(114)를 충전시킨다. 매립형 스트랩(126)은 워드라인(130)에 대해 평행하고 도펀트가 외부확산하는 영역을 포함한다. 본 발명에 따른 수직형 트랜지스터(112)의 도핑과 형성에 관한 상세한 설명이 이하에서 설명될 것이다.
도 12를 참조하면, DRAM 칩(100)의 평면도가 도시된다. 트렌치(118), 수직형 트랜지스터(112)용 활성 영역(150)(도 11을 참조) 및 비트라인 접촉부(142)가 다수의 메모리 셀(152)에 대해 도시된다. 워드라인(130) 또한 표시되어 있다. 트렌치(118), 활성 영역(150) 및 비트라인 접촉부(142)의 형상은 대략적으로 동일하다. 이러한 방법으로, 대략 4F2 이하의 셀 영역이 얻어지고, 여기서 F는 최소 형상 크기("A"로 표시된 사각형)이다. 더 큰 셀 영역 또한 사용 가능하다. 트렌치(118), 활성 영역(150) 및 접촉부(142)는 워드라인(130)을 따라 시프트된다. 트렌치(118), 활성 영역(150) 및 비트라인 접촉부(142)의 형상은 대략적으로 동일하고 이는 DRAM 칩(100) 가공시 동일한 리소그래피를 가능케 하고, 이에 의해 가공 단계를 간소화하고 비용을 절감시킨다. 바람직한 실시예에서, 동일한 리소그래피 마스크가 트렌치(118), 활성 영역(150) 및 비트라인 접촉부(142)를 형성하는데 사용된다.
도 12를 참조하면, 각각의 메모리 셀은 개방 비트라인 아키텍쳐를 형성하는 자신의 활성 영역(150)을 포함한다. 이러한 아키텍쳐는 인접 메모리 셀로부터 활성 영역을 절연시키고 이에 의해 어떠한 충격도 감소시킨다. 이러한 아키텍쳐중 하나의 수직형 트랜지스터를 사용하는 다른 아키텍쳐가 이하에서 도 22를 참조로 하여 설명된다.
도 13을 참조하면, 도 12의 선 13-13을 따라 절취한 DRAM 칩(100)의 단면도를 도시된다. 선 13-13은 수직형 트랜지스터(112)를 상세히 도시하기 위한 워드라인(130)의 외부이다.
도 14를 참조하면, 도 12의 선 14-14를 따라 절취한 DRAM 칩(100)의 단면도가 도시된다. 도 14는 횡방향으로 구획된 워드라인(130)을 도 1의 실시예에 도시된 실시예와는 다른 방향에서 도시한다. 매립형 스트랩(126)은 본 발명에 따른 방향을 추가로 도시하기 위해 가상으로 도시된다. 장치 채널이 워드라인(130)의 측벽에 인접하여 위치한다. 워드라인(130)은 바람직하게는 보다 많은 도전체 중심부(136)를 구비한다. 일 실시예에서, 중심부(136)는 금속 규화물 예를 들면, 텅스텐 규화물 또는 살리사이드 예를 들면, 텅스텐 살리사이드를 포함한다. 워드라인(130)은 바람직하게는 STI(28)와 동일한 유전체 재료인 유전체층(140)에 의해 둘러싸인다. 게이트 유전체(166)가 워드라인(130)의 측벽(134)에 인접하여 도시된다. 워드라인(130)은 수직형 트랜지스터(112)를 활성화시키기 위한 게이트 도전체와 같은 역할을 한다.
도 15를 참조하면, 에칭된 트렌치(118), 칼라(124), 얇은 유전체층(119) 및 기판(120) 내부에 증착된 충전제 재료(127)를 가진 구조물이 도시된다. 매립형 스트랩(126)의 외부확산 영역(127)이 도시된다. 열적 패드층(154) 및 패드층(156)이 트렌치(118) 에칭 이전에 기판(120)상에 형성된다. 열적 패드층(154)은 바람직하게는 상승된 온도에서 산소에 실리콘 기판(120)을 노출시킴으로써 형성된 실리콘 이산화물이다. 패드층(156)은 바람직하게는 실리콘 질화물을 포함한다. 이들중에서 패드층(156)은 당업자에게 공지된 바와 같이 기판(120)내 트렌치(118)를 선택적으로 에칭하기 위한 마스크와 같은 역할을 한다.
도 16을 참조하면, 트렌치(118)의 최상부가 유전체 재료(158) 예를 들면, 산화물(트렌치 최상부 산화물)로 완전하게 충전된다. 활성 영역 마스크를 사용하여, 기판(120)의 일부, 칼라(124), 충전제(122), 열적 패드층(154) 및 패드층(156)이 제거되고 STI(128)가 그 내부에 증착된다. STI(128)와 유전체 재료(158)는 바람직하게는 동일한 재료 예를 들면, 실리콘 이산화물이다. STI(128)의 최상부 표면(160)은 기판(120)의 최상부 표면(132)과 같은 레벨이다.
도 17을 참조하면, 패드층(156)이 제거된 이후에, 제 2 패드층(162)이 DRAM 칩(100)상에 증착되어 다음의 워드라인 형성을 최적화한다. 제 2 패드층(162)은 패드층(156) 바람직하게는 실리콘 산화물에 대해 선택적으로 에칭될 수 있는 실리콘 질화물이다. 제 2 패드층(162)은 패터닝되고 에칭되어 STI(128)와 기판(120)의 일부(164)를 패터닝하고 에칭하고 이에 따라 에칭된 위치(168)를 형성한다.
기판의 일부(164)는 붕소, 인, 비소 또는 다른 적합한 반도체 도핑 재료로 주입된다. 기판의 일부(164)는 바람직하게는 당업자에게 공지된 이온 주입 처리에 의해 주입된다. 수직형 트랜지스터(112)의 임계전압과 형태(도 11을 참조)는 이온의 형태와 양에 의해 결정된다.
기판의 일부(164)에 인접한 에칭된 위치(168)는 그 내부에 워드라인(130)을 매립하기 위해 형성된다. 게이트 유전체(166)가 에칭동안 노출되는 기판의 일부(164)상에 형성된다. 바람직한 실시예에서, 게이트 유전체(166)는 증착된 실리콘 산화물, 열적 산화물, 열적 질화물 또는 이들의 조합이다.
도 18을 참조하면, 에칭된 위치(168)는 도전체 재료(170) 예를 들면, 폴리실리콘으로 충전되고 기판(132) 하부로 리세싱된다. 도전체 재료는 워드라인(130)을 형성하기 위해 증착된다.
도 19를 참조하면, 바람직한 실시예에서, 리세스(172)가 바람직하게는 산화물 또는 질화물로 구성된 스페이서(161)의 도움으로 도전체 재료(170)내에 형성된다. 고도전체 재료(174)가 리세스(172)내에 증착된다. 재료(174)는 이들의 도전성을 증가시킴으로써 워드라인(130)의 성능을 개선시키는 역할을 한다. 재료(174)는 (예를 들면, 증착과 리세스 처리에 의해 증착된) 텅스텐 규화물과 같은 규화물, 텅스텐 살리사이드와 같은 살리사이드 또는 다른 적합한 재료를 포함한다.
도 20을 참조하면, 스페이서(161)가 패드층(162)과 함께 제거된다. 유전체 재료의 증착과 평탄화 또는 증착과 리세스 모두 기판(132) 하부에서 STI(128)와 동일한 재료, 바람직하게는 산화물로 구성된 층(140)을 형성한다. 유전체층(140)은 워드라인(130)을 매립시킨다. 선택적으로, 패드층(162)과 열적 패드층(154)은 기계적 또는 화학적 처리 예를 들면, 화학 기계 연마(CMP)에 의해 스트립되고 이에 의해 접촉부 형성을 위한 최상부 표면(132)을 제공된다.
도 14를 다시 참조하면, 유전체층(144)이 증착되고 패터닝되어 그 내부에 비트라인 접촉부(142)를 수용한다. 비트라인 접촉부(142)는 유전체층(144) 내부에 형성된다. 비트라인 접촉부(142)는 바람직하게는 텅스텐, 알루미늄 또는 적합한 접촉부 재료를 포함한다. 비트라인 접촉부(142)는 도 1에 도시된 접촉 영역에서 수직형 트랜지스터(112)에 결합된다. 비트라인 접촉부(142)는 접속 비트라인(148)을 수직형 트랜지스터(112)에 전기적으로 접속시킨다. 수직형 트랜지스터(112)가 트렌치(118)로부터 분리되어 형성되기 때문에, 트렌치(118) 내부에서의 처리 단계의 과부하가 방지된다 즉, 트렌치가 과도하게 처리되지 않는다.
도 21a 내지 도 21c를 참조하면, 본 발명에 따른 DRAM 칩(100)에 대한 비트라인 구성이 도시된다. 도 21a에 도시된 바와 같이, 비트라인(180)은 메모리 셀(152)용 비트라인 접촉부(142)에 결합되는 것으로 도시된다. 메모리 셀(152)은 DRAM 칩(100)상에서의 셀 밀도를 증가시키기 위해 6각형 패턴으로 배치된다. 메모리 셀(152)이 6각형 패턴이기 때문에, 비트라인(180)은 "지그재그" 패턴을 가진다. 도 21b에 도시된 바와 같이, 비트라인(182)은 메모리 셀(152)용 비트라인 접촉부(142)에 결합되는 것으로 도시된다. 비트라인(182)은 DRAM 칩(100)을 가로질러 대각선으로 연장한다. 비트라인(182)은 워드라인(130)에 대해 횡방향으로 남겨지지만, 반드시 워드라인(130)에 대해 수직일 필요는 없다. 도 21c에 도시된 바와 같이, 비트라인(184)은 메모리 셀(152)용 비트라인 접촉부(142)에 결합되는 것으로 도시된다. 비트라인(184)은 워드라인(130)에 대해 DRAM 칩(100)을 가로질러 수직으로 연장한다.
도 22를 참조하면, 워드라인(30)에 수직한 매립형 스트랩(26)을 가진 수직형 장치를 구비하는 DRAM 칩(200)이 도시된다(도 1을 참조). 가용 접촉 영역(202)과 비트라인 접촉부(204)가 메모리 셀(206) 사이에 공유된다. 접촉 영역(202)은 접촉부(204) 바로 하부에 위치한다. 메모리 셀(206)은 본 발명에 따라 트렌치(208)와 수직형 트랜지스터를 포함한다. 비트라인(210)은 접촉부(204) 바로 상부를 통과하도록 형성되고 실질적으로 워드라인(214)에 수직하다. 활성 영역(212) 또한 도시되어 있고 인접한 수직형 장치 사이에 공유된다. 도 22에 도시된 구성을 사용하는 메모리 셀(206)은 사각형 "B"로 표시된 42/3F2의 셀 영역을 가지고, 여기서 F는 칩의 최소 형상 크기이다. 도 22는 매립형 스트랩(26)이 워드라인(214)에 수직하는 구성을 도시하지만, 도 23에 도시된 바와 같이 워드라인(214)에 평행한 매립형 스트랩(126)을 가진 수직형 장치에 대해서도 유사한 구성이 가능하다. 유일한 차이는 트렌치(208)가 워드라인(214)을 따라 위치한다는 것이다.
이상에서 (예시를 위한 것이지 한정을 위한 것이 아닌) 수직형 장치와 반도체 칩 제조에 관해 설명되었지만, 당업자라면 이상의 설명을 통해 변경과 변화가 가능하다는 것을 알 수 있을 것이다. 그러므로, 첨부된 청구항에 따라 개요된 바와 같이 본 발명의 정신과 범위에서 벗어남 없이 본 발명의 특정 실시예에 대한 변화가 가능하다. 따라서, 본 발명은 특허법에서 요구되는 바대로 상세히 설명되었으며 이하의 청구항에 의해 청구하고자 하는 바가 개시된다.
본 발명에 따르면, 장치의 동작 특성에 문제를 야기함없이 크기 감소와 장치 밀도 증가라는 상충하는 요구를 수용하도록 반도체 장치의 수평면이 차지하는 영역의 크기를 감소시키는 수직형 장치가 제공된다.

Claims (26)

  1. 내부에 저장 노드를 구비하는 트렌치를 형성하는 기판;
    상기 기판의 표면 하부에서 상기 기판의 일부에 인접하여 위치하는 워드라인; 및
    활성 영역에 형성된 수직형 트랜지스터를 포함하며, 상기 워드라인은 상기 수직형 트랜지스터에 대한 게이트로서의 역할을 하고 저장 노드와 비트라인은 소스와 드레인중 하나로서의 역할을 하여 상기 워드라인에 의해 활성화될 때 상기 트랜지스터가 상기 저장 노드와 상기 비트라인 사이를 도전시키고,
    동일한 리소그래픽 마스크는 활성 영역 및 트렌치를 형성하기 위해 사용되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 반도체 장치는 상기 비트라인을 상기 트랜지스터에 전기적으로 접속하기 위한 접촉부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 접촉부는 접촉 영역에서 상기 트랜지스터에 전기적으로 접속되고 상기 접촉 영역은 규화물과 살리사이드중 하나를 함유하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 상기 반도체 장치는 상기 트랜지스터에 의해 상기 저장 노드에 액세스하기 위한 매립형 스트랩을 더 포함하며, 상기 매립형 스트랩은 상기 워드라인의 길이방향에 대해 수직한 방향인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 반도체 장치는 상기 트랜지스터에 의해 상기 저장 노드에 액세스하기 위한 매립형 스트랩을 더 포함하며, 상기 매립형 스트랩은 상기 워드라인의 길이방향에 대해 평행한 방향인 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 워드라인은 자신의 외부 영역에 비해 증가된 도전성을 가진 중심 영역을 더 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 반도체 장치는 상기 비트라인과 상기 저장 노드 사이의 도전을 위한 채널을 형성하는 상기 워드라인에 인접한 활성 영역을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 활성 영역은 적어도 하나의 트랜지스터에 의해 사용되는 것을 특징으로 하는 반도체 장치.
  9. DRAM 칩용 메모리 셀에 있어서, 상기 각각의 메모리 셀은
    저장 노드에 액세스하기 위한 채널을 형성하는 활성 영역을 구비하는 수직형 트랜지스터를 포함하는데, 상기 각각의 저장 노드는 상기 각각의 메모리 셀 내부에 위치하고; 및
    비트라인에 상기 트랜지스터를 결합시키는 접촉부를 포함하며, 트렌치, 상기 활성 영역 및 상기 접촉부는 팽행하고 특정 크기 및 동일한 형상을 가짐으로써 상기 DRAM 칩의 가공을 증진시키고,
    동일한 리소그래픽 마스크는 트렌치, 활성 영역 및 접촉부중 적어도 두개를 형성하는데 사용되는 것을 특징으로 하는 DRAM 칩용 메모리 셀.
  10. 제 9 항에 있어서, 상기 메모리 셀은 6각형 패턴으로 배치되는 것을 특징으로 하는 DRAM 칩용 메모리 셀.
  11. 제 10 항에 있어서, 상기 메모리 셀은 상기 6각형 패턴의 메모리 셀에 결합되는 비트라인을 더 포함하며, 상기 비트라인은 지그재그 패턴으로 배치되는 것을 특징으로 하는 DRAM 칩용 메모리 셀.
  12. 제 10 항에 있어서, 상기 메모리 셀은 상기 6각형 패턴의 메모리 셀에 결합되는 비트라인을 더 포함하며, 상기 비트라인은 상기 워드라인에 수직하게 배치되는 것을 특징으로 하는 DRAM 칩용 메모리 셀.
  13. 제 10 항에 있어서, 상기 메모리 셀은 상기 6각형 패턴의 메모리 셀에 결합되는 비트라인을 더 포함하며, 상기 비트라인은 상기 워드라인에 대해 대각선으로 배치되는 것을 특징으로 하는 DRAM 칩용 메모리 셀.
  14. 제 9 항에 있어서, 상기 각각의 메모리 셀은 상기 DRAM 칩의 최소 형상 크기인 F에 대해 대략 4F2의 셀 영역을 가지는 것을 특징으로 하는 DRAM 칩 용 메모리 셀.
  15. 삭제
  16. 활성 영역에 수직형 트랜지스터를 구비하는 반도체 칩을 제조하는 방법에 있어서,
    내부에 형성된 트렌치 및 상기 각각의 트렌치 내부에 위치하는 저장 노드를 구비하는 기판을 제공하는 단계;
    상기 기판 내부에 워드라인을 형성하는 단계를 포함하여, 상기 워드라인의 수직벽은 상기 기판의 일부에 결합되고; 및
    상기 기판의 상기 일부를 상기 저장 노드 및 비트라인에 전기적으로 접속시키는 단계를 포함하여 상기 워드라인이 활성화될 때 상기 저장 노드와 상기 비트라인 사이에 전류가 흐르도록 하고,
    동일한 리소그래픽 마스크가 액티브 영역들 및 트렌치를 형성하기 위해 사용되는 것을 특징으로 하는 반도체 칩 제조 방법.
  17. 제 16 항에 있어서, 상기 워드라인을 형성하는 단계는 상기 워드라인의 외부보다 더 높은 도전성을 가진 워드라인 중심부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 제조 방법.
  18. 제 16 항에 있어서, 상기 전기적으로 접속시키는 단계는 상기 기판의 상기 일부를 도핑하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 제조 방법.
  19. 제 18 항에 있어서, 상기 도핑 단계는 이온 주입에 의해 수행되는 것을 특징으로 하는 반도체 칩 제조 방법.
  20. 제 16 항에 있어서, 상기 반도체 칩 제조 방법은 상기 기판의 상기 일부상에 게이트 산화물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  21. 제 16 항에 있어서, 상기 기판의 상기 일부를 상기 저장 노드 및 상기 비트라인에 전기적으로 접속시키는 단계는 상기 기판의 상기 일부를 상기 비트라인에 결합시키는 접촉부를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 제조 방법.
  22. 제 21 항에 있어서, 상기 기판의 상기 일부를 상기 비트라인에 결합시키는 상기 접촉부를 형성하는 상기 단계는 도전성을 증진시키기 위해 상기 접촉부와 상기 기판의 상기 일부 사이에 규화물과 살리사이드중 하나를 제공하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 제조 방법.
  23. 제 16 항에 있어서, 상기 기판의 상기 일부는 활성 영역을 구비하며, 상기 반도체 칩 제조 방법은 상기 활성 영역을 공유하는 상기 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 DRAM 칩 용 메모리 셀 제조 방법.
  24. 트렌치, 활성 영역 및 비트라인 접촉부를 구비하는 반도체 칩을 제조하는 방법에 있어서,
    상기 트렌치, 상기 활성 영역 및 상기 비트라인 접촉부가 동일한 형상을 가지도록 형성하는 단계; 및
    동일한 리소그래피 마스크를 사용하여 상기 트렌치, 상기 활성 영역 및 상기 비트라인 접촉부중 적어도 두 개를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 제조 방법.
  25. 제 24 항에 있어서, 상기 형상은 원형인 것을 특징으로 하는 반도체 칩 제조 방법.
  26. 제 24 항에 있어서, 상기 트렌치, 상기 활성 영역 및 상기 비트라인 접촉부중 적어도 두 개를 형성하는 단계는 상기 트렌치, 상기 활성 영역 및 상기 비트라인 접촉부를 동일한 마스크를 사용하여 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 제조 방법.
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