KR19990006511A - 수직형 트랜지스터 - Google Patents

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요한 알스마이어
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빌헬름 에핑, 디터 라인하르트
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 트렌치 커패시터를 가지는 DRAM 셀과 같은 메모리 셀에서 사용되는 수직형 트랜지스터에 관한 것이다. 수직형 트랜지스터는 트렌치 커패시터 상부에 위치된 수평부와 수직부를 구비하는 게이트를 가진다.

Description

수직형 트랜지스터
본 발명은 일반적으로 소자와 소자 제조 방법 특히, 수직형 트랜지스터에 관한 것이다.
소자 제조시, 절연층, 반도전층 및 도전층이 기판상에 형성된다. 층들은 형상(feature)과 스페이스를 형성하도록 패터닝된다. 형상과 스페이스의 최소 크기 또는 형상 크기(F)는 리소그레피 시스템의 분해능에 의존한다. 이러한 형상과 스페이스는 트랜지스터, 커패시터 및 저항기와 같은 소자를 형성하도록 패터닝된다. 이러한 소자들은 그후에 원하는 전기적 기능을 수행하기 위해 상호 접속된다. 여러 소자층의 형성과 패터닝은 산화, 이온 주입, 증착, 실리콘의 에피택셜 성장, 리소그래피 및 에칭과 같은 종래의 제조 방법을 사용해 구현된다. 이러한 방법은 1988년 에스. 엠. 체의 McGraw-Hill, New York, VLSI Technology, 2판에 개시되어 있고, 여기서는 참조를 위해 인용된다.
다이너믹 램(DRAM)과 같은 랜덤 액세스 메모리는 정보 저장을 위해 열과 행으로 구성된 메모리 셀을 포함한다. 이러한 메모리 셀의 한 종류는 예를 들면, 스트랩에 의해 트렌치 커패시터에 접속된 트랜지스터를 포함한다. 전형적으로, 이 커패시터는 노드라 불린다. 활성화될 때, 트랜지스터는 데이터가 커패시터로 판독 또는 기록을 허용한다.
소자의 소형화에 대한 끊임없는 요구가 더 높은 밀도와 더 작은 형상 크기 및 셀 영역을 가진 DRAM 설계를 촉진시켜 왔다. 예를 들면, 종래의 8F2의 셀 영역을 6F2이하로 감소시키는 것이 연구되어져 왔다. 하지만, 이러한 고밀도로 패킹된 작은 형상 크기 및 셀 영역의 제조는 문제점을 가진다. 예를 들면, 소형화에 따른 마스크 레벨 중첩 감도는 DRAM 셀내의 트랜지스터의 설계와 제조상의 문제점을 초래한다. 게다가, 이러한 소형화는 그 한계에서 벗어난 어레이 소자를 형성하여, 셀 동작에 역효과를 가져오는 단락 채널 효과를 야기한다. 이러한 문제점을 더욱 악화시키는 것으로, 단락 채널 소자 설계 방식은 종래의 노드 접합부의 저레벨 도핑과 모순되는 결과를 가져온다.
따라서 상술한 바와 같이, DRAM 셀내에 용이하게 제조될 수 있는 트랜지스터에 대한 필요성이 요구된다.
도 1은 종래의 DRAM 셀을 도시한다.
도 2는 본 발명에 따른 DRAM 셀을 도시한다.
도 3a 내지 도 3i는 도 2의 DRAM 셀을 제조하는 방법을 도시한다.
*도면의 주요부분에 대한 부호의 설명*
201 : DRAM 셀 203 : 기판
225 : 매립 웰 227 : 칼라
233 : 유전체층 250 : 게이트 스택
본 발명은 수직형 트랜지스터에 관한 것이다. 제 1 실시예에서, 수직형 트랜지스터는 트렌치 커패시터를 가진 메모리 셀에 결합된다. 트렌치 커패시터는 실리콘 웨이퍼와 같은 기판상에 형성된다. 트렌치 커패시터의 최상부 표면은 기판의 최상부 표면 하부에 수용된다. 얕은 트렌치 절연물(Shallow Trench Isolation : STI)이 메모리 셀을 다른 소자들로부터 절연시키기 위해 제공된다. 이러한 STI는 트렌치 커패시터의 일부분은 중첩시키고, 나머지 일부분은 중첩시키지 않는다. 또한, 트랜지스터는 STI의 반대쪽 기판상에 위치된다. 트랜지스터는 게이트, 드레인 및 소스를 포함한다. 게이트는 기판 표면 상부에 위치된 수평부와 실리콘 측벽과 STI 측벽 사이의 나머지 부분을 감싸는 수직부를 갖는 도전층을 포함한다. 트랜지스터의 수직부는 유전체층에 의해 트렌치 커패시터로부터 절연된다.
이하 첨부된 도면을 참조로 본 발명을 상세히 설명한다.
본 발명은 수직형 트랜지스터에 관한 것이다. 이해를 돕기 위해, 본 발명은 트렌치 커패시터 DRAM 셀을 제조하는 방법에 관해 설명될 것이다. 하지만, 본 발명의 범위는 광범위하며 전반적인 트랜지스터의 제조에까지 넓힐 수 있다. 본 발명의 이해를 돕기 위해, 종래의 트렌치 커패시터 DRAM 셀에 관한 설명이 부가되어 있다.
도 1을 참조하면, 종래의 트렌치 커패시터 DRAM 셀(100)이 도시된다. 이러한 종래의 트렌치 커패시터 DRAM 셀은 예를 들면, 네스빗등의 IEDM 93-627, A 0.6㎛2256Mb Trench DRAM Cell With Self-Aligned Buried Strap (BEST)에 개시되어 있고, 이하에서 참조를 위하여 인용된다. 전형적으로, 셀의 어레이는 DRAM 칩을 형성하기 위해 워드라인(wordline)과 비트라인(bitline)에 의해 상호 결합된다.
DRAM 셀은 기판(101)내에 형성된 트렌치 커패시터(160)를 포함한다. 기판은 붕소(B)와 같은 p-형 도펀트(p-)로 저도핑된다. 트렌치는 전형적으로 비소(As)와 같은 n-형 도펀트(n+)로 고도핑된 폴리실리콘(이하 폴리)(161)으로 충진된다. 폴리는 커패시터의 플레이트와 같은 역할을 한다. 커패시터의 다른 플레이트는 As로 도핑된 매립 플레이트(165)에 의해 형성된다.
DRAM 셀은 또한 수평형 트랜지스터(110)를 포함한다. 트랜지스터는 게이트(112), 소스(113) 및 드레인(114)을 포함한다. 게이트와 소스는 아인산(P)과 같은 n-형 도펀트를 이온 주입함으로써 형성된다. 트랜지스터는 스트랩(125)을 통해 커패시터에 접속된다. 스트랩은 트렌치내의 As로 도핑된 폴리로부터 외부 확산된 As 도펀트를 제공함으로써 형성된다.
칼라(168)가 트렌치의 최상부에 형성된다. 칼라는 매립 플레이트와의 노드 접합부에서의 펀치스루를 방지한다. 펀치스루는 셀의 동작에 영향을 미치기 때문에 바람직하지 않다. 도시된 바와 같이, 칼라는 매립 스트랩의 기저부와 매립 플레이트의 최상부를 한정한다.
P와 같은 n-형 도펀트를 포함하는 매립 웰(170)이 기판 표면 하부에 제공된다. 매립 n-웰에서의 도펀트는 칼라의 기저부 부근에서 최고 농도를 가진다. 전형적으로, 웰은 저도핑된다. 매립 웰은 어레이내 DRAM 셀의 매립 플레이트를 접속시키는 역할을 한다.
소스와 드레인에 적합한 전압을 제공함으로써 트랜지스터를 활성화시킴으로 인해 데이터가 트렌치 커패시터로 기록 및 판독될 수 있다. 일반적으로, 게이트와 소스는 각각 DRAM 어레이내에 워드라인과 비트라인을 형성한다. 얕은 트렌치 절연물(STI(180))이 DRAM 셀을 다른 셀이나 소자로부터 절연시키기 위해 제공된다. 도시된 바와 같이, 워드라인(120)은 트렌치 상부에 형성되고, 그곳으로부터 STI에 의해 절연된다. 워드라인(120)은 전송 워드라인으로 불린다. 이러한 형상은 폴딩(folded)된 비트라인 구조라 불린다.
도 2는 본 발명에 따른 수직형 트랜지스터(250)의 제 1 실시예를 도시한다. 수직형 트랜지스터는 DRAM 셀(201)내에 제조된다. DRAM 셀은 합병된 절연 노드 트렌치(Merged Isolation Node Trench : MINT) 셀이다. 다른 셀 형상 또한 사용된다.
도시된 바와 같이, DRAM 셀은 기판(203)내에 형성된 트렌치(210)를 사용한다. 기판은 예를 들면, 제 1 도전체를 가진 도펀트로 저도핑된다. 제 1 실시예에서, 기판은 B와 같은 p-형 도펀트(p-)로 저도핑된다. 전형적으로, 트렌치는 제 2 도전체를 가진 도펀트로 고도핑된 폴리(211)를 포함한다. 도시된 바와 같이, 폴리는 예를 들면, As 또는 P와 같은 n-형 도펀트(n+)로 고도핑된다. 제 1 실시예에서, 폴리는 As로 고도핑된다. 폴리(211)는 커패시터의 플레이트와 같은 역할을 한다. 커패시터의 다른 플레이트는 예를 들면, As를 포함하는 n-형 매립 플레이트(220)에 의해 형성된다.
칼라(227)는 트렌치의 최상부 인접부에 제공되고 매립 플레이트의 최상부에서 약간 아래로 연장한다. 칼라는 매립 플레이트로의 노드 접합부로부터의 펀치스루를 방지하기에 충분한 두께를 가진다. 제 1 실시예에서, 칼라는 대략 30-40㎚이다. 예를 들면, P 도펀트를 포함하는 n-형 매립 웰(225)이 칼라(227)의 기저부 부근에 제공된다. 매립 웰은 어레이내의 다른 DRAM 셀의 매립 플레이트를 함께 접속시킨다.
실례로, 수직형 트랜지스터(250)는 n-채널 트랜지스터이다. 트랜지스터는 게이트 스택(256), 소스(251) 및 드레인(252)을 포함한다. 게이트 스택은 또한 워드라인으로 불리고, 전형적으로 도전층(253)과 질화물층(255)을 포함한다. 도전층(253)은 제 1 실시예에서는 폴리층이다. 선택적으로, 도전층은 워드라인의 저항을 감소시키기 위한 폴리사이드층이다. 폴리사이드층은 폴리층 상부상의 규화물층을 포함한다. 몰리부덴(MoSiX), 탄탈(TaSix), 텅스텐(WSix), 티타늄(TiSix) 및 코발트(CoSix)를 포함하는 여러 규화물이 규화물층을 형성하는데 사용된다. 알루미늄 또는 텅스텐과 몰리부덴과 같은 내화 금속이 도전층을 형성하기 위해 단독으로 또는 실리콘과의 화합물로써 또한 사용될 수 있다.
폴리를 포함하는 게이트의 일부분(245)이 게이트 스택(256)의 에지부 하부에서 트렌치의 상부로 연장한다. 게이트의 일부분(245) 하부에 위치하는 유전체층(233)이 제공된다. 유전체층은 노드의 일부분(245)을 절연시키기에 충분한 두께를 갖는다. 제 1 실시예에서, 절연층은 예를 들면, 고밀도 플라즈마 증착에 의해 형성된 산화물과 같은 유전체 재료를 포함한다.
게이트 하부는 게이트 산화물(259)이다. 게이트 산화물은 게이트 스택(256) 하부로부터 소스(251)의 반대쪽 측면으로 연장하여 기판의 측벽을 감싸고, 절연층(233)을 향하여 연장한다. 드레인은 게이트 산화물을 감싸는 부분에 인접한 실리콘 기판내에 위치된다. 드레인과 소스는 원하는 전기적 특성을 얻기 위해 적합한 도펀트 프로파일(profile)을 갖는다.
본 발명에 따르면, 게이트는 수평부(256)와 수직부(245)를 포함한다. 수평부와 직교하는 수직부(245)는 기판 표면 하부에서 트렌치(210) 상부로 수직 연장한다. 수직부(245)를 가짐으로써, 소자의 길이는 표면 영역의 증가없이 연장될 수 있다. 예를 들면, 소자의 길이는 기판내로 더 깊은 수직부를 형성함으로써 증가될 수 있다. 그러므로, 수직형 트랜지스터는 단락 채널 효과와 관련된 문제점을 방지한다.
도시된 바와 같이, 유전체층(233)은 칼라로부터 분리된다. 이러한 분리는 노드로부터 드레인으로 충분한 전류가 흐를 수 있도록 충분히 넓고, 따라서 트랜지스터와 커패시터 사이에 접속을 제공한다. 드레인은 트렌치 폴리로부터 As를 외부 확산시킴으로써 형성된다.
어레이내의 DRAM 셀을 다른 DRAM 셀과 절연시키기 위해, STI(380)가 제공된다. 제 1 실시예에서, STI의 최상부 표면(381)은 실리콘 기판 표면(390)의 평면 상부로 상승된다. 선택적으로, 상승되지 않는 STI 또한 사용된다. 상승 STI(RSTI)가 공동 계류중인 미국 특허 Reduced Oxidation Stress In The Fabrication Of Devices에 개시되어 있고, 여기서는 참조를 위해 인용된다. 상기 특허에 개시된 바와 같이, RSTI 최상부 표면은 실리콘 기판 표면 하부로 연장하는 디보트(divot)의 형성을 효과적으로 감소시키기에 충분하도록 기판 표면 상부로 상승된다. 실리콘 기판 표면 하부의 디보트 형성은 어레이내 DRAM 셀의 동작에 역효과를 가져온다. 제 1 실시예에서, RSTI 최상부 표면이 상승되는 길이는 대략 100㎚이상이다. 바람직하게는, 이 길이는 대략 20-100㎚이고, 더욱 바람직하게는 40-80㎚, 가장 바람직하게는 50-70㎚이다. 제 2 실시예에서, RSTI 최상부 표면이 상승되는 길이는 대략 50㎚이다. 실리콘 기판 표면과 상당히 동일한 평탄화를 이루는 최상부 표면을 갖는 STI도 또한 사용된다.
RSTI 상부에 얇은 산화물층(240)이 제공된다. 산화물은 게이트 스택의 폴리(213)의 일부분 내부로 연장한다. 산화물은 게이트 스택을 형성하는 에칭에 대해 에칭 정지물과 같은 역할을 한다. 산화물은 게이트의 일부분(245) 내부에서 게이트 스택이 에칭되는 것을 방지하기에 충분하도록 게이트 스택 내부로 연장한다. 제 1 실시예에서, 산화물은 게이트 폭의 대략 1/3 정도로 아주 적게 연장한다.
전송 워드라인(도시 안됨)이 RSTI 상부에 형성된다. 전송 워드라인은 RSTI에 의해 트렌치로부터 절연된다. 제 1 실시예에서, 전송 워드라인의 한쪽 에지부는 게이트(256)가 정렬하는 측벽의 반대쪽 트렌치 측벽과 정렬하고 게이트(256)로부터 떨어져서 연장한다. 이러한 형상은 오픈-폴딩된 비트라인 구조라 불린다. 예를 들면, 폴딩된 또는 오픈 구조와 같은 형상이 또한 사용된다.
실례로, 제 1 도전체는 p-형이고 제 2 도전체는 n-형이다. 하지만, p-형 폴리 충진된 트렌치를 가지는 n-형 기판내 DRAM 셀을 형성하는 것 또한 사용된다. 게다가, 원하는 전기적 특성을 얻기 위해 불순물 원자로 기판, 웰, 매립 플레이트 및 DRAM 셀의 다른 소자를 고도핑 또는 저도핑하는 것이 가능하다.
도 3a 내지 도 3g는 트렌치 트랜지스터와 RSTI를 포함하는 DRAM 셀내에 제조되는 수직형 트랜지스터를 형성하기 위한 방법을 도시한다. 도 3a를 참조하면, 트렌치 커패시터(410)가 기판(301)내에 형성된다. 기판의 주 표면은 결정적인 것은 아니며 (100), (110) 또는 (111)과 같은 적합한 방위가 사용될 수 있다. 실시예에서, 기판은 B와 같은 p-형 도펀트(p-)로 저도핑된 실리콘 웨이퍼이다. 전형적으로, 패드 스택(330)은 기판 표면상에 형성된다. 패드 스택은 예를 들면, 패드 산화물층(331), 연마 정지층(332) 및 하드 마스크층(도시 안됨)을 포함한다. 연마 정지층은 예를 들면, 질화물을 포함하고 하드 마스크는 TEOS를 포함한다. BPSG, BSG 또는 SAUSG와 같은 다른 재료 또한 하드 마스크층에 사용된다.
트렌치 커패시터(310)가 종래 기술에 의해 기판내에 형성된다. 이러한 기술은 예를 들면, 뮐러등의 IEDM 96-507, Trench Storage Node Technology for Gigabit DRAM Generations에 개시되고, 여기서 참조를 위해 인용된다. 도시된 바와 같이, 트렌치는 As 도펀트로 고도핑된 폴리(314)로 충진된다. 도핑된 폴리는 커패시터의 하나의 플레이트와 같은 역할을 한다. As 도펀트를 포함하는 매립 플레이트(320)는 트렌치의 기저부를 감싸고 커패시터의 다른 플레이트와 같은 역할을 한다. 트렌치와 매립 플레이트는 노드 유전체층(312)에 의해 상호 절연된다. 제 1 실시예에서, 노드 유전체층은 질화물층과 산화물층을 포함한다. 트렌치의 상부에는 칼라(327)가 형성된다. 칼라는 예를 들면, TEOS와 같은 유전체 재료를 포함한다. 게다가, P 도펀트로 저도핑된 n-형 웰(325)이 어레이내 DRAM 셀의 매립 플레이트를 상호 접촉시키기 위해 함께 제공된다.
도 3a에 도시된 바와 같이, 기판 표면은 예를 들면, 화학적 기계 연마(CMP)에 의해 연마된다. 질화물층(332)은 CMP 정지층과 같은 역할을 하여, 일단 CMP가 질화물층에 다다르면 멈추게 한다. 결과적으로, 기판 표면을 덮고 있는 폴리가 제거되고, 다음의 가공을 위해 질화물층(332)과 트렌치 폴리(314) 사이에 상당히 평탄한 표면을 남긴다.
도 3b를 참조하면, 트렌치를 DRAM 셀의 트랜지스터에 접속하기 위한 스트랩 형성이 도시된다. 트렌치내의 도핑된 폴리(314)는 예를 들면, 반응성 이온 에칭(RIE)에 의해 수직형 트랜지스터를 수용하기에 충분한 깊이로 수용된다. 제 1 실시예에서, 폴리는 실리콘 표면 하부로 대략 200-500㎚로 수용된다. 바람직하게는, 폴리는 실리콘 표면 하부로 대략 300-400㎚ 수용되고, 더욱 바람직하게는 350㎚ 수용된다. 트렌치가 수용된 이후에, 트렌치의 측벽이 다음 가공을 위해 세척된다. 측벽을 세척하는 것 또한 칼라를 도핑된 폴리(314)의 최상부 표면(315) 하부에 수용된다. 이는 실리콘과 폴리 측벽 사이에 갭을 만든다.
폴리층은 기판상에 증착되고, 질화물층(330)과 트렌치의 최상부를 덮는다. 전형적으로, 폴리층은 순수 또는 도핑되지 않은 폴리층이다. 폴리층은 질화물층(232)까지 평탄화된다. 평탄화 이후에, 트렌치내의 폴리는 예를 들면, 기판 표면 하부로 대략 300㎚ 수용되고, 도핑된 폴리(314) 상부에 대략 50㎚ 두께의 스트랩(340)을 남긴다.
도 3c를 참조하면, 산화물과 같은 유전체층이 기판 표면 상부에 형성된다. 산화물층은 예를 들면, 고밀도 화학적 기상 증착(HDCVD)에 의해 형성된 컨포멀(conformal)하지 않은 층이다. 에칭은 산화물을 부분적으로 제거하여 스트랩(340) 상부에 산화물층(341)을 남기도록 수행된다. 산화물층은 트렌치 상부내에 형성될 트랜지스터의 게이트를 절연시키기에 충분한 두께를 갖는다. 제 1실시예에서, 산화물층은 대략 50㎚의 두께를 갖는다.
패드 질화물층과 산화물층이 그후 제거된다. 우선, 패드 질화물층은 예를 들면, 습식 화학적 에칭에 의해 제거된다. 습식 화학적 에칭은 산화물에 대해서 선택적이다. 질화물층을 완전히 제거하기 위해, 오버에칭이 수행된다. 다음으로, 패드 산화물층이 실리콘에 대해서 선택적인 습식 화학적 에칭에 의해 제거된다. 산화물층(341)이 패드 산화물보다 두껍기 때문에, 낮은 에칭률을 가진다. 결과적으로, 패드 산화물층의 제거는 산화물층(341)을 한정된 양만을 제거한다.
다음으로, 산화물층(도시 안됨)이 웨이퍼 표면상에 그후 형성된다. 게이트 희생층으로 불리는 산화물층이 다음의 이온 주입에 대한 스크린 산화물과 같은 역할을 한다.
DRAM 셀내의 n-채널 액세스 트랜지스터를 위한 p-형 웰 영역을 형성하기 위해, 레지스터층(도시 안됨)이 산화물층의 최상부에 증착되고 p-형 웰 영역을 노출시키도록 적절히 패터닝된다. B와 같은 p-형 도펀트가 웰 영역내로 이온 주입된다. 도펀트는 펀치스루를 방지하기에 충분한 깊이로 이온 주입된다. 도펀트 프로파일은 게이트 임계 전압(Vt)과 같은 원하는 전기적 특성을 얻기 위해 설계된다. 도펀트 프로파일 설계시, 다음 처리에서 웰 도펀트에 대한 다른 열용량이 고려된다.
게다가, n- 채널 지지 회로를 위한 p-형 웰이 또한 형성된다. 상보형 금속 산화물 실리콘(CMOS) 소자내 상보형 웰을 위하여, n-형 웰이 형성된다. n-형 웰을 형성하기 위해 n-형 웰을 한정하고 형성하기 위한 추가의 리소그래피와 이온 주입이 요구된다. p-형 웰에서와 같이, n-형 웰의 프로파일은 원하는 전기적 특성을 얻기 위해 설계된다.
이온 주입 이후, 게이트 희생층이 제거된다. 게이트 산화물층(359)은 그후에 제거된다. 여러 처리 단계에서 드레인(335)을 형성하기 위해 트렌치내의 도핑된 폴리(314)로부터 As 도펀트로 하여금 스트랩(340)을 통해 확산하게 한다. 드레인의 도펀트 프로파일 설계시 다음 처리의 열용량이 고려된다.
도 3d를 참조하면, 폴리층(354)이 게이트 산화물층(359) 상부에 증착된다. 폴리층은 게이트 스택의 도전층의 하부와 같은 역할을 한다. 제 1 실시예에서, 폴리층은 대략 20-70㎚, 바람직하게는 30㎚의 두께를 갖는다. 폴리층은 기판 표면의 토포그래피에 컨포멀하다. 이와 같이, 홀(370)이 트렌치 상부에 형성된다. 유전체층은 그후에 빈 공간을 충분히 충진시키면서 폴리층 상부에 형성된다. 유전체층은 예를 들면, 산화물층을 포함한다. 질화물 또한 빈 공간을 충진시키는데 사용된다. 제 1 실시예에서, 유전체 산화물층이 그후에 제거되고 폴리에 대해 선택적으로 연마되어 산화물로 충진된 트렌치 상부에 빈 공간을 남긴다.
다음으로, 질화물층(372)이 폴리층 상부에 형성된다. 질화물층은 다음 처리에서 연마 정지물과 같은 역할을 하기에 충분한 두께를 가진다. 전형적으로, 질화물층의 두께는 500-1000Å이다.
도 3e는 DRAM 셀의 RSTI 영역을 한정하고 형성하기 위한 방법을 도시한다. 도시된 바와 같이, RSTI 영역은 트렌치의 일부분만을 중첩하고, 나머지 부분이 트랜지스터와 커패시터 사이에 전류를 흘리기에 충분한 양만큼 남긴다. 제 1 실시예에서, RSTI는 트렌치 폭의 1/2 이상, 바람직하게는 트렌치 폭의 1/2 정도 중첩한다.
STI 영역(330)은 종래의 리소그래피 기술로 한정할 수 있다. RSTI 영역은 한정된 이후, 예를 들면, RIE에 의해 이등방 에칭된다. RSTI 영역은 매립 스트랩(340)을 DRAM 셀의 트랜지스터가 형성되어 있는 실리콘 측벽의 반대쪽 측벽으로부터 절연시키기에 충분한 깊이로 에칭된다. 도시된 바와 같이, RSTI 영역은 칼라(327)의 최상부(328) 하부까지의 깊이로 에칭된다. 제 1 실시예에서, RSTI 영역은 실리콘 표면 하부로 대략 450㎚ 정도 에칭된다.
도 3f를 참조하면, TEOS와 같은 유전체 재료가 RSTI 영역(330)을 충분히 충진하면서 기판 표면상에 증착된다. 제 1 실시예에서, 얇은 산화물층이 예를 들면, 빠른 열적 산화(RTO)에 의해 기판 표면상에 형성된다. TEOS와 같은 두꺼운 산화물층은 그후에 RTO 산화물층 상부에 증착된다. TEOS는 RSTI를 충진시키기에 충분한 두께를 갖는다. TEOS는 예를 들면, 대략 5000-6000Å의 두께이다. 두꺼운 TEOS층의 시드(seed) 산화물층과 같은 역할을 하는 얇은 산화물층은 TEOS 성장동안 응력을 감소시킨다.
TEOS층이 컨포멀하기 때문에, 예를 들면, 마스크없는 STI와 같은 평탄화 설계가 사용된다. 여분의 TEOS가 RIE에 의해 제거되고 RSTI 최상부 표면이 질화물층(372) 표면과 동일한 평탄화를 이루도록 연마된다. 전형적으로, RSTI 산화물은 다음의 습식 에칭 선택도를 높이기 위해 밀도가 강화된다. RSTI 산화물의 밀도 강화는 예를 들면, 어닐링에 의한 것이다.
도 3g에서, 질화물층이 제거된다. 질화물의 제거 동안, RSTI 산화물의 일부분이 또한 제거되어, RSTI 최상부 표면은 폴리층(354) 최상부 표면과 상당히 동일한 평탄화를 이루게 된다. 산화물층은 그후에 질화물층 상부에 형성되고 산화물(340)을 형성하기 위해 패터닝된다. 산화물은 전형적으로 RSTI(330) 상부에 위치되고 게이트 스택 에칭에 대해 에칭 정지물과 같은 역할을 하도록 트랜지스터가 형성되는 트렌치 측벽의 에지부를 통과하여 연장한다. 산화물(340)은 게이트 스택 에칭이 트렌치 최상부의 폴리의 일부분(351) 내부를 에칭하는 것을 방지한다. 제 1 실시예에서, 산화물(340)은 게이트 폭의 대략 1/3 정도의 아주 적은 거리만큼 트렌치 측벽 하부로 연장한다.
도 3h를 참조하면, 게이트 스택을 형성하는 여러 층은 폴리(354)와 산화물(340) 상부에 형성된다. 도시된 바와 같이, 폴리층(355)은 폴리층(354) 상부에 형성된다. 폴리층(355)은 게이트 스택내의 도전층의 상부를 형성하는데 사용된다. 선택적으로, 예를 들면, WxSi를 포함하는 규화물층은 워드라인 저항을 감소시키는 복합 게이트 스택을 제조하기 위해 형성된다. 결합층(353과 354)의 두께는 게이트의 도전층을 형성하기에 충분한 두께이다. 물론, 이러한 두께는 설계 방법에 따라 다르다. 제 1 실시예에서, 결합층의 두께는 대략 50-100㎚이다. 질화물층(357)이 층(355) 상부에 형성된다. 질화물층은 경계없는 비트라인 접촉부를 형성하기 위한 에칭 정지물과 같은 역할을 한다.
도 3i에서, 기판 표면은 DRAM 셀의 트랜지스터(380)를 위한 게이트 스택을 형성하도록 패터닝된다. 전송 게이트 스택(370)은 전형적으로 트렌치 상부에 형성되고 RSTI에 의해 그곳으로부터 절연된다. 소스(381)가 원하는 동작 특성은 얻기에 적합한 프로파일을 가지는 도펀트를 이온 주입시키거나 또는 외부확산함으로써 형성된다. 실례로, P 도펀트가 소스를 형성하기 위해 이온 주입된다. 소스에서 게이트로의 확산과 정렬을 개선하기 위해, 질화물 스페이서(도시 안됨)가 사용될 수 있다.
본 발명이 여러 실시예를 참조로 하여 이상에서 설명되었지만, 당업자라면 본 발명의 범위에 따른 변경과 변화를 이룰 수 있을 것이다. 실례를 위해 본 발명의 실시예들은 특정 크기로 설명되었다. 실례로서 사용된 측정값들은 특정 응용에 따른 것이다. 그러므로 본 발명의 범위는 이상에서 설명된 바에 의해 한정되는 것이 아니라 첨부된 청구항에 의해 한정된다.
본 발명에 따르면, 트렌치 커패시터와 트렌치 커패시터 상부에 위치된 수평부와 수직부를 구비하는 게이트를 가지며 DRAM 셀과 같은 메모리 셀에서 사용되는 수직형 트랜지스터가 제조된다. 이러한 수직형 트랜지스터는 소자 소형화에 따른 마스크 레벨 중첩 감도가 야기하는 DRAM 셀내의 트랜지스터의 설계와 제조상의 문제점을 해결한다.

Claims (1)

  1. 기판내에 형성되며, 최상부 표면이 상기 기판의 최상부 표면 하부에 수용되는 트렌치 커패시터;
    상기 트렌치 커패시터의 일부분은 중첩하고 나머지 부분은 중첩하지 않는 얕은 트렌치 절연물(STI);
    상기 STI의 반대쪽 기판상에 위치하며, 게이트, 드레인 및 소스를 가지는 트랜지스터로서, 상기 게이트는 상기 기판 표면 상부에 위치된 수평부 및 상기 기판 표면 하부와 상기 나머지 부분을 감싸는 수직부를 가지는 도전층을 구비하도록된 트랜지스터; 및
    제 2 게이트부를 상기 트렌치 커패시터와 절연시키기 위해 상기 트렌치 커패시터 상부에 배치된 유전체층을 포함하는 것을 특징으로 하는 랜덤 액세스 메모리 셀.
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