CN1143393C - 邻近字线侧壁形成的垂直器件和用于半导体芯片的方法 - Google Patents
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Abstract
一种半导体器件，包括形成了沟槽的衬底，该沟槽包括设置在沟槽内的存贮节点。在衬底内和邻近一部分该衬底设置字线。包括有垂直设置的晶体管，其中字线用作为栅极，存贮节点和位线用作为源极和漏极之一个，使得当字线被通电时，该晶体管在存贮节点和位线之间导通。本发明还包括加工具有垂直晶体管的半导体器件的方法。
Description
技术领域
本发明涉及半导体器件，尤其涉及垂直器件和用于节省半导体芯片上布线面积的方法。
背景技术
在半导体工业中，减小尺寸和增加芯片上元件密度是有利的。通常小型化的焦点集中在半导体器件二维水平平面上。随着器件尺寸接近小于0.2微米，半导体器件水平尺度的降低在器件的操作特性上已产生问题。
为了适应减小尺寸和增加元件密度的矛盾趋势，就需要有垂直器件，其可以减少半导体器件的水平平面上所占面积的总量。这种器件将会缓解上述的矛盾趋势。还需要有半导体器件布线中单元的配置，使得可提供单元的增加密度。
发明内容
本发明的目的是提供一种半导体器件，尤其是在半导体芯片上节省布线面积的垂直器件。该垂直器件在沟槽型动态随机存取存储器(DRAM)芯片中特别有用，本说明书将对照DRAM来详细地说明本发明。但是，本发明可以更广泛地用于其它的半导体器件，包括嵌入式DRAM，专用集成电路(ASIC)等。
参照DRAM的本发明包括具有深沟槽电容器的存储器单元。深沟槽电容器包括掩埋的字线，其支持在掩埋字线侧壁上的垂直器件。该垂直器件可以是用于访问沟槽电容器存储节点的存取晶体管。为减小漏电流，该器件与沟槽分开是有利的。由于器件垂直，实际上没有器件长度的限制。通过在衬底上进行较深的扩展，可以将器件做得较大。另外，由于器件是垂直取向的(平行于沟槽的深度)，因此沟槽、器件的有源区和位线接触件可有利地加工成具有相同的光刻形状。这简化了工艺。
在本发明的一个方案中，可以实行开路位线的结构体系。这包括用于每个垂直器件或存储器单元的专用有源区。这降低了每个单元的工作上对周围器件的任何影响。本发明的另一方案提供了两个彼此面对以共用有源区的器件。
根据本发明，提供了一种半导体器件，包括：形成有沟槽的衬底，该沟槽包括设置在该沟槽之内的存储节点；设置在该衬底表面的下面并邻近一部分该衬底的字线；和沿上述衬底的上述一部分垂直设置的晶体管，其中字线用作为所述垂直设置的晶体管的栅极，上述存储节点和位线分别用作为源极和漏极之一，使得当被字线激励时，该晶体管在存储节点和位线之间导通；和上述垂直设置的晶体管位于占据第一布线区域的一个有源区内，上述沟槽位于第二布线区，所述第一布线区具有第一特征尺寸，所述第二布线区具有第二特征尺寸，其中第一和第二特征尺寸平行并且相等。
上述半导体器件还包括用于将位线电连接到晶体管的接触件。其中接触件在接触区电连接到晶体管，并且该接触区包括硅化物和自对准硅化物(salicide)中的一个。
上述半导体器件还包括用于通过晶体管访问存储节点的掩埋带，其中掩埋带垂直于字线长度方向取向。
上述半导体器件还包括用于通过晶体管访问存储节点的掩埋带，其中掩埋带平行于字线长度方向取向。
上述半导体器件中，字线还包括相对于字线的外部区域具有增大的电导率的中心区域。
上述半导体器件还包括邻近字线的有源区，其形成用于在位线和存储节点之间导通的沟道。其中有源区被至少一个晶体管利用。
本发明还提供了一种DRAM芯片的存储器单元阵列，每个存储器单元包括：垂直设置的晶体管，其具有形成用于访问存储节点之沟道的有源区，每个存储节点设置在每个存储器单元的沟槽内；将晶体管耦合到位线的接触件，其中沟槽、有源区和接触件具有平行和相等的特征尺寸和用于改进DRAM片加工工艺的相同形状。
在上述存储器单元阵列中，存储器单元以六角形图形配置。
上述存储器单元阵列还包括连接到六角形图形的存储器单元的位线，其中位线以之字形图形配置。
所述存储器单元阵列还包括连接到六角形图形的存储器单元的位线，其中位线垂直于字线配置。
所述存储器单元阵列还包括连接到六角形图形的存储器单元的位线，其中位线以相对于字线呈对角图形配置。
所述存储器单元阵列中，每个存储器单元具有大约4F2的单元面积，这里F是DRAM芯片的最小特征尺寸。
所述相同形状包括由相同的光刻确定的形状，其中使用相同的光刻掩膜来形成沟槽、有源区和接触件的形状。
所述半导体器件中的所述接触件在一个接触区域电连接晶体管，所述接触区域包括与第一和第二特征尺寸平行和相等的第三特征尺寸。
本发明最后提供了一种DRAM芯片的存储器单元阵列，每个存储器单元包括：垂直设置的晶体管，其具有形成用于访问存储节点之沟道的有源区，每个存储节点设置在每个存储器单元的沟槽内；将晶体管耦合到位线的接触件，其中沟槽、有源区和接触件具有用于改进DRAM片加工工艺的相同形状；连接以六角形图形配置的存储器单元的位线，其中位线以之字形图形配置。
从下面参照附图通过示例性实施例所做的详细说明将更清楚本发明的上述目的、特征和优点。
本公开将参照下图来说明优选实施例的详细说明。
附图说明
图1是沿图2剖线1-1所做的剖视图，其展示了根据本发明具有垂直晶体管和与字线基本垂直设置的掩埋带的DRAM芯片；
图2是图1具有根据本发明的基本上为相同形状之元件的DRAM芯片的平面图；
图3是展示有根据本发明形成和填充的沟槽的DRAM芯片的剖面图；
图4是图3DRAM芯片剖面图，其展示了根据本发明的浅沟槽隔离结构；
图5是图4DRAM芯片剖面图，其展示了根据本发明的掩埋字线结构的刻蚀位置；
图6是图5DARM芯片剖面图，其展示了根据本发明用导电材料填充以形成掩埋字线的刻蚀位置；
图7是图6DRAM芯片的剖面图，其展示了根据本发明的淀积在字线内的导电材料；
图8是图7DRAM芯片的剖面图，其展示了根据本发明用以掩埋字线和形成为进一步处理之表面的介电层。
图9是图2DRAM芯片的平面图，其展示了根据本发明具有用以增强性能的附加导电材料层的接触区域；
图10A是DRAM的平面图，其展示了根据本发明具有按之字图形配置位线的存储器单元的六角图形；
图10B是DRAM的平面图，其展示了根据本发明具有按对角图形配置位线的存储器单元的六角图形；
图10C是DRAM的平面图，其展示了根据本发明具有以基本上垂直于字线配置之位线的存储器单元的六角图形；
图11是沿图12剖线11-11所做的剖面图，其展示了根据本发明的DRAM芯片的选择实施例，该DRAM芯片具有带有基本上平行于字线设置的掩埋带的垂直晶体管；
图12是图11DRAM芯片的平面图，根据本发明其具有基本上相同形状并沿字线移动的所示元件；
图13是沿图12剖线13-13所做的剖面图，其展示了根据本发明具有包含基本上平行于字线设置的掩埋带之垂直晶体管的DRAM芯片；
图14是沿图12剖线14-14所做的剖面图，其展示了根据本发明具有包含基本上平行于字线设置的掩埋带之垂直晶体管的DRAM芯片；
图15是图12DRAM芯片的选择实施例的剖面图，其展示了根据本发明形成和填充的沟槽；
图16是图15DRAM芯片的剖面图，其展示了根据本发明的浅沟槽隔离结构；
图17是图16DRAM芯片的剖面图，其展示了根据本发明掩埋字线结构的刻蚀位置；
图18是图17DRAM芯片的剖面图，其展示了根据本发明为形成掩埋字线而用导电材料填充的刻蚀位置；
图19是图18DRAM芯片的剖面图，其展示了根据本发明淀积在字线内的高导电材料；
图20是图19DRAM芯片的剖面图，其展示了根据本发明为掩埋字线和形成为进一步处理的表面而淀积的介电层；
图21A是DRAM的选择实施例的平面视图，其展示了根据本发明具有以之字图形配置位线的存储器单元的六角图形；
图21B是DRAM的选择实施例的平面视图，其展示了根据本发明具有以对角图形配置位线的存储器单元的六角图形；
图21C是DRAM的选择实施例的平面视图，其展示了根据本发明具有以基本上垂直于字线配置位线的存储器单元的六角图形；
图22是根据本发明DRAM的选择实施例的平面视图，其展示了共用有源区和位线接触件的垂直晶体管；
图23是根据本发明DRAM的选择实施例的平面视图，其展示了共用有源区和位线接触件的垂直晶体管。
具体实施方式
现在来详细地参考附图，其中在所有视图中用相类似的标记来标识类似的或相同的元素，图1展示了沿图2剖线1-1所做的根据本发明的一部分DRAM芯片10的剖面图。DRAM芯片10包括用于访问沟槽电容器16存储节点14的垂直晶体管12。通过刻蚀沟槽18将存储节点14形成到衬底20内。一般衬底20是由硅做成的，当然也可用其它的合适材料。沟槽18用填充材料22填充，优选用多晶硅(多晶硅或poly)。沟槽18还具有形成在每个沟槽18上部的并且沿每个沟槽18内壁延伸的环24。薄介质19形成在衬底20和存储节点14之间的每个沟槽的下部。环24由介质材料形成，优选为氧化物，例如为二氧化硅、氮化硅或两者的组合。薄介质层19和环24阻止从存储节点14到衬底20的电荷泄漏，以及在存储电容器的内外部分之间的放电。沟槽18的底部也具有介质层，用于在沟槽18的下端电隔离存储节点14。
掩埋带26将存储节点14电耦合到垂直晶体管12。掩埋带26最好包括多晶硅并且还包括通过回火形成的向外扩散的区域8。浅沟槽隔离28(STI)将存储节点14和掩埋带26从有源区、其它器件和金属线电隔离开。STI28包括介质材料，优选氧化物，例如二氧化硅。字线30贯穿DRAM芯片10。所示字线30掩埋在衬底20的顶表面32的下面。对于垂直晶体管12，字线30作为栅极导体(GC)。字线30靠近侧壁34上的衬底20。字线30最好包括更导电的中心部分36。在一个实施例中，中心部分包括金属硅化物，例如为硅化钨，或者为Salicide(自对准硅化物)，例如为自对准硅化钨。字线30被最好与STI28相同的介质材料的介质层40包围。
位线接触件42形成在介质层44中。位线接触件42最好包括钨、铝或其它合适的接触金属。位线接触件42在接触区46耦合到垂直晶体管12。在一个实施例中，接触区46可以包含附加材料以增加电导率，例如接触区46可包括硅化物(钨、钴、钛等)，其可以被淀积为自对准硅化物(Salicide)。在一个实施例中，位线接触件42可与支持接触件(未示出)同时形成。支持接触件可以是用于嵌入式DRAM的逻辑电路或其它电路的接触件，例如将字线30连接到较高金属层所需的接触件。位线接触件42将位线48电连接到垂直晶体管12。
当被字线30激励时，垂直晶体管12导通。位线42作为源极(或漏极)，存储节点14作为漏极(或源极)。当电荷被存储在存储节点14中时，例如在写操作时，通过电源(未示出)存储节点14被引入低电势。字线30和位线42通电，垂直晶体管12在位线42和存储节点14之间(通过掩埋带26)导通，给存储节点充电。掩埋带26相对于字线30为垂直取向。这里将说明根据本发明的垂直晶体管12的掺杂和形成细节。
参见图2，其示出DRAM芯片10的平面图。对于多个存储器单元52，其示出了沟槽18，定义垂直晶体管12的有源区50和掩埋带26(图1)以及位线接触件42。还示出了字线30。沟槽18、有源区50和位线接触件42的形状近似相同。按这种方式，可取得大约等于或小于4F2的单元面积，这里F为最小特征尺寸。同样可设计出较大的单元面积。为了获得存储器单元52的最大密度，可用六角形图形，当然也可用其它的图形。沟槽18、有源区50和位线接触件42近似相同的形状使得对于加工处理DRAM芯片10可以用相同的光刻形状，因此就简化了工艺和降低了成本。在优选的实施例中，沟槽18、有源区50和位线接触件42的形状完全相同，并且对于形成所有这些形状采用了相同的光刻掩膜。这产生的基本优点在于：由于使用完全相同形状和对准的掩膜来形成相邻平面，即对于沟槽平面、有源区平面和位线接触件平面用一个掩膜，使得准刻公差能更为密配，优化层叠。
正如图2所示，每个存储器单元包括形成开路位线结构体系的各自的有源区50。该结构体系提供与相邻存储器单元有源区的隔离，由此减小了它们之间的任何干扰。另外的结构体系利用了垂直晶体管，一个这样的结构体系在下面参考图22进行说明。
参考图3，其示出一种结构，具有刻蚀的沟槽18，薄介质19和形成的环24以及淀积在基底20内的填充材料22。先于刻蚀沟槽18之前，在衬底20上形成热缓冲垫层54和缓冲垫层56。热缓冲垫层54优选二氧化硅，其通过在高温下将硅衬底20暴露在氧气中形成。缓冲垫层56优选包括氮化硅。除了别的之外，缓冲垫层56用作为掩膜，其按本领域技术人员公知的技术来有选择地刻蚀衬底20中的沟槽。可以使用附加硬掩膜层来形成沟槽18，例如可以使用本领域技术人员公知的硼硅酸盐玻璃(BSG)层。优选包括多晶硅或掺杂多晶硅的填充材料22和环24淀积成使得通过将掺杂质从多晶硅向外扩散到衬底20使掩埋带26形成一个连接。在填充材料22的顶部，沟槽18用介质材料58完全填充。介质材料58包括例如氧化物(沟槽顶部氧化物)。
参考图4，使用光刻掩膜，限定了有源区50(见图2)。一部分衬底20，环24，填充物22，热缓冲垫层54和缓冲垫层56例如通过反应离子刻蚀(R1E)去掉，并且在其中淀积STI28。STI28和介质材料58是相同的材料，优选为二氧化硅。STI28的顶部表面60做成与衬底20的顶部表面32大约在相同的水平面。
参考图5，在去掉缓冲垫层56后，在DRAM芯片10上淀积第二缓冲垫层62。第二缓冲垫层62与缓冲垫层56的材料相同，优选为氮化硅，其相对于氧化硅可选择性刻蚀。构图和刻蚀第二缓冲垫层62以构图和刻蚀STI28和衬底20的一部分64，形成刻蚀位置68。
将硼、磷、砷或其它合适的半导体掺杂材料注入部分64中。优选用本领域技术人员公知的离子注入工艺来注入该部分64。器件的特征、类型和垂直晶体管12的阈值电压(图1)由离子的类型和掺杂剂量确定，并因此可以调节。
形成邻近部分64的刻蚀位置68以在其中掩埋字线30。在该部分64上(衬底20的部分64的侧壁)形成栅极介质66，其在刻蚀期间暴露出。在优选实施例中，栅极介质是淀积的或热的氧化物或氮化物或者两者的组合。
参考图6，例如通过在衬底20的表面32的下面淀积和做成凹形，用例如为多晶硅的导电材料70来填充刻蚀的位置68。导电材料淀积形成字线30。
参考图7，在优选实施例中，借助优选由氧化物或氮化物构成的缓冲层61，凹处72被形成在导电材料70中。其中淀积了高导电材料74。材料74的功能是通过增加它们的电导率来改善字线30的性能。材料74可以包括硅化物，例如为硅化钨，可以包括自对准硅化物(Salicide)例如为自对准硅化钨或者其它合适的材料。优选地通过淀积和做成凹形工艺来淀积材料74。
参考图8，空间隔离体61和缓冲垫层62被去掉。在这点上，完成按本条件的衬底20的工艺处理(暴露出平面的衬底表面)是有利的。例如，在嵌入式DRAM芯片中，在衬底上可以进行平面化工艺处理来形成逻辑器件。介质材料的淀积和平面化或者淀积和形成凹形，都朝下向着衬底20形成与STI28的相同材料层40，优选为氧化物。介质层40掩埋字线30(字线顶氧化物)。或者，在介质淀积之后，通过机械或者化学工艺，例如化学机械抛光(CMP)，或者两者的组合，可以剥落缓冲垫层62和热缓冲垫层54，由此为了形成接触而制备和开口顶部表面32。
再参考图1，淀积和构图介质层44用以在其中接收位线接触件42材料。位线接触件42形成在介质层44内。位线接触件42优选包括钨、铝或其它合适的接触材料。位线接触件42在接触区46耦合到垂直晶体管12。在一个实施例中，接触区46可以包括附加材料以增加电导率，例如接触区46可以包括例如用钨、钴、钛的硅化物或者自对准硅化物(Salicide)。位线接触件42将位线48电连接到垂直晶体管12。由于垂直晶体管12与沟槽18分开形成，因此避免了沟槽18内部处理的过载。根据本发明避免了常规工艺处理中的许多连续凹槽步骤。
正如图9所示，DRAM10的平面图示出相对于沟槽18、有源区50、字线30和位线接触件42的接触区46。参考图10A-C，示出了根据本发明的DRAM芯片10的位线结构。正如图10A所示，位线80与存储器单元52的位线接触件42相连接。由于存储器单元52的六角形图形，位线80按“之字形”图形取向。正如图10B所示，位线82与存储器单元52的位线接触件42连接。位线82对角地伸过DRAM芯片10。位线82与字线30保持交叉，但可以不与字线30正交。正如图10C所示，位线84与存储器单元52的位线接触件42连接。位线84相对于字线30正交地穿过DRAM芯片10。相邻行(或列)的位线接触件42连接到相同的位线84。
参考图11，本发明的另一个实施例包括具有掩埋字线130的DRAM芯片100，其中垂直晶体管112在平行于字线130取向的沟槽118内具有掩埋带126。图11表示沿图12剖线11-11所做的根据本发明之DRAM芯片100的部分剖面。DRAM芯片100包括用于访问沟槽电空器116的存储节点114的垂直晶体管112。通过将沟槽118刻蚀到衬底120形成存储节点114。衬底120一般由硅制成，但也可使用其它合适的材料。沟槽118由填充材料122填充，优选用多晶硅。沟槽118还具有环124以及在其中形成并在沟槽118内壁四周延伸的薄介质119。环124由介质材料形成，优选为氧化物，例如二氧化硅。薄介质119和环124可防止电荷从存储节点114漏泄入衬底120。
掩埋带126将存储节点114电耦合到垂直晶体管112。正如图11所示，掩埋带126相对于字线130以平行方向延伸。掩埋带126优选包括多晶硅或掺杂多晶硅。掩埋带包括向外扩散区108(杂质向外扩散以形成较好连接)，其伸展到沿着字线130侧壁的晶体管沟道。浅沟槽隔离128(STI)将存储节点114和掩埋带126从有源区、其它器件和金属线电隔离开。STI128包括介质材料，优选为氧化物，例如二氧化硅。字线130贯穿DRAM芯片100。所示字线130掩埋在衬底120的顶部表面132之下。字线130用作为垂直晶体管112的栅极导体(GC)。字线130在侧壁134上邻近衬底120(见图14)。
位线接触件142形成在介质层144内。位线接触件142优选包括钨、铝或其它合适的接触金属。位线接触件142在接触区146耦合到垂直晶体管112(见图13)。在一个实施例中，接触区146可以包括附加材料以增加电导率，例如接触区可以包括硅化物或者自对准硅化物(例如钛、钴或钨)。位线接触件142将位线148电连接到垂直晶体管112。在一个实施例中，位线接触件142与上述支持接触件同时形成。
当被字线130激励时，垂直晶体管112导通。位线142作为源极(或漏极)，存储节点114作为漏极(或源极)。当电荷存储在存储节点114时，例如在写操作时，存储节点114被电源(未示出)引入低电势。字线130和位线148被激励，垂直晶体管112在位线148和存储节点114之间导通(通过掩埋带126)以给存储节点114充电。掩埋带126相对于字线130平行，并且包括其中掺杂的向外扩散区。这里说明根据本发明的垂直晶体管112掺杂和形成的细节。
参考图12，其示出DRAM芯片100的平面图。对多个存储器单元152，示出了沟槽118、垂直晶体管112的有源区150(图11)和位线接触件142。还示出了字线130。沟槽118、有源区150和位线接触件142的形状再次基本相同。以此方式，可获得大约等于或小于4F2的单元面积，F是最小特征尺寸(正如框“A”所示)。也可以设计更大的单元面积。沟槽118、有源区150和接触件142沿字线130移动。沟槽118、有源区150和位线接触件142近似相同的形状允许用相同的光刻形状来加工处理DRAM芯片100，因此简化了工艺，降低了成本。在优选实施例中，沟槽118、有源区150和位线接触件142的形成使用相同的光刻刷掩膜。
正如图12所示，每个存储器单元都包括它自己的形成开路位线结构体系的有源区150。该结构体系提供了与相邻存储器单元有源区的隔离，由此减小了各自的干扰。其它的结构体系利用了下面将参考图22所说明之结构体系的垂直晶体管。
参考图13，对于DRAM芯片100，示出了沿图12剖线13-13所做的剖面图。剖线13-13在字线130外部，其详细展示了垂直晶体管112。
参考图14，对于DRAM芯片100，示出沿图12剖线14-14所做的剖面图。图14表示出横向剖开的字线130，用以与图1实施例相比图示地说明在取向上的差别。虚线所示的掩埋带126进一步说明根据本发明的该实施例中它的取向。邻近字线130的侧壁有器件沟道。字线130优选包括更导电的中心部分136。在一个实施例中，中心部分136包括金属硅化物，便如为硅化钨，或者自对准硅化物，例如为自对准硅化钨。字线130被介质层140包围，该介质层优选为与STI128相同的介质材料。栅极介质166与字线130的侧壁134邻近。字线130用作栅极导体，用于激励垂直晶体管112。
参考图15，示出的结构具有刻蚀的沟槽118，环124和形成的薄介质层119以及淀积在衬底120内的填充材料122。还示出了掩埋带126向外扩散区127。先于沟槽118的刻蚀，在衬底120上形成热缓冲垫层154和缓冲垫层156。热缓冲垫层154优选二氧化硅，其在高温下通过将硅衬底120暴露于氧气中形成。缓冲垫层156优选包括氮化硅。除其它之外，缓冲垫层156用作为掩膜，以按照本领域技术人员公知的技术在衬底120中进行有选择地刻蚀沟槽118。
参考图16，沟槽118的顶部部分完全用介质材料158例如为氧化物(沟槽顶氧化物)来填充。使用有源区掩膜，一部分衬底120，环124，填充物122，热缓冲垫层154和缓冲垫层156被去掉，并且STI128被淀积在其中。STI128和介质材料158优选为相同材料，例如为二氧化硅。STI128的顶部表面160做成与衬底120的项部表面132大约相同的水平面。
参考图17，在去掉缓冲垫层156之后，可以在DRAM芯片100上淀积第二缓冲垫层162，以优化随后的字线形成。第二缓冲垫层162与缓冲垫层156为相同材料，优选为相对于氧化硅可进行选择性刻蚀的氮化硅。构图和刻蚀第二缓冲垫层162来构图和刻蚀STI128和衬底120的部分164，用以形成刻蚀位置168。
用硼、磷、砷或其它合适的半导体掺杂材料来注入部分164。164部分优选用本领域技术人员公知的离子注入工艺来注入。垂直晶体管112的阈值电压和类型(图11)由离子类型和掺杂剂量决定。
形成邻近164部分的刻蚀位置168以掩埋字线130。栅极介质166形成在164部分上，其在刻蚀期间暴露出。在优选实施例中，栅极介质166是淀积的氧化硅材料或者热氧化物或氮化物，或者是其组合。
参考图18，用导电材料170例如多晶硅来填充刻蚀位置168并在表面132之下做成凹状。淀积导电材料以形成字线130。
参考图19，在优选实施例中，借助于最好由氧化物或氮化物形成的间隔层161，凹处172形成在导电材料170。高导电材料174淀积在凹处172中。材料174的功能是通过增加它们的电导率来提高字线130的性能。材料174可以包括硅化物(例如由淀积和凹形工艺淀积)，例如硅化钨，可以包括自对准硅化物，例如自对准硅化钨或其它合适的材料。
参考图20，间隔层161用缓冲垫层162移去。介质材料的淀积和平面化或者淀积和凹形，两者都向下朝着表面132，形成与STI128的相同材料层140，优选为氧化物。介质层140掩埋字线130。或者，通过机械的或者化学的工艺，例如化学机械抛光(CMP)来剥离缓冲垫层162和热缓冲垫层154，由此制备用于接触件形成的顶部表面132。
再参考图14，淀积和构图介质层144以在其中接收位线接触件142。位线接触件142形成在介质层144之内。位线接触件142优选包括钨、铝或合适的接触材料。位线接触件142在接触区按图1所述耦合到垂直晶体管112。位线接触件142将位线148电连接到垂直晶体管112。由于垂直晶体管112与沟槽118分开形成，因此避免了沟槽118处理步骤内部的过载，例如该沟槽不会过加工。
参考图21A-21C，示出了根据本发明的DRAM芯片100的位线结构。正如图21A所示，示出的位线180与存储器单元152的位线接触件142连接。存储器单元152按六角形图形配置以增加DRAM芯片100上的单元密度。由于存储器单元152的六角形图形，位线180按“之字形”图形取向。正如图21B所示，示出的位线182与存储器单元152的位线接触件142连接。位线182对角地穿过DRAM芯片100。位线182保持与字线130交叉，但可以不与字线130正交。正如图21C所示，示出的位线184与存储器单元152的位线接触件142连接。位线184相对于字线130正交地穿过DRAM芯片100。
参考图22，所示DRAM芯片200带有垂直器件12，其具有垂直于字线30的掩埋带26(见图1)。在存储器单元206之间共用可获得的接触区202和位线接触件204。接触区202直接在接触件204的下方。存储器单元206包括根据本发明的沟槽208和垂直晶体管。位线210的构图是直接通过接触件204并基本上垂直于字线214。还示出了有源区212，并且其在邻近垂直器件之间共用。使用图22所示结构的存储器单元可以具有大约42/3F2的单元面积，如框“B”所示，这里F是芯片的最小特征尺寸。图22示出了一种结构，这里掩埋带26垂直于字线214，当然，对于具有平行于字线214之掩埋带216的垂直器件，正如图23所示，类似的结构也是可能的。唯一的差别是沟槽208沿字线214替换。
尽管已对垂直器件的优选实施例及半导体芯片的方法做了说明(其是示例性的，而不是限制性的)，应当注意到，按照上述提示，本领域技术人员能够做修改和改变。因此，可以理解，按照由附带权利要求所概括的本发明之范围和精神之内，可以按具体实施例来做改变。因此，尽管按专利法要求用详细的和具体的方式说明了本发明，但是在附带权利要求中还是提出了用文字专利所要求保护的权利要求。
Claims (17)
1.一种半导体器件，包括：
形成有沟槽的衬底，该沟槽包括设置在该沟槽之内的存储节点；
设置在该衬底表面的下面并邻近一部分该衬底的字线；和
沿上述衬底的上述一部分垂直设置的晶体管，其中字线用作为所述垂直设置的晶体管的栅极，上述存储节点和位线分别用作为源极和漏极之一，使得当被字线激励时，该晶体管在存储节点和位线之间导通；和
上述垂直设置的晶体管位于占据第一布线区域的一个有源区内，上述沟槽位于第二布线区，所述第一布线区具有第一特征尺寸，所述第二布线区具有第二特征尺寸，其中第一和第二特征尺寸平行并且相等。
2.根据权利要求1的半导体器件，还包括用于将位线电连接到晶体管的接触件。
3.根据权利要求2的半导体器件，其中接触件在接触区电连接到晶体管，并且该接触区包括硅化物和自对准硅化物中一个。
4.根据权利要求1的半导体器件，还包括用于通过晶体管访问存储节点的掩埋带，其中掩埋带垂直于字线长度方向取向。
5.根据权利要求1的半导体器件，还包括用于通过晶体管访问存储节点的掩埋带，其中掩埋带平行于字线长度方向取向。
6.根据权利要求1的半导体器件，其中字线还包括相对于字线的外部区域具有增大的电导率的中心区域。
7.根据权利要求1的半导体器件，还包括邻近字线的有源区，其形成用于在位线和存储节点之间导通的沟道。
8.根据权利要求7的半导体器件，其中有源区被至少一个晶体管利用。
9.一种动态随机存取存储器芯片的存储器单元阵列，每个存储器单元包括：
垂直设置的晶体管，其具有形成用于访问存储节点之沟道的有源区，每个存储节点设置在每个存储器单元的沟槽内；
将晶体管耦合到位线的接触件，其中沟槽、有源区和接触件具有平行和相等的特征尺寸和用于改进动态随机存取存储器芯片加工工艺的相同形状。
10.根据权利要求9的存储器单元阵列，其中存储器单元以六角形图形配置。
11.根据权利要求10的存储器单元阵列，还包括连接到六角形图形的存储器单元的位线，其中位线以之字形图形配置。
12.根据权利要求10的存储器单元阵列，还包括连接到六角形图形的存储器单元的位线，其中位线垂直于字线配置。
13.根据权利要求10的存储器单元阵列，还包括连接到六角形图形的存储器单元的位线，其中位线以相对于字线呈对角图形配置。
14.根据权利要求9的存储器单元阵列，其中每个存储器单元具有大约4F2的单元面积，这里F是动态随机存取存储器芯片的最小特征尺寸。
15.根据权利要求9的存储器单元阵列，其中所述相同形状包括由相同的光刻确定的形状，其中使用相同的光刻掩膜来形成沟槽、有源区和接触件的形状。
16.根据权利要求2的半导体器件，其中所述接触件在一个接触区域电连接晶体管，所述接触区域包括与第一和第二特征尺寸平行和相等的第三特征尺寸。
17.一种动态随机存取存储器芯片的存储器单元阵列，每个存储器单元包括：
垂直设置的晶体管，其具有形成用于访问存储节点之沟道的有源区，每个存储节点设置在每个存储器单元的沟槽内；
将晶体管耦合到位线的接触件，其中沟槽、有源区和接触件具有用于改进动态随机存取存储器芯片加工工艺的相同形状；
连接以六角形图形配置的存储器单元的位线，其中位线以之字形图形配置。
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