CN1165997C - 具有至少一个电容的集成电路及其制造方法 - Google Patents

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Abstract

具有至少一个电容的集成电路，所述电容位于一个衬底(1)的表面上，电容的第一电容电极具有一个底部(T)和设置在该底部(T)上的侧部(S)。至少侧部(S)的第一侧面呈波浪形状，使得该侧面交替沿直线构成凸形和凹形，所述直线分布在一个平行于所述衬底(1)表面的平面上。所述侧部(S)可通过在沟道(V)内淀积导电材料生成，而沟道是在一个薄膜结构内制出的，薄膜的各层交替由一种第一材料和一种第二材料组成，并且相对第二材料，对第一材料进行选择性湿法腐蚀，直至到达一个第一深度。在第一电容电极上制出电容介质(KD)。以所述电容介质(KD)为界毗连一个第二电容电极(P)。

Description

具有至少一个电容的集成电路及其制造方法
技术领域
本发明涉及一种集成电路，即一种在衬底上制出的电路，具有至少一个电容。
背景技术
这种集成电路例如公开在英国专利文献GB2294591A中。为制造出电容，首先要淀积一层非晶硅。在其上面制出一个掩模，该掩模由分布在非晶硅层上的孤岛组成。借助掩模进行硅腐蚀，使得非晶硅层产生一个粗糙表面。通过加热使非晶硅层转变成一层多晶硅，并将其作为电容的第一电容电极。在该第一电容电极上制出电容介质，然后在其上面设置一个第二电容电极。
发明内容
本发明的任务是，制造一种具有至少一个电容的集成电路，该电容需要的空间小，而且和已有技术相比容量大。此外，还提供一种制造该集成电路的方法。
以上任务的解决方案是，提供一种集成电路，具有至少一个电容和一个配置的选择晶体管，其中，所述电容位于一个衬底的表面上，所述电容的第一电容电极具有一个底部和设置在该底部上的侧部，所述侧部具有一个第一侧面和一个第二侧面，两者相对设置，其相互间的距离小于侧部的高度，至少侧部的第一侧面呈波浪形状，使得该侧面交替沿直线构成凸形和凹形，所述直线分布在一个平行于所述衬底表面的平面上，在所述侧部以及所述底部的至少一个位于所述衬底的背面表面上设置电容介质，以所述电容介质为界毗连一个第二电容电极，设置有一个安置在衬底中的沟道，在所述沟道中在一个底部分布有一个位线，所述位线具有一个金属部分和一个含有掺杂的硅的部分，并且在所述底部之上构成一个字线，设置有一个垂直的晶体管，一个第一掺杂区在含有掺杂的硅的位线的部分处与所述垂直的晶体管相邻接，一个栅极介质在字线处与所述垂直的晶体管相邻接并且另一个掺杂区在所述电容的底部处与所述垂直的晶体管相邻接。
所述电容由于具有第一电容电极的第一侧面，和基本上仅具有水平表面的第一电容电极的电容相比，在相同面积的情况下具有更高的电容量。
第一侧面通过所述凸形和凹形，和平直的侧面相比，其面积更大，所以提高了电容量，而无需增加电容的面积。
优选采用波浪形状的凸形和凹形，使第一侧面没有棱边，从而不会形成局部电场的提高，所以电容的漏电电流极小。
以下是这种集成电路的制造方法，它同样解决了所述问题。
在所述衬底的一个表面上制出薄膜结构，其薄膜交替由掺杂的多晶硅和未掺杂的多晶硅构成，制出将所述薄膜结构隔离的沟道，所述掺杂的多晶硅相对未掺杂的多晶硅有选择地以湿法腐蚀到一个第一深度，淀积导电材料，从而在沟道的一个边沿制出所述电容的第一电极的侧部，该侧部具有至少一个波浪形侧面，该侧面朝向所述沟道，并交替具有凹形和凸形，除掉位于所述沟道以外的部分导电材料，除掉所述薄膜结构，制出第一电容电极的侧部和底部，使得所述侧部位于底部上面，所述侧部和底部的至少一个位于衬底的背面表面上具有所述电容介质，以所述电容介质为界毗连第二电容电极。
通过对第一种材料的湿法腐蚀，在第二种材料上可对沟道的边缘加以改变，产生波浪形状，交替出现凸形和凹形。这种形状也可用于第一电容电极的侧部，其方式是在沟道的边缘淀积导电材料。
所述凸形和凹形沿直线延伸，该直线位于平行于衬底表面的一个平面上，因为薄膜层同样也平行于衬底表面。每个薄膜层都确定一个凹形或凸形。
对第一种材料的腐蚀深度越深，凸形和凹形的凹凸程度就越大。
作为第一种材料例如可采用n掺杂的多晶硅，作为第二种材料适于采用不掺杂的多晶硅。在这种情况下，例如可采用HNO3+HF作为腐蚀剂。
作为一种选择，第一种材料也可由未掺杂的多晶硅组成，而作为第二种材料可采用p掺杂的多晶硅。在这种情况下，例如可采用胆碱作为腐蚀剂。
作为第一种材料和第二种材料可采用所有可选择性腐蚀的材料。
特别有利的是使用多晶硅，而且薄膜内的掺杂材料浓度沿垂超直方向的梯度降低。其结果是，该薄膜具有不同强度的腐蚀性。如果对掺杂材料浓度进行调节，使第一种材料的薄膜在边缘区域，即在上下区域有选择地被腐蚀，则得到的凹形和棱边形状相比，具有非常平滑的曲线。
一种具有特别高容量的电容的实现方式是，第一电容电极和/或第二电容电极用金属制成。
例如第一电容电极用WN、铂和氧化钌。第二电容电极例如用TiN、钨或铂。
一种特别高的电容量的实现方式是，电容介质具有非常高的介电常数。作为电容介质的材料例如可使用Ta2O5，钛酸钡锶或者氧化铝。
为简化工艺，一种有利的方案是，将下部同时和侧部制出。例如下部是通过淀积导电材料制成的，而且是在沟道底部制出侧部时进行。第一电容电极此时由唯一一层薄膜构成。下部的厚度，垂直于衬底表面测量，基本等于侧部的厚度，该厚度等于两个侧面之间的距离。下部呈片状。侧部沿下部的一个边设置。因为第一侧面面对沟道，所以第一侧面是朝外的。第一电容电极的形状为一个上面开口的圆柱体。第一电容电极是在沟道内产生的。为除掉位于沟道外面的导电材料部分，可用一种辅助材料充满所述沟道。该辅助材料作为腐蚀导电材料时的掩模，所以导电材料可以保留在沟道内。
另一种选择是，在需要制造的第一电容电极周围产生所述沟道。在这种情况下，第一电容电极的下部是在沟道构成的薄膜结构下面产生的。该步骤可在产生薄膜结构之前或者在除掉薄膜结构之后进行。此时侧部的第一侧面是朝内的。
所述薄膜结构例如可在一个导电层上产生。在制造沟道时要将导电层暴露。然后除掉导电材料。将导电材料排除在沟道以外，例如可通过再腐蚀实现，从而在沟道底部暴露出导电层。如果要求沟道围绕第一电容电极形成，则应除掉位于沟道底部的导电层部分。如果要在沟道内制出第一电容电极，则应在除掉薄膜结构后，去掉位于该薄膜结构下面的导电层部分。从所构成的导电层中可在两种情况中形成第一电容电极的下部。
如果要在第一电容电极的下部之后产生侧部，则侧部也可在该下部边缘以外的其他地方制出。特别是每个电容要制出多个沟道时，则第一电容电极具有多个侧部。为了实现电容具有非常小的面积，可在制造沟道时使用一种掩模，它至少部分地具有空间形状，即侧面尺寸较小。
一种特别高容量电容的实现方式是，侧部的第二侧面具有凹形和凸形。为了在去掉导电材料时，将沟道的边缘形状转移到第二侧面，薄膜结构的薄膜厚度要大于待去掉的导电材料的一半厚度和/或腐蚀到第一种材料的第一深度要小于待去掉的导电材料的一半厚度。
另一种选择是，只有第一侧面呈波浪形状。
薄膜层厚最好在10nm至30nm之间。淀积的导电材料厚度，即第一电容电极的侧部的两个侧面之间的间隔最好为15nm至25nm。第一种材料的腐蚀深度最好为10nm至30nm。所述集成电路例如具有一种DRAM光电管结构。
第一电容电极的下部例如与位于其下面的一个晶体管相连。所述晶体管和电容至少构成一个存储单元。所述存储单元经字线和垂直于字线布置的位线相连。
所述DRAM光电管结构例如是一种单晶体管存储器单元结构，其中每个存储单元都具有一个电容和一个与其相连的晶体管。在这种情况中，第一电容电极的下部与所述晶体管的一个源/漏区相连。
所述连接例如经一个触点实现。另一种选择是，所述第一电容电极的下部直接与晶体管的源/漏区相接。
附图说明
下面对照附图所示实施例对本发明作进一步的说明。
图1A表示一个衬底的剖视图，在其上面制出一个第一绝缘层、一个辅助层、一个掺杂区、第一沟道、一个绝缘层和位线的下部。
图1B表示一个图1A所示衬底的俯视图，其中表示出第一沟道、掺杂区和一个第一掩模。
图2A表示一个图1A所示衬底的剖视图，其中去掉了辅助层，并制出位线的上部、晶体管的下部源/漏区、栅极介电层、字线、保护层、隔离层、第二沟道、绝缘结构和晶体管的上部源/漏区。
图2B表示一个图2A的剖视图，它是垂直于图2A所示衬底工艺步骤完成后的剖视图。
图2C表示一个图2A的剖视图，它是在图2A的工艺步骤完成后沿第二沟道所作的平行剖视图。
图2D表示图1B的俯视图，其中表示出的有字线、第一沟道、第二沟道、隔离层和第二掩模。
图3A表示图2B的剖视图，其中制出了触点。
图3B表示图2D的俯视图，其中表示出字线、位线和第三掩模。
图4A表示图3A的剖视图，其中已制出第二绝缘层、薄膜结构和其他绝缘结构。
图4B表示一个图4A的剖视图，它是穿过所述衬底，沿一条位线在完成了图4A的工艺步骤后所做的平行剖视图。
图5A表示图4A的剖视图，其中已制出沟道和其他沟道(见图5C所示)。
图5B表示图4B的剖视图，已完成了图5A的工艺步骤。
图5C表示一个图5A的剖视图，它是穿过所述衬底，沿一条字线连接区，在完成了图5A的工艺步骤后所做的平行剖视图。
图5D表示图3B的剖视图，它是在完成了图5A的工艺步骤后，表示出字线、位线、沟道和其他沟道。
图6表示图5A的剖视图，其中制出了电容器的第一电容电极。
图7A表示图6的剖视图，其中制出了电容介质，第二电容电极、其他位线和其他字线。
图7B表示图5B的剖视图，其中已完成图7A的工艺步骤。
图7C表示图5C的剖视图，其中已完成图7A的工艺步骤。
以上附图未按比例尺画出。
具体实施方式
在一个实施例中，衬底1的初始材料采用硅，在其一个表面区域进行了p掺杂，掺杂材料浓度约为1016cm-3。
通过加热氧化制出厚度约30nm的SiO2第一绝缘层I1(见图1A)。
通过注入n掺杂离子可产生厚度约50nm的掺杂区D，该区位于第一绝缘层I1上，并且具有约1020cm-3的掺杂材料浓度(见图1A)。
通过淀积氮化硅产生厚度约100nm的辅助层(未画出)。
通过在衬底1上进行掩模腐蚀，产生基本上相互平行的、约500nm深的沟道G1(见图1A)。第一沟道G1约100nm宽，并且相互间隔约100nm。用于辅助层和第一绝缘层I1的腐蚀剂例如可采用CF4+CHF3。用于衬底1的腐蚀剂例如采用HBr。辅助层随后要用热磷酸重新除掉。
为制出厚度约15nm的绝缘层I需进行一次热氧化(见图1A)。
为制出位线B的下部，要淀积一层厚度约50nm的氮化钨，并反向腐蚀约400nm宽。
借助于未覆盖矩形区域的用光致蚀刻制成的第一掩模M1将绝缘层I的暴露部分除掉。所述矩形区域覆盖在第一沟道G1的第一边缘(见图1B)。所述矩形区域的边长约100nm。沿一条位线B相邻的矩形区域之间的间隔约为300nm。将相邻位线B的第一边缘覆盖的矩形区域相互错开设置，所以在相对衬底1表面的投影垂线上以及平行于位线B的方向上，有位线B的矩形区域位于相邻位线B的两个矩形区域之间。一个最外侧的第一沟道G1被第一掩模M1完全覆盖(见图1B)。与最外侧的第一沟道G1相邻的是一个条形字线连接区，它平行于所述第一沟道G1布置。
随后除掉第一掩模M1。
然后淀积一层约1.5nm厚的氮化硅层(未画出)。
为制出位线B的上部，就地淀积一层厚度约50nm的n掺杂多晶硅，并用诸如CF4/SF6反向腐蚀约330nm宽。在所述第一掩模M1没有覆盖的矩形区域上，所述位线B直接位于衬底1上(见图2A)。
为产生约5nm厚的栅极介质GD，要进行一次热氧化(见图2A)。
在热氧化操作中，掺杂材料从位线B的上部扩散到相邻的衬底1中，并在该处形成晶体管的下部源/漏区S/DU(见图2A)。
为制出字线W，就地淀积一层厚度约100nm的n掺杂多晶硅，然后在上面淀积一层厚度约50nm的硅化钨(见图2A、2B和2D)。
为制出保护层SS淀积一层厚度约200nm的氮化硅(见图2A、2B)。
通过掩模腐蚀对保护层SS、硅化钨和多晶硅进行SiO2选择腐蚀，从而暴露出位于位线B上的栅极介质GD部分，以及第一绝缘层I1部分。通过该步骤，可从硅化钨和多晶硅制出字线W，它垂直于位线B布置，并具有伸到第一沟道G1内的扩大部分。所述字线W宽约100nm，相互之间的间隔约100nm。适用于硅化钨和多晶硅的腐蚀剂例如是HCl+Cl2。
借助于的用光致蚀刻制成的条形第二掩模M2，对硅化钨和多晶硅进行SiO2和硅的选择腐蚀，所述条形对位于两个字线W之间的区域采用隔区覆盖。从而制出第二沟道G2，它垂直于第一沟道G1设置，并且在第一沟道G1的范围内仅延伸到位线B的下部，而其在第一沟道G1以外的部分深约420nm(见图2B、2C和2D)。适用的腐蚀剂例如是CHF3+NF3。
最外侧的第二沟道G2确定了位线的连接区。
通过第一沟道G1和第二沟道G2构成了掺杂区D。用该掺杂区D可制出晶体管的上部源/漏区S/DO。
为制出隔离层SP，要淀积一层厚度约20nm的氮化硅，并进行反向腐蚀。再除掉第二掩模M2。
在字线W之间制出绝缘结构IS，其方式是淀积一层厚度约100nm的SiO2，然后通过化学机械抛光进行平面处理，直到露出保护层SS(见图2B和图2C)。
借助于用光致蚀刻构成的第三掩模M3将通向上部源/漏区S/DO的接触孔打开，所述光致蚀刻不得覆盖位于位线和字线之间的、而且不属于字线连接区的矩形区域(见图3A和图3B)。
所述接触孔用接触片K填充，其方式是就地淀积一层厚度约100nm的掺杂多晶硅，并通过化学机械抛光进行平面处理，直到保护层SF露出。然后通过溅射涂敷一层厚约10nm的钛。通过在750℃下进行约20秒钟的加热步骤，在所淀积的多晶硅上形成约20nm厚的硅化钛区。例如使用NH4OH+H2O2将钛腐蚀并除掉残余的钛，便可得到由多晶硅和硅化钛构成的接触片K。
然后在约870℃下进行第二次约10秒钟的加热步骤，使所述硅化钛转变成低电阻相。
通过淀积一层厚度约30nm的SiO2制出第二绝缘层I2(见图4A和4B)。
然后交替采用厚度分别为20nm的由多晶硅构成的n掺杂层N和未掺杂层U制出薄膜结构。所述薄膜结构的薄膜层N、U的数量约为50。为表示清楚起见，图中仅表示出几层。在位线和字线连接区域，所述薄膜结构可通过另一层SiO2绝缘结构IS′取代，其方式是去掉所述薄膜结构的相应部分，并淀积一层厚度约1000nm的SiO2，再通过化学机械抛光进行平面处理，直到露出所述薄膜结构(见图4B)。
为制出沟道V，可通过掩模腐蚀在位线接触区去掉部分所述薄膜结构以及部分其他的绝缘层IS′(见图5A、5B和5D)。所述沟道V在薄膜结构的范围内，位于接触片K的上方，并且分别具有约100nm的宽度和约300nm的长度。
通过掩模腐蚀可制出其他沟道V′。其方式是，将字线连接区中的部分其他绝缘结构IS′和部分保护层SS除掉(见图5C和5D)。
接着从未掺杂硅中选择掺杂硅进行湿法腐蚀，例如采用HNO3+HF，腐蚀深度约20nm，使得薄膜结构范围内的沟道V的边沿呈波浪形状(见图5A)。
为制出电容的第一电容电极，要淀积一层厚度约20nm的氮化钨。所述沟道V和其他沟道V′用光致蚀刻填充。然后通过化学机械抛光去掉氮化钨，直到露出薄膜结构的表面(见图6)。从所述氮化硅中形成了位于沟道V中的第一电容电极。该第一电容电极分别由一个片状的下部T和一个位于其上的侧部S组成。侧部S沿下部T的一个边缘布置，并具有波浪形侧面(见图6)。将光致蚀刻除掉。
接着通过腐蚀除掉薄膜结构，即有选择地将硅从氮化钨和SiO2中除掉，例如采用腐蚀剂SF6。
为制出电容介质KD，要淀积一层厚度约10nm的Ta2O5，从而在第一电容电极的侧部S和下部T上制出电容介质KD。作为第二电容电极P的一部分，要淀积一层厚度约10nm的TiN。
借助于由光致蚀刻构成的第三掩模(未画出)，将第一电容电极覆盖，对TiN和Ta2O5进行湿法腐蚀，并将其去掉，从而在位于字线和位线连接区中的沟道V和其他沟道V′中除掉TiN和Ta2O5。
然后去掉第三掩模。
再淀积一层厚度约100nm的钨，并进行化学机械抛光和结构化处理。
从钨以及位于下面的TiN中，在第一电容电极的范围内产生出第二电容电极P(见图7A)。所述第二电容电极P是所有电容的共用电容电极。
在字线连接区内，用钨可产生导线W′，它可构成所制造的DRAM光电管结构的外部引线(见图7C)。
在位线连接区内将产生导线B′，它通向所制出的DRAM光电管结构的外部(见图7B)。
对所述实施例可以设想出许多变化，它们同样属于本发明的范围。例如所述薄膜层、区域、沟道、沟槽和结构的尺寸可匹配对应的要求。同样原理也适用于对材料的选择。

Claims (8)

1.一种集成电路，具有至少一个电容和一个配置的选择晶体管，其中，
-所述电容位于一个衬底(1)的表面上，
-所述电容的第一电容电极具有一个底部(T)和设置在该底部(T)上的侧部(S)，
-所述侧部(S)具有一个第一侧面和一个第二侧面，两者相对设置，其相互间的距离小于侧部(S)的高度，
-至少侧部(S)的第一侧面呈波浪形状，使得该侧面交替沿直线构成凸形和凹形，所述直线分布在一个平行于所述衬底(1)表面的平面上，
-在所述侧部(S)以及所述底部(T)的至少一个位于所述衬底(1)的背面表面上设置电容介质(KD)，
-以所述电容介质(KD)为界毗连一个第二电容电极(P)，
-设置有一个安置在衬底(1)中的沟道(G1)，在所述沟道(G1)中在一个底部分布有一个位线(B)，所述位线(B)具有一个金属部分和一个含有掺杂的硅的部分，并且在所述底部之上构成一个字线(W)，
-设置有一个垂直的晶体管，一个第一掺杂区(S/DU)在含有掺杂的硅的位线(B)的部分处与所述垂直的晶体管相邻接，一个栅极介质(GD)在字线处与所述垂直的晶体管相邻接并且另一个掺杂区(S/DO)在所述电容的底部(T)处与所述垂直的晶体管相邻接。
2.如权利要求1所述的集成电路，其中，
-所述底部(T)呈片状，
-所述侧部(S)沿所述底部(T)的边缘布置，
-所述侧部(S)的第一侧面朝外布置。
3.如权利要求2所述的集成电路，其中，
-所述侧部(S)的第二侧面与第一侧面的结构一样，并且第一侧面的凹形位于第二侧面的凸形对面。
4.如权利要求1至3中任何一项权利要求所述的集成电路，其中，
-所述集成电路是一个具有存储单元的DRAM光电管结构，它由字线(W)和垂直其布置的位线(B)连接，
-所述底部(T)与一个位于其下面的晶体管源/漏区(S/DO)相连，
-所述晶体管和电容构成一个存储单元。
5.具有至少一个电容的集成电路的制造方法，其中，
-在所述衬底(1)的一个表面上制出薄膜结构，其薄膜(U，N)交替由掺杂的多晶硅和未掺杂的多晶硅构成，
-制出将所述薄膜结构隔离的沟道(V)，
-所述掺杂的多晶硅相对未掺杂的多晶硅有选择地以湿法腐蚀到一个第一深度，
-淀积导电材料，从而在沟道(V)的一个边沿制出所述电容的第一电极的侧部(S)，该侧部具有至少一个波浪形侧面，该侧面朝向所述沟道(V)，并交替具有凹形和凸形，
-除掉位于所述沟道(V)以外的部分导电材料，
-除掉所述薄膜结构，
-制出第一电容电极的侧部(S)和底部(T)，使得所述侧部(S)位于底部(T)上面，
-所述侧部(S)和底部(T)的至少一个位于衬底(1)的背面表面上具有所述电容介质(KD)，
-以所述电容介质(KD)为界毗连第二电容电极(P)。
6.如权利要求5所述的方法，其中，
-所述底部(T)是通过淀积导电材料，在制造所述侧部(S)时在沟道(V)的底面制出的。
7.如权利要求6所述的方法，其中，
-所述薄膜结构的薄膜(U，N)厚度大于淀积的导电材料的一半厚度，和/或腐蚀到掺杂的多晶硅的第一深度小于淀积的导电材料的一半厚度。
8.如权利要求5至7中任何一项权利要求所述的方法，其中，
-制出一个晶体管，并且与在其上面制出的第一电容电极的底部(T)相连，
-所述晶体管和电容构成一个存储单元，
-构成多个与所述存储单元相似的存储单元，
-所述存储单元由字线(W)和垂直其布置的位线(B)连接，制成DRAM光电管结构的集成电路。
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