CN1490871A - 具有柱型帽盖层的半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims description 74
- 238000005260 corrosion Methods 0.000 claims description 41
- 230000007797 corrosion Effects 0.000 claims description 41
- 238000003860 storage Methods 0.000 claims description 35
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 34
- 239000004020 conductor Substances 0.000 claims description 30
- 238000005516 engineering process Methods 0.000 claims description 29
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 230000003628 erosive effect Effects 0.000 claims description 8
- 230000009977 dual effect Effects 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 18
- 238000005192 partition Methods 0.000 description 22
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 208000005189 Embolism Diseases 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
一种具有柱型帽盖层的位线结构的半导体器件。一种实现充分的工艺余量和减小寄生电容的制造该器件的方法。该器件可以包括形成在半导体衬底上的绝缘膜，以及具有位线接触和凹槽形状的位线图形，位线形成在位线接触和部分位线图形上，并由绝缘膜围绕，位线帽盖层形成在位线图形内的位线和绝缘膜上，从绝缘膜突出。位线帽盖层的突出部分比位线的宽度宽。
Description
相关申请的交叉引用
本申请要求2002年8月23申请的韩国专利申请号No.2002-50246的优先权，在此引入其全部内容作为参考。
技术领域
本公开一般涉及半导体器件的位线结构，更具体地说，涉及通过形成柱型帽盖层减小寄生电容和提高工艺余量的半导体器件的大马士革位线结构及其制造方法。
背景技术
随着半导体器件的尺寸减小，位线和数据线的线宽也减小，由此增加位线电阻。为了解决该问题，金属膜如钨经常用于位线材料，代替金属硅化物如硅化钨(WSix)。
图1是说明具有COB(电容器在位线上)结构的现有技术的半导体器件的示图。图2A-2D和图3A-3D是说明常规半导体器件的制造方法的截面图，其中图2A-2D是沿图1的IA-IA′线的剖面图，图3A-3D是沿图1的IB-IB′线的剖面图。图4是常规半导体器件的截面图，沿图1的IC-IC′线。
参考图2A和图3A，提供包括有源区101和场效应区的半导体衬底100。通过常规的STI(浅沟槽隔离)工艺，在半导体衬底100的场效应区形成STI隔离膜105。
参考图3A，在半导体衬底100上形成栅极110，每个栅极包括层叠的栅绝缘膜111、栅电极材料113和帽盖层115以及形成在侧壁上的隔片117。
参考图2A和3A，在衬底的整个表面上形成包括栅极110的第一中间绝缘层120之后，形成露出部分有源区101的接触125，例如SAC(自对准接触)。以及，在接触125上形成由多晶硅膜等构成的接触焊盘130。此时，尽管在图中未示出，接触焊盘130电连接到形成在有源区101中的预定导电类型的杂质区。
然后，在第一中间绝缘层120上淀积第二中间绝缘层140之后，形成位线接触145，以露出相应的接触焊盘130，亦即，在后续工序中相应的接触焊盘连接位线。
在包括位线接触145的整个表面上淀积用于接触焊盘的金属膜如钨膜之后，通过化学机械抛光工艺(CMP)或深腐蚀工艺腐蚀钨膜，由此在位线接触145中形成位线接触焊盘150。
参考图2B和图3B，在第二中间绝缘层140上连续地淀积用于位线的导电材料161如钨膜和位线帽盖层165如氮化硅膜，并构图以形成位线160。每个位线包括层叠的导电材料161和帽盖层165。位线160电连接到形成在位线接触145中的位线接触焊盘150。在包括位线160的第二中间绝缘层140上淀积用于位线隔片的绝缘膜如氮化硅膜，并腐蚀以形成位线隔片170。
参考图2C和图3C，在包括位线160的第二中间绝缘层140上形成第三中间绝缘层180。通过腐蚀第二和第三中间绝缘层140和180，形成存储结点接触185，以露出接触焊盘130相应的接触焊盘，亦即，相应的接触焊盘连接到后续工艺中形成的存储节点接触焊盘。
在第三中间绝缘层180上淀积多晶硅膜以填充存储节点接触185之后，通过CMP方法等形成存储节点接触焊盘190。存储节点接触焊盘190通过存储节点接触185电连接到接触焊盘130。然后，形成连接到存储节点接触焊盘190的电容器的存储节点200。
现有技术方法通过光刻工艺腐蚀金属膜如钨膜形成位线，因此由于高集成度和增加的工艺复杂性，可能限制具有小的线/隔片的金属图形的腐蚀。
此外，由于当构图用于形成位线的金属膜时，不能使用对微粒和聚合物具有优良去污性，包括OH根的清洗液，例如SC1(标准清洗1)，因此在清洗工序中不可能完全地除去微粒，由此引起缺陷。
为了解决现有技术的上述问题，提出了通过大马士革工艺形成位线的方法。当用大马士革工艺形成具有COB结构的半导体器件的位线时，通过形成具有与氧化膜的中间绝缘层有腐蚀选择性的材料围绕位线是必要的，例如在位线的顶上和侧壁上形成由氮化硅膜构成的帽盖层和隔片，以便在形成存储节点接触的下一个工序中保护位线。
韩国专利特许公开公报No.2001-55685中已经提出通过用帽盖层和隔片完全围绕大马士革位线保护位线的技术。上述技术形成由氮化硅膜构成的隔片完全围绕的位线，由此通过在存储节点接触工序中保护位线获得工艺余量。但是，由于相邻的位线之间的氮化硅膜比氧化膜具有更高的介电常数，因此引起寄生电容增加。
本发明的实施例解决现有技术的这些及其他缺点。
发明内容
本发明的实施例提供一种半导体器件及其制造方法，用于当通过形成柱型位线帽盖层形成存储节点时提高工艺余量。
本发明的实施例还提供一种半导体器件及其制造方法，用于通过用氧化膜围绕位线，减小位线之间和位线和存储节点接触之间的寄生电容。
附图简述
从下面的描述将更容易明白本发明的上述及其他目的和优点，参考附图：
图1是说明具有COB结构的现有技术半导体器件的平面图。
图2A-2D是说明现有技术半导体器件的制造方法的截面图，沿图1的IA-IA′线。
图3A-3D是说明现有技术半导体器件的制造方法的截面图，沿图1的IB-IB′线。
图4是现有技术半导体器件的截面图，沿图1的IC-IC′线。
图5A-5I是说明根据本发明的实施例的半导体器件制造方法的工艺截面图。
图6A-6I是说明根据本发明的实施例的半导体器件的制造方法的工艺截面图。
图7A-7I是说明根据本发明的实施例的半导体器件的制造方法的工艺截面图。
图8A-8D是说明根据本发明的实施例的半导体器件的制造方法的工艺截面图。
图9A-9D是说明根据本发明的实施例的半导体器件的制造方法的工艺截面图。
图10A-10D是说明根据本发明的另一实施例的半导体器件的制造方法的工艺截面图。
图11A示出了位线帽盖层的厚度和寄生电容之间的关系图。
图11B示出了位线隔片和寄生电容之间的关系图。
具体实施方式
下面参考附图更完全地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以以不同的形式体现，不应该认为限于在此阐述的实施例。相反，提供这些实施例以便本公开是彻底的和完全的，并将本发明的范围完全传递给所述领域的技术人员。在图中，为了清楚放大了层的厚度和区域。还应该理解当一个层指在另一层或衬底“上”时，可以直接在另一层或衬底上，或者也可以存在插入层。而且，在此描述和说明的每个实施例也包括它的互补导电类型实施例。
图5A-5I是对应于图1的IA-IA′线的截面图，说明根据本发明的实施例的具有COB结构的半导体器件的制造方法。图6A-6I是说明根据本发明的实施例的半导体器件的制造方法的截面图，对应于图1的IB-IB′线。图7A-7I是说明根据本发明的实施例的半导体器件的制造方法的工艺截面图，对应于图1的IC-IC′线。
参考图5A，图6A和图7A，提供具有有源区301和场效应区的半导体衬底300。通过常规STI(浅沟槽隔离)工艺在半导体衬底300的场效应区中形成STI隔离膜305。
在包括栅极310的衬底的整个表面上淀积第一中间绝缘层320之后，形成露出栅极310之间的部分有源区的接触325，例如，SAC(自对准接触)。以及，在接触325上形成包括导电材料如多晶硅膜的接触焊盘330。此时，尽管在图中未示出，但接触焊盘330电连接到形成在有源区301中具有预定导电类型的杂质区。
然后，在第一中间绝缘层320上淀积第二中间绝缘层340之后，通过执行CMP或深腐蚀工艺平面化第二中间绝缘层340。此时，第二中间绝缘层340形成至约4500至5000的厚度。第二中间绝缘层340包括氧化膜系列例如HDP(高密度等离子体)氧化膜、BPSG膜或其他氧化膜。
参考图5B，图6B和图7B，通过双大马士革工艺腐蚀第二中间绝缘层340形成位线接触345和位线图形355。此时，形成位线接触345以露出接触焊盘330相应的接触焊盘，亦即，相应的接触焊盘连接到在后续工艺中形成的位线。形成位线图形355以跨越栅极，并具有凹槽形状。
当通过双大马士革工艺腐蚀第二中间绝缘层340形成位线接触345和位线图形355时，可以在形成位线接触345之后形成位线图形355或可以在形成位线图形355之后形成位线接触345。此时，通过腐蚀第二中间绝缘层340形成位线接触345，使用接触焊盘330作为腐蚀停止膜。
参考图5C，图6C和图7C，在包括位线接触345和位线图形355的第二中间绝缘层340上淀积用于位线的导电材料如钨膜。参考图5D，图6D和图7D，过腐蚀导电材料361以留在位线接触345和部分位线图形355中。
在此情况下，位线图形355最好具有大约2500的深度，留在位线图形355中用于位线的导电材料362具有大约500厚。通过使用CMP或深腐蚀工艺，或通过使用CMP工艺和深腐蚀工艺可以过腐蚀用于位线的导电材料361。
在本发明的一个实施例中，当位线图形355填充有用于位线的导电材料时，位线接触345也填充，而不是通过另一个工艺在位线接触345中形成接触栓塞之后用位线用的导电材料361填充位线图形。
参考图5E，图6E和图7E，在包括位线图形355的第二中间绝缘层340上淀积用于位线的第一帽盖材料365后，通过CMP或深腐蚀工艺腐蚀的第一帽盖材料365，以填充在位线导电材料362上的位线图形355内。
参考图5F，图6F和图7F，在干腐蚀或湿腐蚀第二中间绝缘层340，以使第一帽盖材料365突出某一厚度之后，在衬底的整个表面上淀积用于位线的第二帽盖材料366。此刻，希望腐蚀第二中间绝缘层340至形成在位线图形355内的位线导电材料362上的第一帽盖材料365的一半厚。
因此，如果位线图形355具有2500的深度，那么用于位线的导电材料362具有500厚，那么希望腐蚀第二中间绝缘层340至1000厚。第一帽盖材料365和第二帽盖材料366包括相对于氧化膜系列如氮化硅膜等的第二中间绝缘层340具有干和湿腐蚀选择性的材料。
参考图5G，图6G和图7G，深腐蚀第二帽盖材料366的氮化硅膜至仅仅留在第一帽盖材料365的氮化硅膜的突出部分的侧壁，作为隔片类型。因此，形成柱型的位线帽盖层369，每个包括具有形成在导电材料362上的柱型第一帽盖材料365和形成在第一帽盖材料365的突出部分的侧壁上具有隔片型的第二帽盖材料367。
此时，由第二中间绝缘层340围绕的部分位线帽盖层369具有与位线图形355和位线360一样的宽度，且突出部分具有大于位线图形355和位线360的宽度。因此，形成位线360，每个位线包括形成在位线图形355内的导电材料362和形成在导电材料362和第二中间绝缘层340上的柱型帽盖层369。
形成帽盖层369的隔片形状的第二帽盖材料367，以仅仅部分围绕柱形第一帽盖材料365的侧壁部分，因此导电材料362由氧化膜系列的第二中间绝缘层340围绕。
在此情况下，仅仅第二帽盖材料365的一半厚被第二中间绝缘340围绕，以便可以获得工艺余量以及保持绝缘性质和减小后续工序中位线360之间和位线360和存储节点接触之间的寄生电容。
参考图5H，图6H以及图7H，在衬底的整个表面上淀积氧化膜系列的第三中间绝缘层370，腐蚀第三中间绝缘层340和370，形成存储节点接触375。存储节点接触375露出接触焊盘330相应的接触焊盘，该接触焊盘连接后续工序中形成的存储节点。用位线帽盖层369的隔片367作为腐蚀停止层，自对准腐蚀第二和第三中间绝缘层340和370，由此形成自对准存储节点接触375。
参考图5I，图6I和图7I，在包括存储节点接触375的第三中间绝缘层370上淀积导电材料如多晶硅膜，并通过CMP或深腐蚀工艺平面化，由此形成存储节点接触栓塞38+4560。随后，形成用于将电容器与存储节点接触栓塞380电连接的存储节点390。
如上所示，用根据本发明的实施例的半导体器件的制造方法，存储节点接触375是自对准腐蚀且确保充分的腐蚀工艺余量。通过形成柱形位线帽盖层，在用于形成存储节点接触的腐蚀工序中帽盖层用作腐蚀停止层。此外，具有氧化膜系列的第二和第三中间绝缘层340和370比存在相邻的位线360之间和位线360和存储节点接触栓塞380之间的氮化硅膜具有更低的介电常数，减小它们之间的寄生电容。
图11A是说明位线帽盖层的厚度和寄生电容之间的关系图。发现当氮化硅位线帽盖层约1000时出现减小阈值的寄生电容。图11B是说明位线隔片的成分和寄生电容之间的关系图。‘A’表示在位线隔片完全由氧化膜构成的情况下寄生电容的分布，同时，‘C’表示在位线隔片完全由氮化硅膜构成的情况下寄生电容的分布。‘B’表示在位线隔片部分由氧化膜构成的情况下，亦即，在氧化膜存在于位线之间和氮化硅膜存在于位线和存储节点接触之间的情况下寄生电容的分布。参考图11B，发现情况A和情况B与位线隔片完全由氮化硅膜组成的情况C相比较寄生电容分别减少了30％和40％。
参见图11A和图11B，本发明通过形成柱形位线帽盖层可以使寄生电容最小以及保持绝缘性质并且还提高形成存储节点接触的工艺余量。
图8A-8D，图9A-9D和图10A-10D是说明本发明的另一个实施例的截面图。图8A-8D是对应于图1的IA-IA′线的截面图。图9A-9D是对应于图1的IB-IB′线的截面图。图10A-10D是对应于图1的IC-IC′线的截面图。
根据本发明的另一个实施例的制造半导体器件的方法在某些方面与先前的实施例的方法相同。但是，在用上氧化膜和下氧化膜膜的层叠结构形成第二中间绝缘层方面是不同的，以及用于腐蚀停止层的氮化硅膜夹在上氧化膜和下氧化膜之间。做这些，以便在用于形成帽盖隔片的腐蚀工艺中获得腐蚀稳定性。
参考图8A，图9A和图10A，提供具有有源区501和场效应区的半导体衬底500。通过常规STI(浅沟槽隔离)工艺在半导体衬底500的场效应区中形成STI器件隔离膜505。
在半导体衬底500上形成具有栅极绝缘膜511、栅电极材料513以及帽盖层515的叠层结构的栅极510，在栅极510的侧壁上形成栅极隔片517。
在包括栅极510的衬底的整个表面上淀积第一中间绝缘层520之后，形成露出栅极510之间的部分有源区的接触525，以及在接触525中形成包括多晶硅的接触焊盘530。此刻，尽管在图中未示出，但是接触焊盘530通过接触525电连接形成在有源区501中具有预定的导电类型的杂质区。
然后，在第一中间绝缘层520上以包括下氧化膜551、氮化硅膜552和上氧化膜553的叠层结构淀积第二中间绝缘层550。当在后续工序中形成帽盖隔片时除去上氧化膜553，当腐蚀上氧化膜553时，氮化硅膜552用作腐蚀停止膜。
参考图8B，图9B和图10B通过双大马士革工艺腐蚀第二中间绝缘层550形成具有凹槽形状的位线接触545和位线图形355。此刻，当腐蚀第二中间绝缘层550时，应该都被腐蚀，在上和下氧化膜551和553以及氮化硅膜552之间没有任何腐蚀选择性。
当通过双大马士革工艺形成位线接触545和位线图形555时，可以在形成位线接触545之后形成位线图形555或可以在形成位线图形555之后形成位线接触545。在此情况下，当形成位线接触545时，接触焊盘530用作腐蚀停止膜。
然后，在包括位线接触545和具有凹槽形状的位线图形555的第二中间绝缘层550上淀积用于位线的导电材料如钨膜之后，通过过CMP工艺或过深腐蚀工艺用导电材料562填充凹槽形状的位线图形555的一部分。此时，用于位线的导电材料562比位线图形555内的氮化硅膜552应该填充在下半部分。亦即，用于位线的导电材料562的厚度应该比下氧化膜551的更薄。
下一步，在包括位线图形555的第二中间绝缘层550上淀积用于位线的第一帽盖材料如氮化硅膜之后，通过CMP工艺或深腐蚀工艺腐蚀该膜，由此在导电材料562上用氮化硅膜565填充位线图形555以形成位线。
参考图8C，图9C和图10C，干或湿腐蚀第二中间绝缘层550的上氧化膜553。通过使用氮化硅膜552作为腐蚀停止膜可以稳定地除去上氧化膜553。
参考图8D，图9D和图10D，在淀积相对于下氧化膜551具有干和湿腐蚀选择性的材料如在作为用于位线的第二帽盖材料的衬底的整个表面上的氮化硅膜后，通过腐蚀氮化硅膜在氮化硅膜565的侧壁上形成隔片569。此时，当腐蚀氮化硅膜时，氮化硅膜552也被腐蚀，留在氮化硅膜568下面，由此露出下氧化膜551。
因此，形成位线帽盖层569，包括形成在用于位线的导电材料562上的柱型第一帽盖材料565和形成第一帽盖材料565突出的侧壁上的隔片的第二帽盖材料567和氮化物膜552。因此，形成位线560，具有形成在位线图形555内的导电材料562和形成在导电材料562和第二中间绝缘层540上的柱型帽盖层569。
此时，隔片的第二帽盖材料568围绕柱型的第一帽盖材料565的侧壁部分的约一半厚，以便减小寄生电容以及获得绝缘性质并提高工艺余量。
虽然在图中未示出，在淀积第三中间绝缘层之后，通过腐蚀第三中间绝缘层和下氧化膜551形成存储节点接触，在存储节点接触中形成存储接触栓塞，然后形成与接触栓塞电连接的电容器的存储节点。
在本发明的这些实施例中的，尽管仅仅通过淀积用于位线的导电材料形成位线，但是可以在淀积阻挡金属膜如TiN之后通过淀积用于位线的导电材料形成位线。
根据如上所述的本发明的实施例，当通过形成柱型位线帽盖层形成存储节点接触时，可以获得充分的工艺余量，以及通过增加接触开口区减小接触电阻。此外，本发明的实施例可以减小寄生电容，由于氧化膜比存在于相邻位线之间和位线和存储节点接触之间的氮化硅膜更低的介电常数。
现在用非限制方法描述本发明的实施例。
本发明的实施例提供一种半导体器件，包括形成在半导体衬底上的绝缘膜，具有位线接触和凹槽形状的位线，位线形成在位线接触上和部分位线图形中，并由绝缘膜围绕，位线帽盖层形成在位线图形内的位线和绝缘膜上。位线帽盖层从绝缘膜突出且位线帽盖层的突出部分比位线的宽度宽。
位线帽盖层包括形成在位线上和形成在具有柱形的位线图形内第一帽盖材料，从绝缘膜突出，用于侧壁隔片的第二帽盖材料形成在第一帽盖材料的突出部分上。优选，位线帽盖层的第一帽盖材料的突出部分大约为第一帽盖材料的一半厚。
此外，本发明的实施例提供一种制造半导体器件的方法，包括以下工序：在半导体衬底上形成绝缘膜，腐蚀绝缘膜以形成位线接触和凹槽形状的位线图形，在位线接触和部分位线图形上形成位线，在位线图形内的位线上和在从绝缘膜突出的绝缘膜上形成位线帽盖层。位线帽盖层的突出部分比位线的宽度宽。
形成位线帽盖层包括以下工序：在衬底的整个表面上淀积第一帽盖材料，腐蚀第一帽盖材料以填充在位线上的位线图形内，腐蚀绝缘膜至预定的厚度，因此使部分第一帽盖材料突出，在衬底的整个表面上淀积第二帽盖材料，腐蚀第二帽盖材料，仅仅留在第一帽盖材料的突出部分的侧壁上。
位线帽盖层还可以包括形成在位线图形内的位线上并从绝缘膜突出的柱型第一帽盖材料，以及在绝缘膜上的第一帽盖材料的突出部分上形成侧壁隔片的第二帽盖材料，其中位线帽盖层具有柱型结构。
绝缘层包括上氧化膜、下氧化膜以及上和下氧化膜之间的氮化硅膜。使用氮化硅膜作为腐蚀停止膜腐蚀上氧化膜至使第一帽盖层的一部分突出。当腐蚀第二帽盖材料时，腐蚀下氧化膜以留在第二帽盖材料之下。
而且，本发明的实施例提供一种制造半导体器件的方法，包括以下工艺：在半导体衬底上形成具有位线接触焊盘和存储节点接触焊盘的第一绝缘膜，在衬底的整个表面上形成第二绝缘膜，腐蚀第二绝缘膜以形成露出位线接触焊盘和凹槽形状的位线图形的位线接触，在将通过位线接触连接位线接触焊盘的部分位线图形中形成位线，在位线图形内的位线上和在从第二绝缘膜突出的绝缘膜上形成位线帽盖层，以便突出部分比位线图形的宽度宽。在衬底的整个表面上形成第三绝缘膜，腐蚀第二和第三绝缘膜以形成露出存储节点接触焊盘的存储节点接触。
通过使用双大马士革工艺形成位线接触和位线图形，以及在通过使用位线接触焊盘作为腐蚀停止膜腐蚀第二绝缘膜形成位线接触之后，通过腐蚀第二绝缘膜形成位线图形。另外，在通过腐蚀第二绝缘膜形成位线图形之后，通过使用位线接触焊盘作为腐蚀停止膜腐蚀第二绝缘膜形成位线接触。
应当理解所述领域的技术人员显然可以改变和修改如上所述的实施例。因此上述详细描述认为是说明性的而不是限制性的，而且应当理解下面的权利要求包括所有等效物都用于限定本发明的精神和范围。
Claims (20)
1.一种半导体器件，包括：
形成在半导体衬底上的绝缘膜，具有位线接触和凹槽形状的位线图形；
被绝缘膜围绕并形成在位线接触上和部分位线图形中的位线；以及
从绝缘膜突出并形成在位线图形内的位线上和绝缘膜上的位线帽盖层，其中位线帽盖层的突出部分比位线图形的宽度宽。
2.如权利要求1的半导体器件，其中位线帽盖层包括：
形成在位线图形内的位线上、从绝缘膜突出的柱型第一帽盖材料；以及
形成在绝缘膜上的第一帽盖材料的突出部分上的侧壁隔片型第二帽盖材料。
3.如权利要求2的半导体器件，其中第一帽盖材料的突出部分约为第一帽盖材料的一半厚。
4.如权利要求1的半导体器件，其中位线帽盖层具有柱型结构且包括相对于绝缘膜有湿和干腐蚀选择性的材料。
5.如权利要求4的半导体器件，其中该材料包括氮化硅膜系列的膜，并且绝缘膜包括氧化膜系列的膜。
6.一种制造半导体器件的方法，包括：
在半导体衬底上形成绝缘膜；
通过腐蚀绝缘膜形成位线接触和凹槽形状的位线图形；
在位线接触和部分位线图形上形成位线；以及
在位线图形内的位线上和绝缘膜上形成从绝缘膜突出的位线帽盖层，其中位线帽盖层的突出部分比位线的宽度宽。
7.如权利要求6的方法，其中形成位线帽盖层包括：
在衬底的整个表面上淀积第一帽盖材料；
腐蚀第一帽盖材料以填充在位线上的位线图形内；
腐蚀绝缘膜至预定厚度，以便第一帽盖材料的一部分突出在绝缘膜上；
在衬底的整个表面上淀积第二帽盖材料；以及
腐蚀第二帽盖材料，以便仅仅留在第一帽盖材料的部分的侧壁上。
8.如权利要求7的方法，其中腐蚀绝缘膜至预定的厚度包括：腐蚀绝缘膜至预定的厚度，以便第一帽盖材料的一部分约为第一帽盖材料的一半厚。
9.如权利要求7的方法，其中淀积第一帽盖材料和淀积第二帽盖材料包括：淀积相对于绝缘膜有湿和干腐蚀选择性的材料。
10.如权利要求9的方法，其中淀积材料包括淀积氮化硅膜系列的膜，并且形成绝缘膜包括形成氧化膜系列的膜。
11.如权利要求6的方法，其中形成位线帽盖层包括：
在位线图形内的位线上形成从绝缘膜突出的柱型第一帽盖材料；以及
在从绝缘膜突出的部分第一帽盖材料上形成侧壁隔片型第二帽盖材料，以及
形成柱型第一帽盖材料和形成侧壁隔片型第二帽盖材料，以便位线帽盖层具有柱型结构。
12.如权利要求6的方法，其中形成位线包括：
在衬底的整个表面上淀积导电材料以填充位线图形；以及
使用由CMP工艺和深腐蚀工艺构成的组选择的至少一个工艺过腐蚀导电材料，以便导电材料填充部分位线图形以形成位线。
13.如权利要求7的方法，其中形成绝缘层包括：
形成上氧化膜；
形成下氧化膜；以及
在上和下氧化膜之间形成氮化硅膜。
14.如权利要求13的方法，其中形成位线帽盖层包括：
通过使用氮化硅膜作为腐蚀停止膜腐蚀上氧化膜。
15.如权利要求13的方法，其中腐蚀第二帽盖材料包括：
腐蚀下氧化膜以便留在第二帽盖材料下。
16.如权利要求6的方法，其中通过腐蚀绝缘膜形成位线接触和凹槽形状的位线图形包括使用双大马士革工艺，其中位线图形和位线接触形成的顺序可以相反。
17.一种制造半导体器件的方法，包括：
在半导体衬底上形成具有位线接触焊盘和存储节点接触焊盘的第一绝缘膜；
在衬底的整个表面上形成第二绝缘膜；
通过腐蚀第二绝缘膜形成露出位线接触焊盘的凹槽形状的位线图形和位线接触；
在部分位线图形中形成通过位线接触与位线接触焊盘连接的位线；
在位线图形内的位线上和绝缘膜上形成从第二绝缘膜突出的位线帽盖层，其中突出部分比位线图形的宽度宽；
在衬底的整个表面上形成第三绝缘膜；以及
通过腐蚀第二和第三绝缘膜形成露出存储节点接触焊盘的存储节点接触。
18.如权利要求17的方法，其中形成凹槽形状的位线图形和位线接触包括使用双大马士革工艺，其中形成位线图形和位线接触的顺序可以相反，以及其中使用位线接触焊盘作为腐蚀停止膜形成位线接触。
19.如权利要求17的方法，其中形成位线帽盖层包括：
在位线图形内的位线上形成从第二绝缘膜突出的柱型第一帽盖材料；以及
在第一帽盖材料的突出部分上和第二绝缘膜上形成侧壁隔片型第二帽盖材料，
其中位线帽盖层的突出部分具有柱型结构。
20.如权利要求19的方法，其中形成存储节点接触包括：
使用位线帽盖层的第二帽盖材料作为腐蚀停止膜腐蚀第二和第三绝缘膜，以便存储节点接触是自对准腐蚀。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR50246/2002 | 2002-08-23 | ||
| KR10-2002-0050246A KR100439038B1 (ko) | 2002-08-23 | 2002-08-23 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1490871A true CN1490871A (zh) | 2004-04-21 |
| CN100390985C CN100390985C (zh) | 2008-05-28 |
Family
ID=28673114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031546692A Expired - Lifetime CN100390985C (zh) | 2002-08-23 | 2003-08-22 | 具有柱型帽盖层的半导体器件及其制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6982199B2 (zh) |
| JP (1) | JP2004088105A (zh) |
| KR (1) | KR100439038B1 (zh) |
| CN (1) | CN100390985C (zh) |
| DE (1) | DE10338252B4 (zh) |
| GB (1) | GB2395067B (zh) |
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| CN112992775A (zh) * | 2019-12-02 | 2021-06-18 | 长鑫存储技术有限公司 | 半导体存储器及其形成方法 |
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| JP5693809B2 (ja) * | 2008-07-04 | 2015-04-01 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置及びその製造方法 |
| US11631680B2 (en) | 2018-10-18 | 2023-04-18 | Applied Materials, Inc. | Methods and apparatus for smoothing dynamic random access memory bit line metal |
| US10903112B2 (en) | 2018-10-18 | 2021-01-26 | Applied Materials, Inc. | Methods and apparatus for smoothing dynamic random access memory bit line metal |
| US10700072B2 (en) | 2018-10-18 | 2020-06-30 | Applied Materials, Inc. | Cap layer for bit line resistance reduction |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2003-08-06 US US10/636,131 patent/US6982199B2/en not_active Expired - Lifetime
- 2003-08-20 DE DE10338252A patent/DE10338252B4/de not_active Expired - Lifetime
- 2003-08-21 JP JP2003297989A patent/JP2004088105A/ja active Pending
- 2003-08-22 GB GB0319831A patent/GB2395067B/en not_active Expired - Lifetime
- 2003-08-22 CN CNB031546692A patent/CN100390985C/zh not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040056247A1 (en) | 2004-03-25 |
| US7473954B2 (en) | 2009-01-06 |
| GB2395067B (en) | 2005-12-07 |
| US6982199B2 (en) | 2006-01-03 |
| JP2004088105A (ja) | 2004-03-18 |
| DE10338252B4 (de) | 2009-05-07 |
| US20060027852A1 (en) | 2006-02-09 |
| KR20040017983A (ko) | 2004-03-02 |
| DE10338252A1 (de) | 2004-03-11 |
| GB2395067A (en) | 2004-05-12 |
| KR100439038B1 (ko) | 2004-07-03 |
| CN100390985C (zh) | 2008-05-28 |
| GB0319831D0 (en) | 2003-09-24 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
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