KR20020032182A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 디램셀을 제조하기 위한 콘택용 플러그 패드 형성부위를 종래의 T자 형태 및 홀 형태로 정의하지 않고 2단계의 선형 패턴으로 정의하여 형성하므로서 스토리지전극노드 콘택용 랜딩 패드와 비트라인 콘택용 랜딩 패드 및 스토리지전극노드 콘택용 랜딩 패드와 연결되는 스토리지전극노드 콘택플러그를 용이하게 형성하도록 한 반도체장치의 콘택연결부 형성방법에 관한 것이다. 본 발명은 소자격리막에 의하여 소자활성영역과 소자격리영역이 정의된 반도체 기판상에 상기 소자활성영역을 가로지르는 워드라인을 형성하고 상기 워드라인을 이용하여 노출된 상기 소자활성영역에 불순물 도핑영역을 형성하는 단계와, 상기 워드라인을 포함하는 상기 기판 상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층의 소정 부위를 상기 소자활성영역과 중첩되며 평행한 방향의 제 1 선형패턴으로 제거하여 상기 소자활성영역의 상기 불순물 도핑영역과 상기 소자격리막의 일부 표면 및 상기 워드라인의 소정 부위를 노출시키는 단계와, 노출된 상기 워드라인 사이의 상기 불순물 도핑영역 및 상기 소자격리막 표면에 도전성 물질로 비트라인 콘택용과 스토리지전극노드 콘택용 랜딩 플러그를 형성하는 단계와, 상기 기판의 전면에 제 2 층간절연층을 형성하는 단계와, 상기 제 2 층간절연층의 소정 부위를 제거하여 상기 비트라인 콘택용 랜딩 플러그의 상부 표면을 노출시키는 제 1 홀을 형성하고 상기 제 1 홀을 도전성 물질로 이루어진 비트라인 콘택플러그로 충전하는 단계와, 상기 비트라인 콘택플러그와 접촉하며 상부에 비트라인 캡핑용절연막과 측면에 비트라인 측벽스페이서가 형성된 비트라인을 상기 소자활성영역과 중첩되지 않도록 상기 제 2 층간절연층상에 상기 제 1 선형패턴과 평행한 방향으로 길게 형성하는 단계와, 상기 비트라인을 포함하는 상기 제 2 층간절연층상에 제 3 층간절연층을 형성하는 단계와, 상기 제 3 층간절연층과 상기 제 2 층간절연층의 소정 부위를 상기 제 1 선형패턴과 직교하는 제 2 선형패턴으로 제거하여 상기 스토리지전극노드 콘택용 랜딩 플러그의 표면을 노출시키는 제 2 홀을 형성하는 단계와, 상기 제 2 홀을 도전성 물질로 이루어진 스토리지전극노드 콘택플러그로 충전하는 단계와, 상기 스토리지전극노드 콘택플러그와 접촉하도록 스토리지전극과 유전막 및 플레이트전극을 차례로 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 디램셀을 제조하기 위한 콘택용 플러그 패드 형성부위를 종래의 T자 형태 및 홀 형태로 정의하지 않고 2단계의 선형 패턴으로 정의하여 형성하므로서 스토리지전극노드 콘택용 랜딩 패드와 비트라인 콘택용 랜딩 패드 및 스토리지전극노드 콘택용 랜딩 패드와 연결되는 스토리지전극노드 콘택플러그를 용이하게 형성하도록 한 반도체장치의 콘택연결부 형성방법에 관한 것이다.
반도체장치의 메모리 셀 제조공정에서 비트라인 및 스토리지전극노드 콘택 형성공정은 가장 까다로운 공정중의 하나로서, 비트라인 하부에 위치하게 되는 스토리지전극노드 콘택용 랜딩 플러그와 비트라인 콘택용 랜딩 플러그를 형성하기 위하여 T자 및 홀 형태로 절연막의 소정 부위를 제거하여 랜딩 풀러그 형성부위를 개방한다.
도 1 내지 도 10은 종래 기술에 따른 반도체장치의 제조방법을 도시한 공정 단면도로서, 각각 반도체장치의 메모리셀 제조단계를 나타내며 레이아웃의 절단선 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ에 따른 각각의 단면도를 도시하며 레이아웃이 없는 도면은 이전 단계의 절단선에 준하여 도시한 것이다.
도 1을 참조하면, 반도체기판인 실리콘 기판(10)의 소정 부위에 필드산화막(11)인 소자격리막(11)을 형성하여 소자활성영역(12)을 정의한다.
도 2를 참조하면, 기판(10)의 소자활성영역을 가로지르도록 게이트산화막(13)을 개재한 다수개의 워드라인을 소정 간격으로 이격되며 서로 평행하게 도면상 수직방향으로 형성한다. 이때, 워드라인은 산화막으로 이루어진 게이트절연막(13), 도전체로 이루어진 게이트전극(14) 및 질화막으로 이루어진 캡핑용절연막(15)이 차례로 적층된 다음 포토리쏘그래피로 소정의 패턴을 갖도록 패터닝하여 형성한다.
그리고, 도시되지는 않았지만, 워드라인을 이온주입마스크로 이용하는 불순물 이온주입으로 노출된 소자활성영역의 기판에 불순물 도핑영역을 형성한다.
도 3을 참조하면, 워드라인패턴(13,14,15)의 측면에 질화막으로 이루어진 제 1 측벽스페이서(16)를 형성한다. 이때, 제 1 측벽스페이서(16)는 워드라인패턴을 덮도록 질화막을 기판(30)상에 증착한 다음 기판 표면을 식각정지막으로 이용하는 에치백을 실시하여 형성한다.
그리고, 제 1 측벽스페이서(16)를 포함하는 워드라인패턴(13,14,15)을 덮도록 제 1 층간절연층(17)을 기판(30)의 전면에 형성한다. 이때, 제 1 층간절연층(17)은 제 1 측벽스페이서(16) 및 캡핑용절연막(15)과 식각선택비가 큰 산화막 등의 절연막을화학기상증착으로 증착하여 형성할 수 있다.
도 4를 참조하면, 제 1 층간절연층의 소정 부위를 좌측에 도시된 레이아웃과 같은 패턴(E1)으로 제거하여 콘택용 랜딩 플러그 형성부위의 기판 표면을 개방시킨다. 이때, 제 1 층간절연층의 제거는 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 진행하며, 잔류하는 제 1 층간절연층(170)의 레이아웃이 좌측 도면에 도시되어 있다. 따라서, 각각의 셀영역에서 T자 형태로 제 1 층간절연층이 제거된 부위(E1)에 의하여 스토리지전극노드 및 비트라인 콘택용 랜딩 플러그가 형성될 기판(10) 표면이 노출된다.
도 5를 참조하면, 노출된 기판 표면을 포함하는 잔류한 제 1 층간절연층(170)상에 상기한 랜딩 플러그를 형성하기 위하여 도전층을 두껍게 형성한 다음, 워드라인의 캡핑용절연막(16) 표면을 식각정지층으로 이용하는 에치백 또는 화학기계적연마를 도전층에 실시하여 잔류한 도전층(18)으로 이루어진 랜딩 플러그(18)를 제 1 층간절연층이 제거된 부위에만 잔류시켜 형성한다. 하나의 셀영역에서 3개의 랜딩 플러그(18)가 형성되며, 중앙에 위치한 랜딩 플러그(18)는 비트라인 콘택용 랜딩 플러그로 그 양측에 위치한 나머지 두 개의 랜딩 플러그가 소자활성영역내에 위치하는 반면에 소자격리영역으로 연장된 형태를 갖는다.
이때, 도전층은 도핑된 폴리실리콘층을 화학기상증착으로 증착하여 형성할 수 있다.
도 6을 참조하면, 랜딩 플러그(18)와 잔류한 제 1 층간절연층(170)의 상부 표면을 포함하는 기판상에 제 2 층간절연층(19)을 산화막 등의 절연층으로 형성한다.
그리고, 제 2 층간절연층(19)과 제 1 층간절연층(170)의 소정 부위를 포토리쏘그래피로 제거하여 비트라인 콘택용 랜딩 플러그(18)의 상부 표면을 노출시키는 제 1 홀(H1)을 형성한다.
이때, 도면상 우측에 위치한 단면도는 좌측에 도시된 레이아웃의 새로운 절단선 Ⅲ-Ⅲ'에 따른 것이다.
도 7을 참조하면, 노출된 비트라인 콘택용 랜딩 플러그(18)의 노출된 상부 표면과 접촉하며 상기 제 1 홀을 충전하는 비트라인 콘택플러그(20)를 형성한 다음, 제 2 도전층과 비트라인 캡핑용절연층을 차례로 제 2 층간절연층(19)상에 형성한 후 포토리쏘그래피로 비트라인 캡핑용절연층(22)과 제 2 도전층(21)을 패터닝하여 비트라인 콘택플러그(20)와 접촉하는 비트라인을 수평방향으로 길게 형성한다. 이때, 비트라인 캡핑용절연층(22)은 질화막으로 형성한다.
그리고, 노출된 비트라인의 측면에 비트라인 측벽스페이서(23)를 형성한다. 이때, 비트라인 측벽스페이서(23)는 질화막을 기판 상에 증착한 다음 제 2 층간절연층(19)을 시각정지층으로 이용하는 에치백을 실시하여 형성한다.
그 다음, 비트라인을 포함하는 제 2 층간절연층(19)상에 제 3 층간절연층(24)을 산화막 등으로 형성한다.
도 8을 참조하면, 제 3 층간절연층(24)과 제 2 층간절연층(190)의 소정 부위를 제거하여 스토리지전극노드 콘택용 랜딩 플러그(18)의 표면을 노출시키는 제 2 홀(H2)을 형성한다. 이때, 제 3 층간절연층의 제거된 부위(E2)의 레이아웃은 원형이며 비트라인의 측벽스페이서(23)를 자기정렬식으로 이용하는 식각으로 제 2 층간절연층(19)을 제거하게 된다. 따라서, 이웃하는 제 2 홀(H2)간의 단락 위험 등으로 사진공정 마진이 열악하다.
도 9를 참조하면, 제 2 홀에 의하여 노출된 스토리지전극노드 콘택용 랜딩 플러그(18)의 표면과 접촉하는 스토리지전극노드 콘택플러그(25)를 제 2 홀을 충전시키는 도전층으로 형성한다.
도 10을 참조하면, 콘택플러그(25)와 접촉하는 스토리지전극(26)을 제 3 층간절연층(240)상에 형성한 다음, 도시되지는 않았지만, 유전막과 플레이트전극을 스토리지전극(26)의 표면에 차례로 형성하여 캐패시터를 제조한다.
따라서, 트랜지스터를 포함하는 워드라인, 비트라인, 캐패시터 등으로 이루어진 디램 셀이 완성된다.
그러나, 상술한 종래의 반도체장치는 고집적 디램셀에서 캐패시터가 비트라인 상부에 위치한 구조(capacitor on a bit line)를 가질 때 콘택 플러그를 형성하기 위한 제 2 홀 형성시 그 지름의 크기를 제어하기 곤란하여 이웃한 비트라인 등과 단락을 유발할 수 있고, 이러한 홀 형성용 식각공정의 마진이 열악한 문제점이 있다.
따라서, 본 발명의 목적은 디램셀을 제조하기 위한 콘택용 플러그 패드 형성부위를 종래의 T자 형태 및 홀 형태로 정의하지 않고 2단계의 선형 패턴으로 정의하여 형성하므로서 스토리지전극노드 콘택용 랜딩 패드와 비트라인 콘택용 랜딩 패드 및 스토리지전극노드 콘택용 랜딩 패드와 연결되는 스토리지전극노드 콘택플러그를 용이하게 형성하도록 한 반도체장치의 콘택연결부 형성방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 소자격리막에 의하여 소자활성영역과 소자격리영역이 정의된 반도체 기판상에 상기 소자활성영역을 가로지르는 워드라인을 형성하고 상기 워드라인을 이용하여 노출된 상기 소자활성영역에 불순물 도핑영역을 형성하는 단계와, 상기 워드라인을 포함하는 상기 기판 상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층의 소정 부위를 상기 소자활성영역과 중첩되며 평행한 방향의 제 1 선형패턴으로 제거하여 상기 소자활성영역의 상기 불순물 도핑영역과 상기 소자격리막의 일부 표면 및 상기 워드라인의 소정 부위를 노출시키는 단계와, 노출된 상기 워드라인 사이의 상기 불순물 도핑영역 및 상기 소자격리막 표면에 도전성 물질로 비트라인 콘택용과 스토리지전극노드 콘택용 랜딩 플러그를 형성하는 단계와, 상기 기판의 전면에 제 2 층간절연층을 형성하는 단계와, 상기 제 2 층간절연층의 소정 부위를 제거하여 상기 비트라인 콘택용 랜딩 플러그의 상부 표면을 노출시키는 제 1 홀을 형성하고 상기 제 1 홀을 도전성 물질로 이루어진 비트라인 콘택플러그로 충전하는 단계와, 상기 비트라인 콘택플러그와 접촉하며 상부에 비트라인 캡핑용절연막과 측면에 비트라인 측벽스페이서가 형성된 비트라인을 상기 소자활성영역과 중첩되지 않도록 상기 제 2 층간절연층상에 상기 제 1 선형패턴과 평행한 방향으로 길게 형성하는 단계와, 상기 비트라인을 포함하는 상기 제 2 층간절연층상에 제 3 층간절연층을 형성하는 단계와, 상기 제 3 층간절연층과 상기 제 2 층간절연층의 소정 부위를 상기 제 1 선형패턴과 직교하는 제 2 선형패턴으로 제거하여 상기 스토리지전극노드 콘택용 랜딩 플러그의 표면을 노출시키는 제 2 홀을 형성하는 단계와, 상기 제 2 홀을 도전성 물질로 이루어진 스토리지전극노드 콘택플러그로 충전하는 단계와, 상기 스토리지전극노드 콘택플러그와 접촉하도록 스토리지전극과 유전막 및 플레이트전극을 차례로 형성하는 단계를 포함하여 이루어진다.
도 1 내지 도 10은 종래 기술에 따른 반도체장치의 제조방법을 도시한 공정 단면도
도 11 내지 도 20은 본 발명에 따른 반도체장치의 제조방법을 도시한 공정 단면도
일반적으로 고집적의 디램셀을 형성시 씨오비(capacitor on bit line) 구조에서는 스토리지 노드를 형성시 스토리지 노드 콘택과 비트라인과의 쇼트현상 가능성을 고려하여야 한다. 이를 해결하기 위하여 종래 기술에서는 제 2 스토리지 노드의 콘택 싸이즈를 작게 형성하여 비트라인과의 전기적 단락에 대한 마진을 확보함에 따라, 이러한 작은 콘택 싸이즈 때문에 제 1 스토리지 노드 콘택과 별도의 제 2 스토리지 노드 콘택을 형성하고 이들을 다시 연결하여야 한다.
본 발명에서는 랜딩 플러그를 형성하기 위한 제 1 층간절연층의 제 1 식각패턴을 도면상 수평방향으로의 라인(line) 형태로 실시하고, 이후 스토리지전극노드 콘택플러그를 형성하기 위한 제 3 층간절연층의 제 2 식각 패턴을 상기 제 1 식각패턴과 직교하는 라인 형태로 실시하여 각각의 콘택부를 형성하기 위한 식각공정의 마진을 향상시킨다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 11 내지 도 20은 본 발명에 따른 반도체장치의 제조방법을 도시한 공정 단면도로서, 각각 반도체장치의 메모리셀 제조단계를 나타내며 레이아웃의 절단선 Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ'에 따른 각각의 단면도를 도시하며 레이아웃이 없는 도면은 이전 단계의 절단선에 준하여 도시한 것이다.
도 11을 참조하면, 반도체기판인 실리콘 기판(40)의 소정 부위에 필드산화막(41)인 소자격리막(41)을 형성하여 소자활성영역(42)을 정의한다. 이때, 소자격리막(41)은 STI(shallow trench isolation)으로 산화막을 사용하여 형성할 수 있다.
도 12를 참조하면, 기판(40)의 소자활성영역을 가로지르도록 게이트산화막(43)을 개재한 다수개의 워드라인을 소정 간격으로 이격되며 서로 평행하게 도면상 수직방향으로 형성한다. 이때, 도면상 하나의 셀영역인 소자활성영역을 지나는 워드라인 2개이며 그 양쪽으로 이웃한 셀영역의 2개의 워드라인이 지난간다. 워드라인은 산화막으로 이루어진 게이트절연막(43), 도핑된 폴리실리콘 등의 도전체로 이루어진 게이트전극(44) 및 질화막으로 이루어진 캡핑용절연막(45)이 차례로 적층된 다음 포토리쏘그래피로 소정의 패턴을 갖도록 패터닝하여 형성한다.
그리고, 도시되지는 않았지만, 워드라인을 이온주입마스크로 이용하는 불순물 이온주입으로 노출된 소자활성영역의 기판에 불순물 도핑영역을 형성한다.
도 13을 참조하면, 워드라인패턴(43,44,45)의 측면에 질화막으로 이루어진 제 1 측벽스페이서(46)를 형성한다. 이때, 제 1 측벽스페이서(46)는 워드라인패턴을 덮도록 질화막을 기판(40)상에 증착한 다음 기판 표면을 식각정지막으로 이용하는 에치백을 실시하여 형성한다.
그리고, 제 1 측벽스페이서(46)를 포함하는 워드라인패턴(43,44,45)을 덮도록 제 1 층간절연층(47)을 기판(40)의 전면에 형성한다. 이때, 제 1 층간절연층(47)은 제 1 측벽스페이서(46) 및 캡핑용절연막(45)과 식각선택비가 큰 산화막 등의 절연막을 화학기상증착으로 증착하여 형성할 수 있다.
도 14를 참조하면, 제 1 층간절연층의 소정 부위를 좌측에 도시된 레이아웃과 같은 제 1 패턴(E3)으로 제거하여 콘택용 랜딩 플러그 형성부위의 기판 표면을 개방시킨다. 이때, 제 1 층간절연층의 제거는 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 진행하며, 잔류하는 제 1 층간절연층(470)의 레이아웃이 좌측 도면에 도시되어 있다. 따라서, 각각의 셀영역에서 도면상 수평방향으로의 라인 형태로 제 1 층간절연층이 제거된 부위(E3)에 의하여 스토리지전극노드 및 비트라인 콘택용 랜딩 플러그가 형성될 기판(40) 표면이 노출된다.
이와 같은 라인 형태는 동일한 수평선상에 위치하는 모든 소자활성영역에 걸쳐서 제 1 층간절연층(470)을 제거하는 형태를 갖는다. 이때, 선형 패턴의 선폭은 소자활성영역의 선폭보다 최소한 같거나 크게 형성하되 이웃한 선형 패턴과의 이격거리를 확보할 수 있는 크기로 정의한다.
도 15를 참조하면, 노출된 기판 표면을 포함하는 잔류한 제 1 층간절연층(470)상에 상기한 랜딩 플러그를 형성하기 위하여 도전층을 두껍게 형성한 다음, 워드라인의 캡핑용절연막(46) 표면을 식각정지층으로 이용하는 에치백 또는 화학기계적연마를 도전층에 실시하여 잔류한 도전층(48)으로 이루어진 랜딩 플러그(48)를 제 1 층간절연층이 제거된 부위에만 잔류시켜 형성한다. 하나의 셀영역에서 3개의 랜딩 플러그(48)가 형성되며, 중앙에 위치한 랜딩 플러그(48)는 비트라인 콘택용 랜딩 플러그로 그 양측에 위치한 나머지 두 개의 스토리지전극노드 콘택용 랜딩 플러그와 같이 소자활성영역내에 위치한다. 또한, 수평방향으로 이웃한 소자활성영역 사이에 위치하는 소자격리막(41) 상에 형성되는 랜딩 플러그는 그 상측 소자활성영역의 비트라인 콘택용 랜딩 플러그와 함께 이후 형성될 비트라인 콘택플러그에 연결된다.
이때, 도전층은 도핑된 폴리실리콘층을 화학기상증착으로 증착하여 형성할 수 있다.
도 16을 참조하면, 랜딩 플러그(48)와 잔류한 제 1 층간절연층(470)의 상부 표면을 포함하는 기판상에 제 2 층간절연층(49)을 산화막 등의 절연층으로 형성한다.
그리고, 제 2 층간절연층(49)과 제 1 층간절연층(470)의 소정 부위를 포토리쏘그래피로 제거하여 비트라인 콘택플러그와 연결될 비트라인 콘택용 랜딩 플러그(48)의 상부 표면 및 기판의 소자격리막(41) 일부 표면을 노출시키는 제 1 홀(H3)을 형성한다.
이때, 도면상 우측에 위치한 단면도는 좌측에 도시된 레이아웃의 새로운 절단선 Ⅵ-Ⅵ'에 따른 것으로서, 도 14 또는 도 15의 절단선 Ⅴ-Ⅴ'를 약간 하단으로 내려잡은 절단선에 따른 것이다.
도 17을 참조하면, 노출된 비트라인 콘택용 랜딩 플러그(48)의 노출된 상부 표면과 접촉하며 상기 제 1 홀을 충전하는 비트라인 콘택플러그(40)를 형성한 다음, 제 2 도전층과 비트라인 캡핑용절연층을 차례로 제 2 층간절연층(49)상에 형성한 후 포토리쏘그래피로 비트라인 캡핑용절연층(52)과 제 2 도전층(51)을 패터닝하여 비트라인 콘택플러그(50)와 접촉하는 비트라인을 수평방향으로 길게 형성한다. 이때, 비트라인 캡핑용절연층(52)은 질화막으로 형성한다.
그리고, 노출된 비트라인의 측면에 비트라인 측벽스페이서(53)를 형성한다. 이때, 비트라인 측벽스페이서(53)는 질화막을 기판 상에 증착한 다음 제 2층간절연층(49)을 식각정지층으로 이용하는 에치백을 실시하여 형성한다.
그 다음, 비트라인을 포함하는 제 2 층간절연층(49)상에 제 3 층간절연층(54)을 산화막 등으로 형성한다.
도 18을 참조하면, 제 3 층간절연층과 제 2 층간절연층(490)의 소정 부위를 건식식각 등의 비등방성식각으로 제거하여 스토리지전극노드 콘택용 랜딩 플러그(48)의 표면을 노출시키는 제 2 홀(H4)을 형성한다. 이때, 제 3 층간절연층의 제거된 부위(E4)의 레이아웃은 도 14의 제 1 패턴(E3)과 직교하는 선형의 제 2 패턴(E4)을 갖도록 형성된다. 이때, 제 2 패턴(E2)의 선폭은 최소한 워드라인 측벽스페이서(46) 상이의 이격거리보다 크며 이웃하는 제 2 패턴과 소정의 간격을 가지며 이격되도록 형성한다.
따라서, 제거된 부위가 선형의 제 2 패턴(E4)을 갖는 제 3 층간절연층(540)이 좌측에 위치한 레이아웃에 도시되어 있다.
도 19를 참조하면, 제 2 홀에 의하여 노출된 스토리지전극노드 콘택용 랜딩 플러그(48)의 표면과 접촉하는 스토리지전극노드 콘택플러그(54)를 제 2 홀을 충전시키는 도전층으로 형성한다.
그리고, 콘택플러그(54)간의 전기적 절연을 확보하기 위하여 잔류한 제 3 층간절연층의 표면에 화학기계적연마 또는 에치백을 실시하여 비트라인 캡핑용절연막(52)의 표면을 노출시킨다.
도 10을 참조하면, 콘택플러그(55)와 접촉하는 스토리지전극(56)을 잔류한 제 3 층간절연층(540)과 비트라인 캡핑용절연막(52)상에 형성한 다음, 도시되지는 않았지만, 유전막과 플레이트전극을 스토리지전극(56)의 표면에 차례로 형성하여 캐패시터를 제조한다.
따라서, 트랜지스터를 포함하는 워드라인, 비트라인, 캐패시터 등으로 이루어진 디램 셀이 완성된다.
따라서, 본 발명에 따른 반도체장치의 제조방법은 랜딩 플러그를 형성하기 위한 제 1 층간절연층의 제 1 식각패턴을 도면상 수평방향으로의 라인(line) 형태로 실시하고, 이후 스토리지전극노드 콘택플러그를 형성하기 위한 제 3 층간절연층의 제 2 식각 패턴을 상기 제 1 식각패턴과 직교하는 라인 형태로 실시하여 각각의 콘택부를 형성하기 위한 사진식각공정의 마진을 향상시키는 장점이 있다.
Claims (5)
- 소자격리막에 의하여 소자활성영역과 소자격리영역이 정의된 반도체 기판상에 상기 소자활성영역을 가로지르는 워드라인을 형성하고 상기 워드라인을 이용하여 노출된 상기 소자활성영역에 불순물 도핑영역을 형성하는 단계와,상기 워드라인을 포함하는 상기 기판 상에 제 1 절연층을 형성하는 단계와,상기 제 1 절연층의 소정 부위를 상기 소자활성영역과 중첩되며 평행한 방향의 제 1 선형패턴으로 제거하여 상기 소자활성영역의 상기 불순물 도핑영역과 상기 소자격리막의 일부 표면 및 상기 워드라인의 소정 부위를 노출시키는 단계와,노출된 상기 워드라인 사이의 상기 불순물 도핑영역 및 상기 소자격리막 표면에 도전성 물질로 비트라인 콘택용과 스토리지전극노드 콘택용 랜딩 플러그를 형성하는 단계와,상기 기판의 전면에 제 2 층간절연층을 형성하는 단계와,상기 제 2 층간절연층의 소정 부위를 제거하여 상기 비트라인 콘택용 랜딩 플러그의 상부 표면을 노출시키는 제 1 홀을 형성하고 상기 제 1 홀을 도전성 물질로 이루어진 비트라인 콘택플러그로 충전하는 단계와,상기 비트라인 콘택플러그와 접촉하며 상부에 비트라인 캡핑용절연막과 측면에 비트라인 측벽스페이서가 형성된 비트라인을 상기 소자활성영역과 중첩되지 않도록 상기 제 2 층간절연층상에 상기 제 1 선형패턴과 평행한 방향으로 길게 형성하는 단계와,상기 비트라인을 포함하는 상기 제 2 층간절연층상에 제 3 층간절연층을 형성하는 단계와,상기 제 3 층간절연층과 상기 제 2 층간절연층의 소정 부위를 상기 제 1 선형패턴과 직교하는 제 2 선형패턴으로 제거하여 상기 스토리지전극노드 콘택용 랜딩 플러그의 표면을 노출시키는 제 2 홀을 형성하는 단계와,상기 제 2 홀을 도전성 물질로 이루어진 스토리지전극노드 콘택플러그로 충전하는 단계와,상기 스토리지전극노드 콘택플러그와 접촉하도록 스토리지전극과 유전막 및 플레이트전극을 차례로 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 제 2 홀을 도전성 물질로 이루어진 스토리지전극노드 콘택플러그로 충전하는 단계 이후,상기 비트라인 캡핑용절연막의 상부 표면이 노출되도록 상기 제 3 층간절연층의 표면을 평탄화시키는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 워드라인의 상부는 워드라인 캡핑용절연막으로 덮히고 측면은 워드라인 측벽스페이서로 보호되도록 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 캡핑용절연막과 상기 측벽스페이서는 상기 층간절연층과 식각선택비가 큰 절연물질로 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서,상기 층간절연층은 산화막으로 형성하고 상기 캡핑용절연막과 상기 측벽스페이서는 질화막으로 형성하는 것이 특징인 반도체장치의 제조방법.
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|---|---|---|---|
| KR1020000063198A KR20020032182A (ko) | 2000-10-26 | 2000-10-26 | 반도체장치의 제조방법 |
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| KR20020032182A true KR20020032182A (ko) | 2002-05-03 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
-
2000
- 2000-10-26 KR KR1020000063198A patent/KR20020032182A/ko not_active Application Discontinuation
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| KR100439038B1 (ko) * | 2002-08-23 | 2004-07-03 | 삼성전자주식회사 | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 |
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