KR101733771B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택홀 형성공정시 하부구조물이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막; 상기 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 각각의 상기 활성영역의 가장자리에 접하고, 상부영역의 선폭보다 하부영역의 선폭이 더 작은 다수의 스토리지노드콘택플러그; 및 상기 층간절연막에 형성되어 인접한 상기 스토리지노드콘택플러그 사이를 분리시키는 다수의 비트라인을 포함하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 6F2 셀 구조(Cell Architecture)를 갖는 반도체 장치의 제조방법에 관한 것이다.
반도체 장치의 제조기술이 발달함에 따라 반도체 장치의 크기를 작아지고, 집적도는 급격히 증가하고 있다. 디램(DRAM: Dynamic Random Access Memory)과 같은 메모리 장치의 경우 고집적화가 가속화됨에 따라 셀 구조가 8F2 구조에서 6F2 구조로 변화되고 있는 추세이다. 여기서 F는 디자인 룰에 적용된 최소 선폭을 의미한다.
도 1a 및 도 1b는 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2e는 도 1a 및 도 1b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다. 여기서, 도 1a는 스토리지노드홀 형성 이전의 반도체 장치를 도시한 평면도이고, 도 1b는 스토리지노드홀이 형성된 반도체 장치를 도시한 평면도이다.
도 1a 및 도 1b를 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 복수개의 워드라인 즉, 매립게이트(101)와 비트라인(22)이 서로 교차되어 배치되고, 매립게이트(101) 또는 비트라인(22)을 기준으로 소정 각도 기울어진 사선방향으로 활성영역(13)이 배치되어 있다. 활성영역(13)의 중앙부를 비트라인이 가로지르며, 활성영역(13) 양측 가장자리에는 스토리지노드콘택플러그가 연결된다. 이하, 도 2a 내지 도 2d를 참조하여 상술한 배치관계를 갖는 반도체 장치의 구조 및 제조방법에 대하여 구체적으로 설명한다.
도 2a에 도시된 바와 같이, 기판(11) 상에 도전막으로 이루어진 하드마스크패턴(14)을 이용하여 활성영역(13)을 정의하는 소자분리막(12)을 형성한 후에, 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 복수개의 매립게이트(101)를 형성한다. 매립게이트(101)는 기판(11)에 형성된 트렌치(15), 트렌치(15) 표면 상에 형성된 게이트절연막(미도시), 트렌치(15)를 일부를 매립하는 게이트전극(16) 및 게이트전극(16) 상에서 나머지 트렌치(15)를 매립하는 실링막(17)을 포함한다.
매립게이트(101) 형성공정이 완료된 시점에서 활성영역(13)의 기판(11) 상에 잔류하는 하드마스크패턴(14)은 랜딩플러그로 작용한다.
도 2b에 도시된 바와 같이, 기판(11) 전면에 층간절연막(18)을 형성한 후에 층간절연막(18)을 관통하여 활성영역(13) 양측 가장자리에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한다.
도 2c에 도시된 바와 같이, 층간절연막(18) 및 스토리지노드콘택플러그용 도전막(19)을 선택적으로 식각하여 활성영역(13) 중앙부를 노출시키는 비트라인홀(20)을 형성함과 동시에 스토리지노드콘택플러그(19A)를 형성한다.
도 2d에 도시된 바와 같이, 비트라인홀(20) 측벽에 비트라인스페이서(21)를 형성하고, 비트라인홀(20) 일부를 매립하는 비트라인(22)을 형성한다. 이어서, 비트라인(22) 상에 나머지 비트라인홀(20)을 매립하는 실링막(23)을 형성한다.
도 2e에 도시된 바와 같이, 스토리지노드콘택플러그(19A) 및 비트라인(22)이 형성된 층간절연막(18) 상에 분리절연막(24)을 형성한 다음, 분리절연막(24)을 선택적으로 식각하여 스토리지노드콘택플러그(19A)를 노출시키는 스토리지노드홀(25)을 형성한다. 이후 도면에 도시하지는 않았지만, 스토리지노드홀(25) 내부에 스토리지노드(SN)를 형성한다.
상술한 종래기술에서는 스토리지노드콘택플러그(19A) 형성공정시 활성영역(13) 가장자리에 동시에 접하는 스토리지노드콘택플러그용 도전막(19)을 형성한 후에 이를 비트라인홀(20) 형성공정시 분리하는 방법을 사용한다. 이를 위해, 스토리지노드콘택플러그(19A) 형성공정시 활성영역(13)의 일측 가장자리와 인접한 다른 활성영역(13)의 타측 가장자리를 동시에 오픈하는 스토리지노드콘택홀(SNC)을 형성한다. 이때, 층간절연막(18)을 한번에 식각하여 스토리지노드콘택홀(SNC)을 형성하기 때문에 낫오픈(not open)이 발생하는 문제점이 있다. 아울러, 낫오픈(not open)발생을 방지하기 위하여 과도식각을 진행할 경우에는 스토리지노드콘택홀(SNC)로 인하여 노출되는 하부구조물이 손상되어 반도체 장치의 특성을 열화시키는 문제점을 유발한다. 이러한 문제점은 스토리지노드콘택홀(SNC) 형성공정시 오정렬이 발생할 경우에 더욱더 심화된다.
또한, 종래기술에 따라 형성된 스토리지노드콘택플러그(19A)는 층간절연막(18) 표면으로 노출되는 면적이 작기 때문에 도 1b에 도시된 바와 같이, 스토리지노드홀(25)을 일렬로 배열할 수 밖에 없다. 이로 인하여, 스토리지노드 형성공정에 대한 마진을 확보하기 어려운 문제점이 있으며, 이는 결과적으로 캐패시터의 정전용량을 감소시키는 원인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택홀 형성공정시 하부구조물이 손상되는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드홀이 일렬로 배열됨에 따른 캐패시터의 정전용량 감소를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막; 상기 기판상에 형성된 층간절연막; 상기 층간절연막을 관통하여 각각의 상기 활성영역의 가장자리에 접하고, 상부영역의 선폭보다 하부영역의 선폭이 더 작은 다수의 스토리지노드콘택플러그; 및 상기 층간절연막에 형성되어 인접한 상기 스토리지노드콘택플러그 사이를 분리시키는 다수의 비트라인을 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 상기 층간절연막 상에 형성된 분리절연막; 및 상기 분리절연막을 관통하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배치된 다수의 스토리지노드홀을 더 포함한다.
또한, 본 발명의 반도체 장치는 상기 비트라인과 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서; 및 상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트를 더 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판상에 층간절연막 및 식각정지막을 형성하는 단계; 상기 식각정지막 및 상기 층간절연막 일부를 선택적으로 식각하여 리세스패턴을 형성하는 단계; 상기 리세스패턴 저면 아래의 상기 층간절연막을 식각하여 인접한 상기 활성영역의 가장자리를 동시에 노출시키는 홀을 형성하여 상기 리세스패턴과 상기 홀로 이루어진 스토리지노드콘택홀을 형성하는 단계; 상기 홀 및 상기 리세스패턴을 매립하는 도전막을 형성하는 단계; 및 상기 도전막, 상기 식각정지막 및 상기 층간절연막을 선택적으로 식각하여 다수의 비트라인홀을 형성함과 동시에 다수의 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계; 상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계; 나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계; 상기 층간절연막 상에 분리절연막을 형성하는 단계; 및 상기 분리절연막을 선택적으로 식각하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배열된 다수의 스토리지노드홀을 형성하는 단계를 더 포함한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 층간절연막을 형성하기 이전에, 상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르고 상기 비트라인홀과 교차하는 다수의 매립게이트를 형성하는 단계를 더 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 리세스패턴 형성공정 및 홀 형성공정을 통해 스토리지노드콘택홀을 형성함으로써, 스토리지노드콘택홀 형성공정에 대한 마진을 증가시켜 낫오픈(not open) 및 하부구조물 손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택플러그의 상부영역 선폭을 하부영역 선폭보다 더 크게 형성하여 층간절연막 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시킴으로써, 스토리지노드홀을 지그재그 형태로 배열할 수 있는 효과가 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 2a 내지 도 2e는 도 1a 및 도 1b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도.
도 4는 도 3a 및 도 3b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도.
도 5a 내지 도 5f는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도.
도 6a 내지 도 6f는 도 5a 내지 도 5f에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 6F2 셀 구조를 갖는 반도체 장치에서 스토리지노드콘택홀 형성공정시 하부구조물이 손상되는 것을 방지하고, 스토리지노드홀이 일렬로 배열됨에 따른 캐패시터의 정전용량 감소를 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 스토리지노드콘택홀 형성공정시 층간절연막을 라인타입 마스크와 홀타입 마스크를 순차적으로 사용하여 두번에 걸쳐 식각하는 방법으로 식각량을 감소시켜 과도식각을 진행하더라도 스토리지노드홀로 인해 노출되는 하부구조물이 손상되는 것을 방지함과 동시에 층간절연막 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시켜 스토리지노드홀을 지그재그 형태로 배열하는 것을 기술사상으로 한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치를 도시한 평면도이고, 도 4는 도 3a 및 도 3b에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 단면도이다. 여기서, 도 3a는 스토리지노드홀 형성 이전의 반도체 장치를 도시한 평면도이고, 도 3b는 스토리지노드홀이 형성된 반도체 장치를 도시한 평면도이다.
도 3a, 도 3b 및 도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 기판(31)에는 랜딩플러그로 작용하는 하드마스크패턴(32), 다수의 활성영역(34)을 정의하는 소자분리막(33) 및 소자분리막(33)과 활성영역(34)을 동시에 가로지르는 다수의 매립게이트(201)가 형성되어 있다. 활성영역(34)은 장축과 단축을 갖는 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 배치되어 있다. 매립게이트(201)는 트렌치(35), 트렌치(35) 표면상에 형성된 게이트절연막(미도시), 트렌치(35)를 일부 매립하는 게이트전극(36) 및 나머지 트렌치(35)를 매립하는 실링막(37)을 포함한다. 하드마스크패턴(32)은 활성영역(34)의 양측 가장자리 및 중심부의 기판(31)상에서 불연속적으로 잔류하는 형태를 갖는다.
기판(31) 상에는 층간절연막(38), 층간절연막(38) 상에 식각정지막(39), 층간절연막(38)을 관통하여 활성영역(34) 가장자리 상의 하드마스크패턴(32)에 접하고, 상부영역의 선폭이 하부영역의 선폭보다 큰 스토리지노드콘택플러그(42A) 및 층간절연막(38)을 관통하여 인접한 스토리지노드콘택플러그(42A) 사이를 분리시키는 비트라인(45)이 형성되어 있다. 층간절연막(38) 및 식각정지막(39)은 서로 식각선택비를 갖는 물질로 구성된다. 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 큰 구조를 갖되, 일측 측벽이 정렬된 'ㄱ'자 형태를 갖는다. 아울러, 스토리지노드콘택플러그(42A)의 상부영역 양측벽은 인접한 비트라인(45)에 각각 접하는 구조를 갖는다. 매립게이트(201)와 교차하는 비트라인(45)은 층간절연막(38)을 관통하는 비트라인홀(43)을 일부 매립하는 구조를 갖고, 비트라인홀(43)의 양측벽에 형성된 비트라인스페이서(44) 및 나머지 비트라인홀(43)을 매립하는 비트라인하드마스크막(46)을 포함한다.
여기서, 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 큰 구조를 갖기 때문에 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킬 수 있으며, 이를 통해 캐패시터 형성공정에 대한 마진 및 정전용량을 향상시킬 수 있는 장점이 있다.
층간절연막(38) 상에는 분리절연막(47) 및 분리절연막(47)을 관통하여 각각의 스토리지노드콘택플러그(42A)를 노출시키고, 지그재그 형태로 배열된 스토리지노드홀(48)이 형성되어 있다. 분리절연막(47)은 식각정지막(39)과 식각선택비를 갖는 물질로 구성된다.
여기서, 스토리지노드홀(48)은 스토리지노드콘택플러그(42A)가 층간절연막(38) 표면으로 노출되는 면적을 증가시킴에 따라 지그재그 형태로 배열시킬 수 있다. 이처럼, 스토리지노드홀(48)을 지그재그 형태로 배열하면, 스토리지노드홀(48)을 일렬로 배열하는 경우보다 인접한 스토리지노드홀(48) 사이의 충분한 간격을 일정하게 확보할 수 있기 때문에 스토리지노드홀(48) 내부에 형성되는 스토리지노드 형성공정 마진을 증가시킬 수 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있다.
도 5a 내지 도 5f는 본 발명의 일실시예에 따른 6F2 셀 구조를 갖는 반도체 장치의 제조방법을 도시한 공정평면도이고, 도 6a 내지 도 6f는 도 5a 내지 도 5f에 도시된 I-I'절취선 및 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도이다.
도 5a 및 도 6a에 도시된 바와 같이, 기판(31)에 하드마스크패턴(32)을 형성한다. 하드마스크패턴(32)은 후속 매립게이트(201) 형성공정이 완료된 이후에 랜딩플러그로 작용하도록 도전막으로 형성한다. 예컨대, 하드마스크패턴(32)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 하드마스크패턴(32)을 식각장벽으로 기판을 식각하여 소자분리를 위한 트렌치를 형성한 다음, 트렌치에 절연물질을 매립하여 다수의 활성영역(34)을 정의하는 소자분리막(33)을 형성한다. 소자분리막(33)에 의하여 정의된 활성영역(34)은 장축과 단축을 갖는 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조를 갖는다.
다음으로, 기판(31), 소자분리막(33) 및 하드마스크패턴(32)을 선택적으로 식각하여 매립게이트(201)를 위한 다수의 트렌치(35)를 형성한 후에 트렌치(35) 표면에 게이트절연막(미도시)을 형성하고, 게이트절연막 상에 게이트전극(36) 및 실링막(37)을 순차적으로 형성한다. 이로써, 기판(31)에 소자분리막(32)과 활성영역(34)을 동시에 가로지르는 라인타입의 워드라인 즉, 매립게이트(201)가 형성된다.
도 5b 및 도 6b에 도시된 바와 같이, 매립게이트(201)가 형성된 기판(31) 상에 층간절연막(38)을 형성한다. 이때, 층간절연막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 층간절연막(38) 상에 매립게이트(201) 상부를 덮는 라인타입으로 패터닝된 식각정지막(39)을 형성한다. 식각정지막(39)은 층간절연막(38)과 식각선택비를 갖는 물질로 형성한다. 일례로, 층간절연막(38)을 산화막으로 형성하면, 식각정지막(39)은 질화막으로 형성한다.
다음으로, 식각정지막(39)을 식각장벽으로 층간절연막(38)을 소정 두께 식각하여 리세스패턴(40)을 형성한다. 리세스패턴(40)은 리세스패턴(40)은 랜딩플러그 즉, 잔류하는 하드마스크패턴(32) 상부의 층간절연막(38)을 소정 두께 식각하여 형성된 것으로, 매립게이트(201)와 동일한 방향으로 연장된 라인타입의 패턴이다.
리세스패턴(40)은 스토리지노드콘택홀 형성공정에 대한 식각 부담을 경감시키는 역할을 수행함과 동시에 후속 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그의 면적을 증가시키는 역할을 수행한다.
도 5c 및 도 6c에 도시된 바와 같이, 리세스패턴(40)을 포함하는 구조물 상에 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 리세스패턴(40) 저면 아래의 층간절연막(38)을 식각하여 인접한 활성영역(34)의 가장자리 상에 잔류하는 하드마스크패턴(32)을 동시에 노출시키는 홀(41)을 형성한다. 이때, 홀(41)을 형성하기 위한 감광막패턴(미도시)은 종래의 스토리지노드콘택홀 마스크를 사용하여 형성할 수 있다.
상술한 공정과정을 통해 라인타입의 리세스패턴(40)과 홀(41)이 결합된 스토리지노드콘택홀(SNC)이 형성된다. 종래에는 층간절연막(38)을 한번에 식각하여 스토리지노드콘택홀(SNC)을 형성하였으나, 본 발명은 리세스패턴(40) 형성공정 및 홀(41) 형성공정을 통해 층간절연막(38)을 두 번 식각하여 스토리지노드콘택홀(SNC)을 형성하기 때문에 낫오픈(not open) 및 하부구조물의 손상을 동시에 방지할 수 있다.
도 5d 및 도 6d에 도시된 바와 같이, 스토리지노드콘택홀(SNC)을 매립하도록 기판(31) 전면에 도전막(42)을 증착한 다음, 식각정지막(39)이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 식각정지막(39)이 연마정지막으로 작용한다.
도 5e 및 도 6e에 도시된 바와 같이, 층간절연막(38), 식각정지막(39) 및 도전막(42)을 선택적으로 식각하여 활성영역(34)의 중심부 상에 잔류하는 하드마스크패턴(32)을 노출시키는 비트라인홀(43)을 형성한다. 이때, 비트라인홀(43)은 매립게이트(201)와 교차하는 라인타입의 패턴이다.
여기서, 비트라인홀(43)을 형성함에 따라 인접한 활성영역의 가장자리에 동시에 연결된 도전막(42)이 분리되어 스토리지노드콘택플러그(42A)가 형성된다. 비트라인홀(43)에 의하여 분리된 스토리지노드콘택플러그(42A)는 상부영역의 선폭이 하부영역의 선폭보다 크되, 일측 측벽은 정렬된 'ㄱ'자 형태를 갖는다. 이때, 스토리지노드콘택플러그(SNC)의 상부영역을 리세스패턴(40)으로 구성함에 따라 층간절연막(40) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킬 수 있다.
다음으로, 비트라인홀(43) 측벽에 비트라인스페이서(44)을 형성한다. 비트라인스페이서(44)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 비트라인홀(43)을 일부 매립하고 하드마스크패턴(32)에 접하는 비트라인(45)을 형성하고, 비트라인(45) 상에 나머지 비트라인홀(43)을 매립하는 비트라인하드마스크막(46)을 형성한다.
도 5f 및 도 6f에 도시된 바와 같이, 스토리지노드콘택플러그(42A) 및 비트라인(45)이 형성된 층간절연막(38) 상에 분리절연막(47)을 형성한다. 분리절연막(47)은 식각정지막(39)과 식각선택비를 갖는 물질로 형성한다. 참고로, 일반적으로 분리절연막(47)을 형성하기 이전에 후속 딥아웃 공정시 하부구조물이 손상되는 것을 방지하기 위하여 층간절연막(38)과 분리절연막(47) 사이에 보호막을 삽입하나, 본 발명은 스토리지노드콘택홀(SNC) 형성공정시 형성된 식각정지막(39)으로 인하여 별도의 보호막 형성공정을 필요로하지 않는다.
다음으로, 분리절연막(47)을 선택적으로 식각하여 스토리지노드콘택플러그(42A)를 노출시키는 다수의 스토리지노드홀(48)을 형성한다. 이때, 층간절연막(38) 표면으로 노출되는 스토리지노드콘택플러그(42A)의 면적을 증가시킴에 따라 스토리지노드홀(48)을 지그재그 형태로 배열시킬 수 있다. 이처럼, 스토리지노드홀(48)을 지그재그 형태로 배열하면, 스토리지노드홀(48)을 일렬로 배열하는 경우보다 인접한 스토리지노드홀(48) 사이의 충분한 간격을 일정하게 확보할 수 있기 때문에 스토리지노드홀(48) 내부에 형성되는 스토리지노드 형성공정 마진을 증가시킬 수 있다. 이를 통해, 캐패시터의 정전용량을 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 하드마스크패턴
33 : 소자분리막 34 : 활성영역
35 : 트렌치 36 : 게이트전극
37 : 실링막 38 : 층간절연막
39 : 식각정지막 40 : 리세스패턴
41 : 홀 42 : 도전막
42A : 스토리지노드콘택플러그 43 : 비트라인홀
44 : 비트라인스페이서 45 : 비트라인
46 : 비트라인하드마스크막 47 : 분리절연막
48 : 스토리지노드홀 201 : 매립게이트
SNC : 스토리지노드콘택홀

Claims (14)

  1. 기판에 형성되어 다수의 활성영역을 정의하는 소자분리막;
    상기 기판상에 형성된 층간절연막;
    상기 층간절연막을 관통하여 각각의 상기 활성영역의 가장자리에 접하고, 상부영역의 선폭보다 하부영역의 선폭이 더 작은 다수의 스토리지노드콘택플러그; 및
    상기 층간절연막에 형성되어 인접한 상기 스토리지노드콘택플러그 사이를 분리시키는 다수의 비트라인
    상기 층간절연막 상에 형성된 분리절연막; 및
    상기 분리절연막을 관통하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배치된 다수의 스토리지노드홀
    을 포함하는 반도체 장치.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 비트라인과 상기 스토리지노드콘택플러그 사이에 개재된 비트라인스페이서; 및
    상기 기판에 형성되어 상기 활성영역과 상기 소자분리막을 동시에 가로지르고, 상기 비트라인과 교차하는 다수의 매립게이트
    를 더 포함하는 반도체 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드콘택플러그의 상부영역 양측벽은 인접한 비트라인의 측벽에 각각 접하는 반도체 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 스토리지노드콘택플러그는 상부영역의 선폭보다 하부영역의 선폭이 작되, 일측 측벽이 정렬된 'ㄱ'자 형태를 갖는 반도체 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 활성영역은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조를 갖는 반도체 장치.
  7. 기판에 다수의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 기판상에 층간절연막 및 식각정지막을 형성하는 단계;
    상기 식각정지막 및 상기 층간절연막 일부를 선택적으로 식각하여 리세스패턴을 형성하는 단계;
    상기 리세스패턴 저면 아래의 상기 층간절연막을 식각하여 인접한 상기 활성영역의 가장자리를 동시에 노출시키는 홀을 형성하여 상기 리세스패턴과 상기 홀로 이루어진 스토리지노드콘택홀을 형성하는 단계;
    상기 홀 및 상기 리세스패턴을 매립하는 도전막을 형성하는 단계; 및
    상기 도전막, 상기 식각정지막 및 상기 층간절연막을 선택적으로 식각하여 다수의 비트라인홀을 형성함과 동시에 다수의 스토리지노드콘택플러그를 형성하는 단계;
    상기 비트라인홀 양측벽에 비트라인스페이서를 형성하는 단계;
    상기 비트라인홀을 일부 매립하는 비트라인을 형성하는 단계;
    나머지 상기 비트라인홀을 매립하는 비트라인하드마스크막을 형성하는 단계;
    상기 층간절연막 상에 분리절연막을 형성하는 단계; 및
    상기 분리절연막을 선택적으로 식각하여 각각의 상기 스토리지노드콘택플러그를 노출시키고, 지그재그 형태로 배열된 다수의 스토리지노드홀을 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  8. 삭제
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 층간절연막을 형성하기 이전에,
    상기 기판에 상기 활성영역과 상기 소자분리막을 동시에 가로지르고 상기 비트라인홀과 교차하는 다수의 매립게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 리세스패턴과 상기 비트라인홀을 라인타입의 패턴으로 형성하되, 서로 교차하는 반도체 장치 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 스토리지노드콘택플러그의 상부영역 양측벽이 인접한 비트라인홀의 측벽에 각각 접하도록 형성하는 반도체 장치 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 스토리지노드콘택플러그는 상부영역의 선폭보다 하부영역의 선폭이 작되, 일측 측벽이 정렬된 'ㄱ'자 형태로 형성하는 반도체 장치 제조방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 식각정지막 및 상기 분리절연막은 상기 식각정지막과 식각선택비를 갖는 물질로 형성하는 반도체 장치 제조방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 활성영역은 직사각형 형태를 갖고, 장축이 사선방향으로 연장된 구조로 형성하는 반도체 장치 제조방법.
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