KR101610831B1 - 비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
비트 라인 배선이 비트 라인 콘택 상에서 그 폭이 확장되고 그 레벨이 낮아지는 반도체 소자 및 그 제조방법이 제공된다. 반도체 소자의 제조방법은, 기판의 활성 영역과 교차되는 배리드 구조의 게이트 전극을 형성하며, 상기 활성 영역에 소스 영역 및 드레인 영역을 형성하며, 상기 기판 상에 상기 드레인 영역이 제1도전막 홀을 통하여 노출되는 제1도전막 패턴을 형성하며, 상기 제1도전막 홀에 상기 드레인 영역과 접촉되고, 상기 제1도전막 패턴보다 상면 레벨이 낮은 제2도전막 패턴을 형성하며, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 비트라인 캡핑막을 형성하고, 제3도전막 패턴 및 비트라인 캡핑막 패턴으로 패턴닝함으로써, 상기 드레인 영역 상에 제2도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제1비트 라인 구조체들이 형성되고, 상기 소자 분리 영역 상에 제1도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제2비트 라인 구조체들이 형성되는 것을 포함할 수 있다.
Description
본 발명은 비트 라인이 탭 모양의 콘택을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 동일 평면상에 형성되는 금속 배선 상호간의 수평 간격이 감소되고 있다. 이웃하는 금속 배선 상호간의 간격이 좁아지게 되면, 절연막에 의하여 전기적으로 분리된 금속 배선 사이에서 기생 커패시턴스가 증가될 수 있다.
본 발명이 해결하고자 하는 과제는, 드레인 영역과 콘택을 형성하는 비트 라인 배선이 드레인 영역과 콘택을 형성하지 않는 비트 라인 배선과 비교하여 그 폭이 확장되는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 드레인 영역과 콘택을 형성하는 비트 라인 배선이 드레인 영역과 콘택을 형성하지 않는 비트 라인 배선과 비교하여 그 레벨이 낮아지는 반도체 소자 및 그 제조방법을 제공하는 것이다.
이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 기판의 활성 영역과 교차되는 배리드 구조의 게이트 전극을 형성하며, 상기 활성 영역에 소스 영역 및 드레인 영역을 형성하며, 상기 기판 상에 상기 드레인 영역이 제1도전막 홀을 통하여 노출되는 제1도전막 패턴을 형성하며, 상기 제1도전막 홀에 상기 드레인 영역과 접촉되고, 상기 제1도전막 패턴보다 상면 레벨이 낮은 제2도전막 패턴을 형성하며, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 비트라인 캡핑막을 형성하고, 제3도전막 패턴 및 비트라인 캡핑막 패턴으로 패턴닝함으로써, 상기 드레인 영역 상에 제2도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제1비트 라인 구조체들이 형성되고, 상기 소자 분리 영역 상에 제1도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제2비트 라인 구조체들이 형성되는 것을 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 기판에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 상기 활성 영역과 소정의 각도에서 교차하는 게이트 전극을 기판의 제1방향으로 형성하며, 상기 활성 영역에 소스 영역/드레인 영역을 형성하며, 상기 기판 상에 제1도전막 및 제1마스크막을 형성하고, 상기 제1도전막 및 제1마스크막을 사진 및 식각 공정을 이용하여 패턴닝함으로써, 홀을 통해 드레인 영역은 노출되도록 하고, 상기 소스 영역과 소자 분리 영역은 노출되지 않도록 하는 제1마스크막 패턴 및 제1도전막 패턴을 형성하며, 상기 홀을 채우는 제2도전막을 형성하며, 상기 제2도전막의 일부를 에치백함으로써, 상기 홀의 일부만 채우는 제2도전막 패턴을 형성하며, 상기 제1마스크막 패턴을 제거하고, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 제2마스크막을 형성하고, 상기 제3도전막 및 제2마스크막을 사진 및 식각 공정을 이용하여 패턴닝함으로써, 상기 드레인 영역 상에 제1비트 라인 구조체가 형성되고, 상기 소자 분리 영역 상에 제2비트 라인 구조체가 형성되며, 상기 제1비트 라인 구조체와 제2비트 라인 구조체가 상기 기판의 제2방향에서 비트 라인을 형성할 수 있다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 워드 라인이 활성 영역에 대하여 사선 형태로 형성되는 반도체 기판을 준비하고, 상기 기판 상에 제1도전막 및 제1마스크막을 형성한 후, 상기 활성 영역의 일부가 노출되도록, 제1도전막 및 제1마스크막을 제1사진 및 식각 공정을 통하여 패턴닝함으로써, 제1마스크막 홀을 포함하는 제1마스크막 패턴 및 제1도전막 홀을 포함하는 제1도전막 패턴이 각각 형성되고, 상기 제1마스크막 홀과 상기 제1도전막 홀은 직경이 동일하며, 상기 제1도전막의 일부가 노출되도록, 제1마스크막 패턴을 제2사진 및 식각 공정을 통하여 패턴닝함으로써, 상기 제1마스크 확장 홀이 제1도전막 홀보다 직경이 확장되고, 상기 제1도전막 홀을 채우는 제2도전막을 형성하며, 에치백 공정을 통하여 상기 제2도전막의 일부 및 상기 제1마스크 확장 홀을 통하여 노출된 제1도전막 패턴의 일부를 제거함으로써, 상기 제1도전막 홀에 남아 있는 제2도전막 패턴의 상면 레벨은 제1마스크 확장 홀에 남아 있는 제1도전막 패턴의 상면 레벨과 실질적으로 같아지고, 제1마스크 확장 홀에 의하여 노출되지 않은 1도전막 패턴의 상면 레벨보다 낮아지며, 상기 제1마스크막 패턴을 제거한 후, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막을 형성할 수 있다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 셀 영역과 주변 영역을 포함하는 기판 상에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 상기 셀 영역의 기판 내부에 상기 활성 영역과 교차되는 배리드 구조의 게이트 전극을 형성하며, 상기 셀 영역의 활성 영역에 소스 영역/드레인 영역을 형성하며, 상기 셀 영역과 주변 영역에 제1도전막 및 제1마스크막을 형성하고, 상기 셀 영역에서 상기 제1도전막 및 제1마스크막을 패턴닝하여, 홀을 통하여 상기 드레인 영역이 노출되는 제1마스크막 패턴 및 제1도전막 패턴을 형성하며, 상기 홀에 제2도전막을 채우고, 일부만 제거함으로써, 제1도전막 패턴의 레벨보다 낮은 제2도전막 패턴을 형성하며, 상기 제1마스크막 패턴을 제거한 후, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 제2마스크막을 형성하고, 상기 셀 영역 및 상기 주변 영역에서 상기 제3도전막 및 제2마스크막을 패턴닝하여, 상기 셀 영역 중 활성 영역 상에 제2도전막 패턴, 제3도전막 패턴 및 제2마스크막 패턴이 형성되고, 상기 셀 영역 중 소자 분리 영역 상에 제1도전막 패턴, 제3도전막 패턴 및 제2마스크막 패턴이 형성되며, 상기 주변 영역 중 활성 영역 상에 주변 제1도전막 패턴, 주변 제3도전막 패턴 및 주변 제2마스크막 패턴이 형성될 수 있다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 소자 분리 영역에 의하여 고립된 다수의 활성 영역들이 정의되는 기판, 상기 활성 영역 상에 제2도전막 패턴, 제3도전막 패턴 및 마스크막 패턴이 차례로 적층되는 제1비트 라인 구조체 및 상기 소자 분리 영역 상에 제1도전막 패턴, 제3도전막 패턴 및 마스크막 패턴이 차례로 적층되는 제2비트 라인 구조체를 포함하고, 상기 제1비트 라인 구조체의 제3도전막 패턴은 상기 제2비트 라인 구조체의 제3도전막 패턴보다 폭이 확장된 탭(tab) 구조로 형성될 수 있다.
위에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 비트 라인(BL)이 실질적으로 라인으로 구성되어 있지만, 제1비트 라인 구조체의 단면적이 제2비트 라인 구조체의 단면적보다 넓은 탭 구조로 형성되기 때문에, 제1비트 라인 구조체에서 패턴이 쓰러지는 리닝 현상이 방지될 수 있다.
둘째, 제1비트 라인 구조체가 제2비트 라인 구조체보다 폭이 넓은 탭 구조로 인하여, 비트 라인 배선과 DC 비트 라인 콘택의 접촉성이 증대되고, 접촉저항이 감소될 수 있다.
셋째, 제1비트 라인 구조체의 비트 라인 배선의 상면 레벨이 제2비트 라인 구조체의 비트 라인 배선의 상면 레벨보다 낮아짐으로써, DC 비트 라인 콘택과 BC 스토리지 콘택 사이의 기생 커패시턴스가 감소될 수 있다.
넷째, 폭이 서로 다른 제1비트 라인 구조체와 제2비트 라인 구조체를 형성하기 위한 포토레지스트막 패턴의 폭은 동일하기 때문에, 패턴 형성이 용이하고, 포토 마진이 향상되는 이점이 있다.
다섯째, 셀 영역의 제1비트 라인 구조체와, 주변 영역의 주변 게이트 전극이 동일한 공정에서 동일한 물질막으로 형성되기 때문에, 공정상 이점이 있다.
도 1은 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 레이 아웃이다.
도 2는 도 1의 절단선 A-A', 절단선 B-B' 및 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 3은 도 1의 절단선 C-C'의 단면을 나타내는 종단면도이다.
도 4a 내지 도 4g는 도 2의 제조방법을 나타내는 종단면도들이다.
도 5a 내지 도 5g는 도 3의 제조방법을 나타내는 종단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 다양한 실시예들에 의한 반도체 소자의 구성을 나타내는 레이아웃이다.
도 7a 내지 도 7e는 도 6의 절단선 D-D'의 단면을 기준으로 다양한 실시예들에 의한 반도체 소자의 제조방법을 나타내는 종단면도들이다.
도 8a 내지 도 8e는 도 6의 절단선 E-E'의 단면을 기준으로 다양한 실시예들에 의한 반도체 소자의 제조 방법을 나타내는 종단면도들이다.
도 2는 도 1의 절단선 A-A', 절단선 B-B' 및 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 3은 도 1의 절단선 C-C'의 단면을 나타내는 종단면도이다.
도 4a 내지 도 4g는 도 2의 제조방법을 나타내는 종단면도들이다.
도 5a 내지 도 5g는 도 3의 제조방법을 나타내는 종단면도들이다.
도 6은 본 발명의 기술적 사상에 의한 다양한 실시예들에 의한 반도체 소자의 구성을 나타내는 레이아웃이다.
도 7a 내지 도 7e는 도 6의 절단선 D-D'의 단면을 기준으로 다양한 실시예들에 의한 반도체 소자의 제조방법을 나타내는 종단면도들이다.
도 8a 내지 도 8e는 도 6의 절단선 E-E'의 단면을 기준으로 다양한 실시예들에 의한 반도체 소자의 제조 방법을 나타내는 종단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 구성의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은, 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 레이 아웃이다. 도 2는 도 1의 절단선 A-A', 절단선 B-B' 및 절단선 P-P'의 단면을 나타내는 종단면도이다. 도 3은 도 1의 절단선 C-C'의 단면을 나타내는 종단면도이다. 도 4a 내지 도 4g는 도 2의 제조방법을 나타내는 종단면도들이다. 도 5a 내지 도 5g는 도 3의 제조방법을 나타내는 종단면도들이다.
도 1, 도 2 및 도 3을 참고하면, 기판(100)은 셀 영역(Cell Area: CA)과 주변 영역(Peri Area: PA)을 포함할 수 있다. 셀 영역(PA)은, 다수의 셀로 구성되고, 각 셀은 1개의 게이트 전극(240)과 1개의 스토리지 전극(390)을 포함할 수 있다. 주변 영역(PA)은, 상기 셀에 정보를 저장하기 위하여 읽기 쓰기 기능을 수행하는 주변 게이트 전극(410)을 포함할 수 있다.
게이트 전극들(240, 410)은, 기판(100)과 수평하게 형성되는 플래이너 타입(planar-type)의 채널을 포함하거나 혹은 기판(100)과 수직하게 배열되는 버티컬 타입(vertical-type)의 채널을 포함할 수 있다. 주변 영역(PA)의 게이트 전극(410)은, 플래이너 타입의 채널을 포함할 수 있다. 셀 영역(CA)의 게이트 전극(240)은, 단채널 효과가 억제되도록, 게이트 채널의 길이가 늘어난 버티컬 타입의 채널을 포함할 수 있다. 또한 셀 영역(CA)의 게이트 전극(240)은, 기판(100) 내부에 매립되는 배리드 타입(buried-type)으로 형성될 수 있다.
셀 영역(CA)의 게이트 전극들(240)은 활성 영역(220)의 게이트 매립용 트렌치 내부에 적층되는 게이트 절연막 패턴(242), 게이트 도전막 패턴(244), 게이트 캡핑막 패턴(246)을 포함할 수 있다.
셀 영역(CA)에서, 소자 분리 영역(230)에 의해 한정되는 활성 영역(220)이 소정 간격으로 반복 배열될 수 있다. 활성 영역(220)이 기판(100)의 제1방향과 제2방향에 대하여 사선 형태로 틸팅되게 배치될 수 있다. 워드 라인(WL)이 제1방향으로 길게 연장되고, 비트 라인(BL)이 제2방향으로 길게 연장될 수 있다. 제1방향과 제2방향은 실질적으로 직각일 수 있다. 1개의 활성 영역(220)에서 2줄의 워드 라인(WL)과 1줄의 비트 라인(BL)이 상호 교차될 수 있다. 이를 위하여, 활성 영역(220)이 워드 라인(WL)과 비트 라인(BL)에 대하여 소정 각도로 경사질 수 있다.
가령, 1개의 활성 영역(220)이 2개의 단위 셀 구조를 갖게 되면, 1개의 단위 셀은 최소 선폭을 기준으로 제2방향의 길이가 4F가 되고, 제1방향의 길이가 2F가 됨으로써, 단위 셀의 면적은 6F2가 될 수 있다. 이와 같이, 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 워드 라인(WL)과 비트 라인(BL)이 각각 수직으로 교차되고, 여기에 활성 영역(220)이 소자 분리 영역(230)에 의하여 바(BAR) 형태로 한정되되, 워드 라인(WL)과 비트 라인(BL)에 대하여 사선 방향으로 기울어질 수 있다.
스토리지 전극(390)과 비트 라인(BL)을 각각 활성 영역(220)에 전기적으로 연결하는 콘택이 형성될 수 있다. 상기 콘택은, 스토리지 전극(390)과 소스 영역(248) 사이의 콘택(bauried contact: 이하, '스토리지 콘택(BC)'이라 한다.)과, 비트 라인(BL)과 드레인 영역(250) 사이의 콘택(direct contact: 이하, '비트 라인 콘택(DC)'라 한다.)을 포함할 수 있다. 여기서, 스토리지 콘택(BC)과 비트 라인 콘택(DC)이 워드 라인(WL) 사이에서 소정 간격으로 배열될 수 있다.
이때, 셀 영역(CA)의 비트 라인(BL)은, 배선 기능을 담당하는 제3도전막 패턴(342)의 폭과 높이가 서로 다른 2종류의 비트 라인 구조체(BL1, BL2)를 포함할 수 있다. 제1비트 라인 구조체(BL1)의 제3도전막 패턴(342)은 그 폭이 제2비트 라인 구조체(BL2)보다 넓은 폭으로 형성되기 때문에, 탭(tab) 구조로 형성될 수 있다. 제1비트 라인 구조체(BL1)의 제3도전막 패턴(342)은 그 레벨이 제2비트 라인 구조체(BL2)보다 낮은 위치에 형성되기 때문에, 버티컬 스택 다운(vertical stack down) 구조로 형성될 수 있다. 제1비트 라인 구조체(BL1)의 제3도전막 패턴(342)의 위치는, 활성 영역(220)의 표면으로부터 제2비트 라인 구조체(BL2)의 제3도전막 패턴(342)이 위치하는 레벨보다 적어도 1/2 하부에 있는 하프(half) VSD 구조로 형성될 수 있다.
제1비트 라인 구조체(BL1)는, 활성 영역(220) 상에 차례로 적층된 제2도전막 패턴(332), 제3도전막 패턴(342) 및 제2마스크막 패턴(352)을 포함할 수 있다. 제2비트 라인 구조체(BL2)는, 소자 분리 영역(230) 상에 차례로 적층된 제1도전막 패턴(314), 제3도전막 패턴(342) 및 제2마스크막 패턴(352)을 포함할 수 있다. 제1비트 라인 구조체(BL1)는, 드레인 영역(250)과 콘택을 형성할 수 있다. 제2비트 라인 구조체(BL2)는 활성 영역(220)과 콘택을 형성할 수 없다. 제1비트 라인 구조체(BL1)와 제2비트 라인 구조체(BL2)는 일체로 연결되고, 반복적으로 배열되며, 실질적으로 제2방향에서 라인을 형성할 수 있다.
제1비트 라인 구조체(BL1)는 탭(tab) 구조로 형성되기 때문에, 비트 라인(BL)과 비트 라인 콘택(DC) 사이의 접촉 면적이 증대되고, 접촉 저항이 감소될 수 있다. 제1비트 라인 구조체(BL1)는 제3도전막 패턴(342)의 높이가 낮기 때문에, 제3도전막 패턴(342)과 스토리지 콘택(BC) 사이의 거리가 멀어지거나 혹은 이웃하는 제3도전막 패턴(342)과의 거리가 멀어지고, 비트 라인(BL)의 기생 커패시턴스가 감소될 수 있다. 가령, 하부로 갈수록 스페이서(372)의 두께가 두꺼워지기 때문에, 제3도전막 패턴(342)이 아래에 위치할수록 스토리지 콘택(BC)과의 거리가 멀어질 수 있다. 또한, 제1비트 라인 구조체(BL1)는 패턴의 폭이 증대되고, 패턴이 기울어지거나 쓰러지는 리닝(leaning) 현상이 감소될 수 있다.
주변 영역(PA)의 주변 게이트 전극(410)은, 기판(100) 상에 적층되는 플래너 타입의 채널을 포함할 수 있다. 주변 영역(PA)의 게이트 전극(410)은 활성 영역(220) 상에 적층된 주변 제1도전막 패턴(414), 주변 제3도전막 패턴(442) 및 주변 제2마스크막 패턴(452)을 포함할 수 있다. 이와 같이, 셀 영역(CA)에만 한정하여 하프 VSD가 적용되고, 주변 영역(PA)에는 하프 VSD가 적용되지 않기 때문에, 하프 VSD는 주변 영역(PA)의 주변 게이트 전극(410)에 아무런 영향을 미치지 않을 수 있다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 1, 도 4a 및 도 5a를 참고하면, 소자 분리 공정이 수행될 수 있다. 기판(100) 상에 소자 분리용 트렌치(도면부호 없음)가 형성될 수 있다. 소자 분리용 트렌치에 소자 절연 물질을 충진함으로써, 활성 영역(220)을 한정하는 소자 분리 영역(230)이 형성될 수 있다. 기판(100)은, 단결정 실리콘 혹은 실리콘 게르마늄으로 형성될 수 있다. 상기 소자 절연 물질은, 소자 절연 기능을 가지는 BPSG, USG 혹은 HDP 산화물로 이루어질 수 있다. 기판(100) 상에는 버퍼 절연막(도시되지 않음)이 더 형성될 수 있다. 상기 소자 분리 공정에 의하여 활성 영역(130)의 상부에만 버퍼 절연막 패턴들(212)이 형성될 수 있다.
가령, 소자 분리 영역(230)은 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 방법으로 형성될 수 있다. STI 방법에 의하면, 플라즈마 식각 공정을 이용하여 기판(100) 내부에 소자 분리용 트렌치가 형성하고, 소자 분리용 트렌치 내부에 전술한 소자 절연 물질이 형성될 수 있다. 활성 영역(220)은, 폭보다 길이가 긴 바(bar) 형태로서 고립된 아일랜드 형상일 수 있다. 소자 분리 영역(230)은 활성 영역(220)을 포위할 수 있다.
이어서, 게이트 매립 공정이 수행될 수 있다. 먼저, 리세스 공정을 통하여 게이트 매립용 트렌치(도면부호 없음)가 형성될 수 있다. 리세스 공정에 의하여, 활성 영역(220)과 소자 분리 영역(230)의 일부가 제거될 수 있다. 이때, 소자 분리 영역(230)의 상면 레벨이 활성 영역(220)의 상면 레벨보다 낮게 형성됨으로써, 활성 영역(230)이 돌출된 구조로 형성될 수 있다.
상기 게이트 매립용 트렌치에 CVD 혹은 열산화 공정에 의하여 게이트 절연막(도시되지 않음)이 도포될 수 있다. 게이트 절연막 상에는 PVD 혹은 스퍼터링 공정에 의하여 게이트 매립용 트렌치를 채우는 게이트 도전막(도시되지 않음)이 형성될 수 있다. 게이트 절연막 및 게이트 도전막의 일부를 CMP 혹은 에치백 공정으로 제거하여 게이트 절연막 패턴(242) 및 게이트 도전막 패턴(244)이 형성될 수 있다. 게이트 도전막 패턴(244)의 상면 레벨은 기판(100)의 상면 레벨보다 낮을 수 있다.
노출된 게이트 도전막 패턴(244) 상에 게이트 도전막 패턴(244)를 보호하는 게이트 캡핑막(도시되지 않음)이 도포될 수 있다. 다시, 기판(100)의 상면이 노출될 때까지 게이트 캡핑막의 일부를 CMP 혹은 에치백 공정으로 제거하여 게이트 캡핑막 패턴(246)이 형성될 수 있다. 게이트 절연막은, 실리콘 산화물로 형성될 수 있다. 게이트 도전막은, 도핑된 폴리실리콘막 혹은 금속막이나 금속 화합물막로 형성될 수 있다. 게이트 캡핑막은, 실리콘 산화막으로 형성될 수 있다. 게이트 절연막 패턴(242), 게이트 도전막 패턴(244) 및 게이트 캡핑막 패턴(246)을 포함하는 게이트 전극(240)은 워드 라인(WL)으로 기능할 수 있다.
게이트 전극(240)과 소자 분리 영역(220)을 이온 주입 마스크로 이용하여 이온 주입 공정이 수행될 수 있다. 이온 주입 공정을 통하여 소스/드레인 영역(248, 250)을 형성함으로써, 게이트 절연막 패턴(242), 게이트 도전막 패턴(244), 게이트 캡핑막 패턴(246), 및 소스/드레인 영역(248, 250)을 포함하는 배리드 트랜지스터가 완성될 수 있다.
계속해서, 기판(100) 상에 제1도전막(310) 및 제1마스크막(320) 도포 공정이 실시될 수 있다. 기판(100)의 셀 영역(CA)과 주변 영역(PA)에 공통으로 제1도전막(310) 및 제1마스크막(320)이 차례로 도포될 수 있다. 제1도전막(310)은, 폴리실리콘막으로 형성될 수 있다. 제1마스크막(320)은, 실리콘 질화막으로 형성될 수 있다. 제1도전막(310)은 비트 라인 콘택(DC)의 기능을 수행하지 않기 때문에, 반드시 도전막으로 형성될 필요는 없으며, 실리콘 산화막으로 형성될 수 있다. 그러나, 제1도전막(310)을 폴리실리콘막으로 형성하게 되면, 셀 영역(CA)에서 비트 라인(BL)을 형성하는 공정과 주변 영역(PA)에서 주변 게이트 전극(410)을 형성하는 공정이 동시에 실시될 수 있다.
도 1, 도 4b 및 도 5b를 참고하면, 제1도전막(310) 및 제1마스크막(320) 패턴닝 공정이 실시될 수 있다. 제1마스크막(320)을 패턴닝함으로써, 셀 영역(CA)에 제1마스크막 패턴(322)이 형성될 수 있다. 제1마스크막(320)은 통상의 사진 공정 및 식각 공정을 통하여 패턴닝될 수 있다. 제1마스크막 패턴(322)은 다수의 제1마스크막 홀들(324)을 포함할 수 있다. 주변 영역(PA)의 제1마스크막(320)은 패턴닝되지 않고, 그대로 남을 수 있다.
제1마스크막 패턴(322)을 식각 마스크로 이용하여 제1도전막(310)이 패턴닝될 수 있다. 이로써, 제1도전막 홀들(312)을 포함하는 제1도전막 패턴(314)이 형성될 수 있다. 제1도전막 홀들(312)은 활성 영역(220)과 중첩될 수 있다. 제1도전막 홀들(312)은, 써클 형태 혹은 사각 형태로 형성될 수 있다.
도 1, 도 4c 및 도 5c를 참고하면, 제1도전막 홀들(312)을 제2도전막(330)으로 채우는 갭 필 공정이 수행될 수 있다. 제1마스크막 패턴(314) 상에 제2도전막(330)이 형성될 수 있다. 제2도전막(330)은 제1도전막(310)과 동일한 물질막으로 형성될 수 있다. 따라서, 제2도전막(330)은 폴리실리콘막으로 형성될 수 있다.
도 1, 도 4d 및 도 5d를 참고하면, 제2도전막(330)을 제거하는 에치백 공정이 수행될 수 있다. 이로써, 제1도전막 홀들(312)의 일부를 채우는 제2도전막 패턴(332)이 형성될 수 있다. 이때, 제2도전막 패턴(332)의 상면 레벨은 제1도전막 패턴(314)의 상면 레벨보다 낮을 수 있다. 따라서, 제1도전막 패턴(314)과 제2도전막 패턴(332) 사이에는 소정 높이의 단차가 형성될 수 있다. 제1마스크막 패턴(322)이 희생막 패턴이기 때문에, 제거될 수 있다. 제2도전막 패턴(332)은, 비트 라인 콘택(DC) 혹은 콘택 패드(pad)로 사용될 수 있다.
도 1, 도 4e 및 도 5e를 참고하면, 제3도전막(340) 및 제2마스크막(350) 도포 공정이 실시될 수 있다. 제1도전막 패턴(314)과 제2도전막 패턴(332) 상에 제3도전막(340)이 도포될 수 있다. 제3도전막(340) 상에 제2마스크막(350)이 도포될 수 있다. 여기서, 제3도전막(340)은, 제1도전막 패턴(314)과 제2도전막 패턴(332) 상에 콘포멀하게 형성되기 때문에, 제2도전막 패턴(332) 상에 형성된 제3도전막(340)의 상면 레벨은 제1도전막 패턴(314) 상에 형성된 제3도전막(340)의 상면 레벨보다 낮을 수 있다. 그러므로, 제2도전막 패턴(332)과 대응되는 제2마스크막(350)의 두께(t1)는 제1도전막 패턴(314)과 대응되는 제2마스크막(350)의 두께(t2)보다 두껍게 형성될 수 있다.
도 1, 도 4f 및 도 5f를 참고하면, 리소그래피 공정이 실시될 수 있다. 제2마스크막(350) 상에 포토레지스트막(도시되지 않음)이 코팅되고, 포토그래피 공정을 통하여 포토레지스트막 패턴(362)이 형성될 수 있다. 여기서, 셀 영역(CA)의 포토레지스트막 패턴(362)은 사이즈가 동일할 수 있다. 그러나, 주변 영역(PA)의 포토레지스트막 패턴(362)은 셀 영역(CA)의 포토레지스트막 패턴(362)의 사이즈보다 클 수 있다.
도 1, 도 4g 및 도 5g를 참고하면, 비트 라인 공정이 실시될 수 있다. 비트 라인 공정에 의하면, 제3도전막(340) 및 제2마스크막(350)이 선택적으로 제거됨으로써, 제1비트 라인 구조체(BL1) 및 제2비트 라인 구조체(BL2)가 형성될 수 있다. 이때, 제2도전막 패턴(332)의 일부도 함께 제거될 수 있다. 제1비트 라인 구조체(BL1)는, 제2도전막 패턴(332), 제3도전막 패턴(342) 및 제2마스크막 패턴(352)을 포함하고, 제2비트 라인 구조체(BL2)는, 제1도전막 패턴(314), 제3도전막 패턴(342) 및 제2마스크막 패턴(352)을 포함할 수 있다. 제2마스크막 패턴(352)은 비트라인 캡핑막 패턴으로 사용될 수 있다.
다만, 제1비트 라인 구조체(BL1)와 제2비트 라인 구조체(BL2)는 일체로 연결되어 있기 때문에, 1개의 비트 라인(BL)에 제1비트 라인 구조체(BL1)와 제1비트 라인 구조체(BL2)가 상호 반복하여 연장될 수 있다. 제1비트 라인 구조체(BL1)는 활성 영역(220)과는 겹치는 영역일 수 있다. 따라서, 제1비트 라인 구조체(BL1)는 활성 영역(220)의 드레인 영역(250)과 콘택을 형성할 수 있다. 제2비트 라인 구조체(BL2)는 소자 분리 영역(230)과 겹치는 영역일 수 있다. 따라서, 제2비트 라인 구조체(BL2)는 활성 영역(220)의 드레인 영역(250)과 콘택을 형성할 수 없다.
제1비트 라인 구조체(BL1)의 제3도전막 패턴(342)은 제2비트 라인 구조체(BL2)의 제3도전막 패턴(342)보다 그 폭 사이즈가 넓을 수 있다. 이는 전술한 바와 같이, 제1비트 라인 구조체(BL1)에서 제2마스크막(350)의 두께가 제2비트 라인 구조체(BL2)에서 제2마스크막(350)의 두께보다 더 두껍게 형성되기 때문이다. 포토레지스트막 패턴(362)의 폭은 동일하더라도, 제2마스크막(350)의 두께가 다르기 때문에, 식각 마진(etching margin)의 차이가 발생하며, 하부에 위치한 패턴이 식각 공정에 덜 노출되기 때문이다. 이로써 제3도전막 패턴(342)의 폭 사이즈는 달라질 수 있다.
이와 같이, 제1비트 라인 구조체(BL1)는 제2비트 라인 구조체(BL2)보다 그 폭이 넓은 탭(tab) 구조로 형성할 수 있다. 비트 라인(BL)은 실질적으로는 라인 타입으로 형성되지만, 비트 라인(BL)이 활성 영역(220)과 콘택되는 영역에서 다른 영역보다 폭이 넓어지는 탭(tab)이 형성될 수 있다. 즉, 비트 라인(BL)이 비트 라인 콘택(DC)과 접촉하는 영역에서 탭을 형성함으로써, 비트 라인(BL)과 비트 라인 콘택(DC)과의 접촉 면적이 증대되고, 비트 라인(BL)과 비트 라인 콘택과의 접촉 저항이 감소될 수 있다.
또한, 반도체 소자의 특성을 증진시키기 위하여, 기생 커패시턴스를 감소시키는 것이 접촉 저항을 감소시키는 것 만큼 중요할 수 있다. 비트 라인(BL)의 기생 커패시턴스(bit line parasitic capacitance)는 비트 라인(BL)과 워드 라인(WL), 비트 라인(BL)과 비트 라인(BL), 비트 라인(BL)과 스토리지 전극(390) 상호간에 발생할 수 있다. 특히, 스토리지 전극(390)과 활성 영역(220)을 연결하는 스토리지 콘택(BC)이 자기 정렬 콘택 공정(Self-Aligned Contact Process)으로 형성되는 경우에는 비트 라인(BL)의 기생 커패시턴스는 주로 비트 라인(BL)과 스토리지 콘택(BC) 상호간에 발생할 수 있다.
전술한 바와 같이, 제3도전막 패턴(342)에 단차가 형성됨으로써, 제3도전막 패턴(342)과 스토리지 콘택(BC) 상호간의 거리가 멀어지며, 비트 라인(BL)의 기생 커패시턴스는 감소될 수 있다. 특히, 제3도전막 패턴(342)의 높이가 낮아지기 때문에, 제3도전막 패턴(342)과 스토리지 콘택(BC) 사이에서 발생할 기생 커패시턴스가 감소될 수 있다.
이와 같이, 단차를 형성하면서, 비트 라인(BL)과 비트 라인 콘택(DC)의 폭이 늘어나면, 접촉 저항과 함께 기생 커패시턴스가 동시에 감소할 수 있다. 또한, 단차를 형성하고, 비트 라인(BL)의 폭을 증진시킴으로써, 리닝(leaning) 현상을 방지할 수 있다. 리닝 현상은, 패턴이 스트레이트(straight) 구조를 하게 되고, 그 폭이 작아져서 패턴이 쓰러지거나 기울어지는 현상이다.
주변 영역(PA)에서, 제1도전막(310), 제3도전막(340) 및 제2마스크막(350)을 패턴닝함으로써, 활성 영역(220) 상에 주변 게이트 전극(410)이 형성될 수 있다. 따라서, 주변 게이트 전극(410)은, 차례로 적층된 주변 제1도전막 패턴(414), 주변 제3도전막 패턴(442) 및 주변 제2마스크막 패턴(452)을 포함할 수 있다.
다시, 도 1, 도 2 및 도 3을 참고하면, 제1 및 제2비트 라인 구조체(BL1, BL2) 상에 층간 절연막(370)을 형성하고, 층간 절연막(370)의 일부를 제거하여 제1 및 제2비트 라인 구조체(BL1, BL2) 양면에 스페이서(372)가 형성될 수 있다. 스페이서(372)는 실리콘 산화물로 형성될 수 있다. 층간 절연막(370)에 스토리지 콘택(BC)을 형성하기 위한 콘택 홀(도시되지 않음)이 형성될 수 있다. 콘택 홀에 제4도전막(도시되지 않음)을 충진하고, 평면화 공정을 수행함으로써, 제4도전막 패턴(382)이 형성될 수 있다. 제4도전막 패턴(382)은, 스토리지 콘택(BC) 혹은 콘택 패드(pad)로 사용될 수 있다. 주변 영역(PA)에도 주변 스페이서(472)가 형성될 수 있다.
마지막으로, 셀 영역(CA)의 스토리지 콘택(BC) 상에 실린더 타입의 스토리지 전극(390)이 형성될 수 있다.
도 6, 도 7a 내지 도 7e, 및 도 8a 내지 도 8e는 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법의 다양한 실시예들을 설명하기 위하여 도시한 종단면도이다.
먼저, 도 6, 도 7a 및 도 8a를 참고하면, 기판(100) 내부에 소자 분리 공정을 통하여 활성 영역(220)을 형성하고, 게이트 매립 공정을 통하여 배리드 게이트 전극(240)을 형성하는 것은 상기한 일 실시예와 동일하다. 또한, 기판(100) 상부에 제1도전막(310) 및 제1마스크막(320)을 차례로 도포하고, 이를 패턴닝함으로써, 제1마스크막 홀(324)을 포함하는 제1마스크막 패턴(322)과, 제1도전막 홀(312)을 포함하는 제1도전막 패턴(314)이 상하로 위치되도록 하는 점도 상기한 일 실시예와 동일하다.
도 6, 도 7b 및 도 8b를 참고하면, 사진 공정 및 식각 공정을 통하여 제1마스크 홀(324)의 직경을 확장함으로써, 제1마스크 확장 홀(326)이 형성될 수 있다. 따라서, 제1마스크 확장 홀(326)의 직경(r1)은 제1도전막 홀(312)의 직경(r2)보다 클 수 있다.
도 6, 도 7c 및 도 7c를 참고하면, 제1도전막 홀들(312)을 제2도전막(330)으로 채우는 갭 필 공정이 수행될 수 있다.
도 6, 도 7d 및 도 8d를 참고하면, 에치백 공정을 통하여 제2도전막(330)의 일부가 제거될 수 있다. 이때, 제1마스크 확장 홀(326)에 의하여 노출된 제1도전막 패턴(314)도 함께 제거될 수 있다. 제1도전막 홀(312)에 제거되고 남아 있는 제2도전막 패턴(332)의 상면 레벨은, 제1마스크 확장 홀(326)에 제거되고 남아 있는 있는 제1도전막 패턴(314)의 상면 레벨과 실질적으로 같아질 수 있다. 또한, 제2도전막 패턴(332)의 상면 레벨은 제1마스크 확장 홀(326)에 의하여 노출되지 않았기 때문에 제거되지 않은 제1도전막 패턴(314)의 상면 레벨보다 낮아질 수 있다. 따라서, 제2도전막 패턴(332)과 노출되지 않은 제1도전막 패턴(314) 사이에는 소정 높이의 단차가 형성될 수 있다. 제1마스크막 패턴(322)이 제거될 수 있다.
도 6, 도 7e 및 도 8e를 참고하면, 제1도전막 패턴(314)과 제2도전막 패턴(332) 상에 제3도전막(340)이 형성될 수 있다. 제3도전막(340) 상에 제2마스크막(350)이 형성될 수 있다. 여기서 제3도전막(340)은, 제1도전막 패턴(314)과 제2도전막 패턴(332) 상에 콘포멀하게 형성되기 때문에, 제2도전막 패턴(332) 상에 형성된 제3도전막(340)의 상면 레벨은 제1도전막 패턴(314) 상에 형성된 제3도전막(340)의 상면 레벨보다 낮을 수 있다. 그러므로, 제2도전막 패턴(332)과 대응되는 제2마스크막(350)의 두께(t1)는 제1도전막 패턴(314)과 대응되는 제2마스크막(350)의 두께(t2)보다 두껍게 형성될 수 있다.
이로써, 제2도전막 패턴(332) 및 제거되고 남아 있는 제1도전막 패턴(314) 상에 형성되는 제3도전막 패턴(342)은 상기 노출되지 않은 제1도전막 패턴(314) 상에 형성되는 제3도전막 패턴(342)의 상면 레벨보다 기판(100)의 표면으로부터 1/2 정도 하부에 위치될 수 있다. 특히, 하부에 형성되는 제3도전막 패턴(342)의 단면적은 제2도전막 패턴(332)의 단면적보다 더 넓어질 수 있기 때문에, 접촉 저항과 기생 커패시턴스의 감소 효과가 더 현저할 수 있다. 이 후, 공정은 상기한 일 실시예와 동일하다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 기판 212: 버퍼 절연막 패턴
220: 활성 영역 230: 소자 분리 영역
240: 게이트 전극 242: 게이트 절연막 패턴
244: 게이트 도전막 패턴 246: 게이트 캡핑막 패턴
248: 소스 영역 250: 드레인 영역
310: 제1도전막 312: 제1도전막 홀
314: 제1도전막 패턴 320: 제1마스크막
322: 제1마스크막 패턴 324: 제1마스크막 홀
326: 제1마스크막 확장 홀 330: 제2도전막
332: 제2도전막 패턴 340: 제3도전막
342: 제3도전막 패턴 350: 제2마스크막
352: 제2마스크막 패턴 362: 포토레지스트막 패턴
370: 층간 절연막 372: 스페이서
382: 제4도전막 패턴 390: 스토리지 전극
410: 주변 게이트 전극 414: 주변 제1도전막 패턴
442: 주변 제3도전막 패턴 452: 주변 제2마스크막 패턴
472: 주변 스페이서 BC: 스토리지 콘택
BL: 비트 라인 CA: 셀 영역
DC: 비트 라인 콘택 PA: 주변 영역
WL: 워드 라인
220: 활성 영역 230: 소자 분리 영역
240: 게이트 전극 242: 게이트 절연막 패턴
244: 게이트 도전막 패턴 246: 게이트 캡핑막 패턴
248: 소스 영역 250: 드레인 영역
310: 제1도전막 312: 제1도전막 홀
314: 제1도전막 패턴 320: 제1마스크막
322: 제1마스크막 패턴 324: 제1마스크막 홀
326: 제1마스크막 확장 홀 330: 제2도전막
332: 제2도전막 패턴 340: 제3도전막
342: 제3도전막 패턴 350: 제2마스크막
352: 제2마스크막 패턴 362: 포토레지스트막 패턴
370: 층간 절연막 372: 스페이서
382: 제4도전막 패턴 390: 스토리지 전극
410: 주변 게이트 전극 414: 주변 제1도전막 패턴
442: 주변 제3도전막 패턴 452: 주변 제2마스크막 패턴
472: 주변 스페이서 BC: 스토리지 콘택
BL: 비트 라인 CA: 셀 영역
DC: 비트 라인 콘택 PA: 주변 영역
WL: 워드 라인
Claims (20)
- 기판 내에 활성 영역을 정의하는 소자 분리 영역을 형성하고,
상기 활성 영역과 교차되는 배리드 구조의 게이트 전극을 형성하며,
상기 활성 영역에 소스 영역 및 드레인 영역을 형성하며,
상기 기판 상에 상기 드레인 영역이 제1도전막 홀을 통하여 노출되는 제1도전막 패턴을 형성하며,
상기 제1도전막 홀에 상기 드레인 영역과 접촉되고, 상기 제1도전막 패턴보다 상면 레벨이 낮은 제2도전막 패턴을 형성하며,
상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 비트라인 캡핑막을 형성하고, 제3도전막 패턴 및 비트라인 캡핑막 패턴으로 패턴닝함으로써, 상기 드레인 영역 상에 제2도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제1비트 라인 구조체들이 형성되고, 상기 소자 분리 영역 상에 제1도전막 패턴, 제3도전막 패턴 및 비트라인 캡핑막 패턴이 차례로 적층된 제2비트 라인 구조체들이 형성되는 것을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제3도전막은, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 콘포멀하게 형성됨으로써, 상기 제2도전막 패턴 상에 형성된 상기 제3도전막의 상면 레벨은 제1도전막 패턴 상에 형성된 상기 제3도전막의 상면 레벨보다 낮아지며,
상기 제2도전막 패턴과 대응되는 상기 비트라인 캡핑막의 두께는, 상기 제1도전막 패턴과 대응되는 상기 비트라인 캡핑막의 두께보다 두껍게 형성되는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제1도전막 패턴의 단면적은 상기 제2도전막 패턴의 단면적보다 넓게 형성되는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제1도전막 패턴을 형성하는 것은,
상기 기판 상에 제1도전막 및 희생막을 형성하고,
상기 희생막을 패턴닝하여, 희생막 홀을 포함하는 희생막 패턴을 형성하고,
상기 희생막 패턴을 식각 마스크로 상기 희생막 홀에 의하여 노출되는 상기 제1도전막의 일부를 선택적으로 제거하여 상기 제1도전막 홀을 포함하는 제1도전막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서,
상기 제3도전막 패턴 및 비트라인 캡핑막 패턴을 형성하는 것은,
상기 비트라인 캡핑막 상에 포토레지스트막을 코팅하고,
사진 공정을 통하여 사이즈가 동일한 포토레지스트막 패턴을 형성하며,
상기 포토레지스트막 패턴을 식각 마스크로 사용하여, 상기 제3도전막 및 비트라인 캡핑막을 제거함으로써, 제3도전막 패턴 및 비트라인 캡핑막 패턴을 형성하는 반도체 소자의 제조방법. - 기판에 활성 영역을 한정하는 소자 분리 영역을 형성하고,
상기 활성 영역과 소정의 각도에서 교차하는 게이트 전극을 기판의 제1방향으로 형성하며,
상기 활성 영역에 소스 영역/드레인 영역을 형성하며,
상기 기판 상에 제1도전막 및 제1마스크막을 형성하고,
상기 제1도전막 및 제1마스크막을 사진 및 식각 공정을 이용하여 패턴닝함으로써, 홀을 통해 드레인 영역은 노출되도록 하고, 상기 소스 영역과 소자 분리 영역은 노출되지 않도록 하는 제1마스크막 패턴 및 제1도전막 패턴을 형성하며,
상기 홀을 채우는 제2도전막을 형성하며,
상기 제2도전막의 일부를 에치백함으로써, 상기 홀의 일부만 채우는 제2도전막 패턴을 형성하며,
상기 제1마스크막 패턴을 제거하고,
상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막 및 제2마스크막을 형성하고,
상기 제3도전막 및 제2마스크막을 사진 및 식각 공정을 이용하여 패턴닝함으로써, 상기 드레인 영역 상에 제1비트 라인 구조체가 형성되고, 상기 소자 분리 영역 상에 제2비트 라인 구조체가 형성되며, 상기 제1비트 라인 구조체와 제2비트 라인 구조체가 상기 기판의 제2방향에서 비트 라인을 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 6 항에 있어서,
상기 드레인 영역과 콘택을 형성하는 제1비트 라인 구조체는, 제2도전막 패턴, 제3도전막 패턴 및 제2마스크막 패턴을 포함하고,
상기 드레인 영역과 콘택을 형성하지 않는 제2비트 라인 구조체는, 제1도전막 패턴, 제3도전막 패턴 및 제2마스크막 패턴을 포함하며,
상기 제1비트 라인 구조체의 제3도전막 패턴은, 상기 제2비트 라인 구조체의 제3도전막 패턴보다 그 높이가 낮게 형성되고, 그 폭이 넓게 형성되는 반도체 소자의 제조방법. - 워드 라인이 활성 영역에 대하여 사선 형태로 형성되는 기판을 준비하고,
상기 기판 상에 제1도전막 및 제1마스크막을 형성한 후, 상기 활성 영역의 일부가 노출되도록, 제1도전막 및 제1마스크막을 제1사진 및 식각 공정을 통하여 패턴닝함으로써, 제1마스크막 홀을 포함하는 제1마스크막 패턴 및 제1도전막 홀을 포함하는 제1도전막 패턴이 각각 형성되고, 상기 제1마스크막 홀과 상기 제1도전막 홀은 직경이 동일하며,
상기 제1도전막의 일부가 노출되도록, 제1마스크막 패턴을 제2사진 및 식각 공정을 통하여 패턴닝함으로써, 상기 제1마스크 확장 홀이 제1도전막 홀보다 직경이 확장되고,
상기 제1도전막 홀을 채우는 제2도전막을 형성하며,
에치백 공정을 통하여 상기 제2도전막의 일부 및 상기 제1마스크 확장 홀을 통하여 노출된 제1도전막 패턴의 일부를 제거함으로써, 상기 제1도전막 홀에 남아 있는 제2도전막 패턴의 상면 레벨은 제1마스크 확장 홀에 남아 있는 제1도전막 패턴의 상면 레벨과 실질적으로 같아지고, 제1마스크 확장 홀에 의하여 노출되지 않은 1도전막 패턴의 상면 레벨보다 낮아지며,
상기 제1마스크막 패턴을 제거한 후, 상기 제1도전막 패턴 및 제2도전막 패턴 상에 제3도전막을 형성하는 반도체 소자의 제조방법. - 제 8 항에 있어서,
상기 제1도전막 홀에 남아 있는 제2도전막 패턴 상에 형성되는 제3도전막 패턴 및 상기 제1마스크 확장 홀에 남아 있는 제1도전막 패턴 상에 형성되는 제3도전막 패턴은 상기 노출되지 않은 제1도전막 패턴 상에 형성되는 제3도전막 패턴의 상면 레벨보다 적어도 상기 기판 표면으로부터 1/2 정도 하부에 형성되는 하프 VSD 구조의 반도체 소자의 제조방법. - 제 9 항에 있어서,
상기 하부에 형성되는 제3도전막 패턴의 단면적은 상기 제2도전막 패턴의 단면적보다 넓어지는 반도체 소자의 제조방법. - 셀 활성 영역 및 셀 소자 분리 영역을 가진 셀 영역을 포함하는 기판;
상기 기판 내에 매립되고 상기 셀 활성 영역과 교차하는 셀 게이트 전극;
상기 셀 게이트 전극과 인접하는 상기 셀 활성 영역 내의 드레인 영역;
상기 기판 상의 절연층, 상기 절연층은 상기 드레인 영역을 노출하는 콘택 홀을 갖고;
상기 콘택 홀 내의 비트 라인 콘택; 및
비트 라인을 포함하고,
상기 비트 라인은 상기 비트 라인 콘택 상의 제1 비트 라인부 및 상기 절연층 상의 제2 비트 라인부를 포함하고, 및
상기 제1 비트 라인부의 상면은 상기 제2 비트 라인부의 상면보다 낮은 반도체 소자. - 제11항에 있어서,
상기 제1 비트 라인부는 상기 제2 비트 라인부보다 넓은 반도체 소자. - 제11항에 있어서,
상기 절연층은 상기 셀 소자 분리 영역과 상기 셀 영역의 상기 비트 라인 사이에 배치되는 반도체 소자. - 제11항에 있어서,
상기 제1 비트 라인부 상의 제1 비트 라인 마스크 패턴; 및
상기 제2 비트 라인부 상의 제2 비트 라인 마스크 패턴을 더 포함하고,
상기 제1 비트 라인 마스크 패턴은 상기 제2 비트 라인 마스크 패턴보다 두꺼운 반도체 소자. - 제14항에 있어서,
상기 제1 비트 라인부 및 상기 제1 비트 라인 마스크 패턴의 측면들을 덮는 제1 스페이서들; 및
상기 제2 비트 라인부 및 상기 제2 비트 라인 마스크 패턴의 측면들을 덮는 제2 스페이서들을 더 포함하는 반도체 소자. - 제11항에 있어서,
상기 비트 라인 콘택의 양 측면들 상의 셀 절연 스페이서들을 더 포함하는 반도체 소자. - 제11항에 있어서,
주변 영역 내의 주변 활성 영역 및 주변 소자 분리 영역; 및
상기 주변 활성 영역 상의 주변 게이트 전극을 더 포함하고,
상기 주변 게이트 전극은:
주변 하부 전도성 패턴;
상기 주변 하부 전도성 패턴 상의 주변 상부 전도성 패턴; 및
상기 주변 상부 전도성 패턴 상의 주변 마스크 패턴을 포함하고,
상기 주변 상부 전도성 패턴 및 상기 제2 셀 비트 라인부는 동일한 레벨에 형성되는 반도체 소자. - 제17항에 있어서,
상기 제1 비트 라인부 상의 제1 비트 라인 마스크 패턴; 및
상기 제2 비트 라인부 상의 제2 비트 라인 마스크 패턴을 더 포함하고,
상기 주변 마스크 패턴, 상기 제1 비트 라인 마스크 패턴, 및 상기 제2 비트 라인 마스크 패턴은 동일한 레벨에 형성되는 반도체 소자. - 제11항에 있어서,
상기 제1 비트 라인부의 두께는 상기 제2 비트 라인부의 두께와 동일한 반도체 소자. - 활성 영역 및 소자 분리 영역을 포함하는 기판;
상기 기판 내에 매립되고 상기 활성 영역 및 상기 소자 분리 영역과 교차하는 게이트 전극;
상기 활성 영역 상의 제1 비트 라인 구조체; 및
상기 소자 분리 영역 상의 제2 비트 라인 구조체를 포함하고,
상기 제1 비트 라인 구조체는:
비트 라인 콘택;
상기 비트 라인 콘택 상의 제1 비트 라인 도전막 패턴; 및
상기 제1 비트 라인 도전막 패턴 상의 제1 비트 라인 마스크막 패턴을 포함하고,
상기 제2 비트 라인 구조체는:
버퍼 절연막 패턴;
상기 버퍼 절연막 패턴 상의 제2 비트 라인 도전막 패턴; 및
상기 제2 비트 라인 도전막 패턴 상의 제2 비트 라인 마스크막 패턴을 포함하고,
상기 제1 비트 라인 도전막 패턴의 상면 레벨은 상기 제2 비트 라인 도전막 패턴의 상면 레벨 보다 낮고,
상기 제1 비트 라인 마스크막 패턴의 두께는 상기 제2 비트 라인 마스크막 패턴의 두께보다 두꺼운 반도체 소자.
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| CN102148197B (zh) | 2015-08-05 |
| US20110278668A1 (en) | 2011-11-17 |
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