KR20050024590A - 확장 스토리지 플러그 패턴들을 갖는 반도체 장치의제조방법 - Google Patents

확장 스토리지 플러그 패턴들을 갖는 반도체 장치의제조방법 Download PDF

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Abstract

확장 스토리지 플러그 패턴들을 갖는 반도체 장치의 제조방법을 제공한다. 상기 방법은 반도체 기판의 상부에 비트라인 절연막, 매립 층간절연막 및 매립 콘택홀 절연막을 차례대로 형성하는 것과, 상기 비트라인 절연막 및 매립 층간절연막 사이에 개재된 인접한 두 개의 비트라인 패턴들을 형성하는 것을 포함한다. 상기 매립 콘택홀 절연막 및 매립 층간절연막과 함께 비트라인 절연막을 관통해서 비트라인 패턴들 사이의 영역에 적어도 하나의 매립 콘택홀을 형성한다. 상기 매립 콘택홀의 측벽에 매립 콘택홀 스페이서를 형성하고, 상기 매립 콘택홀을 채우는 스토리지 콘택홀 플러그를 형성한다. 상기 스토리지 콘택홀 플러그를 식각 마스크로 사용해서 매립 콘택홀 스페이서를 부분 식각하고 또한, 매립 콘택홀 절연막 및 매립 층간절연막을 일부분 제거하여 격리막들을 형성한다. 상기 격리막들을 갖는 반도체 기판의 전면에 확장 스토리지 플러그 패턴 막을 형성하고, 상기 확장 스토리지 플러그 패턴 막을 평탄화해서 스토리지 콘택홀 플러그 패턴 및 확장 스토리지 플러그 패턴들과 동시에 격리막 패턴들을 형성한다. 상기 확장 스토리지 플러그 패턴들은 스토리지 콘택홀 플러그 패턴의 측벽의 소정영역들에 접촉되어 매립 콘택홀 플러그를 형성하고, 상기 매립 콘택홀 플러그의 상면에 스토리지 노드를 형성한다. 이를 통해서, 상기 방법은 확장 스토리지 플러그 패턴들을 통해서 스토리지 콘택홀 플러그 패턴 및 스토리지 노드의 접촉 면적을 확대할 수 있다.

Description

확장 스토리지 플러그 패턴들을 갖는 반도체 장치의 제조방법 { A Fabrication Method Of A Semiconductor Device Having Enlarged Storage Plug Patterns }
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 상세하게는 확장 스토리지 플러그 패턴들을 갖는 반도체 장치의 제조방법에 관한 것이다.
일반적으로, 디램 셀들을 갖는 반도체 장치는 셀 어레이 영역의 선택된 하나의 활성 영역 상에 트랜지스터들(Transistors) 및 커패시터들(Capacitors)을 구비한다. 이◎에, 상기 트랜지스터들은 활성영역 상에 형성된 게이트 패턴들, 그 패턴들의 측벽들에 형성된 게이트 스페이서들, 및 게이트 패턴들과 게이트 스페이서들에 중첩된 소오스/ 드레인 확산층들로 형성된다. 또한, 상기 게이트 패턴들 중의 하나 및 그에 인접된 하나의 커패시터로 한 개의 셀(Cell)을 구성하고, 상기 셀은 셀 어레이 영역 상에서 하나의 주소(Address)를 갖는다. 상기 게이트 패턴은 반도체 기판을 통하여 이동하는 데이타를 컨트롤하는 문(Door)이고, 상기 커패시터는 데이타가 저장되는 곳이다. 상기 활성 영역의 상부에 하나의 비트라인 패턴이 형성되는데 그 패턴은 전기적으로 활성영역과 접속되며, 상기 비트라인 패턴은 데이타가 상기 셀 어레이 및 주변회로 영역들 사이를 이동하도록 해주는 배선(Wire)이다. 상기 커패시터는 최근에 주로 씨.오.비이(COB; Capacitor Over Bit-line) 구조로 형성되며, 상기 씨.오.비이 구조에서는 커패시터를 비트라인 패턴의 상부에 형성한다. 상기 활성 영역 상에 배치된 게이트 패턴들, 비트라인 패턴 및 커패시터들은 반도체 제조공정을 통해서 절연막으로 서로 절연되어 있다. 이때에, 상기 한 개의 셀은 활성 영역과 커패시터 접촉용 랜딩 패드가 접촉되도록 절연막에 하나의 콘택 홀을 갖는다. 상기 콘택홀은 하나 이상의 홀들로 연결되어 형성될 수도 있으며, 이와 연동하여 상기 커패시터 접촉용 랜딩패드도 하나 이상으로 형성된다.
그러나, 상기 반도체 장치가 고집적화의 요구에 대응하기 위해서는 우선적으로 디자인 룰의 축소가 고려된다. 상기 디자인 룰의 축소는 활성 영역, 콘택 홀, 게이트 패턴, 비트라인 패턴 및 커패시터의 피쳐 사이즈(Feature Size)를 작게해서 고집적화를 구현한다. 이는, 상기 커패시터 접촉용 랜딩패드 및 활성 영역 사이의 접촉 저항, 게이트/ 비트라인 패턴들의 배선 저항을 크게함과 아울러서 상기 커패시터의 정전용량을 감소시킨다. 그리고, 상기 디자인 룰의 축소와 더불어 게이트 및 비트라인 패턴들, 그 패턴들의 각각 및 랜딩패드, 그 패턴들의 각각 및 활성영역 사이가 좁아져서 각각의 기생 정전용량(Parasitic Capacitance)들도 증가된다. 상기 반도체 장치의 제조공정은 지금까지 업 그레이드된 반도체 제조 장비들을 사용해서 디자인 룰의 축소로 대두되는 문제들을 어느 정도 해소하여 왔지만, 상기 커패시터 및 캐패시터 접촉용 랜딩패드 사이의 접촉면적을 증대시키기 위한 방법은 여전히 어려운 난관에 부딪치고 있다. 상기 씨.오.비이 구조는 통상적으로 커패시터 접촉용 랜딩패드 및 절연막을 갖는 반도체 기판의 전면 상에 스토리지 노드 층간절연막을 형성하는 것과, 상기 스토리지 노드 층간절연막에 스토리지 노드 홀을 형성하는 것과, 상기 스토리지 노드 홀에 N- 형으로 도핑된 폴리 실리콘 막을 주형해서 스토리지 노드를 형성하는 것을 포함한다. 상기 스토리지 노드 홀은 커패시터 접촉용 랜딩패드의 상면만을 노출시키기 때문에 디자인 룰의 축소와 함께 상기 스토리지 노드 홀 및 캐패시터 접촉용 랜딩패드 사이의 접촉 면적도 같이 작아진다. 이로 인해서, 상기 스토리지 노드 및 커패시터 접촉용 랜딩패드 사이의 접촉 저항이 증가된다. 결론적으로, 상기 활성 영역 및 커패시터 접촉용 랜딩패드, 상기 스토리지 노드 및 커패시터 접촉용 랜딩패드 사이의 큰 접촉 저항을 갖는 반도체 장치는 구동 중에 접촉 저항만큼의 데이타 손실로 리푸레쉬 페일(Refresh Fail)을 발생시켜서 적어도 하나의 셀이 페일될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 스토리지 노드 및 스토리지 콘택홀 플러그 패턴의 접촉 면적을 보다 크게할 수 있는 확장 스토리지 플러그 패턴들을 갖는 반도체 장치의 제조방법을 제공하는데 있다.
상기 기술적인 과제를 구현하기 위해서, 본 발명은 확장 스토리지 플러그 패턴들을 갖는 반도체 장치의 제조방법을 제공한다.
이 방법은 반도체 기판의 상부에 비트라인 절연막을 형성하고, 상기 비트라인 절연막 상에 인접한 두 개의 비트라인 패턴들을 형성하는 것을 포함한다. 상기 비트라인 패턴들을 갖는 반도체 기판의 전면에 매립 층간절연막을 형성하고, 상기 매립 콘택홀 절연막 및 매립 층간절연막과 함께 비트라인 절연막을 차례로 관통하는 매립 콘택홀을 적어도 하나 형성한다. 이때에, 상기 매립 콘택홀은 비트라인 패턴들 사이의 영역에 형성되어 비트라인 패턴들의 상부에서 상기 비트라인 패턴들을 가로지르도록 형성한다. 다음으로, 상기 매립 콘택홀의 측벽에 매립 콘택홀 스페이서를 형성하고, 상기 매립 콘택홀 절연막의 상면보다 낮고 비트라인 패턴들의 상면들보다 높게 위치한 스토리지 콘택홀 플러그를 형성한다. 상기 스토리지 콘택홀 플러그는 매립 콘택홀 스페이서로 둘러싸인 매립 콘택홀을 채운다. 상기 스토리지 콘택홀 플러그 및 매립 콘택홀 절연막과 아울러서 매립 층간절연막을 식각 마스크로해서 식각공정을 수행하여 상기 매립 콘택홀 스페이서를 부분 제거한다. 계속해서, 상기 스토리지 콘택홀 플러그 및 그 플러그 패턴 주변에서 부분 제거된 상기 매립 콘택홀 스페이서를 식각 마스크로해서 식각공정을 수행하여 격리막들을 형성한다. 상기 격리막들은 매립 콘택홀 절연막 및 매립 층간절연막으로 이루어지고, 상기 격리막들을 갖는 반도체 기판의 전면에 확장 스토리지 플러그 패턴 막을 형성한다. 상기 확장 스토리지 플러그 패턴 막을 상기 비트라인 패턴들의 상면들이 노출될 때까지 상기 반도체 기판의 상부를 평탄화하여 격리막 패턴들과 동시에 스토리지 콘택홀 플러그 패턴 및 확장 스토리지 플러그 패턴들을 형성한다. 상기 스토리지 콘택홀 플러그 패턴 및 확장 스토리지 플러그 패턴들은 매립 콘택홀 플러그를 형성한다. 또한, 상기 확장 스토리지 플러그 패턴들은 스토리지 콘택홀 플러그 패턴의 측벽의 소정영역들에 접촉하며 격리막 패턴들에 의해서 고립된다. 상기 매립 콘택홀 플러그 및 격리막 패턴들의 상면들에 스토리지 노드를 형성한다.
이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 반도체 장치를 보여주는 평면도이고, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12 ,도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 단면도들이다. 또한, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 ,도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27 은 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치의 단면도들이다.
도 1, 도 2 내지 도 5 를 참조하면, 반도체 기판(100)의 소정영역에 활성영역(110)들을 고립시키는 소자 분리막(113)을 형성하고, 상기 소자분리막(113)을 갖는 반도체 기판의 활성영역(110)들을 가로지르는 게이트 패턴(120)들을 형성한다. 상기 게이트 패턴(120)들에 자기 정렬된 N- 형의 불순물 영역(123)들을 반도체 기판(100)에 형성하고, 상기 게이트 패턴(120)들의 측벽들에 게이트 스페이서(125)들을 형성한다. 그리고, 상기 게이트 패턴(120)들 사이의 갭 영역들을 채우는 패드 층간절연막(127)을 형성한다. 상기 게이트 패턴(120)들의 각각은 차례로 적층된 게이트(115) 및 게이트 캐핑막 패턴(118)으로 형성하고, 상기 게이트(115) 및 게이트 캐핑막 패턴(118)은 N- 형으로 도핑된 폴리 실리콘 막 및 질화막으로 형성한다. 상기 게이트 스페이서(125)들은 질화막으로 형성하고, 상기 패드 층간절연막(127)은 소자분리막(113)과 다른 식각률을 갖는 산화막으로 형성한다.
상기 패드 층간절연막(127)의 소정영역들을 관통해서 게이트 패턴(120)들 사이의 영역들에 패드 홀(130)들을 형성하고, 상기 패드 홀(130)들을 채우는 비트라인 접촉용 랜딩패드(131)들 및 그 랜딩패드들의 주변에 스토리지 노드 접촉용 랜딩패드(132)들을 형성한다. 상기 랜딩 패드들(133)은 N- 형으로 도핑된 폴리 실리콘 막으로 형성한다. 상기 랜딩 패드들(133)을 갖는 반도체 기판 상에 비트라인 절연막(136)을 형성하고, 상기 비트라인 절연막(136)을 관통하는 비트라인 콘택홀(140)들을 형성한다. 상기 비트라인 콘택홀(140)들은 비트라인 접촉용 랜딩패드(131)들을 노출시키고, 상기 비트라인 콘택홀(140)을 채움과 동시에 비트라인 절연막(136)의 상면에서 게이트 패턴(120)들을 가로지르는 비트라인 패턴(150)들을 형성한다. 상기 비트라인 패턴(150)들 사이를 채우는 매립 층간절연막(151)을 형성하고, 상기 매립 층간절연막(151)을 갖는 반도체 기판의 전면에 매립 콘택홀 절연막(152)을 형성한다. 상기 매립 콘택홀 절연막(152) 및 매립 층간절연막(151)은 비트라인 절연막(136)과 동일한 식각률을 갖는 산화막으로 형성하고, 상기 비트라인 절연막(136)은 패드 층간절연막(127)과 동일한 식각률을 갖는 산화막으로 형성한다. 또한, 상기 비트라인 패턴(150)들 각각은 차례로 적층된 비트라인(143) 및 비트라인 캐핑막 패턴(146)으로 형성하고, 상기 비트라인(143) 및 비트라인 캐핑막 패턴(146)은 각각이 N- 도핑된 폴리 실리콘 막 및 질화막으로 형성한다.
도 1, 도 6 내지 도 9 를 참조하면, 상기 매립 콘택홀 절연막(152)을 갖는 반도체 기판의 전면에 포토레지스트 막을 형성하고, 공지된 포토 공정을 사용해서 매립 콘택홀 절연막(152)의 소정 영역들 상에 포토레지스트 막으로 라인형 홀 패턴(Line-Shaped Hole Pattern)들을 형성한다. 상기 라인형 홀 패턴들은 비트라인 상부에서 비트라인 패턴들을 가로지르도록 형성되며, 상기 포토레지스트 막을 식각 마스크로 사용해서 매립 콘택홀 절연막(152), 매립 층간절연막(151) 및 비트라인 절연막(136)에 식각 공정을 수행한다. 이를 통해서, 상기 매립 콘택홀 절연막(152), 매립 층간절연막(151) 및 비트라인 절연막(136)을 관통해서 비트라인 패턴(150)들 사이의 영역들에 매립 콘택홀(160)들을 형성하고, 상기 매립 콘택홀(160)들은 스토리지 노드 접촉용 랜딩 패드(132)들을 노출시킨다. 또한, 상기 매립 콘택홀(160)들은 비트라인 패턴(150)들의 상부에서 비트라인 패턴(160)들의 상면을 노출시킨다. 상기 매립 콘택홀(160)들의 측벽들에 매립 콘택홀 스페이서(162)들을 형성하고, 상기 매립 콘택홀 스페이서(162)들로 둘러싸인 매립 콘택홀(160)들을 갖는 반도체 기판의 전면에 스토리지 콘택홀 플러그 막(163)을 형성한다. 이때에, 상기 스토리지 콘택홀 플러그 막(163) 및 매립 콘택홀 스페이서(162)들은 각각이 N- 형으로 도핑된 폴리 실리콘 막 및 질화막으로 형성한다.
도 1, 도 10 내지 도 13 을 참조하면, 상기 스토리지 콘택홀 플러그 막(163)을 갖는 반도체 기판 상에 식각 공정을 수행해서 매립 콘택홀(160)들을 채우는 스토리지 콘택홀 플러그(163a)들을 형성하며, 상기 식각 공정은 매립 콘택홀 절연막(152)에 대하여 선택 식각비를 갖는다. 상기 스토리지 콘택홀 플러그(163a)들은 매립 콘택홀 절연막(152)의 상면보다 낮게 위치하고 비트라인 패턴(150)들의 상면보다 높게 위치시키는 것이 바람직하다. 이는, 후속 공정을 통해서 상기 스토리지 콘택홀 플러그(163a)들을 비트라인 패턴(150)들로 쉽게 노드 분리하기 위한 것이다. 다음으로, 상기 스토리지 콘택홀 플러그(163a)들 및 매립 콘택홀 절연막(152)과 아울러서 매립 층간절연막(151)을 식각 마스크로 사용해서 식각 공정을 수행하여 매립 콘택홀 스페이서(162)들을 부분 제거한다. 상기 매립 콘택홀 스페이서(162)들에 수행된 식각공정은 스토리지 콘택홀 플러그(163a)들 및 매립 콘택홀 절연막(152)과 아울러서 매립 층간절연막(151)에 대하여 식각 선택비를 갖는 이방성 또는 등방성 식각 방식으로 수행되어질 수 있다.
도 1, 도 14 내지 도 17 을 참조하면, 상기 스토리지 콘택홀 플러그(163a)들 및 그 주변에 부분 제거된 매립 콘택홀 스페이서(162)들을 식각 마스크로 사용해서 식각 공정을 수행하여 매립 콘택홀 절연막 및 매립 층간절연막(152, 151)을 일부분 제거한다. 상기 매립 콘택홀 절연막 및 매립 층간절연막(152, 151)에 수행된 식각공정은 스토리지 콘택홀 플러그(163a)들 및 그 주변에 부분 제거된 매립 콘택홀 스페이서(162)들에 대하여 식각 선택비를 갖는 등방성 식각 방식으로 수행되어질 수 있다. 이때에, 상기 스토리지 콘택홀 플러그(163a)들 사이 및 그 주변의 부분 제거된 매립 콘택홀 스페이서(162)들의 상부에 매립 콘택홀 절연막(152) 및 매립 층간절연막(151)으로 된 격리막(A)들을 형성한다. 또한, 상기 격리막(A)들의 각각은 비트라인 패턴(150)들의 상면들보다 높게 형성하고 매립 층간절연막(151)만으로 형성되지 않도록 컨트롤할 필요가 있다. 왜냐하면, 후속 공정을 통해서 상기 스토리지 콘택홀 플러그(163a)들 사이의 전기적 쇼트를 방지하기 위함이다. 상기 격리막(A)들을 갖는 반도체 기판의 전면에 확장 스토리지 플러그 패턴 막(164)을 형성하되, 상기 확장 스토리지 플러그 패턴 막(164)은 N- 도핑된 폴리 실리콘 막으로 형성한다.
도 1, 도 18 내지 도 21 을 참조하면, 상기 확장 스토리지 플러그 패턴 막(164)을 갖는 반도체 기판의 상부를 평탄화하는 식각공정을 수행하고, 상기 확장 스토리지 플러그 패턴 막(164)에 수행된 식각공정은 비트라인 패턴(150)들의 상면들이 노출될 때까지 스토리지 콘택홀 플러그(163a)들 및 격리막(A)을 동시에 에칭한다. 또한, 상기 확장 스토리지 플러그 패턴 막(164)에 수행된 식각공정은 화학 기계적 연마 또는 에칭 백 방식을 통해서 수행되어질 수 있다. 이를 통해서, 상기 확장 스토리지 플러그 패턴 막(164)에 수행된 식각공정이 수행된 반도체 기판은 스토리지 콘택홀 플러그 패턴(163b)들, 그 패턴(163b)들의 측벽들의 소정 영역들에 접촉된 확장 스토리지 플러그 패턴(164a)들 및 격리막 패턴(B)들을 갖는다. 상기 격리막 패턴(B)들은 스토리지 콘택홀 플러그 패턴(163b)들 사이에 형성되어 확장 스토리지 플러그 패턴(164a)들을 분리시키는데, 상기 격리막 패턴(B)들은 매립 층간절연막(151)으로 형성한다. 이때에, 선택된 하나의 스토리지 콘택홀 플러그 패턴(163b) 및 그 패턴 주변의 확장 스토리지 플러그 패턴(164a)들은 하나의 매립 콘택홀 플러그(165)을 형성한다.
상기 격리막 패턴(B)들을 갖는 반도체 기판의 전면에 스토리지 노드 층간절연막(169)을 형성하는데, 상기 스토리지 노드 층간절연막(169)은 보호막(166), 식각 저지막(167) 및 몰딩막(168)으로 형성한다. 상기 식각 저지막(167)은 보호막(166) 및 몰딩막(168)과 다른 식각률을 갖는 질화막이고, 상기 보호막(166) 및 몰딩막(168)은 매립 콘택홀 절연막(152)과 동일한 식각률을 갖는 산화막이다.
도 1, 도 22 내지 도 25 를 참조하면, 상기 몰딩막(168), 식각저지막(167) 및 보호막(166)을 차례로 관통해서 매립 콘택홀 플러그(165)들 및 격리막 패턴(B)들의 상면들을 노출시키는 스토리지 콘택홀(170)들을 형성한다. 다음으로, 상기 스토리지 콘택홀(170)들에 스토리지 노드 막(172)을 컨포멀하게 형성하고, 상기 스토리지 콘택홀(170)들을 채우고 스토리지 노드 막(172) 상에 희생막(174)을 계속해서 형성한다. 상기 스토리지 노드 막(172)은 N- 형으로 도핑된 폴리 실리콘 막으로 형성하고, 상기 희생막(174)은 몰딩막(168)과 동일한 식각률을 갖는 산화막으로 형성한다.
도 1, 도 26 및 도 27 을 참조하면, 상기 희생막(174) 및 스토리지 노드 막(172)을 갖는 반도체 기판 상에 식각 공정을 수행해서 스토리지 노드 막(172)을 노출시켜서 희생막 패턴(174a)들을 스토리지 콘택홀(170)들에 각각 형성한다. 그리고, 상기 희생막 패턴(174a)들을 식각 마스크로 해서 스토리지 노드 막(172)을 에칭하여 희생막 패턴(174a)들 및 스토리지 노드 층간절연막(169)에 주형된 스토리지 노드(172a)들을 형성한다. 이때에, 상기 스토리지 노드(172a)들은 스토리지 콘택홀 플러그 패턴(163b)들의 상면에만 접촉되는 것이 아니라 그 패턴(163b)들의 측벽들에 접촉된 확장 스토리지 플러그 패턴(164a)들의 상면에도 접촉된다.
상술한 바와 같이, 본 발명에 따른 매립 콘택홀 플러그들을 갖는 반도체 장치는 스토리지 노드들과 보다 넓은 접촉 면적을 형성해서 향상된 리푸레쉬 특성을 가지며, 이를 통해서 반도체 장치의 구동 능력과 관련한 설계 퍼포먼스를 배가시킬수 있다.
도 1 은 본 발명에 따른 반도체 장치를 보여주는 평면도.
도 2, 도 4, 도 6, 도 8, 도 10, 도 12 ,도 14, 도 16, 도 18, 도 20, 도 22, 도 24, 도 26 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라서 취한 반도체 장치의 단면도들.
도 3, 도 5, 도 7, 도 9, 도 11, 도 13 ,도 15, 도 17, 도 19, 도 21, 도 23, 도 25, 도 27 은 도 1 의 절단선 Ⅱ-Ⅱ' 를 따라서 취한 반도체 장치의 단면도들.

Claims (7)

  1. 반도체 기판의 상부에 비트라인 절연막 및 매립 층간절연막을 형성하되, 그 들 사이에 개재된 인접한 두 개의 비트라인 패턴들을 형성하고,
    상기 매립 층간절연막을 갖는 반도체 기판의 전면에 매립 콘택홀 절연막을 형성하고,
    상기 비트라인 패턴들 사이의 영역에 형성되고 상기 비트라인 절연막 및 매립 층간절연막과 아울러서 매립 콘택홀 절연막을 차례로 관통하는 매립 콘택홀을 적어도 하나 형성하되, 그 콘택홀은 상기 비트라인 패턴들의 상부에서 상기 비트라인 패턴들을 가로지르는 라인 패턴(Line Pattern)으로 형성하고,
    상기 매립 콘택홀의 측벽에 매립 콘택홀 스페이서를 형성하고,
    상기 매립 콘택홀 스페이서로 둘러싸인 매립 콘택홀을 채움과 동시에 상기 매립 콘택홀 절연막의 상면보다 낮고 상기 비트라인 패턴들의 상면들보다 높게 위치한 스토리지 콘택홀 플러그를 형성하고,
    상기 스토리지 콘택홀 플러그 및 매립 콘택홀 절연막과 아울러서 매립 층간절연막을 식각 마스크로해서 식각공정을 수행하여 상기 매립 콘택홀 스페이서를 부분 제거하고,
    상기 스토리지 콘택홀 플러그 및 그 플러그 패턴 주변에서 부분 제거된 상기 매립 콘택홀 스페이서를 식각 마스크로해서 식각공정을 수행하여 매립 콘택홀 절연막 및 매립 층간절연막으로 된 격리막들을 형성하고,
    상기 격리막들을 갖는 반도체 기판의 전면에 확장 스토리지 플러그 패턴 막을 형성하고,
    상기 확장 스토리지 플러그 패턴 막을 상기 비트라인 패턴들의 상면들이 노출될 때까지 상기 반도체 기판의 상부를 평탄화하여 스토리지 콘택홀 플러그 패턴 및 확장 스토리지 플러그 패턴들과 함께 격리막 패턴들을 형성하되, 상기 스토리지 콘택홀 플러그 패턴 및 확장 스토리지 플러그 패턴들은 매립 콘택홀 플러그를 형성하고,
    상기 매립 콘택홀 플러그 및 격리막 패턴들의 상면들에 스토리지 노드를 형성하는 것을 포함하되,
    상기 확장 스토리지 플러그 패턴들은 상기 스토리지 콘택홀 플러그 패턴의 측벽의 소정영역들에 접촉하고 상기 격리막 패턴들로 고립되도록 형성하는 것이 특징인 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 비트라인 절연막, 상기 매립 층간절연막 및 상기 매립 콘택홀 절연막은 산화막으로 형성하는 것이 특징인 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 매립 콘택홀 스페이서는 질화막으로 형성하는 것이 특징인 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 스토리지 콘택홀 플러그, 상기 확장 스토리지 플러그 패턴 막 및 상기 스토리지 노드는 N- 형으로 도핑된 폴리실리콘 막으로 형성하는 것이 특징인 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 매립 콘택홀 스페이서의 부분 제거는 상기 스토리지 콘택홀 플러그, 상기 매립 콘택홀 절연막 및 상기 매립 층간절연막에 대하여 식각 선택비를 갖는 등방성 또는 이방성 식각 방식으로 에칭되는 것이 특징인 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 격리막 패턴들은 상기 스토리지 콘택홀 플러그 및 그 플러그 주변의 부분 제거된 상기 매립 콘택홀 스페이서에 대하여 식각 선택비를 갖는 등방성 식각 방식으로 에칭해서 형성하는 것이 특징인 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 격리막 패턴들은 상기 매립 층간 절연막으로 형성하는 것이 특징인 반도체 장치의 제조방법.
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