KR20020065795A - 디램 장치 및 그 형성 방법 - Google Patents

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박병준
이규현
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삼성전자 주식회사
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Abstract

디램 장치 및 그 형성 방법이 개시된다. 그 형성 방법은, COB 타입의 디램을 형성함에 있어서, 상층이 보호용 질화막으로 된 비트라인 패턴 위로 비트라인 층간절연막인 산화막을 적층하고 비트라인 패턴의 질화막 상면에 맞추어 평탄화한다. 이때 주변/중심 영역의 일부에는 폭이 확장된 부분을 가지는 비트라인 패턴이 형성되도록 한다. 도전층 비트라인 위의 질화막을 습식식각으로 제거하고, 도전층 비트라인이 드러나도록 비트라인 패턴의 얇은 산화막과 비트라인 패턴 위로 적층되어 비트라인 패턴을 감싸는 산화막을 등방성 식각한다. 드러난 비트라인 위로 질화막을 적층하고 산화막 상부가 드러나도록 에치 백을 실시한다. 이때 도전층 비트라인 위에 형성된 그루브는 질화막으로 채워진 상태가 되며, 폭이 확장된 도전층 비트라인 위에 형성된 그루브는 양 측벽에 질화막 스페이서가 형성된 상태로 도전층 비트라인의 중앙부는 드러난 상태를 이루게 된다. 이어서, 셀 영역에서는 스토리지 하부 전극과 플레이트 전극을 형성한다. 기판 전체에 걸쳐 층간 절연막을 적층하고, 회로 배선을 형성하기 전에 메탈 콘택 홀을 형성하되, 적어도, 확장된 폭을 가지는 비트라인 일부, 기판이나 메탈 콘택패드의 일부를 드러내도록 형성된다.

Description

디램 장치 및 그 형성 방법 {DRAM Devices and Method of Forming the Same}
본 발명은 디램(DRAM:Dynamic Random Access Memory) 장치 및 그의 형성 방법에 관한 것으로, 보다 상세하게는 메탈 콘택의 형성시 콘택의 깊이 증가에 따른 문제점을 방지하기 위한 디램 장치 및 그 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 좁은 면적에 다수의 소자 및 배선을 형성하기 위한 많은 노력이 이루어지고 있다. 이런 소자 고집적화를 위한 노력의 하나로 반도체 장치의 구성의 입체화, 배선의 다층화가 이루어지고 있다. 가장 일반적인 예로 DRAM 장치에서의 캐퍼시터를 COB(Capacitor On Bit line) 구조로 형성하는 예를 들 수 있다. 여기서는 기판에 MOS(Metal Oxide Silicate) 트랜지스터 구조를 형성하고 드레인과 연결되는 캐퍼시터를 소오스에 데이터 신호를 주는 비트라인 위에 형성하고 있다. 따라서, 기판에 캐퍼시터를 형성하는 것에 비해 평면 소요 면적을 줄일 수 있다.
이때, 좁은 면적에 많은 표면적을 가진 캐퍼시터의 스토리지 전극을 형성하는 방법으로 실리콘 전극 표면에 작은 돌기인 HSG(Hemispherical grain)를 성장시키는 방법을 사용할 수 있다. 그러나, HSG 형성의 경우, 소자 고집적화가 진행되면서 인근 스토리지 전극 사이에 단락이 발생할 위험이 높아진다. 따라서, 고도의 집적화된 디램에서는 스토리지 전극으로 실린더형 구조물의 높이를 높여 사용하고 잇다. 한정된 면적에서 소자 성능을 높이기 위해 실린더형 구조물의 높이는 수 마이크로 미터까지 높아질 것이 요구되면서 디램 장치의 주변/중심(peripheral/core) 영역에서 회로와 기판을 연결하는 메탈 콘택의 형성 깊이도 함께 늘어나고 있다.
메탈 콘택의 형성 깊이가 늘어나면 콘택의 크기를 줄이기 어렵고, 정확한 위치에 콘택을 형성하기 어려워지며 따라서 주변 구조물과 단락을 일으키기 쉽다. 또한, 콘택 형성의 깊이를 조절하기 어려워 기판까지 콘택 홀이 형성되지 못하는 문제도 발생할 수 있다. 또한, 기존의 메탈 콘택 홀을 형성하는 과정에서 필요에 따라 실리콘 질화막 부분도 식각을 해야하므로 서로 다른 깊이의 메탈 콘택 홀을 정확한 깊이로 형성하기 어렵고, 다른 구조물과의 단락 위험성이 매우 크다.
도1 및 도2는 각각 종래의 디램 장치의 일 예에서 메탈 콘택 형성에 따른 문제를 나타내기 위한 셀 영역의 측단면도 및 주변/중심 영역의 측단면도이다. 이때, 도1은 게이트 라인과 평행한 방향으로 스토리지 콘택 패드 부분을 자른 것이며, 도2의 메탈 콘택 형성시의 문제점들은 별도로 발생할 수 있는 것들은 편의상 함께 도시한 것이다.
도1 및 도2를 참조하면, 기판(10)에 미도시된 소자 분리막을 형성하고, 열산화를 통해 게이트 절연막을 형성한다. 게이트 절연막 위에 폴리실리콘층 및 금속 실리사이드층으로 이루어진 게이트층과 실리콘 질화막 캡핑층을 적층하고 패터닝하여 게이트 전극 및 배선을 포함하는 게이트 패턴(11)을 형성한다. 저농도 이온주입을 실시하고, 게이트 패턴(11) 측벽에 스페이서를 형성한 뒤 고농도 이온주입을 실시하여 도시되지 않은 LDD(lightly doped drain) 구조의 소오스/드레인 및 채널을 가진 트랜지스터 소자를 형성한다. 트랜지스터 위로 제1 층간 절연막(15)을 적층하여 덮고 평탄화를 실시한다. 자기 정렬형 콘택 패드를 형성하기 위해 활성 영역의 층간 절연막을 식각하고 게이트 라인 사이에 폴리실리콘 등의 도전물질을 채우고 게이트 라인의 캡핑층까지 CMP를 실시한다. 이로써 비트라인 콘택 패드와 스토리지 콘택 패드(13)가 형성된다.
콘택 패드(13) 위로 제2 층간 절연막(17)을 덮고 도시되지 않지만 비트라인 콘택 홀을 형성한다. 비트라인 콘택 홀(18)은 주변/중심 영역에서 비트라인이 연장되는 일부분에도 형성될 수 있다. 비트라인 콘택 홀이 형성된 상태에서 도전층을 적층하고 실리콘 질화막 보호층을 적층한다. 그리고 보호층과 도전층을 패터닝하여 비트라인 패턴과 비트라인 콘택이 만들어진다. 비트라인 콘택 홀을 형성한 상태에서 베리어 메탈(19')을 얇게 적층하고, 텅스텐 등의 도전층(20)을 채워 비트라인 콘택 플러그를 먼저 형성하고, 다시 베리어 메탈(19), 폴리실리콘 등의 도전층(21)과 보호층(23)을 적층하고 이들을 패터닝하여 비트라인을 형성할 수도 있다. 비트라인 패턴의 측벽에는 실리콘 질화막으로 비트라인 스페이서(25)가 형성된다. 보호층(23)과 비트라인 스페이서(25)는 스토리지 콘택 형성과정에서 콘택과 비트라인과의 단락을 방지하기 위한 것이다.
주변/중심 영역의 일부에서 상부 회로 배선과의 연결을 위해 비트라인은 큰 폭으로 형성된다. 스페이서를 포함하여 비트라인이 형성되면, 제3 층간절연막(27)이 형성되고, 평탄화 식각이 이루어진다. 제3 층간절연막(27)의 상층은 통상 식각 저지막(29)인 실리콘 질화막으로 이루어진다. 제3 층간절연막(27)과 식각 저지막(29)에 대한 패터닝을 하여 스토리지 콘택 홀을 형성하고 스토리지 콘택 패드(13)를 드러낸다. 폴리실리콘 도전막을 적층하고 평탄화하여 스토리지 콘택 홀을 채우는 콘택 플러그(31)를 형성한다. 콘택 플러그(31)와 연결되는 실린더형 스토리지 전극(33)을 형성하고 유전막(35)을 얇게 적층한다. 유전막(35) 위로 폴리실리콘 도전막을 적층하고 패터닝하여 플레이트 전극(37)을 형성한다. 플레이트 전극(37) 위로 제4 층간 절연막(39)을 형성하고 평탄화한 뒤, 메탈 콘택 홀을 형성한다. 제4 층간 절연막(39) 위로 CVD 텅스텐 등 금속재질의 도전층이 메탈 콘택 플러그(41)를 형성하게 된다.
이때, 메탈 콘택 홀을 형성할 때 콘택 홀은 플레이트 전극(37)이나 비트라인 일부를 드러내도록 형성될 필요가 있으며, 주변/중심 영역의 일부분에서는기판(10)을 직접 드러내도록 형성되어야 한다. 즉, 메탈 콘택(41)의 깊이도 부분에 따라 달라지며, 일부에서는 실리콘 질화막으로 이루어진 보호막(23)을 뚫고 비트라인과 연결되어야 한다. 그런데, 스토리지 전극(33)의 높이가 증가하면서, 메탈 콘택(41)의 깊이가 증가되고, 콘택 홀을 형성할 때 그 폭이 상대적으로 커지는 문제가 있다. 따라서, 첫째, 일부에서는 콘택 홀이 기판을 드러내도록 충분한 깊이로 형성되지 못하거나, 둘째, 정렬이 어긋나 주변에 형성된 트랜지스터의 게이트 전극의 캡핑을 뚫고 게이트 전극과 단락을 일으키는 문제가 생긴다.
또한, 비트라인을 폴리실리콘으로 형성할 경우, 주변/중심 영역에서 비트라인과 메탈 콘택 홀의 오정렬이 생기면, 비트라인 주변과 측벽이 드러나도록 콘택 홀이 형성된다. 이런 상황에서 메탈 콘택 홀에 대한 베리어 메탈을 적층할 경우, 비트라인 두께에 해당하는 단차로 인하여 베리어 메탈에 크랙 등이 발생하고 베리어 메탈의 역할이 불가능할 수 있다. 결국, 셋째, 메탈 콘택 플러그와 비트 라인 사이의 콘택 저항이 높아 장치 성능에 지장을 초래하게 된다.
본 발명은 상술한 바와 같이 점증하는 높이를 가지는 스토리지 하부 전극을 가지는 디램 장치에서 발생하는 메탈 콘택 형성 상의 문제점을 해결하기 위한 것으로, 메탈 콘택의 오정렬에 따른 비트라인과 메탈 콘택에서의 저항 증가나, 다른 구조물과의 단락 등을 방지할 수 있는 디램 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
본 발명은 또한, 비트라인과 스토리지 콘택 플러그 사이의 기생 캐퍼시터를줄이기 위해 질화막 비트라인 스페이서를 사용하지 않는 디램 장치와 관련하여, 메탈 콘택의 오정렬에 따른 비트라인과 메탈 콘택에서의 저항 증가나, 다른 구조물과의 단락 등을 방지할 수 있는 구성을 함께 가지는 디램 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
궁극적으로 본 발명은 높은 집적도를 구현할 수 있는 디램 장치 및 그 형성방법을 제공하는 것을 목적으로 한다.
도1은 종래의 디램 장치의 일 예에서 셀 영역의 측단면도,
도2는 종래의 디램 장치의 일 예에서 메탈 콘택 형성에 따른 문제를 나타내기 위한 주변/중심 영역의 측단면도,
도3 내지 도9는 본 발명의 일 실시예에서 중요 단계를 셀 영역과 주변 및 중심(Peripheral/Core) 영역을 대비하여 나타내는 공정 측단면도들,
도10은 도9의 경우에서 중심/주변 영역에 메탈 콘택 홀에 대한 일부 오정렬이 일어났을 경우에 심각한 공정 불량이 회피될 수 있음을 나타내기 위한 예시도.
상기 목적을 달성하기 위한 본 발명의 방법에 따르면 우선, 기판의 활성 영역에 MOS 트랜지스터 소자를 형성한다. 그리고, 트랜지스터 위로 층간 절연막을 적층하고, 비트라인 콘택 홀을 층간 절연막에 형성한다. 비트라인을 형성할 도전층과 얇은 산화막과 두꺼운 질화막을 을 적층하고 차례로 패터닝하여 도전층 비트라인을 포함하는 비트라인 패턴을 형성한다. 비트라인 패턴 위로 비트라인 층간절연막인 산화막을 적층하고 비트라인 패턴의 질화막 상면에 맞추어 평탄화한다. 이때 주변/중심 영역의 일부에는 폭이 확장된 부분을 가지는 비트라인 패턴이 형성되도록 한다. 도전층 비트라인 위의 질화막을 습식식각으로 제거하고, 도전층 비트라인이 드러나도록 비트라인 패턴의 얇은 산화막과 비트라인 패턴 위로 적층되어 비트라인 패턴을 감싸는 산화막을 등방성 식각한다. 드러난 비트라인 위로 질화막을 적층하고 산화막 상부가 드러나도록 에치 백을 실시한다. 이때 도전층 비트라인 위에 형성된 그루브는 질화막으로 채워진 상태가 되며, 폭이 확장된 도전층 비트라인 위에 형성된 그루브는 양 측벽에 질화막 스페이서가 형성된 상태로 도전층 비트라인의중앙부는 드러난 상태를 이루게 된다. 이어서, 셀 영역에서는 비트라인 층간 절연막에 스토리지 콘택 홀을 형성하고, 폴리실리콘 같은 도전층으로 스토리지 콘택 플러그와 이 플러그와 연결되는 스토리지 하부 전극을 형성하게 된다. 스토리지 하부 전극을 덮는 유전막을 적층하고, 플레이트 전극을 형성한다.
그리고, 기판 전체에 걸쳐 층간 절연막을 적층하고, 회로 배선을 형성하기 전에 메탈 콘택 홀을 형성한다. 메탈 콘택 홀은 플레이트 전극 일부, 확장된 폭을 가지는 비트라인 일부, 기판의 일부 등을 드러내도록 형성된다. 메탈 콘택 홀에는 베리어 메탈과 메탈층 적층을 통해 메탈 콘택을 형성하고, 상층 배선이 형성된다.
통상적으로, 기판에 형성되는 셀 영역의 트랜지스터에서 자기정렬형 패드가 형성되므로 본 발명에서도 이를 적용할 수 있다. 이 경우 자기 정렬형 패드의 형성에 따른 공정들이 추가될 것이며, 트랜지스터가 형성된 기판과 비트라인 사이의 층간 절연막은 두 층으로 나뉘어 형성될 것이다. 또한, 비트라인 패턴과 비트라인 콘택은 동시에 형성되는 외에 별도로 비트라인 콘택 플러그를 먼저 형성하고, 이어서 비트라인 패턴을 형성하는 방법을 사용할 수 있다.
본 발명에서, 트랜지스터 위로 층간 절연막을 적층하는 단계에 이어 질화막으로 식각 방지막을 형성하고, 비트라인 콘택 홀을 이 식각 방지막과 층간 절연막에 형성하는 단계에서 주변/중심 영역의 메탈 콘택이 기판과 연결될 지점에도 기판을 드러내는 비트라인 콘택 홀을 형성하는 것이 바람직하다. 즉, 주변/중심 영역에서 비트라인 콘택 플러그와 함께 형성되는 플러그가 메탈 콘택의 형성 깊이를 줄여주는 역할을 하며, 식각 방지막은 플러그 영역만 드러냄으로써 후속적으로 메탈 콘택이 넓은 폭으로 형성되는 경우나, 오정렬이 생기는 경우에도 기판에 형성된 주변의 트랜지스터 게이트와의 단락을 막을 수 있다. 이 경우, 식각 방지막은 스토리지 콘택 형성 단계 등에서 번거로움을 줄 수 있으므로, 비트라인 콘택 플러그 형성 단계 후에 패터닝 과정을 거쳐 제거하고, 플러그 주변의 식각 방지막만 남겨 자기 정렬적 기능을 하도록 할 수 있다.
이상의 본 발명에 따라 형성되는 디램 장치는 주변/중심 영역에서 메탈 콘택을 통한 상층 회로 배선과의 연결을 위해 폭이 확장 형성된 비트 라인을 가지는 디램 장치에서, 확장된 비트라인 양 측 위에 비트라인 형성후 적층되는 비트라인 층간 절연막과 식각 선택비를 가지는 막질로 스페이서가 형성된 것을 특징으로 한다. 특히, 바람직하게는 본 발명에 의한 디램 장치에는 기판의 트랜지스터와 비트라인 사이에 트랜지스터 층간 절연막과, 비트라인 층간 절연막과 식각 선택비를 가지는 막질로 식각 방지막이 있고, 비트라인 콘택과 동시에 형성된 메탈 콘택 패드가 상기 트랜지스터 층간 절연막과 식각 방지막을 관통하도록 형성되어 있다.
이하 도면을 참조하면서 본 발명의 일 실시예를 통해 본 발명을 보다 상세히 살펴보기로 한다.
도3 내지 도9는 본 발명의 일 실시예에서 중요 단계를 나타내는 공정 측단면도들이며, 각각 셀 영역과 주변 및 중심(Peripheral/Core) 영역을 대비하여 나타내고 있다.
도3을 참조하면, 웰 형성 및 소자 분리를 실시한 반도체 기판(10)에 열산화를 통해 활성 영역에 게이트 절연막을 형성한다. 게이트 절연막 위로 기판에 게이트를 형성할 폴리실리콘층, 금속 실리사이드층, 실리콘 질화막으로 이루어진 게이트 캡핑층을 형성한다. 포토레지스트를 이용한 노광과 식각을 통해 이들 게이트 캡핑층과 금속 실리사이드층, 폴리실리콘층을 패터닝하여 게이트 패턴(11)을 형성한다. 저농도 불순물 도핑을 실시하고, 게이트 패턴 측벽에 스페이서를 형성한 뒤 고농도 불순물 도핑을 실시한다. 이로써 LDD 구조의 소오스/드레인과 채널을 가진 트랜지스터가 기판에 형성된다.
그리고, 실리콘 산화막을 적층하여 제1 층간 절연막(15)을 형성한다. 제1 층간 절연막(15)을 평탄화하고, 패터닝하여 셀 영역에서 게이트 패턴 사이의 활성 영역을 드러내는 홀을 형성하고, 홀이 형성된 기판에 폴리실리콘 등의 도전막을 채운다. 게이트 패턴의 상층인 캡핑층을 기준으로 CMP를 실시하여 분리된 비트라인 콘택 패드(12) 및 스토리지 노드 콘택 패드를 형성한다. 패드가 형성된 기판에 실리콘 산화막으로 제2 층간 절연막(17)을 형성한다. 제2 층간 절연막(17) 위에 실리콘 질화막으로 이루어진 식각 방지막(122)을 적층한다. 식각 방지막(122)은 통상 수십 내지 수백 옹스트롬 두께로 형성한다.
식각 방지막(122)과 제2 층간 절연막(17)을 패터닝하여 비트라인 콘택 패드(12)를 드러내는 비트라인 콘택 홀을 형성한다. 종래에 기판에 메탈 콘택이 직접 닿는 주변/중심 영역내의 메탈 콘택 영역 및 비트라인 콘택 영역에도 기판을 드러내는 콘택 홀이 형성된다. 그리고, 기판에 베리어 메탈(19')로 티타늄/티타늄 질화막이 얇게 적층된다. 베리어 메탈(19') 위로 텅스텐 CVD 방법으로 텅스텐층(20)이 적층되고, 텅스텐 CMP를 통해 베리어 메탈(19') 및 텅스텐층(20)으로 이루어진비트라인 콘택 플러그와 메탈 콘택 패드(114)가 형성된다.
도3의 셀 영역은 게이트 배선과 평행한 방향으로 비트라인 콘택 패드 부분을 절단한 것이므로 게이트 배선이 표시되지 않았고, 주변/중심 영역의 트랜지스터의 게이트 주위에는 패드가 형성되지 않으므로 표시되지 않았다.
도4의 셀 영역은 게이트 배선과 평행한 방향으로 스토리지 노드 콘택 패드 부분을 절단한 것이다. 도4를 참조하여 도3에 공정 단계를 이어서 설명하면, 주변/중심 영역의 메탈 콘택 패드(114) 주변에만 식각 방지막(122)을 남기는 패터닝을 진행한다. 접착층 혹은 베리어 메탈로 티타늄 질화막(19)을 기판 전면에 얇게 적층하고, 텅스텐 같은 금속이나 폴리실리콘층으로 비트라인 도전층(21)을 적층한다. 산화막으로 이루어진 층간 절연막(17) 위에 비트라인을 형성하기 위한 티타늄 질화막(19)과 도전층(21)은 각각 400Å과 1000Å으로 형성된다. 그 위로 보조 산화막(231)을 구성하는 PE-TEOS(Plasma Enhanced Tetra Ethylen Ortho Silicate) 실리콘 산화막이나 HDP(High Density Plasma) 실리콘 산화막이 500Å 정도 적층된다. 보조 산화막(231)과 함께 보조막을 구성하는 희생막(232)으로 실리콘 질화막이 2000Å 정도 적층된다. 이런 적층 상태에서 포토레지스트를 이용한 노광과 식각을 통해 실리콘 질화막질 희생막(232)과 보조 산화막(231)으로 이루어진 보조막과, 비트라인 도전층(21) 및 티타늄 질화막(19) 패터닝이 이루어지고 비트라인 패턴이 형성된다. 비트라인 패턴 위로 다시 제3 층간 절연막(271)을 적층한 다음, CMP(Chemical Mechanical Polishing)를 통해 비트라인 패턴의 상부 실리콘 질화막질 희생막(232)을 노출시킨다.
이때 주변/중심 영역에는 비트라인 콘택 플러그와 연결되는 비트라인 패턴과, 메탈 콘택과 접속을 위해 폭이 확장된 비트라인 패턴이 형성되어 있다.
도5를 참조하면서 다음 공정 단계를 설명하면, 먼저, 노출된 비트라인 상부 희생막(232)을 식각으로 제거한다. 실리콘 질화막질 희생막(232)은 인산 스트립핑을 이용하여 제거하며, 산화막과의 선택비가 50:1 이상을 유지할 수 있으므로 실리콘 질화막을 선택적으로 제거하는 것에 특별한 어려움은 없다. 이때 희생막(232)과 함께 보조막을 이루는 하부의 보조 산화막(231)은 비트라인 패턴의 도전층(21)이 인산에 의해 식각되는 것을 막아준다. 결과, 실리콘 질화막 희생막(232)이 제거된 자리에 1차 그루브가 형성된다. 그리고, 산화막에 대한 등방성 식각을 실시한다. 이때 1차 그루브 주변의 제3 층간절연막(271) 및 보조막을 이루는 보조 산화막(231)이 함께 제거되어 도시된 것과 같은 2차 그루브(230)를 형성한다. 등방성 식각은 대개 습식식각이며, 등방성 식각에 의해 모서리 부분은 없어지고 그루브(230) 측벽이 라운드 형태를 이루게 된다. 또한, 1차 그루브의 폭이 확대되고, 비트라인 패턴의 도전층(21), 즉, 비트라인이 노출된다. 주변/중심 영역의 폭이 확대된 비트라인 패턴과 관련하여 폭이 넓은 그루브가 형성된다.
도6을 참조하면, 비트라인 위에 형성된 그루브(230) 위로 그루브(230)를 채울 정도의 실리콘 질화막 적층이 이루어지고, 제3 층간 절연막(271)을 드러내는 전면 이방성 식각(에치 백)이 이루어진다. 따라서 그루브는 실리콘 질화막 패턴(123)으로 채워진다. 한편, 넓은 폭으로 형성된 주변/중심 영역의 비트라인 위쪽 그루브는 실리콘 질화막이 채워지지 않고 측벽에 실리콘 질화막 스페이서(125)가 형성된다.
종래에는 비트라인이 상부 실리콘 질화막 캡핑층과 측부 스페이서에 의해 보호되었으나 본 발명에서 별도의 스페이서 없이 폭이 비트라인 보다 확장된 그루브를 형성하고 이를 실리콘 질화막 패턴(123)으로 채우는 것은 비트라인과 후속의 스토리지 노드 콘택 플러그 사이의 기생 캐퍼시터 용량을 줄이기 위한 것이다. 즉, 비트라인과 스토리지 노드 콘택 사이에 형성되는 기생 캐퍼시터의 정전용량이 늘어날 경우 특정 비트라인을 흐르는 신호 전류 혹은 신호 전압은 인근의 비트라인의 영향을 받아 약화되어 신호의 감지가 불명확하게 하며, 이 신호에 의해 채널을 통해 흘러 셀 캐퍼시터에 축적되는 전기량을 줄이므로 결국, 셀 캐퍼시터의 정전 용량을 감소시키는 것과 동등한 문제가 있었다. 셀 캐퍼시터에 요구되는 정전용량을 25 내지 30 fF(25~30 × 10-15F)이라고 할 때 소자의 크기를 고려한 이론적인 계산에 의하면 약 30%의 정전용량의 감소가, 그리고 실험치에 의하면 5fF 정도의 정전용량 감소가 있다. 소자 고집적화에 따라 DRAM 메모리 장치에서 셀 캐퍼시터의 용량을 늘이는 것은 중요한 문제이므로 비트라인과 스토리지 노드 콘택 사이에 단락이 생기는 것을 방지하기 위해 비트라인을 실리콘 질화막으로 감싸는 것은 인접한 비트라인 사이의 거리가 짧은 고집적화된 반도체 장치에서는 새로운 문제를 발생시키는 것이다. 따라서, 비트라인과 스토리지 노드 콘택 플러그 사이를 유전율이 낮은 실리콘 산화막이 차지하도록 하는 것이다.
도7을 참조하면, 추가 실리콘 산화막(272) 적층된다. 그리고 실리콘 질화막이 식각 저지막(29)으로 형성된다. 포토레지스트를 이용하는 통상의 패터닝을 통해 스토리지 노드 콘택 홀이 형성된다. 폴리실리콘을 적층하고 평탄화 식각하여 스토리지 노드 콘택 플러그(131)가 형성된다. 적층된 추가 실리콘 산화막(272)은 그루브를 채운 실리콘 질화막 패턴(123)에 바로 포토레지스트 콘택 패턴을 형성하고 식각하면 실리콘 질화막 패턴(123)에 대한 침식이 커지기 때문에 보조적으로 형성한 것이다. 스토리지 노드 콘택 홀을 형성하는 과정에서 사용되는 포토레지스트 패턴은 실리콘 질화막 패턴(123)이 자기 정렬적인 작용을 하므로 필요한 스토리지 노드 콘택 플러그(131)의 폭보다 크게 형성될 수 있다.
도8을 참조하면, 스토리지 노드 콘택 플러그(131)와 연결되는 실린더형 스토리지 노드(33)가 형성된다. 스토리지 노드(33) 형성을 위해 주형 산화막을 적층하고 패터닝하여 스토리지 노드 콘택 플러그(131)를 드러내는 노드 홀을 형성한다. 폴리실리콘막을 콘포말하게 적층하고, 산화막이나 포토레지스트 희생막으로 콘택 홀의 잔여부를 채운다. 그리고 평탄화 식각을 통해 스토리지 노드(33)를 분리한다. 그리고 콘택 홀의 잔여부를 채운 희생막과 스토리지 노드(33)들 사이의 주형 산화막을 제거한다. 유전막(35)을 얇게 적층하고, 폴리실리콘을 적층, 패터닝하여 플레이트 전극(37)을 형성한다. 플레이트 전극(37) 패터닝 과정에서 폴리실리콘층에 이어 유전막(35)과 식각 저지막(29)에 대한 식각이 이루어져 플레이트 전극(37), 유전막(35) 및 식각 저지막(29)은 셀 영역에만 존재하게 된다. 이어서 제4 층간 절연막(39)을 적층하고 평탄화한다.
도9를 참조하면, 포토레지스트를 이용한 노광 및 식각으로 이루어진 패터닝을 통해 상층 회로 배선과 하부 반도체 소자들을 연결할 메탈 콘택 플러그(141,142,143)를 형성한다. 메탈 콘택 홀을 형성하기 위한 식각에서 플레이트 전극(37)의 주변부 일부와 확장된 폭을 가지는 비트라인 일부 및 메탈 콘택 패드부를 드러내기 위해 제4 층간 절연막(39)과 제3 층간 절연막(271)이 식각된다. 이때 실리콘 산화막만에 대한 식각 조건을 가진 식각이 이루어질 수 있다. 베리어 메탈을 적층하고, 메탈 콘택 플러그를 형성할 도전층을 CVD 텅스텐 등의 금속으로 적층한다. 그리고, 평탄화를 통해 메탈 콘택 플러그(141,142,143)만을 남기고, 제4 층간 절연막(39)을 드러낸다.
도10을 참조하면, 도9의 경우에서 중심/주변 영역에 메탈 콘택 홀에 대한 일부 오정렬이 일어났을 경우에도 심각한 공정 불량이 회피될 수 있음을 보여준다. 가령, 메탈 콘택 패드부에는 메탈 콘택 패드(114)가 충분한 정렬 마아진을 가질 수 있는 작은 폭으로 정확한 위치에 형성되어 있고, 그 위쪽 주변부에는 식각 방지막(122)으로 실리콘 질화막이 형성되어 있다. 따라서, 메탈 콘택 플러그(142)가 큰 폭으로 형성되면서 정렬이 약간 어긋난 경우에도 식각 방지막(122)의 작용에 의해 하부 트렌지스터 게이트 패턴(11)의 손상과 단락을 방지할 수 있다. 또한, 폭이 확장된 비트라인 위에 안착될 메탈 콘택 홀에 대한 정렬이 일부 어긋난 경우에도 비트라인의 양쪽 모서리가 실리콘 질화막 스페이서(125)의 자기 정렬적 작용에 의해 보호된다. 따라서 비트라인 단차에 의한 비트라인(21)과 메탈 콘택 플러그(143)사이의 콘택 저항 증가가 방지될 수 있고, 더불어 메탈 콘택 홀이 비트라인 측방으로 계속 아래로 형성되어 기판이나 주변 소자와 단락되는 것도 방지할수 있다.
본 발명에 따른면, 비트라인과 비트라인 사이를 지나는 스토리지 노드 콘택 플러그 사이의 공간을 유전율이 낮은 실리콘 산화막으로 채워지게 하여 기생 캐퍼시터 정전 용량을 낮추는 동시에 주변/중심 영역의 메탈 콘택 형성에 있어서 자기 정렬적 기능을 높여 공정 마아진을 높이고, 비트라인과 메탈 콘택 사이의 콘택 계면 저항 증가를 방지할 수 있다.

Claims (11)

  1. 기판에 MOS 트랜지스터를 형성하는 단계,
    상기 MOS 트랜지스터 위에 층간 절연막을 적층하고, 패터닝하여 비트라인 콘택 홀을 형성하는 단계,
    상기 층간 절연막 위로 비트라인을 형성할 도전층, 보조 실리콘 산화막, 보조 실리콘 질화막을 적층하고 패터닝하여 비트라인 패턴을 형성하되 주변/중심 영역에 일부에 폭이 확장된 비트라인 패턴을 형성하는 단계,
    상기 비트라인 패턴 위로 실리콘 산화막 재질의 비트라인 층간 절연막을 적층하고 상기 비트라인 패턴의 보조 실리콘 질화막 상면이 드러나게 평탄화하는 단계,
    상기 비트라인 패턴의 보조 실리콘 질화막을 습식식각으로 제거하여 그루브를 형성하고, 그루브 주변의 상기 보조 실리콘 산화막과 비트라인 층간 절연막을 등방성 식각하여 비트라인을 드러내는 확대된 그루브를 형성하는 단계,
    상기 확대된 그루브 위로 실리콘 질화막을 적층하고 비트라인 층간 절연막이 드러나도록 전면 이방성 식각하여 실리콘 질화막 패턴을 형성하되, 상기 폭이 확장된 비트라인 패턴 영역에서는 비트라인 위로 상기 확대된 그루브 측벽에 실리콘 질화막 스페이서를 형성하는 단계,
    셀 영역에 스토리지 노드 콘택, 스토리지 노드, 플레이트 전극을 형성하는 단계,
    상기 플레이트 전극 위로 전 기판에 배선 층간 절연막을 적층하고 패터닝하여 상기 폭이 확장된 비트라인 패턴 영역의 비트라인을 드러내는 메탈 콘택 홀을 형성하는 단계,
    도전층을 적층하여 상기 메탈 콘택 홀을 채우는 플러그를 형성하는 단계를 구비하여 이루어지는 디램 장치 형성방법.
  2. 제 1 항에 있어서,
    상기 셀 영역에 스토리지 노드 콘택, 스토리지 노드, 플레이트 전극을 형성하는 단계는,
    상기 질화막 패턴이 형성된 기판에서 상기 비트라인 층간 절연막을 패터닝하여 스토리지 노드 콘택 홀을 형성하는 단계,
    상기 스토리지 노드 콘택 홀 위로 폴리실리콘층을 적층하여 스토리지 노드 콘택 플러그를 형성하는 단계,
    주형 산화막을 적층하고, 패터닝하여 상기 스토리지 노드 콘택 플러그를 드러내는 스토리지 노드 홀을 형성하는 단계,
    상기 스토리지 노드 홀 위로 폴리실리콘층을 콘포말하게 적층하고 상기 스토리지 노드 홀의 잔여 공간에 희생막을 채우는 단계,
    상기 희생막이 형성된 기판을 평탄화 식각하여 상기 주형막 상면에 적층된 폴리실리콘층을 제거하여 스토리지 노드 분리와 함께 실린더형 스트리지 노드를 형성하는 단계,
    상기 희생막과 상기 주형 산화막의 잔여물을 제거하여 상기 스토리지 노드를 남기는 단계,
    남겨진 상기 스토리지 노드 위로 유전막을 콘포말하게 적층하는 단계,
    상기 유전막 위로 폴리실리콘층을 적층하고 패터닝하여 플레이트 전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 디램 장치 형성방법.
  3. 제 2 항에 있어서,
    상기 실리콘 질화막 패턴이 형성된 기판에 추가 산화막과 식각 저지용 실리콘 질화막을 형성하는 단계가 더 구비되고,
    상기 플레이트 전극을 형성하는 단계에 이어 상기 플레이트 전극을 식각 마스크로 상기 유전막과 상기 식각 저지용 실리콘 질화막을 형성하는 단계가 더 구비되는 것을 특징으로 하는 디램 장치 형성방법.
  4. 제 3 항에 있어서,
    상기 메탈 콘택 홀을 형성하는 패터닝 과정의 식각은 실리콘 산화막에 대한 식각만으로 이루어지는 것을 특징으로 하는 디램 장치 형성방법.
  5. 제 1 항에 있어서,
    상기 MOS 트랜지스터 위에 층간 절연막을 적층하고, 패터닝하여 비트라인 콘택 홀을 형성하는 단계는,
    상기 MOS 트랜지스터 위에 제1 층간 절연막을 적층하고 평탄화하는 단계,
    상기 제1 층간 절연막을 패터닝하여 상기 셀 영역의 활성 영역을 드러내고 폴리실리콘층을 적층하는 단계,
    상기 폴리실리콘층 및 상기 제1 층간 절연막을 상기 트랜지스터 상면을 기준으로 평탄화 식각하여 상기 셀 영역에 스토리지 노드 콘택 및 비트라인 콘택을 위한 패드 형성 및 분리를 실시하는 단계,
    상기 패드가 형성된 기판에 제2 층간 절연막과 실리콘 질화막 재질의 식각 방지막을 적층하고 패터닝하여 상기 셀 영역에서 상기 패드 일부를 드러내는 비트라인 콘택 홀을 형성하고, 상기 주변/중심 영역에서는 상기 기판 일부를 드러내는 메탈 콘택 패드 홀을 형성하는 단계,
    상기 패드 홀 및 상기 비트라인 콘택 홀을 채우는 메탈 콘택 패드 및 비트라인 콘택 플러그를 형성하는 단계,
    상기 식각 방지막을 패터닝하여 상기 메탈 콘택 패드 주변부만 남기는 단계를 구비하여 이루어지며,
    상기 메탈 콘택 홀을 형성하는 단계에서는 상기 메탈 콘택 패드를 드러내는 메탈 콘택 홀이 함께 형성되는 것을 특징으로 하는 디램 장치 형성방법.
  6. 제 5 항에 있어서,
    상기 비트라인을 형성할 도전층은 베리어 메탈층 및 폴리실리콘층으로 이루어지며,
    상기 패드 홀 및 상기 비트라인 콘택 홀을 채우는 메탈 콘택 패드 및 비트라인 콘택 플러그를 형성하는 단계는,
    상기 패드 홀 및 상기 비트라인 콘택 홀 위로 베리어 메탈을 형성하는 단계 및
    상기 베리어 메탈 위에 텅스텐층을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 디램 장치 형성방법.
  7. 제 6 항에 있어서,
    상기 베리어 메탈은 티타늄 및 티타늄 질화막을 차례로 적층하여 이루어지는 것을 특징으로 하는 디램 장치 형성방법.
  8. COB(capacitor over bit line)형 디램 장치에 있어서,
    주변/중심 영역에서 메탈 콘택을 통한 상층 회로 배선과의 연결을 위해 비트라인 가운데 폭이 확장된 부분을 가지는 디램 장치에 있어서,
    상기 폭이 확장된 부분에 한정하여, 상기 폭이 확장된 부분 양 측 위에 상기 폭이 확장된 부분의 비트라인 양 측을 보호하도록 상기 비트라인 형성 후 적층되는 비트라인 층간 절연막과 식각 선택비를 가지는 막질로 스페이서가 형성된 것을 특징으로 하는 디램 장치.
  9. 제 8 항에 있어서,
    상기 층간 절연막은 실리콘 산화막이고, 상기 스페이서는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 디램 장치.
  10. 제 8 항에 있어서,
    상기 기판의 트랜지스터와 상기 비트라인 사이에 층간 절연막과 적어도 일부분에 형성되는 식각 방지막이 있고, 비트라인 콘택과 동시에 형성된 메탈 콘택 패드가 상기 층간 절연막과 상기 식각 방지막을 관통하도록 형성되는 것을 특징으로 하는 디램 장치.
  11. 제 9 항에 있어서,
    상기 식각 방지막은 상기 메탈 콘택 패드 주변부에만 형성되는 것을 특징으로 하는 디램 장치.
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